WO2019159351A1 - 炭化珪素半導体装置 - Google Patents

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貴亮 富永
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三菱電機株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the former discloses a vertical n-channel MOSFET using silicon carbide (SiC) as a semiconductor material.
  • a trench gate type MOSFET is disclosed in International Publication No. 2012/077617 (Patent Document 3) for the purpose of further reducing the on-voltage of a vertical n-channel MOSFET using silicon carbide.
  • the n-channel MOSFET has an n-type drift layer and a p-type well provided thereon.
  • the drain voltage of the MOSFET that is, the voltage of the drain electrode
  • a displacement current is generated via a parasitic capacitance existing between the p-type well and the n-type drift layer. Displacement current generated on the drain electrode side flows to the drain electrode, and displacement current generated on the source electrode side flows to the source electrode via the p-type well.
  • the vertical n-channel MOSFET typically, in addition to the p-type well constituting the MOSFET cell that actually functions as a MOSFET, another p-type well is provided in the outer peripheral region of the chip.
  • these other p-type wells are those located directly under the gate pad.
  • These p-type wells in the outer peripheral region usually have a very large cross-sectional area (area in a planar layout) as compared with the p-type well of the MOSFET cell. For this reason, in the p-type well in the outer peripheral region, the displacement current described above needs to flow through a long path before reaching the source electrode. Therefore, this p-type well has a high electric resistance as a current path for displacement current.
  • silicon carbide is less likely to reduce electrical resistance by doping than silicon, and therefore, when silicon carbide is used, the parasitic resistance of the p-type well tends to increase. This large parasitic resistance tends to lead to a large potential drop in the p-type well. From the above, when silicon carbide is used, the above-described fear of dielectric breakdown is further increased.
  • a low-resistance p-type semiconductor layer is provided, in whole or in part, on the upper surface of a p-type well located below the gate pad in the outer peripheral region.
  • the structure of the outer peripheral region (more generally speaking, the non-element region) is usually different between the planar type MOSFET and the trench type MOSFET.
  • the technology of the above-mentioned International Publication No. 2010/098294 relates to a planar type MOSFET, and is not necessarily suitable for a trench type.
  • the present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a trench type that can prevent element destruction during switching by suppressing a potential drop when a displacement current flows. It is providing the silicon carbide semiconductor device of this.
  • the silicon carbide semiconductor device of the present invention has an element region provided on a silicon carbide semiconductor substrate and a non-element region provided outside the element region, and is connected to the outside and supplied with a gate voltage from the outside.
  • the gate pad electrode is disposed in the non-element region.
  • the silicon carbide semiconductor device has a drift layer having a first conductivity type provided on the silicon carbide semiconductor substrate in the element region and the non-element region.
  • the element region includes a first trench whose bottom surface reaches the drift layer, and a gate electrode provided in the first trench via a gate insulating film and electrically connected to the gate pad electrode. Have.
  • the silicon carbide semiconductor device includes, in the non-element region, at least one second trench whose bottom surface reaches the drift layer, and at least one second relaxation region having a second conductivity type disposed below the second trench, An inner surface insulating film provided on the side surface and the bottom surface of the second trench; and a low resistance region provided in the second trench through the inner surface insulating film and electrically insulated from the gate pad electrode. Yes.
  • the low resistance region is provided in the second trench through the inner surface insulating film, so that the capacitance is formed.
  • FIG. 2 is a schematic partial sectional view taken along line II-II in FIG.
  • FIG. 3 is a schematic partial sectional view taken along line III-III in FIG. 1.
  • FIG. 4 is a schematic partial sectional view taken along line IV-IV in FIG. 1.
  • FIG. 7 is a partial cross sectional view taken along line VV in FIG. 6 schematically showing a configuration of a silicon carbide device in a modification of the first embodiment of the present invention.
  • FIG. 7 is a partial cross-sectional perspective view schematically showing a configuration of a silicon carbide device in a modification of the first embodiment of the present invention, with a part of the configuration on the upper surface side being omitted.
  • FIG. 8 is a schematic partial sectional view taken along line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing the configuration of the silicon carbide device in the third embodiment of the present invention in a cross section similar to that of line VIII-VIII in FIG. 7.
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a fourth embodiment of the present invention in a cross section similar to line VIII-VIII in FIG. 7. It is a fragmentary sectional view which shows the structure in the non-element area
  • FIG. 8 is a partial cross sectional view showing a configuration of a silicon carbide device in a modified example of the sixth embodiment of the present invention in a cross section similar to line VIII-VIII in FIG. 7. It is a fragmentary sectional view which shows the structure in the non-element area
  • FIG. 22 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in an eighth embodiment of the present invention.
  • FIG. 16 is a partial cross-sectional view taken along line XVI-XVI in FIG. 15.
  • FIG. 40 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in a ninth embodiment of the present invention.
  • FIG. 18 is a partial cross-sectional view taken along line XVIII-XVIII in FIG.
  • FIG. 27 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in a modification of the ninth embodiment of the present invention.
  • FIG. 41 is a partial plan view showing a configuration of a silicon carbide semiconductor layer in a non-element region of a silicon carbide device in a tenth embodiment of the present invention.
  • FIG. 1 is a plan view schematically showing a configuration of MOSFET 701 (silicon carbide semiconductor device) in the first embodiment.
  • MOSFET 701 has an element region RE provided on substrate 11 (silicon carbide semiconductor substrate) and a non-element region RN provided outside element region RE.
  • the gate pad electrode 14 connected to the outside and supplied with a gate voltage from the outside is arranged in the non-element region RN.
  • a wire made of a metal such as aluminum is connected to the gate pad electrode 14 by ultrasonic bonding or the like.
  • the non-element region RN may include a termination region of the MOSFET 701.
  • the element region RE includes a region where a channel controlled by a gate electrode is disposed, and is typically a region where a MOSFET cell that actually functions as a MOSFET is disposed.
  • FIG. 2 and FIG. 3 schematically show different partial cross sections in the element region RE along the lines II-II and III-III in FIG. 1, respectively.
  • FIG. 4 schematically shows a partial cross section in the non-element region RN along the line IV-IV in FIG.
  • a dot pattern is given to a region having a p-type (second conductivity type).
  • the MOSFET 701 has a drift layer 10 having an n-type (first conductivity type) provided on the substrate 11 in the element region RE and the non-element region RN.
  • the MOSFET 701 is provided in the element region RE with the first trench 12 having a bottom surface reaching the drift layer 10, the gate trench electrode 2 in the first trench 12, and electrically connected to the gate pad electrode 4. And a gate electrode 1.
  • the MOSFET 701 includes at least one second trench 112 whose bottom surface reaches the drift layer, and at least one first type having a p-type (second conductivity type) disposed below the second trench 112.
  • the MOSFET 701 includes the source pad electrode 4, the drain electrode 104, the interlayer insulating film 5, and the low resistance region 101.
  • the substrate 11 extends over the element region RE and the non-element region RN.
  • the substrate 11 has n-type (first conductivity type).
  • the epitaxial layer 30 is provided by epitaxial growth on the substrate 11 and extends over the element region RE and the non-element region RN.
  • the drift layer 10 is provided on the substrate 11 across the element region RE and the non-element region RN.
  • Drift layer 10 is made of silicon carbide.
  • the drift layer 10 has n-type and has a donor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the donor concentration of the drift layer 10 is preferably lower than the donor concentration of the substrate 11.
  • the base region 7 is disposed in the element region RE and is provided on the drift layer 10.
  • Base region 7 has a p-type (second conductivity type different from the first conductivity type), and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . .
  • the acceptor concentration and thickness of the base region 7 may not be uniform.
  • the source region 8 is disposed in the element region RE and is provided on the base region 7.
  • the source region 8 has an n-type and has a donor concentration higher than that of the drift layer 10, specifically, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the high concentration region 6 is disposed in the element region RE, and reaches the base region 7 through the source region 8.
  • the high concentration region 6 has a p-type and has an acceptor concentration higher than that of the base region 7, specifically, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3. Acceptor concentration.
  • the plurality of first trenches 12 are arranged in the element region RE at intervals.
  • a plurality of first trenches 12 appearing in a certain cross section as shown in FIG. 2 may be connected to each other in a planar layout.
  • the first trench 12 has a side surface and a bottom surface.
  • a side surface of the first trench 12 passes through the source region 8 and the base region 7.
  • the side surface of the first trench 12 reaches the drift layer 10 in the cross section of FIG.
  • the channel of the MOSFET is configured in the cross section of FIG.
  • the first relaxation region 3 is disposed below the first trench 12 and is in contact with the drift layer 10.
  • the first relaxation region 3 is in contact with the bottom surface of the first trench 12.
  • First relaxation region 3 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the acceptor concentration and thickness of the first relaxation region 3 may not be uniform.
  • the gate insulating film 2 is provided on the side surface and the bottom surface of the first trench 12.
  • the thickness of the gate insulating film 2 on the side surface of the first trench 12 (lateral dimension in FIGS. 2 and 3) is, for example, not less than 10 nm and not more than 300 nm.
  • the thickness of the gate insulating film 2 on the bottom surface of the first trench 12 (the vertical dimension in FIGS. 2 and 3) is, for example, not less than 10 nm and not more than 300 nm.
  • the gate insulating film 2 is mainly made of silicon dioxide, for example. At least a part of the gate electrode 1 is provided in the first trench 12 via the gate insulating film 2.
  • the source pad electrode 4 is electrically connected to the source region 8 and the high concentration region 6 by ohmic junction or Schottky junction. In order to obtain this electrical connection, the source pad electrode 4 is in contact with the source region 8 and the high concentration region 6. A portion of the source pad electrode 4 that contacts the source region 8 and the high concentration region 6 may be silicided. In other words, the source electrode 4 may include a silicide layer that contacts the source region 8 and the high concentration region 6. The source pad electrode 4 is separated from the gate electrode 1 by an interlayer insulating film 5.
  • the source pad electrode 4 is electrically connected to the first relaxation region 3.
  • the source pad electrode 4 is connected to the first relaxation region 3 having the p-type only through the semiconductor region having the p-type.
  • the source pad electrode 4 is connected to the first relaxation region 3 through the high concentration region 6, the base region 7, and the connection region 9.
  • the connection region 9 is adjacent to the side surface of the first trench 12 between the base region 7 and the bottom surface of the first trench 12.
  • the connection region 9 is p-type as described above, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the acceptor concentration and thickness of the connection region 9 may not be uniform.
  • connection region 9 may be provided on both sides of the first trench 12 in FIG. 3, it may be provided only on one side. In addition, even if the arrangement of the connection region 9 provided on one side of the first trench 12 and the arrangement of the connection region 9 provided on the other side of the first trench 12 are different in the longitudinal direction of the first trench 12. Good.
  • the gate pad electrode 14 is disposed in the non-element region RN and is electrically connected to the gate electrode 1 through an ohmic junction or a Schottky junction.
  • the gate electrode 1 includes a portion extending from the element region RE to the non-element region RN, and this extended portion is in contact with the gate pad electrode 14 in the non-element region RN. Thereby, an ohmic connection or a Schottky connection is provided between the gate pad electrode 14 and the gate electrode 1.
  • the upper surface of the epitaxial layer 30 (the surface on which the second trench 112 is provided) is insulated from the gate pad electrode 14 by the interlayer insulating film 5.
  • the second trench 112 (FIG. 4) is disposed in the non-element region RN.
  • the second trench 112 has a side surface and a bottom surface. In the present embodiment, the side surface of the second trench 112 may face only the drift layer 10.
  • the second trench 112 may have the same depth as the first trench 12.
  • the plurality of second trenches 112 are arranged at intervals.
  • a plurality of second trenches 112 appearing in a certain cross section as shown in FIG. 4 may be connected to each other in a planar layout.
  • the interval at which the second trenches 112 are arranged is the same as or smaller than the interval at which the first trenches 12 are arranged.
  • the second relaxation region 103 is disposed below the second trench 112 and is in contact with the drift layer 10. Typically, the second relaxation region 103 is in contact with the bottom surface of the second trench 112. Second relaxation region 103 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 . The acceptor concentration and thickness of the second relaxation region 103 may not be uniform. Second relaxation region 103 may have the same acceptor concentration as that of first relaxation region 3.
  • the second relaxation region 103 is preferably electrically connected to the source pad electrode 4 in the present embodiment, but may be insulated.
  • the second relaxation region 103 is preferably electrically connected to the first relaxation region 3, but may be insulated.
  • the second relaxation region 103 may be directly connected to the first relaxation region 3.
  • the inner surface insulating film 102 is provided on the side surface and the bottom surface of the second trench 112.
  • the thickness (the lateral dimension in FIG. 4) of the inner surface insulating film 102 on the side surface of the second trench 112 is, for example, not less than 10 nm and not more than 300 nm.
  • the thickness (the vertical dimension in FIG. 4) of the inner surface insulating film 102 on the bottom surface of the second trench 112 is, for example, not less than 10 nm and not more than 300 nm.
  • the inner surface insulating film 102 is mainly made of silicon dioxide, for example.
  • the material of the inner surface insulating film 102 may be the same as that of the gate insulating film 2 (FIG. 2: Embodiment 1).
  • the thickness of the inner surface insulating film 102 provided on the side surface of the second trench 112 may be the same as the thickness of the gate insulating film 2 provided on the side surface of the first trench 12. Further, the thickness of the inner surface insulating film 102 on the bottom surface of the second trench 112 may be the same as the thickness of the gate insulating film 2 on the bottom surface of the first trench 12.
  • the low resistance region 101 is at least partially provided in the second trench 112 via the inner surface insulating film 102.
  • the low resistance region 101 is made of a metal or a doped semiconductor. In other words, the low resistance region 101 is made of a conductor. Therefore, the low resistance region 101 can have a low resistivity.
  • the material of the low resistance region 101 may be the same as that of the gate electrode 1 (FIG. 2: Embodiment 1).
  • the low resistance region 101 is electrically insulated from the gate pad electrode 14 by the interlayer insulating film 5. Note that the low resistance region 101 is preferably electrically connected to the source pad electrode 4 in the present embodiment, but may be insulated. In the latter case, the potential of the low resistance region 101 may be set to a floating potential by not connecting the low resistance region 101 to another member.
  • the drain electrode 104 is provided on the surface of the substrate 11 opposite to the surface on which the drift layer 10 is provided (the lower surface in FIGS. 2 to 4). Thus, the drain electrode 104 is electrically connected to the drift layer 10 having the n type via the substrate 11 having the n type. Specifically, at least one interface (in the present embodiment, two) forming an ohmic junction or a Schottky junction is provided between the drain electrode 104 and the drift layer 10.
  • the drain electrode 104 may contain silicide at the junction with the drift layer 10.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • these conductivity types may be reversed.
  • the terms “donor concentration” and “acceptor concentration” in the above description of the impurity concentration are interchanged.
  • the planar layout shown in FIG. 1 is an example, and the arrangement of the non-element regions RN in the planar layout is arbitrary.
  • the low resistance region 101 is provided in the second trench 112 via the inner surface insulating film 102, thereby forming a capacitor.
  • the inner surface insulating film 102 in the second trench 112 can be formed with a small thickness while maintaining insulation reliability. Thereby, the capacity
  • the capacity formed by the inner surface insulating film 102 is preferably high. Therefore, it is preferable that the thickness of the inner surface insulating film 102 be as small as possible within the range permitted by the reliability.
  • the inner surface insulating film 102 is formed by a process common to the gate insulating film 2, the inner surface insulating film 102 having high reliability and a small thickness can be formed. Further, the manufacturing cost can be reduced by sharing the process. In that case, the thickness of the inner surface insulating film 102 is substantially the same as the thickness of the gate insulating film 2.
  • the inner surface insulating film 102 preferably has a high dielectric constant.
  • a material having a dielectric constant higher than that of silicon dioxide may be selected as a material for the inner surface insulating film 102.
  • a material having a dielectric constant higher than that of the material of the gate insulating film 2 may be selected as the material of the inner surface insulating film 102.
  • FIG. 5 is a partial cross-sectional view taken along line VV in FIG. 6 schematically showing a configuration of MOSFET 701V (silicon carbide device) in a modification of the first embodiment.
  • FIG. 6 is a partial cross-sectional perspective view schematically showing the configuration of the MOSFET 701 ⁇ / b> V with a part of the configuration on the upper surface side omitted.
  • the source pad electrode 4 In order to obtain an electrical connection between the source pad electrode 4 and the first relaxation region 3, in the MOSFET 701 (FIG. 3), there is a p between the source pad electrode 4 and the first relaxation region 3 such as the connection region 9. Although connected to each other by the type semiconductor region, the source pad electrode 4 is in contact with the first relaxation region 3 in the present modification (FIG. 5). By this contact, an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the first relaxation region 3. This contact is obtained by providing the source pad electrode 4 with a contact 15 extending through the interlayer insulating film 5 so as to reach the first relaxation region 3.
  • the contact 15 may be disposed in a trench provided in the epitaxial layer 30.
  • the trench may be disposed in the element region RE, and may be integrated with the first trench 12 as illustrated.
  • FIG. 7 is a plan view schematically showing a configuration of MOSFET 702 (silicon carbide semiconductor device) in the second embodiment.
  • MOSFET 702 has a contact region RC between element region RE and non-element region RN in plan view.
  • FIG. 8 is a schematic partial sectional view taken along line VIII-VIII in FIG.
  • the contact region RC is provided with a drift layer 10 having an n-type (first conductivity type) provided on the substrate 11, a third trench 212 whose bottom surface reaches the drift layer 10, and a third relaxation region 203. ing.
  • third trench 212 is provided in epitaxial layer 30 in at least a part of contact region RC.
  • the third trench 212 has a side surface and a bottom surface.
  • the third trench 212 may have the same depth as the first trench 12.
  • the MOSFET 702 has a third relaxation region 203 arranged in the contact region RC. Specifically, the third relaxation region 203 is disposed below the third trench 212 and is in contact with the drift layer 10. Typically, the third relaxation region 203 is in contact with the bottom surface of the third trench 212. Third relaxation region 203 has a p-type. Third relaxation region 203 may have the same acceptor concentration as that of first relaxation region 3. Third relaxation region 203 is electrically connected to second relaxation region 103. Specifically, the third relaxation region 203 appears separately from the second relaxation region 103 in the cross section of FIG. 8, but is connected to the second relaxation region 103 in the planar layout. The third relaxation region 203 is preferably connected to the first relaxation region 3 in the planar layout, but may not be connected.
  • the third relaxation region 203 is electrically connected to the source pad electrode 4.
  • the source pad electrode 4 typically includes a contact 215 extending through the interlayer insulating film 5 to the third relaxation region 203 in the third trench 212.
  • the contact 215 contacts the third relaxation region 203 the source pad electrode 4 and the third relaxation region 203 are in ohmic junction or Schottky junction.
  • the source pad electrode 4 may contain silicide at the junction with the third relaxation region 203.
  • the second relaxation region 103 is electrically connected to the source pad electrode 4. Specifically, the second relaxation region 103 having p-type is connected to the source pad electrode 4 only through the third relaxation region 203 having p-type.
  • a part of the gate electrode 1 and a part of the gate pad electrode 14 may be arranged in contact with each other. Thereby, electrical connection between the gate electrode 1 and the gate pad electrode 14 is obtained.
  • the second relaxation region 103 is connected to the source pad electrode 4 through the third relaxation region 203.
  • the displacement current flowing through the second relaxation region 103 during high-speed switching can be sufficiently supplied to or from the source pad electrode 4. Therefore, the magnitude of the potential drop due to the displacement current is further suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • planar layout shown in FIG. 7 is an example, and the arrangement of the non-element regions RN in the planar layout is arbitrary. Further, the configuration for obtaining the electrical connection between the source pad electrode 4 and the second relaxation region 103 is not limited to that shown in FIG. 8, and for example, they are in contact with each other. Also good.
  • FIG. 9 is a partial cross sectional view showing the configuration of MOSFET 703 (silicon carbide semiconductor device) according to the third embodiment in the same cross section as line VIII-VIII in FIG.
  • the MOSFET 703 has a contact region RC in which a part of the low resistance region 101 (FIG. 9) is disposed between the element region RE and the non-element region RN in plan view (see FIG. 7).
  • the low resistance region 101 has a portion disposed in the third trench 212 provided in the contact region RC, and this portion is the second trench 112 in the low resistance region 101. It is connected to the part arranged inside.
  • the low resistance region 101 and the source pad electrode 4 are electrically connected.
  • the source pad electrode 4 typically includes a contact 216 extending in the interlayer insulating film 5 to the low resistance region 101 in the contact region RC.
  • the contact 216 contacts the low resistance region 101, an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the low resistance region 101.
  • the contact 215 (FIG. 8: Embodiment 2) is not provided.
  • the third relaxation region 203 is electrically connected to the second relaxation region 103.
  • the third relaxation region 203 appears separately from the second relaxation region 103 in the cross section of FIG. 9, but is connected to the second relaxation region 103 in the planar layout.
  • the third relaxation region 203 is preferably connected to the first relaxation region 3 in the planar layout, but may not be connected.
  • the low resistance region 101 is electrically connected to the source pad electrode 4.
  • a displacement current flowing through the second relaxation region 103 during high-speed switching flows through the low resistance region 101 via the capacitive coupling of the inner surface insulating film 102, this current is supplied to the source pad electrode 4 or from the source pad electrode 4. Can flow sufficiently. Therefore, the magnitude of the potential drop due to the displacement current is further suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • FIG. 10 is a partial cross sectional view showing the configuration of MOSFET 704 (silicon carbide semiconductor device) according to the fourth embodiment in the same cross section as line VIII-VIII in FIG.
  • MOSFET 704 silicon carbide semiconductor device
  • FIG. 8 Embodiment 3
  • a part of the low resistance region 101 is disposed in the contact region RC.
  • an ohmic junction or a Schottky junction is provided between the source pad electrode 4 and the low resistance region 101.
  • MOSFET 704 (FIG. 10)
  • low resistance region 101 and source pad electrode 4 are electrically connected by contact 215 in contact region RC.
  • the MOSFET 704 is provided with both the contact 215 described in the second embodiment and the contact 216 described in the third embodiment. Thereby, the effects of both Embodiments 2 and 3 can be obtained. Since the configuration other than the above is substantially the same as the configuration of the second or third embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • FIG. 11 is a partial cross-sectional view showing a configuration in non-element region RN of MOSFET 705 (silicon carbide device) in the fifth embodiment.
  • MOSFET 705 has a configuration in which first impurity region 107 having a p-type is added to the configuration of the first embodiment (FIG. 4).
  • First impurity region 107 is arranged on drift layer 10 in non-element region RN.
  • the first impurity region 107 is disposed on the surface of the epitaxial layer 30 and is covered with the interlayer insulating film 5.
  • the first impurity region 107 is preferably connected to the source pad electrode 4, but may not be connected.
  • the first impurity region 107 is preferably connected to the base region 7, but may not be connected.
  • the first impurity region 107 preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the acceptor concentration and thickness of the first impurity region 107 may not be uniform. Since the configuration other than the above is substantially the same as the configuration of the first to fourth embodiments described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • the provision of the first impurity region 107 can suppress the electric field applied to the interlayer insulating film 5 and the inner surface insulating film 102 when the MOSFET 705 is turned off. Therefore, these dielectric breakdowns can be prevented.
  • the displacement current that flows through the low resistance region 101 and the second relaxation region 103 also flows through the first impurity region 107 through capacitive coupling of the inner surface insulating film 102. Therefore, the magnitude of the potential drop along the second relaxation region 103 is suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is suppressed. Therefore, dielectric breakdown between the second relaxing region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is prevented.
  • FIG. 12 is a partial cross sectional view showing a configuration in non-element region RN of MOSFET 706 (silicon carbide semiconductor device) in the sixth embodiment.
  • the MOSFET 706 has a connection region 109.
  • the connection region 109 is adjacent to the side surface of the second trench 112 and is connected to the second relaxation region 103 and the first impurity region 107.
  • Connection region 109 has a p-type, and preferably has an acceptor concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the MOSFET 706 may have a cross section in which the connection region 109 is not provided.
  • connection region 109 is provided on both sides of the second trench 112 in FIG. 12, it may be provided only on one side. In addition, even if the arrangement of the connection region 109 provided on one side of the second trench 112 and the arrangement of the connection region 109 provided on the other side of the second trench 112 are different in the longitudinal direction of the second trench 112. Good. The acceptor concentration and thickness of the connection region 109 may not be uniform. Since the configuration other than the above is substantially the same as the configuration of the fifth embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • the same effect as in the fifth embodiment can be obtained.
  • the displacement current flowing in the low resistance region 101 and the second relaxation region 103 also flows in the connection region 109 when the MOSFET 706 is switched at high speed. Therefore, the magnitude of the potential drop along the second relaxation region 103 is suppressed. Therefore, the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is suppressed. Therefore, dielectric breakdown between the second relaxing region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is prevented.
  • FIG. 13 is a partial cross-sectional view showing the configuration of MOSFET 706V (silicon carbide device) in a modification of the sixth embodiment, similar to the line VIII-VIII in FIG.
  • MOSFET 706V silicon carbide device
  • FIG. 12 the configuration of FIG. 12 described above is applied to the second embodiment (FIG. 8), and a connection region 109V is provided.
  • the connection region 109V is provided on the side surface of the third trench 212 facing the non-element region RN.
  • the connection region 109V connects the third relaxation region 203 and the first impurity region 107 to each other.
  • Connection region 109V has a p-type.
  • the acceptor concentration of the connection region 109V is preferably in the range of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , and may be the same as that of the connection region 109.
  • the acceptor concentration and thickness of the connection region 109V may not be uniform.
  • the displacement current flowing in the second relaxation region 103 can flow to the third relaxation region 203 via the connection region 109, the first impurity region 107, and the connection region 109V. Therefore, this current can flow to the source pad electrode 4 at the contact 215 in contact with the third relaxation region 203. Therefore, the magnitude of the potential drop along the second relaxation region 103 can be further suppressed.
  • FIG. 14 is a partial cross sectional view showing a configuration in non-element region RN of MOSFET 707 (silicon carbide device) in the seventh embodiment.
  • MOSFET 707 has a configuration in which second impurity region 108 having n-type is added to the configuration of the fifth embodiment (FIG. 11).
  • the second impurity region 108 is provided on the first impurity region 107.
  • the first impurity region 107 is disposed on the drift layer 10 immediately below the second impurity region 108.
  • the second impurity region 108 preferably has a donor concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the second impurity region 108 is preferably connected to the source pad electrode 4, but it may not be connected. Since the configuration other than the above is substantially the same as the configuration of the above-described fifth or sixth embodiment, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.
  • the displacement current flowing in the low resistance region 101 and the second relaxation region 103 during the high-speed switching of the MOSFET 707 causes the first impurity region 107 and the second impurity region 108 to pass through the capacitive coupling of the inner surface insulating film 102.
  • the second impurity region 108 is connected to the source pad electrode 4
  • electrons can flow from the second impurity region 108 to the source pad electrode 4.
  • Even when the second impurity region 108 is not connected to the source pad electrode 4 electrons flow through the second impurity region 108 and the first impurity region 107 in order to the source pad electrode 4.
  • the magnitude of the voltage between the potential of the second relaxation region 103 and the gate potential due to this potential drop is further suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the region having the gate potential, specifically, the gate pad electrode 14 is more reliably prevented.
  • FIG. 15 is a partial plan view showing a configuration of epitaxial layer 30 in non-element region RN of MOSFET 708 (silicon carbide device) in the eighth embodiment.
  • 16 is a partial cross-sectional view taken along line XVI-XVI in FIG.
  • a plurality of second trenches 112 are arranged at intervals. Specifically, in FIG. 15, each of these extends in the vertical direction and they are separated from each other in the horizontal direction.
  • the second relaxation region 103 is disposed below the second trench 112, specifically, on the bottom surface thereof. Thereby, the plurality of second relaxation regions 103 are arranged separately from each other. In FIG. 15, each of these extends in the vertical direction, and these are separated from each other by the drift layer 10 in the horizontal direction. Since the configuration other than the above is substantially the same as the configuration of the first to seventh embodiments described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • a simple planar layout can be used as the planar layout of the non-element region RN.
  • a line-and-space planar layout arranged in one direction (lateral direction in FIG. 15) can be used. Thereby, the reliability of MOSFET can be improved.
  • FIG. 17 is a partial plan view showing a configuration of epitaxial layer 30 in non-element region RN of MOSFET 709 (silicon carbide device) in the ninth embodiment.
  • 18 is a partial cross-sectional view taken along line XVIII-XVIII in FIG.
  • the second relaxation region 103 includes a plurality of extended relaxation regions 103X and at least one connection relaxation region 103Y.
  • the plurality of extended relaxation regions 103X are separated from each other, and each of them extends in one direction (vertical direction in the figure).
  • the connection relaxation region 103Y connects adjacent ones of the plurality of extension relaxation regions 103X to each other.
  • the connection relaxation region 103Y is provided in all pairs adjacent to each other in the extended relaxation region 103X.
  • FIG. 19 is a partial plan view showing the configuration of epitaxial layer 30 in non-element region RN of MOSFET 709V (silicon carbide device) in a modification of the ninth embodiment, in the same field of view as FIG.
  • MOSFET 709V MOSFET 709V
  • connection relaxation region 103Y is provided only in a part of a pair adjacent to each other in extended relaxation region 103X.
  • connection relaxation region 103Y is provided in the second relaxation region 103.
  • non-uniform distribution of the displacement current flowing in the low resistance region 101 and the second relaxation region 103 in the non-element region RN during high-speed switching is suppressed. Therefore, nonuniformity in the distribution of the magnitude of the potential drop along the second relaxation region 103 is suppressed. Therefore, the local increase in the voltage between second relaxation region 103 and gate pad electrode 14 due to this potential drop is suppressed. Therefore, the dielectric breakdown between the second relaxation region 103 and the gate pad electrode 14 can be prevented more reliably.
  • FIG. 20 is a partial plan view showing a configuration of epitaxial layer 30 in non-element region RN of MOSFET 710 (silicon carbide device) in the tenth embodiment.
  • each extension relaxation region 103X has a plurality of portions separated from each other in the extension direction (vertical direction in the figure). In other words, each of the extended relaxation regions 103X extends discretely rather than continuously. Since the configuration other than the above is substantially the same as the configuration of the above-described ninth embodiment (FIG. 19), the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated. Also according to the present embodiment, the effect similar to that of the ninth embodiment can be obtained by providing the connection relaxation region 103Y.
  • RC contact region RE element region, RN non-element region, 1 gate electrode, 2 gate insulating film, 1st relaxation region, 4 source pad electrode, 5 interlayer insulating film, 6 high concentration region, 7 base region, 8 source region , 109 connection region, 10 drift layer, 11 substrate (silicon carbide semiconductor substrate), 12 first trench, 14 gate pad electrode, 30 epitaxial layer, 101 low resistance region, 102 inner surface insulating film, 103 second relaxation region, 104 drain Electrode, 107, first impurity region, 108, second impurity region, 112, second trench, 203, third relaxation region, 212, third trench, 701-710, 701V, 706V, 709V MOSFET (silicon carbide semiconductor device).

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Abstract

炭化珪素半導体装置（７０１）は、素子領域（ＲＥ）および非素子領域（ＲＮ）には、第１導電型を有するドリフト層（１０）を炭化珪素半導体基板（１１）上に有する。炭化珪素半導体装置（７０１）は、素子領域（ＲＥ）には、ドリフト層（１０）に達する第１トレンチ（１２）と、第１トレンチ（１２）内にゲート絶縁膜（２）を介して設けられ、ゲートパッド電極（４）に電気的に接続されたゲート電極（１）とを有する。炭化珪素半導体装置（７０１）は、非素子領域（ＲＮ）には、底面がドリフト層に達する第２トレンチ（１１２）と、第２トレンチ（１１２）の下方に配置された第２導電型を有する第２緩和領域（１０３）と、第２トレンチ（１１２）の側面上および底面上に設けられた内面絶縁膜（１０２）と、第２トレンチ（１１２）内に内面絶縁膜（１０２）を介して設けられ、ゲートパッド電極（１４）から電気的に絶縁された低抵抗領域（１０１）とを有する。

Description

炭化珪素半導体装置
　本発明は、炭化珪素半導体装置に関するものである。
　インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属－酸化物－半導体（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属－酸化物－半導体電界効果型トランジスタ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４－２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。また、炭化珪素を用いた縦型ｎチャネルＭＯＳＦＥＴのオン電圧をさらに低減することを目的に、トレンチゲート型のＭＯＳＦＥＴが国際公開第２０１２/０７７６１７号（特許文献３）に開示されている。
　ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が、略０Ｖから数百Ｖへ急激に上昇する。そのとき、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。
　ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの外周領域に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、外周領域のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、外周領域のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。
　昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を用いる半導体装置がインバータ回路のスイッチング素子として適用され始めており、特にｎチャネルＭＯＳＦＥＴが適用されている。ワイドバンドギャップを有する半導体を用いることによってインバータ回路の損失を低減することができる。損失をより一層低減するためには、スイッチング素子をより高速で駆動することが求められる。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められる。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、シリコンに比して炭化珪素へは、ドーピングによる電気抵抗の低減を施しにくく、よって、炭化珪素が用いられる場合は、ｐ型ウェルの寄生抵抗が大きくなりやすい。この大きな寄生抵抗は、ｐ型ウェル中における大きな電位降下につながりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。
　上記国際公開第２０１０/０９８２９４号の技術においては、外周領域において、ゲートパッドの下方に位置するｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電位降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よって、ゲート絶縁膜の破壊が防止される。
国際公開第２０１０/０９８２９４号 特開２００４－２７３６４７号公報 国際公開第２０１２/０７７６１７号
　プレーナ型のＭＯＳＦＥＴと、トレンチ型のＭＯＳＦＥＴとでは、通常、外周領域（より一般的に言えば、非素子領域）の構成が異なる。上記国際公開第２０１０/０９８２９４号の技術はプレーナ型のＭＯＳＦＥＴに関するものであり、必ずしもトレンチ型に適したものではない。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、変位電流が流れる際の電位降下を抑制することによってスイッチング時の素子破壊を防止することができる、トレンチ型の炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置は、炭化珪素半導体基板上に設けられた素子領域と素子領域の外側に設けられた非素子領域とを有しており、外部に接続されて外部からゲート電圧が供給されるゲートパッド電極が非素子領域に配置されたものである。炭化珪素半導体装置は、素子領域および非素子領域には、炭化珪素半導体基板上に設けられた第１導電型を有するドリフト層を有している。炭化珪素半導体装置は、素子領域には、底面がドリフト層に達する第１トレンチと、第１トレンチ内にゲート絶縁膜を介して設けられ、ゲートパッド電極に電気的に接続されたゲート電極とを有している。炭化珪素半導体装置は、非素子領域には、底面がドリフト層に達する少なくとも１つの第２トレンチと、第２トレンチの下方に配置された第２導電型を有する少なくとも１つの第２緩和領域と、第２トレンチの側面上および底面上に設けられた内面絶縁膜と、第２トレンチ内に内面絶縁膜を介して設けられ、ゲートパッド電極から電気的に絶縁された低抵抗領域とを有している。
　本発明によれば、第２トレンチ内に内面絶縁膜を介して低抵抗領域が設けられることにより、容量が形成される。これにより、炭化珪素半導体装置の高速スイッチング時に、第２トレンチ下方の第２緩和領域を通過する変位電流が、容量結合を介して低抵抗領域へ分岐させられる。よって、変位電流に起因した電位降下の大きさを抑制することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素装置の構成を概略的に示す平面図である。 図１の線ＩＩ－ＩＩに沿う概略的な部分断面図である。 図１の線ＩＩＩ－ＩＩＩに沿う概略的な部分断面図である。 図１の線ＩＶ－ＩＶに沿う概略的な部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を概略的示す、図６の線Ｖ－Ｖに沿う部分断面図である。 本発明の実施の形態１の変形例における炭化珪素装置の構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。 本発明の実施の形態２における炭化珪素装置の構成を概略的に示す平面図である。 図７の線ＶＩＩＩ－ＶＩＩＩに沿う概略的な部分断面図である。 本発明の実施の形態３における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態４における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態５における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態６における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態６の変形例における炭化珪素装置の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。 本発明の実施の形態７における炭化珪素装置の非素子領域における構成を示す部分断面図である。 本発明の実施の形態８における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。 図１５の線ＸＶＩ－ＸＶＩに沿う部分断面図である。 本発明の実施の形態９における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。 図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う部分断面図である。 本発明の実施の形態９の変形例における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。 本発明の実施の形態１０における炭化珪素装置の非素子領域における炭化珪素半導体層の構成を示す部分平面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　（構成）
　図１は、本実施の形態１におけるＭＯＳＦＥＴ７０１（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０１は、基板１１（炭化珪素半導体基板）上に設けられた素子領域ＲＥと、素子領域ＲＥの外側に設けられた非素子領域ＲＮとを有している。ＭＯＳＦＥＴ７０１において、外部に接続されて外部からゲート電圧が供給されるゲートパッド電極１４が、非素子領域ＲＮに配置されている。ゲートパッド電極１４には超音波接合などによってアルミニウムなどの金属からなるワイヤが接続される。非素子領域ＲＮは、ＭＯＳＦＥＴ７０１の終端領域を含んでもよい。素子領域ＲＥは、ゲート電極によって制御されるチャネルが配置されている領域を含み、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルが配置された領域である。
　図２および図３のそれぞれは、図１の線ＩＩ－ＩＩおよび線ＩＩＩ－ＩＩＩに沿って、素子領域ＲＥにおける異なる部分断面を概略的に示している。図４は、図１の線ＩＶ－ＩＶに沿って、非素子領域ＲＮにおける部分断面を概略的に示している。なお、これらの断面図および後述する他の断面図において、ｐ型（第２導電型）を有する領域にはドット模様が付されている。
　ＭＯＳＦＥＴ７０１は、素子領域ＲＥおよび非素子領域ＲＮには、基板１１上に設けられたｎ型（第１導電型）を有するドリフト層１０を有している。またＭＯＳＦＥＴ７０１は、素子領域ＲＥには、底面がドリフト層１０に達する第１トレンチ１２と、第１トレンチ１２内にゲート絶縁膜２を介して設けられ、ゲートパッド電極４に電気的に接続されたゲート電極１とを有している。またＭＯＳＦＥＴ７０１は、非素子領域ＲＮには、底面がドリフト層に達する少なくとも１つの第２トレンチ１１２と、第２トレンチ１１２の下方に配置されたｐ型（第２導電型）を有する少なくとも１つの第２緩和領域１０３と、第２トレンチ１１２の側面上および底面上に設けられた内面絶縁膜１０２と、第２トレンチ１１２内に内面絶縁膜１０２を介して設けられ、ゲートパッド電極１４から電気的に絶縁された低抵抗領域１０１とを有している。基板１１上にはエピタキシャル層３０（炭化珪素半導体層）が設けられている。エピタキシャル層３０は、ドリフト層１０と、ベース領域７と、ソース領域８と、高濃度領域６と、第１緩和領域３と、第２緩和領域１０３と、接続領域９とを有している。エピタキシャル層３０には、第１トレンチ１２（図２および図３）と、第２トレンチ１１２（図４）とが設けられている。またＭＯＳＦＥＴ７０１は、ソースパッド電極４と、ドレイン電極１０４と、層間絶縁膜５と、低抵抗領域１０１とを有している。
　基板１１は素子領域ＲＥおよび非素子領域ＲＮにまたがっている。基板１１はｎ型（第１導電型）を有している。エピタキシャル層３０は、基板１１上でのエピタキシャル成長によって設けられており、素子領域ＲＥおよび非素子領域ＲＮにまたがっている。
　ドリフト層１０は、素子領域ＲＥおよび非素子領域ＲＮにまたがって基板１１上に設けられている。ドリフト層１０は炭化珪素からなる。ドリフト層１０は、ｎ型を有しており、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３のドナー濃度を有している。ドリフト層１０のドナー濃度は、基板１１のドナー濃度よりも低いことが好ましい。
　ベース領域７は、素子領域ＲＥに配置されており、ドリフト層１０上に設けられている。ベース領域７は、ｐ型（第１導電型と異なる第２導電型）を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なおベース領域７のアクセプタ濃度および厚みは均一でなくてもよい。ソース領域８は、素子領域ＲＥに配置されており、ベース領域７上に設けられている。ソース領域８は、ｎ型を有しており、ドリフト層１０のドナー濃度よりも高いドナー濃度を有しており、具体的には１×１０１８ｃｍ－３～１×１０２０ｃｍ－３のドナー濃度を有している。高濃度領域６は、素子領域ＲＥに配置されており、ソース領域８を貫通してベース領域７に達している。高濃度領域６は、ｐ型を有しており、ベース領域７のアクセプタ濃度よりも高いアクセプタ濃度を有しており、具体的には１×１０１９ｃｍ－３～１×１０２１ｃｍ－３のアクセプタ濃度を有している。
　本実施の形態においては、図２に示されているように、複数の第１トレンチ１２が間隔を空けて、素子領域ＲＥに配置されている。なお図２に示されているような、ある断面において現れる複数の第１トレンチ１２は、平面レイアウトにおいて互いにつながっていてもよい。第１トレンチ１２は側面および底面を有している。第１トレンチ１２の側面はソース領域８およびベース領域７を貫通している。第１トレンチ１２の側面は、図２の断面においては、ドリフト層１０に達している。これにより、図２の断面において、ＭＯＳＦＥＴのチャネルが構成されている。第１緩和領域３は、第１トレンチ１２の下方に配置されており、ドリフト層１０に接している。典型的には、第１緩和領域３は第１トレンチ１２の底面に接している。第１緩和領域３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお第１緩和領域３のアクセプタ濃度および厚みは均一でなくてもよい。
　ゲート絶縁膜２は第１トレンチ１２の側面上および底面上に設けられている。第１トレンチ１２の側面上でのゲート絶縁膜２の厚み（図２および図３における横方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。第１トレンチ１２の底面上でのゲート絶縁膜２の厚み（図２および図３における縦方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。ゲート絶縁膜２は、例えば、主に二酸化珪素からなる。ゲート電極１の少なくとも一部は、第１トレンチ１２内にゲート絶縁膜２を介して設けられている。
　ソースパッド電極４は、ソース領域８および高濃度領域６に、オーミック接合またはショットキー接合によって電気的に接続されている。この電気的接続を得るために、ソースパッド電極４はソース領域８および高濃度領域６に接触している。なおソースパッド電極４のうち、ソース領域８および高濃度領域６に接触する部分は、シリサイド化されていてもよい。言い換えれば、ソース電極４は、ソース領域８および高濃度領域６に接触するシリサイド層を含んでいてよい。ソースパッド電極４は層間絶縁膜５によってゲート電極１から隔てられている。
　ソースパッド電極４は第１緩和領域３に電気的に接続されている。本実施の形態においては、ソースパッド電極４は、ｐ型を有する第１緩和領域３に、ｐ型を有する半導体領域のみを介して接続されている。具体的には、図３に示されているように、ソースパッド電極４は第１緩和領域３に、高濃度領域６とベース領域７と接続領域９とを介して接続されている。このような電気的接続を得るために、接続領域９は、ベース領域７と第１トレンチ１２の底面との間において、第１トレンチ１２の側面に隣接している。接続領域９は、上述したようにｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお接続領域９のアクセプタ濃度および厚みは均一でなくてもよい。平面レイアウトにおいて互いに離れた複数の接続領域９が設けられていてよい。また接続領域９は、図３においては第１トレンチ１２の両側に設けられているが、片側にのみ設けられていてもよい。また第１トレンチ１２の一方側に設けられた接続領域９の配置と、第１トレンチ１２の他方側に設けられた接続領域９の配置とが、第１トレンチ１２の長手方向において異なっていてもよい。
　ゲートパッド電極１４は、非素子領域ＲＮに配置されており、オーミック接合またはショットキー接合によってゲート電極１に電気的に接続されている。この電気的接続を得るために、例えば、ゲート電極１は素子領域ＲＥから非素子領域ＲＮまで延びた部分を含み、この延びた部分が非素子領域ＲＮにおいてゲートパッド電極１４と接触している。これによりゲートパッド電極１４とゲート電極１との間にオーミック接続またはショットキー接続が設けられる。
　非素子領域ＲＮにおいて、エピタキシャル層３０の上面（第２トレンチ１１２が設けられた面）は、層間絶縁膜５によってゲートパッド電極１４から絶縁されている。
　第２トレンチ１１２（図４）は、非素子領域ＲＮに配置されている。第２トレンチ１１２は側面および底面を有している。本実施の形態においては、第２トレンチ１１２の側面はドリフト層１０にのみ面していてよい。第２トレンチ１１２は、第１トレンチ１２の深さと同じ深さを有していてよい。本実施の形態においては、図４に示されているように、複数の第２トレンチ１１２が間隔を空けて配置されている。なお図４に示されているような、ある断面において現れる複数の第２トレンチ１１２は、平面レイアウトにおいて互いにつながっていてもよい。好ましくは、第２トレンチ１１２が配置される間隔は、第１トレンチ１２が配置される間隔と同じか、または小さい。
　第２緩和領域１０３は、第２トレンチ１１２の下方に配置されており、ドリフト層１０に接している。典型的には、第２緩和領域１０３は第２トレンチ１１２の底面に接している。第２緩和領域１０３は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお第２緩和領域１０３のアクセプタ濃度および厚みは均一でなくてもよい。第２緩和領域１０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。なお第２緩和領域１０３は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は、第１緩和領域３と電気的に接続されていることが好ましいが、絶縁されていてもよい。また第２緩和領域１０３は第１緩和領域３に直接接続されていてもよい。
　内面絶縁膜１０２は第２トレンチ１１２の側面上および底面上に設けられている。第２トレンチ１１２の側面上での内面絶縁膜１０２の厚み（図４における横方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。第２トレンチ１１２の底面上での内面絶縁膜１０２の厚み（図４における縦方向の寸法）は、例えば、１０ｎｍ以上３００ｎｍ以下である。内面絶縁膜１０２は、例えば、主に二酸化珪素からなる。内面絶縁膜１０２の材料は、ゲート絶縁膜２（図２：実施の形態１）と同じであってもよい。また、第２トレンチ１１２の側面に設けられた内面絶縁膜１０２の厚みは、第１トレンチ１２の側面に設けられたゲート絶縁膜２の厚みと同じであってもよい。また、第２トレンチ１１２の底面上での内面絶縁膜１０２の厚みは、第１トレンチ１２の底面上でのゲート絶縁膜２の厚みと同じであってもよい。
　低抵抗領域１０１は、少なくとも一部が第２トレンチ１１２内に内面絶縁膜１０２を介して設けられている。低抵抗領域１０１は、金属またはドープされた半導体からなる。言い換えれば、低抵抗領域１０１は導電体からなる。よって低抵抗領域１０１は、低い抵抗率を有することができる。低抵抗領域１０１の材料は、ゲート電極１（図２：実施の形態１）と同じであってもよい。低抵抗領域１０１は、層間絶縁膜５によってゲートパッド電極１４から電気的に絶縁されている。なお低抵抗領域１０１は、本実施の形態においては、ソースパッド電極４と電気的に接続されていることが好ましいが、絶縁されていてもよい。後者の場合、低抵抗領域１０１を他の部材と接続しないことによって、低抵抗領域１０１の電位が浮遊電位とされてもよい。
　ドレイン電極１０４は、基板１１の、ドリフト層１０が設けられた面とは反対の面（図２～図４における下面）上に設けられている。これによりドレイン電極１０４は、ｎ型を有する基板１１を介して、ｎ型を有するドリフト層１０と電気的に接続されている。具体的には、ドレイン電極１０４とドリフト層１０との間に、オーミック接合をなす界面またはショットキー接合をなす界面が少なくとも１つ（本実施の形態においては２つ）設けられている。なお、ドレイン電極１０４はドリフト層１０との接合部にシリサイドを含んでいてよい。
　なお、本実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型であるが、変形例として、これらの導電型が逆にされてもよい。その場合、不純物濃度についての上記説明における「ドナー濃度」および「アクセプタ濃度」の文言は互いに入れ替えられる。また図１に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。
　（効果）
　本実施の形態によれば、第２トレンチ１１２内に内面絶縁膜１０２を介して低抵抗領域１０１が設けられることにより、容量が形成される。第２トレンチ１１２内の内面絶縁膜１０２は、絶縁信頼性を維持しつつ、小さな厚みで形成され得る。これにより、単位面積当たりの容量を高くすることができる。よって、ＭＯＳＦＥＴ７０１の高速スイッチング時に、第２トレンチ１１２下方の第２緩和領域１０３を通過する変位電流を、十分な容量結合を介して低抵抗領域１０１へ十分に分岐させることができる。これにより、この変位電流にとっての実効的なシート抵抗が低減される。よって、変位電流に起因しての電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
　上記観点から、内面絶縁膜１０２によって形成される容量は高いことが好ましい。よって、内面絶縁膜１０２の厚みは、信頼性が許す範囲で、できるだけ小さいことが好ましい。内面絶縁膜１０２がゲート絶縁膜２と共通のプロセスにて形成される場合、高い信頼性と、小さな厚みとを有する内面絶縁膜１０２を形成することができる。また、プロセスの共通化によって製造コストを低減することができる。その場合、内面絶縁膜１０２の厚みはゲート絶縁膜２の厚みとほぼ同じとなる。
　また、内面絶縁膜１０２によって形成される容量を高めるためには、内面絶縁膜１０２の誘電率は高いことが好ましい。この目的で、内面絶縁膜１０２の材料として、二酸化珪素の誘電率よりも高い誘電率を有する材料が選択されてもよい。また、内面絶縁膜１０２の材料として、ゲート絶縁膜２の材料の誘電率よりも高い誘電率を有する材料が選択されてもよい。
　（変形例）
　図５は、本実施の形態１の変形例におけるＭＯＳＦＥＴ７０１Ｖ（炭化珪素装置）の構成を概略的示す、図６の線Ｖ－Ｖに沿う部分断面図である。図６は、ＭＯＳＦＥＴ７０１Ｖの構成を、上面側の構成を一部省略して概略的に示す部分断面斜視図である。
　ソースパッド電極４と第１緩和領域３との間の電気的接続を得るために、ＭＯＳＦＥＴ７０１（図３）においては、ソースパッド電極４と第１緩和領域３との間が接続領域９などのｐ型の半導体領域によって互いにつながれているが、本変形例（図５）においては、ソースパッド電極４が第１緩和領域３に接触している。この接触によりソースパッド電極４と第１緩和領域３との間でオーミック接合またはショットキー接合が設けられている。この接触は、第１緩和領域３に達するように層間絶縁膜５中を延びるコンタクト１５がソースパッド電極４に設けられることによって得られる。コンタクト１５は、エピタキシャル層３０に設けられたトレンチ中に配置されてよい。当該トレンチは、素子領域ＲＥに配置されていてよく、図示されているように第１トレンチ１２と一体化されていてよい。
　なお、図５に示された断面においては、互いに分離した複数の第１緩和領域３が現れているが、これらは平面レイアウトにおいては互いにつながっている。
　＜実施の形態２＞
　図７は、本実施の形態２におけるＭＯＳＦＥＴ７０２（炭化珪素半導体装置）の構成を概略的に示す平面図である。ＭＯＳＦＥＴ７０２は平面視において素子領域ＲＥと非素子領域ＲＮとの間にコンタクト領域ＲＣを有している。
　図８は、図７の線ＶＩＩＩ－ＶＩＩＩに沿う概略的な部分断面図である。コンタクト領域ＲＣには、基板１１上に設けられたｎ型（第１導電型）を有するドリフト層１０と、底面がドリフト層１０に達する第３トレンチ２１２と、第３緩和領域２０３とが設けられている。本実施の形態においては、コンタクト領域ＲＣの少なくとも一部においてエピタキシャル層３０に第３トレンチ２１２が設けられている。第３トレンチ２１２は側面および底面を有している。第３トレンチ２１２は、第１トレンチ１２の深さと同じ深さを有していてよい。
　ＭＯＳＦＥＴ７０２は、コンタクト領域ＲＣに配置された第３緩和領域２０３を有している。具体的には、第３緩和領域２０３は、第３トレンチ２１２の下方に配置されており、ドリフト層１０に接している。典型的には、第３緩和領域２０３は第３トレンチ２１２の底面に接している。第３緩和領域２０３はｐ型を有している。第３緩和領域２０３は、第１緩和領域３のアクセプタ濃度と同じアクセプタ濃度を有していてよい。第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図８の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
　第３緩和領域２０３はソースパッド電極４に電気的に接続されている。この電気的接続を得るために、典型的には、第３トレンチ２１２においてソースパッド電極４は、層間絶縁膜５中を第３緩和領域２０３まで延びるコンタクト２１５を含む。コンタクト２１５が第３緩和領域２０３に接触することにより、ソースパッド電極４と第３緩和領域２０３とは、オーミック接合またはショットキー接合されている。なお、ソースパッド電極４は第３緩和領域２０３との接合部にシリサイドを含んでいてよい。
　上記構成により、第２緩和領域１０３はソースパッド電極４に電気的に接続されている。具体的には、ｐ型を有する第２緩和領域１０３が、ｐ型を有する第３緩和領域２０３のみを介してソースパッド電極４につながれている。
　なお第３トレンチ２１２内には、ゲート電極１の一部と、ゲートパッド電極１４の一部とが互いに接するように配置されていてよい。これによりゲート電極１とゲートパッド電極１４との間の電気的接続が得られる。
　上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２緩和領域１０３が第３緩和領域２０３を介してソースパッド電極４につながっている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
　なお図７に示された平面レイアウトは例示であり、平面レイアウトにおける非素子領域ＲＮの配置は任意である。また、ソースパッド電極４と第２緩和領域１０３との間の電気的接続を得るための構成は、図８に示されているものに限定されるわけではなく、例えばこれらが互いに接触していてもよい。
　＜実施の形態３＞
　図９は、本実施の形態３におけるＭＯＳＦＥＴ７０３（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０３は平面視（図７参照）において素子領域ＲＥと非素子領域ＲＮとの間に、低抵抗領域１０１（図９）の一部が配置されたコンタクト領域ＲＣを有している。図９の構成においては、低抵抗領域１０１は、コンタクト領域ＲＣに設けられた第３トレンチ２１２内に配置された部分を有しており、この部分は、低抵抗領域１０１のうち第２トレンチ１１２内に配置された部分とつながっている。コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とが電気的に接続されている。この電気的接続を得るために、典型的には、ソースパッド電極４は、コンタクト領域ＲＣにおいて層間絶縁膜５中を低抵抗領域１０１へ延びるコンタクト２１６を含む。コンタクト２１６が低抵抗領域１０１に接触することにより、ソースパッド電極４と低抵抗領域１０１との間でオーミック接合またはショットキー接合が設けられている。これにより、コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とが電気的に接続されている。なお本実施の形態においては、コンタクト２１５（図８：実施の形態２）は設けられていない。なお実施の形態２と同様、第３緩和領域２０３は、第２緩和領域１０３に電気的に接続されている。具体的には、第３緩和領域２０３は、図９の断面においては第２緩和領域１０３から分離して現れているが、平面レイアウトにおいては第２緩和領域１０３とつながっている。なお第３緩和領域２０３は平面レイアウトにおいて、第１緩和領域３とつながっていることが好ましいが、つながっていなくてもよい。
　上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、低抵抗領域１０１がソースパッド電極４に電気的に接続されている。これにより、高速スイッチング時に第２緩和領域１０３を流れる変位電流が内面絶縁膜１０２の容量結合を介して低抵抗領域１０１を流れる際に、この電流を、ソースパッド電極４へまたはソースパッド電極４から、十分に流すことができる。よって、変位電流に起因しての電位降下の大きさがより抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさがより抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊がより確実に防止される。
　＜実施の形態４＞
　図１０は、本実施の形態４におけるＭＯＳＦＥＴ７０４（炭化珪素半導体装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。ＭＯＳＦＥＴ７０４において、ＭＯＳＦＥＴ７０３（図８：実施の形態３）と同様に、低抵抗領域１０１は、一部がコンタクト領域ＲＣに配置されている。コンタクト領域ＲＣにおいてコンタクト２１６が低抵抗領域１０１に接触することにより、ソースパッド電極４と低抵抗領域１０１との間でオーミック接合またはショットキー接合が設けられている。またＭＯＳＦＥＴ７０４（図１０）においては、コンタクト領域ＲＣにおいて低抵抗領域１０１とソースパッド電極４とがコンタクト２１５によって電気的に接続されている。このように、ＭＯＳＦＥＴ７０４には、実施の形態２で説明されたコンタクト２１５と、実施の形態３で説明されたコンタクト２１６との両方が設けられている。これにより、実施の形態２および３の両方の効果が得られる。なお上記以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　＜実施の形態５＞
　図１１は、本実施の形態５におけるＭＯＳＦＥＴ７０５（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０５は、実施の形態１（図４）の構成に、ｐ型を有する第１不純物領域１０７が付加された構成を有している。第１不純物領域１０７は、非素子領域ＲＮにおいてドリフト層１０上に配置されている。本実施の形態においては、第１不純物領域１０７は、エピタキシャル層３０の表面上に配置されており、層間絶縁膜５に覆われている。第１不純物領域１０７は、ソースパッド電極４に接続されていることが好ましいが、接続されていなくてもよい。また第１不純物領域１０７は、ベース領域７に接続されていることが好ましいが、接続されていなくてもよい。第１不純物領域１０７は、１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有していることが好ましい。なお第１不純物領域１０７のアクセプタ濃度および厚みは均一でなくてもよい。上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第１不純物領域１０７が設けられることにより、ＭＯＳＦＥＴ７０５のオフ時に、層間絶縁膜５および内面絶縁膜１０２にかかる電界を抑制することができる。よって、これらの絶縁破壊を防止することができる。
　また、ＭＯＳＦＥＴ７０５の高速スイッチング時に、低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が、内面絶縁膜１０２の容量結合を介して第１不純物領域１０７にも流れる。よって、第２緩和領域１０３に沿った電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
　＜実施の形態６＞
　図１２は、本実施の形態６におけるＭＯＳＦＥＴ７０６（炭化珪素半導体装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０６は接続領域１０９を有している。接続領域１０９は、第２トレンチ１１２の側面に隣接しており、第２緩和領域１０３と第１不純物領域１０７とに接続されている。接続領域１０９は、ｐ型を有しており、好ましくは１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のアクセプタ濃度を有している。なお、ＭＯＳＦＥＴ７０６中に、図１１に示されているように、接続領域１０９が設けられない断面が存在していてよい。また接続領域１０９は、図１２においては第２トレンチ１１２の両側に設けられているが、片側にのみ設けられていてもよい。また第２トレンチ１１２の一方側に設けられた接続領域１０９の配置と、第２トレンチ１１２の他方側に設けられた接続領域１０９の配置とが、第２トレンチ１１２の長手方向において異なっていてもよい。接続領域１０９のアクセプタ濃度および厚みは均一でなくてもよい。なお、上記以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、実施の形態５と同様の効果が得られる。さらに、ＭＯＳＦＥＴ７０６の高速スイッチング時に、低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が接続領域１０９にも流れる。よって、第２緩和領域１０３に沿った電位降下の大きさが抑制される。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が防止される。
　図１３は、本実施の形態６の変形例におけるＭＯＳＦＥＴ７０６Ｖ（炭化珪素装置）の構成を図７の線ＶＩＩＩ－ＶＩＩＩと同様の断面で示す部分断面図である。本変形例においては、上述した図１２の構成が実施の形態２（図８）に適用されており、かつ、接続領域１０９Ｖが設けられている。接続領域１０９Ｖは、第３トレンチ２１２の、非素子領域ＲＮに面する側面に設けられている。接続領域１０９Ｖは、第３緩和領域２０３と第１不純物領域１０７とを互いにつないでいる。接続領域１０９Ｖはｐ型を有している。接続領域１０９Ｖのアクセプタ濃度は、１×１０１４ｃｍ－３～１×１０１８ｃｍ－３の範囲が好ましく、接続領域１０９のものと同様であってよい。なお接続領域１０９Ｖのアクセプタ濃度および厚みは均一でなくてもよい。
　本変形例によれば、第２緩和領域１０３に流れる変位電流が、接続領域１０９と第１不純物領域１０７と接続領域１０９Ｖとを介して、第３緩和領域２０３へ流れることができる。よってこの電流は、第３緩和領域２０３に接するコンタクト２１５においてソースパッド電極４へ流れることができる。よって、第２緩和領域１０３に沿った電位降下の大きさを、より抑制することができる。
　＜実施の形態７＞
　図１４は、本実施の形態７におけるＭＯＳＦＥＴ７０７（炭化珪素装置）の非素子領域ＲＮにおける構成を示す部分断面図である。ＭＯＳＦＥＴ７０７は、実施の形態５（図１１）の構成に、ｎ型を有する第２不純物領域１０８が付加された構成を有している。第２不純物領域１０８は、第１不純物領域１０７上に設けられている。言い換えれば、第１不純物領域１０７は、第２不純物領域１０８の直下において、ドリフト層１０上に配置されている。第２不純物領域１０８は、１×１０１８ｃｍ－３～１×１０２０ｃｍ－３のドナー濃度を有していることが好ましい。なお第２不純物領域１０８のドナー濃度および厚みは均一でなくてもよい。また第２不純物領域１０８はソースパッド電極４に接続されていることが好ましいが、接続されていなくてもよい。上記以外の構成については、上述した実施の形態５または６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ＭＯＳＦＥＴ７０７の高速スイッチング時に低抵抗領域１０１および第２緩和領域１０３に流れる変位電流が、内面絶縁膜１０２の容量結合を介して第１不純物領域１０７および第２不純物領域１０８へ流れることができる。具体的には、第２不純物領域１０８がソースパッド電極４に接続されている場合、電子が第２不純物領域１０８からソースパッド電極４に流れることができる。また第２不純物領域１０８がソースパッド電極４に接続されていない場合であっても、電子が、第２不純物領域１０８と、第１不純物領域１０７とを順に通って、ソースパッド電極４に流れることができる。よって、第２緩和領域１０３に沿った電位降下の大きさを、より抑制することができる。よって、この電位降下に起因しての、第２緩和領域１０３の電位とゲート電位との間の電圧の大きさが、より抑制される。よって、第２緩和領域１０３と、ゲート電位を有する領域、具体的にはゲートパッド電極１４、との間での絶縁破壊が、より確実に防止される。
　＜実施の形態８＞
　図１５は、本実施の形態８におけるＭＯＳＦＥＴ７０８（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１６は、図１５の線ＸＶＩ－ＸＶＩに沿う部分断面図である。
　本実施の形態においては、複数の第２トレンチ１１２が間隔を空けて配置されている。具体的には、図１５において、これらの各々が縦方向に延びており、これらは横方向において互いに間隔を空けて分離されている。第２緩和領域１０３は、第２トレンチ１１２の下方、具体的にはその底面上、に配置されている。これにより複数の第２緩和領域１０３が、互いに分離されて配置されている。図１５においては、これらの各々が縦方向に延びており、これらは横方向において、ドリフト層１０によって互いに分離されている。なお、上記以外の構成については、上述した実施の形態１～７の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、図１５に示されているように、非素子領域ＲＮの平面レイアウトとして、シンプルな平面レイアウトを用いることができる。具体的には、一の方向（図１５における横方向）に配列されたラインアンドスペースの平面レイアウトを用いることができる。これにより、ＭＯＳＦＥＴの信頼性を高めることができる。
　＜実施の形態９＞
　図１７は、本実施の形態９におけるＭＯＳＦＥＴ７０９（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。図１８は、図１７の線ＸＶＩＩＩ－ＸＶＩＩＩに沿う部分断面図である。
　ＭＯＳＦＥＴ７０９においては、第２緩和領域１０３は、複数の延在緩和領域１０３Ｘと、少なくとも１つの接続緩和領域１０３Ｙとを含む。複数の延在緩和領域１０３Ｘは互いに分離されており、その各々は一の方向（図中、縦方向）に延在している。接続緩和領域１０３Ｙは、複数の延在緩和領域１０３Ｘのうち隣り合うものを互いに接続している。ＭＯＳＦＥＴ７０９においては、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対のすべてに設けられている。
　図１９は、本実施の形態９の変形例におけるＭＯＳＦＥＴ７０９Ｖ（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を、図１７と同様の視野で示す部分平面図である。ＭＯＳＦＥＴ７０９Ｖにおいては、接続緩和領域１０３Ｙは、延在緩和領域１０３Ｘのうち互いに隣り合う対の一部にのみ設けられている。
　上記以外の構成については、上述した実施の形態８の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、第２緩和領域１０３に接続緩和領域１０３Ｙが設けられている。これにより、高速スイッチング時に低抵抗領域１０１および第２緩和領域１０３に流れる変位電流の非素子領域ＲＮ内における分布の不均一性が抑制される。よって、第２緩和領域１０３に沿った電位降下の大きさの分布の不均一性が抑制される。よって、この電位降下に起因しての第２緩和領域１０３とゲートパッド電極１４との間の電圧が局所的に増大することが抑制される。よって、第２緩和領域１０３とゲートパッド電極１４との間での絶縁破壊がより確実に防止される。
　＜実施の形態１０＞
　図２０は、本実施の形態１０におけるＭＯＳＦＥＴ７１０（炭化珪素装置）の非素子領域ＲＮにおけるエピタキシャル層３０の構成を示す部分平面図である。本実施の形態においては、延在緩和領域１０３Ｘの各々は、その延在方向（図中、縦方向）において互いに分離された複数の部分を有している。言い換えれば、延在緩和領域１０３Ｘの各々は、連続的にではなく離散的に延在している。上記以外の構成については、上述した実施の形態９（図１９）の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、接続緩和領域１０３Ｙが設けられることによって、実施の形態９に近い効果が得られる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　ＲＣ　コンタクト領域、ＲＥ　素子領域、ＲＮ　非素子領域、１　ゲート電極、２　ゲート絶縁膜、３　第１緩和領域、４　ソースパッド電極、５　層間絶縁膜、６　高濃度領域、７　ベース領域、８　ソース領域、１０９　接続領域、１０　ドリフト層、１１　基板（炭化珪素半導体基板）、１２　第１トレンチ、１４　ゲートパッド電極、３０　エピタキシャル層、１０１　低抵抗領域、１０２　内面絶縁膜、１０３　第２緩和領域、１０４　ドレイン電極、１０７　第１不純物領域、１０８　第２不純物領域、１１２　第２トレンチ、２０３　第３緩和領域、２１２　第３トレンチ、７０１～７１０，７０１Ｖ，７０６Ｖ，７０９Ｖ　ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (13)

  1. 　炭化珪素半導体基板（１１）上に設けられた素子領域（ＲＥ）と前記素子領域（ＲＥ）の外側に設けられた非素子領域（ＲＮ）とを有し、
    　外部に接続されて外部からゲート電圧が供給されるゲートパッド電極（１４）が前記非素子領域（ＲＮ）に配置された炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）であって、
    　前記素子領域（ＲＥ）および前記非素子領域（ＲＮ）には、前記炭化珪素半導体基板（１１）上に設けられた第１導電型を有するドリフト層（１０）を備え、
    　前記素子領域（ＲＥ）には、
    　底面が前記ドリフト層（１０）に達する第１トレンチ（１２）と、
    　前記第１トレンチ（１２）内にゲート絶縁膜（２）を介して設けられ、前記ゲートパッド電極（４）に電気的に接続されたゲート電極（１）と、
    を備え、
    　前記非素子領域（ＲＮ）には、
    　底面が前記ドリフト層に達する少なくとも１つの第２トレンチ（１１２）と、
    　前記第２トレンチ（１１２）の下方に配置された第２導電型を有する少なくとも１つの第２緩和領域（１０３）と、
    　前記第２トレンチ（１１２）の側面上および底面上に設けられた内面絶縁膜（１０２）と、
    　前記第２トレンチ（１１２）内に前記内面絶縁膜（１０２）を介して設けられ、前記ゲートパッド電極（１４）から電気的に絶縁された低抵抗領域（１０１）と、
    を備える、炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
  2. 　前記素子領域（ＲＥ）には、
    　前記ドリフト層（１０）上に設けられた第２導電型を有するベース領域（７）と、
    　前記ベース領域（７）上に設けられた第１導電型を有するソース領域（８）と、
    　前記第１トレンチ（１２）の下方に配置された第２導電型を有する第１緩和領域（３）と、
    　前記ソース領域（８）および前記第１緩和領域（３）に電気的に接続されたソースパッド電極（４）と、
    を備え、
    　前記第１トレンチ（１２）は、前記ソース領域（８）および前記ベース領域（７）を貫通している請求項１に記載の炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
  3. 　前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間にコンタクト領域（ＲＣ）をさらに有し、
    　前記コンタクト領域（ＲＣ）には、
    　前記炭化珪素半導体基板（１１）上に設けられた第１導電型を有するドリフト層（１０）と、
    　底面が前記ドリフト層に達する第３トレンチ（２１２）と、
    　前記第３トレンチ（２１２）の下方に配置され、前記ソースパッド電極（４）および前記第２緩和領域（１０３）の各々に電気的に接続され、前記第２導電型を有する第３緩和領域（２０３）をさらに備える請求項１または２に記載の炭化珪素半導体装置（７０２、７０４、７０６Ｖ）。
  4. 　前記低抵抗領域（１０１）は、一部が前記コンタクト領域（ＲＣ）に配置され、前記コンタクト領域（ＲＣ）において前記低抵抗領域（１０１）と前記ソースパッド電極（４）とが電気的に接続された請求項３に記載の炭化珪素半導体装置（７０４）。
  5. 　前記素子領域（ＲＥ）と前記非素子領域（ＲＮ）との間にコンタクト領域（ＲＣ）をさらに有し、
    　前記低抵抗領域（１０１）は、一部が前記コンタクト領域（ＲＣ）に配置され、前記コンタクト領域（ＲＣ）において前記低抵抗領域（１０１）と前記ソースパッド電極（４）とが電気的に接続された請求項１または２に記載の炭化珪素半導体装置（７０３、７０４）。
  6. 　前記第１トレンチ（１２）の側面に設けられた前記ゲート絶縁膜（２）の厚みと、前記第２トレンチ（１１２）の側面に設けられた前記内面絶縁膜（１０２）の厚みとが、同じである請求項１から５のいずれか１項に記載の炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
  7. 　前記非素子領域（ＲＮ）に、
    　前記ドリフト層（１０）上に設けられた前記第２導電型を有する第１不純物領域（１０７）をさらに備える請求項１から６のいずれか１項に記載の炭化珪素半導体装置（７０５、７０６、７０６Ｖ）。
  8. 　前記第２トレンチ（１１２）の側面に隣接し、前記第２緩和領域（１０３）と前記第１不純物領域（１０７）とに接続された第２導電型を有する接続領域（１０９）をさらに備える請求項７に記載の炭化珪素半導体装置（７０６、７０６Ｖ）。
  9. 　前記第１不純物領域（１０７）上に設けられた第１導電型を有する第２不純物領域（１０８）をさらに備える請求項７または８に記載の炭化珪素半導体装置（７０７）。
  10. 　前記第２緩和領域（１０３）は、互いに分離されて複数設けられている請求項１から９のいずれか１項に記載の炭化珪素半導体装置（７０８）。
  11. 　前記第２緩和領域（１０３）は、互いに分離された複数の延在緩和領域（１０３Ｘ）と、前記複数の延在緩和領域（１０３Ｘ）のうち隣り合うものを互いに接続する接続緩和領域（１０３Ｙ）とを含む請求項１から９のいずれか１項に記載の炭化珪素半導体装置（７０９、７０９Ｖ）。
  12. 　前記第１トレンチ（１２）および前記第２トレンチ（１１２）は、同じ深さを有している請求項１から１１のいずれか１項に記載の炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
  13. 　前記第２トレンチ（１１２）は、前記非素子領域（ＲＮ）に複数設けられた請求項１から１２のいずれか１項に記載の炭化珪素半導体装置（７０１～７１０、７０１Ｖ、７０６Ｖ、７０９Ｖ）。
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