JP2019054071A5 - - Google Patents
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- 第1の面と、前記第1の面と対向する第2の面を有する半導体層と、
前記第1の面に接する第1の電極と、
前記第2の面に接する第2の電極と、
前記半導体層の中に設けられ、前記第1の面に略平行な第1の方向に伸長する複数の第1のトレンチと、
前記半導体層の中に設けられ、前記複数の第1のトレンチを囲む第2のトレンチと、
前記複数の第1のトレンチの、それぞれの中に設けられた第1のゲート電極と、
前記複数の第1のトレンチの、それぞれの中に設けられ、前記第1のゲート電極と前記第2の面との間に設けられた第1のフィールドプレート電極と、
前記複数の第1のトレンチの、それぞれの中に設けられ、前記第1のゲート電極と前記半導体層との間に位置し第1の膜厚を有する第1の部分と、前記第1のフィールドプレート電極と前記半導体層との間に位置し前記第1の膜厚よりも厚い第2の膜厚を有する第2の部分と、前記第1のフィールドプレート電極と前記半導体層との間の前記第2の部分と前記第2の面との間に位置し前記第2の膜厚よりも厚い第3の膜厚を有する第3の部分と、を有する第1の絶縁層と、
前記第2のトレンチの中に設けられた第2のフィールドプレート電極と、
前記第2のトレンチの中に設けられ、前記第2のフィールドプレート電極と前記半導体層との間に設けられた第2の絶縁層と、
前記半導体層の中に設けられ、前記複数の第1のトレンチの中の隣接する2本の第1のトレンチの間に位置する第1導電型の第1の半導体領域と、
前記半導体層の中に設けられ、前記第1の半導体領域と前記第2の面との間に位置する第2導電型の第2の半導体領域と、
前記半導体層の中に設けられ、前記第1の半導体領域と前記第1の電極との間に位置し、前記第1の電極に電気的に接続された第2導電型の第3の半導体領域と、
を備える半導体装置。 - 前記複数の第1のトレンチの、それぞれの前記第1の方向の端部と前記第2のトレンチとの間の第1の距離が、前記複数の第1のトレンチの中の隣接する2本の第1のトレンチの間の第2の距離よりも小さい請求項1記載の半導体装置。
- 前記第1の距離が前記第2の距離の90%以下である請求項2記載の半導体装置。
- 前記複数の第1のトレンチの、それぞれの前記第1の方向の端部と前記第1の半導体領域の前記第1の方向の端部との間の距離が、前記第1の半導体領域と前記複数の第1のトレンチの前記第2の面の側の端部との間の距離以上である請求項1ないし請求項3いずれか一項記載の半導体装置。
- 前記複数の第1のトレンチの、それぞれの前記第1の方向の端部と前記第1のゲート電極との間に、前記第1のフィールドプレート電極が位置する請求項1ないし請求項4いずれか一項記載の半導体装置。
- 前記第1の絶縁層の膜厚が、前記第1の面から前記第2の面に向かう方向に連続的に薄くなる請求項1ないし請求項5いずれか一項記載の半導体装置。
- 前記複数の第1のトレンチの、それぞれの前記第1の方向の端部と前記第2のトレンチとの間に、前記第1の半導体領域が位置する請求項1ないし請求項6いずれか一項記載の半導体装置。
- 前記第2の膜厚が前記第3の膜厚の40%以上60%以下である請求項1ないし請求項7いずれか一項記載の半導体装置。
- 前記第2のトレンチの中に設けられた第2のゲート電極を、更に備え、前記第2のフィールドプレート電極は、前記第2のゲート電極と前記第2の面との間に設けられる請求項1ないし請求項8いずれか一項記載の半導体装置。
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