JP7474214B2 - 半導体装置 - Google Patents
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Description
なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。さらに、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本実施形態に係る半導体装置を示す平面図である。図2は、図1の領域Aを示す拡大平面図である。図3は、図2に示すB-B’線による断面図である。図1~図3においては、保護膜、及び、配線層が省略されている。視認性のため、図2においては、後述する電極間絶縁膜46のみ二点鎖線で示している。
ドリフト層21は、第1電極11の上に設けられ、詳細には、バッファ層24の上に設けられている。ドリフト層21は、第1導電形であって、例えばn-形の半導体から成る。ドリフト層21の不純物濃度は、例えば4×1015cm-3である。なお、「n-形」とは、「n形」よりもキャリア濃度が低いことを示し、「n+形」とは、「n形」よりもキャリア濃度が高いことを示す。p形についても同様である。
第2絶縁膜42、第3絶縁膜43、第4絶縁膜44、第5絶縁膜45、及び、空隙G1により、第4電極14は、第3電極13、ドリフト層21、ベース層22、ソース層23から離隔し、絶縁されている。
半導体装置101は、オフ時において、第2電極12は、例えば、電源装置から0Vの電位が印加され、第1電極11は、例えば、電源装置から正の電位が印加される。このとき、ソース電位である第4電極14により、ドリフト層21には、トレンチT1の側面から空乏層が延びていく。
図4(a)、(b)及び図5は、本実施形態に係る半導体装置の製造方法を示す模式図である。
絶縁膜F1は、例えばシリコン酸化膜である。
第4電極14は、例えば金属、または不純物が添加されたポリシリコンにより形成する。
第5絶縁膜45は、第4電極14の下面とトレンチT1の底面との間に残存した絶縁膜F1である。第4電極14と第5絶縁膜45の両側には、空間が形成される。
本実施形態に係る半導体装置101によれば、第4電極14の側面と、ドリフト層21の表面におけるトレンチT1の側面を構成する領域の間に比誘電率が低い空隙G1を配置することにより、MOSFET101mの幅を小さくでき、半導体装置101の導通経路を増やすことができる。この結果、オン抵抗を低減できる。
また、本実施形態に係る半導体装置101によれば、第2絶縁膜42と、第3絶縁膜43と、下方における幅が上方に向かうにつれて小さくなっていく空隙G1を、第4電極14の側面と、ドリフト層21の表面におけるトレンチT1の側面を構成する領域の間に設けることにより、耐圧を向上できる。耐圧が向上するため、オン抵抗を低減するためにドリフト層21の不純物濃度を高く設定しても、耐圧性を良好にできる。
このように、本実施形態に係る半導体装置101によれば、耐圧を向上し、かつ、電流量を向上できる。
本実施形態に係る半導体装置102は、第4電極14Aが、不純物の濃度勾配が設定されたポリシリコンによって形成され、空隙G1の断面形状が、略直角三角形である。
図6は、本実施形態に係る半導体装置を示す拡大断面図である。
本実施形態に係る半導体装置102においても、第2絶縁膜42Aの厚さと第3絶縁膜43Aの厚さの合計値は、上面側において大きく、下方に向かうにつれて小さくなっている。空隙G1の幅は、下部において狭く、上方に向かうにつれて小さくなっている。
図7は、本実施形態に係る半導体装置102の製造方法を示す模式図である。
本実施形態における第4電極14Aは、トレンチT1の側面と底面に形成した絶縁膜の内面及び上面に、不純物を含まないポリシリコンを形成し、ポリシリコンの上面に例えば高濃度の不純物を含む膜を配置し、不純物をポリシリコンに熱拡散させた後、トレンチ内部以外のポリシリコンを除去することにより形成する。これにより、第4電極14Aは、不純物濃度が上部において高く、下方に向かうにつれて連続的に低くなる。
本変形例における第4電極14Aは、不純物濃度が例えば3段階に設定されたポリシリコンから形成され、空隙G1の断面形状が略直角三角形である。
図8は、本変形例に係る半導体装置の製造方法を示す模式図である。
本変形例における上記以外の構成、動作、及び効果は、第1実施形態と同様である。
12:第2電極
13:第3電極
13p:ゲートパッド
14、14A:第4電極
14A1:下部
14A2:中間部
14A3:上部
20:半導体部分
21:ドリフト層
22:ベース層
23:ソース層
24:バッファ層
30:コンタクト
41:第1絶縁膜
42、42A:第2絶縁膜
42A1:中間下部
42A2:中間上部
42A3:上部
42a、42Aa:下部
42b、42Ab:上端部
43、43A:第3絶縁膜
43b、43Ab:上端部
43a:下端部
44、44A:第4絶縁膜
45:第5絶縁膜
46:電極間絶縁膜
70:終端絶縁膜
101、102:半導体装置
101m:MOSFET
A:領域
F1:絶縁膜
F2、F2A:絶縁膜
G1:空隙
T1:トレンチ
X、Y、Z:方向
Claims (7)
- 第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体層と、
前記第1半導体層の一部の上に設けられた第2導電形の第2半導体層と、
前記第2半導体層の少なくとも一部の上に設けられた第1導電形の第3半導体層と、
前記第3半導体層に接した第2電極と、
前記第2半導体層、前記第3半導体層及び前記第2電極とから離隔した第3電極と、
前記第3電極を覆い、前記第2半導体層及び前記第3半導体層に接した第1絶縁膜と、
前記第1電極から前記第2電極に向かう第1方向に延設され、前記第2電極に接続され、前記第1半導体層及び前記第3電極から離隔した第4電極と、
前記第4電極の側面上に設けられ、空隙を介して前記第1半導体層に対向し、厚さが前記第1方向に向かうにつれて大きくなる第2絶縁膜と、
を備え、
前記空隙の幅は前記第1方向に向かうにつれて小さくなり、
前記空隙の上端の幅は前記空隙の下端の幅よりも小さい半導体装置。 - 前記第1半導体層に接し、前記空隙を介して前記第2絶縁膜に対向した第3絶縁膜を、さらに備え、
前記第3絶縁膜は、厚さが均一である請求項1記載の半導体装置。 - 前記第1半導体層に接し、前記空隙を介して前記第2絶縁膜に対向した第3絶縁膜を、さらに備え、
前記第3絶縁膜は、厚さが前記第1方向に向かうにつれて大きくなる請求項1記載の半導体装置。 - 前記第2絶縁膜と前記第3絶縁膜の間において前記第1半導体層と前記空隙に接した第4絶縁膜を、さらに備えた請求項2または3に記載の半導体装置。
- 前記第4電極の下面と前記第1半導体層の間に設けられた第5絶縁膜を、さらに備えた請求項1~4のいずれか1つに記載の半導体装置。
- 前記第2絶縁膜は、前記第5絶縁膜に接した下部を有する請求項5に記載の半導体装置。
- 前記第4電極は、ネオジム、リン、ホウ素及びヒ素のうち、少なくともいずれか1つを不純物として含むポリシリコンからなり、前記不純物の濃度が、前記第1方向に向かうに従って高くなった請求項1~6のいずれか1つに記載の半導体装置。
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