JP7374871B2

JP7374871B2 - 半導体装置

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Publication number: JP7374871B2
Application number: JP2020153298A
Authority: JP
Inventors: 裕幸岸本; 浩朗加藤
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-09-11
Filing date: 2020-09-11
Publication date: 2023-11-07
Anticipated expiration: 2040-09-11
Also published as: JP2022047399A

Description

本発明の実施形態は、半導体装置に関する。

Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、低いことが望ましい。

特許第４５７０３７０号公報

本発明が解決しようとする課題は、オン抵抗を低減可能な半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、においてゲート絶縁層を介して前記第２半導体領域と対向している。前記ゲート電極は、第１部分、前記第２方向において前記第１部分から離れた複数の第２部分、及び、前記第１部分と前記複数の第２部分との間にそれぞれ設けられた複数の第３部分を含む。前記複数の第３部分のそれぞれの前記第３方向における長さは、前記複数の第２部分のそれぞれの前記第３方向における長さよりも短い。前記第２電極は、前記第３方向において前記複数の第２部分と交互に設けられた複数のコンタクト部を含む。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。

実施形態に係る半導体装置を表す平面図である。実施形態に係る半導体装置を表す平面図である。図１及び図２のIII－III断面図である。図１及び図２のIV－IV断面図である。図１及び図２のV－V断面図である。図１及び図２のVI－VI断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態に係る半導体装置の製造方法を表す断面図である。実施形態の変形例に係る半導体装置を表す平面図である。実施形態の変形例に係る半導体装置を表す平面図である。図１４及び図１５のXVI－XVI断面図である。図１４及び図１５のXVII－XVII断面図である。図１４及び図１５のXVIII－XVIII断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ^＋、ｎ^－及びｐ^＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

図１及び図２は、実施形態に係る半導体装置を表す平面図である。
図３は、図１及び図２のIII－III断面図である。図４は、図１及び図２のIV－IV断面図である。図５は、図１及び図２のV－V断面図である。図６は、図１及び図２のVI－VI断面図である。図１は、図３～図５のI－I断面に対応する。図２は、図３～図５のII－II断面に対応する。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。

図１～図５に表したように、半導体装置１００は、ｎ^－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２ａ（第２半導体領域）、ｎ^＋形ソース領域３ａ（第３半導体領域）、ｎ^＋形ソース領域３ｂ、ｐ^＋形コンタクト領域４ａ（第４半導体領域）、ｎ^＋形ドレイン領域５、ゲート電極１１、導電部１５、ドレイン電極２１（第１電極）、及びソース電極２２（第２電極）を含む。

実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極２１からｎ^－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ドレイン電極２１からｎ^－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極２１とｎ^－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。

図３に表したように、半導体装置１００の下面には、ドレイン電極２１が設けられている。ｎ^＋形ドレイン領域５は、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。ｎ^－形ドリフト領域１は、ｎ^＋形ドレイン領域５の上に設けられている。ｎ^－形ドリフト領域１は、ｎ^＋形ドレイン領域５を介してドレイン電極２１と電気的に接続されている。ｎ^－形ドリフト領域１におけるｎ形不純物濃度は、ｎ^＋形ドレイン領域５におけるｎ形不純物濃度よりも低い。導電部１５は、絶縁層１５ａ（第１絶縁層）を介してｎ^－形ドリフト領域１中に設けられている。

ｐ形ベース領域２ａは、ｎ^－形ドリフト領域１の上に設けられている。１つのｐ形ベース領域２ａの上に、ｎ^＋形ソース領域３ａ及び３ｂが設けられている。ｎ^＋形ソース領域３ａ及び３ｂは、Ｘ方向において互いに離れている。

図１に表したように、ゲート電極１１は、Ｘ方向及びＹ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。具体的には、ゲート電極１１は、第１部分Ｐ１、複数の第２部分Ｐ２、及び複数の第３部分Ｐ３を含む。

図３～図５に表したように、第１部分Ｐ１は、絶縁層１５ｂ（第２絶縁層）を介して導電部１５の上に設けられている。図１に表したように、第１部分Ｐ１は、Ｙ方向に延伸している。第１部分Ｐ１のＹ方向における長さは、第１部分Ｐ１のＸ方向における長さよりも長い。第１部分Ｐ１は、Ｘ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。

複数の第２部分Ｐ２は、Ｘ方向において第１部分Ｐ１から離れている。複数の第２部分Ｐ２は、Ｙ方向において互いに離れている。例えば、１つの第２部分Ｐ２のＹ方向における長さは、当該１つの第２部分Ｐ２のＸ方向における長さよりも長い。それぞれの第２部分Ｐ２は、Ｘ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。

複数の第３部分Ｐ３は、Ｘ方向において、第１部分Ｐ１と複数の第２部分Ｐ２との間にそれぞれ設けられている。複数の第３部分Ｐ３は、第１部分Ｐ１と複数の第２部分Ｐ２とをそれぞれ電気的に接続している。第３部分Ｐ３のＹ方向における長さＬ１は、第２部分Ｐ２のＹ方向における長さＬ２よりも短い。それぞれの第３部分Ｐ３は、Ｙ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。

具体的な形状の一例として、図５に表したように、第２部分Ｐ２の下面及び第３部分Ｐ３の下面は、第１部分Ｐ１の下面よりも上方に位置する。図１に表したように、第２部分Ｐ２の一部は、Ｘ方向において第３部分Ｐ３と並び、第２部分Ｐ２の別の一部は、Ｘ方向において第３部分Ｐ３と並んでいない。図５に表した第２部分Ｐ２の前記一部の上面は、図４に表した第２部分Ｐ２の前記別の一部の上面よりも、上方に位置する。

図１に表したように、ｐ形ベース領域２ａは、複数の第１領域Ｒ１及び第２領域Ｒ２を含む。複数の第１領域Ｒ１は、Ｙ方向において互いに離れている。複数の第１領域Ｒ１と複数の第３部分Ｐ３は、Ｙ方向において交互に設けられている。すなわち、Ｙ方向において隣り合う一対の第１領域Ｒ１の間に、１つの第３部分Ｐ３が設けられている。Ｙ方向において隣り合う一対の第３部分Ｐ３の間に、１つの第１領域Ｒ１が設けられている。第２領域Ｒ２は、Ｘ方向において複数の第１領域Ｒ１から離れている。

ｐ形ベース領域２ａの上には、複数のｎ^＋形ソース領域３ａ及び１つのｎ^＋形ソース領域３ｂが設けられている。図２に表したように、複数のｎ^＋形ソース領域３ａは、Ｙ方向において互いに離れている。複数のｎ^＋形ソース領域３ａと複数の第３部分Ｐ３は、Ｙ方向において交互に設けられている。すなわち、隣り合う一対のｎ^＋形ソース領域３ａの間に、１つの第３部分Ｐ３が設けられている。隣り合う一対の第３部分Ｐ３の間に、１つのｎ^＋形ソース領域３ａが設けられている。ｎ^＋形ソース領域３ｂは、Ｘ方向において、複数のｎ^＋形ソース領域３ａから離れている。

図３～図５に表したように、ソース電極２２は、ｐ形ベース領域２ａ、複数のｎ^＋形ソース領域３ａ、ｎ^＋形ソース領域３ｂ、及びゲート電極１１の上に設けられている。ソース電極２２は、ｐ形ベース領域２ａ、複数のｎ^＋形ソース領域３ａ、及びｎ^＋形ソース領域３ｂと電気的に接続されている。ソース電極２２は、ゲート電極１１とは電気的に分離されている。

図１～図３に表したように、ソース電極２２は、ドレイン電極２１に向けて突出した複数のコンタクト部２２ａを含む。図１及び図２に表したように、複数のコンタクト部２２ａと複数の第２部分Ｐ２は、Ｙ方向において交互に設けられている。すなわち、Ｙ方向において隣り合う一対のコンタクト部２２の間に、１つの第２部分Ｐ２が設けられている。Ｙ方向において隣り合う一対の第２部分Ｐ２の間に、１つのコンタクト部２２が設けられている。複数のコンタクト部２２ａは、Ｘ方向において、複数の第１領域Ｒ１と１つの第２領域Ｒ２との間にそれぞれ設けられている。図２に表したように、複数のコンタクト部２２ａは、Ｘ方向において、複数のｎ^＋形ソース領域３ａと１つのｎ^＋形ソース領域３ｂとの間にそれぞれ設けられている。

図３に表したように、ｐ^＋形コンタクト領域４ａは、ｐ形ベース領域２ａの上に設けられている。１つのｐ^＋形コンタクト領域４ａは、１つのコンタクト部２２ａの下部に接している。ｐ^＋形コンタクト領域４ａは、Ｙ方向において複数設けられている。複数のｐ^＋形コンタクト領域４ａが、複数のコンタクト部２２ａの下部とそれぞれ接している。ｐ^＋形コンタクト領域４ａにおけるｐ形不純物濃度は、ｐ形ベース領域２ａにおけるｐ形不純物濃度よりも高い。

図６に表したように、導電部１５のＹ方向における端部は、上方に向けて引き上げられる。これにより、導電部１５は、ソース電極２２と電気的に接続される。又は、第１部分Ｐ１と導電部１５との間に絶縁層１５ｂが設けられておらず、導電部１５はゲート電極１１と電気的に接続されても良い。この場合、導電部１５のＹ方向における端部は、引き上げられておらず、導電部１５とソース電極２２は、電気的に分離されている。

例えば、ｐ形ベース領域２ａ、ｎ^＋形ソース領域３ａ、ｎ^＋形ソース領域３ｂ、ｐ^＋形コンタクト領域４ａ、ゲート電極１１、及び導電部１５は、Ｘ方向において複数設けられている。

半導体装置１００の動作を説明する。
ドレイン電極２１に、ソース電極２２に対して正の電圧が印加された状態で、ゲート電極１１に閾値より高い電圧を印加する。ｐ形ベース領域２ａにチャネル（反転層）が形成される。電子は、チャネル及びｎ^－形ドリフト領域１を通ってドレイン電極２１へ流れる。これにより、半導体装置１００がオン状態になる。その後、ゲート電極１１に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２ａにおけるチャネルが消滅し、半導体装置１００がオフ状態になる。

半導体装置１００がオフ状態に切り替わると、ソース電極２２に対してドレイン電極２１に印加される正の電圧が増大する。ドレイン電極２１と導電部１５との間の電位差により、絶縁層１５ａとｎ^－形ドリフト領域１との界面からｎ^－形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ^－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。

半導体装置１００の各構成要素の材料の一例を説明する。
ｎ^－形ドリフト領域１、ｐ形ベース領域２ａ、ｎ^＋形ソース領域３ａ、ｎ^＋形ソース領域３ｂ、ｐ^＋形コンタクト領域４ａ、及びｎ^＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、又はアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。ゲート電極１１及び導電部１５は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１１ａ、絶縁層１５ａ、及び絶縁層１５ｂは、酸化シリコンなどの絶縁材料を含む。ドレイン電極２１及びソース電極２２は、銅、アルミニウムなどの金属を含む。

実施形態に係る半導体装置の製造方法の一例を説明する。
図７～図１３は、実施形態に係る半導体装置の製造方法を表す断面図である。
ｎ^＋形半導体層５ａ及びｎ^－形半導体層１ａを含む半導体基板Ｓｕｂを用意する。ｎ^－形半導体層１ａは、ｎ^＋形半導体層５ａの上に設けられている。反応性イオンエッチング（ＲＩＥ）により、図７（ａ）に表したように、ｎ^－形半導体層１ａの上面に開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向において複数形成される。各開口ＯＰ１は、Ｙ方向に延伸している。

熱酸化により、開口ＯＰ１の内壁及びｎ^－形半導体層１ａの上面に沿って、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、酸化シリコンを含む。化学気相堆積（ＣＶＤ）により、絶縁層ＩＬ１の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。ケミカルドライエッチング（ＣＤＥ）により、導電層の上面を後退させる。これにより、図７（ｂ）に表したように、それぞれの開口ＯＰ１の底部に、導電部１５が形成される。導電部１５は、ポリシリコンを含む。

ＣＶＤにより、絶縁層ＩＬ１及び複数の導電部１５の上に、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、Boro-Phospho Silicate Glass（ＢＰＳＧ）又はNon doped Silicate Glass（ＮＳＧ）を含む。ウェットエッチングにより、絶縁層ＩＬ２の上面を後退させる。それぞれの開口ＯＰ１の内部において、絶縁層ＩＬ２が導電部１５の上に残る。ＣＶＤにより、絶縁層ＩＬ１及び複数の絶縁層ＩＬ２の上に、絶縁層ＩＬ３を形成する。絶縁層ＩＬ３は、酸化シリコンを含む。化学機械研磨（ＣＭＰ）により、図８（ａ）に表したように、絶縁層ＩＬ３の上面を後退させ、ｎ^－形半導体層１ａの上面を露出させる。

ＲＩＥにより、隣り合う開口ＯＰ１同士の間に、１つの開口ＯＰ２を形成する。開口ＯＰ２の深さ（Ｚ方向における寸法）は、開口ＯＰ１の深さよりも浅い。開口ＯＰ２は、Ｘ方向において複数形成される。各開口ＯＰ２は、Ｙ方向に延伸している。ＣＶＤにより、複数の開口ＯＰ２を埋め込む絶縁層ＩＬ４を形成する。ＣＭＰにより、図８（ｂ）に表したように、絶縁層ＩＬ４の上面を後退させ、ｎ^－形半導体層１ａの上面を露出させる。

図９（ａ）、図９（ｄ）、図１０（ａ）、図１０（ｄ）、図１１（ａ）、図１１（ｄ）、図１２（ａ）、及び図１３は、図１及び図２に表したIII－III線における製造工程を表す。図９（ｂ）、図９（ｅ）、図１０（ｂ）、図１０（ｅ）、図１１（ｂ）、図１１（ｅ）、及び図１２（ｂ）は、図１及び図２に表したIV－IV線における製造工程を表す。図９（ｃ）、図９（ｆ）、図１０（ｃ）、図１０（ｆ）、図１１（ｃ）、図１１（ｆ）、及び図１２（ｃ）は、図１及び図２に表したV－V線における製造工程を表す。

フォトリソグラフィ及びＲＩＥにより、図９（ａ）～図９（ｃ）に表したように、絶縁層ＩＬ１のＹ方向における一部と、絶縁層ＩＬ４のＹ方向における一部と、の間のｎ^－形半導体層１ａを除去する。これにより、開口ＯＰ１の一部と開口ＯＰ２の一部が繋がる。除去により形成された空間の一部には、後の工程において、第３部分Ｐ３に相当する要素が形成される。ＲＩＥにより、絶縁層ＩＬ１の上部、絶縁層ＩＬ３の全部、及び絶縁層ＩＬ４の全部を除去する。熱酸化により、図９（ｄ）～図９（ｆ）に表したように、露出したｎ^－形半導体層１ａの表面に沿って絶縁層ＩＬ５を形成する。

ＣＶＤにより、絶縁層ＩＬ１、ＩＬ２、及びＩＬ５の上に、導電層ＣＬ１を形成する。導電層ＣＬ１は、ポリシリコンを含む。ＣＭＰにより、絶縁層ＩＬ５の上面が露出するまで、導電層ＣＬ１の上面を後退させる。図９（ａ）～図９（ｃ）に表した工程により、開口ＯＰ２の一部は、Ｘ方向において、開口ＯＰ１の一部と繋がっている。開口ＯＰ２の別の一部は、Ｘ方向において、開口ＯＰ１から離れている。フォトリソグラフィ及びＣＤＥにより、図１０（ａ）～図１０（ｃ）に表したように、開口ＯＰ２の前記別の一部に設けられた導電層ＣＬ１の上面を、後退させる。

フォトリソグラフィ及びＣＤＥにより、開口ＯＰ２内の一部に設けられた導電層ＣＬ１を選択的に除去する。ＣＶＤにより、絶縁層ＩＬ５及び導電層ＣＬ１の上に、開口ＯＰ２を埋め込む絶縁層ＩＬ６を形成する。ＣＭＰにより、図１０（ｄ）～図１０（ｆ）に表したように、ｎ^－形半導体層１ａの上面が露出するまで、絶縁層ＩＬ５の一部及び絶縁層ＩＬ６の一部を除去する。

ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ｐ及びｎ^＋形半導体領域３ｎを形成する。ＣＶＤにより、ｎ^＋形半導体領域３ｎ、導電層ＣＬ１、及び絶縁層ＩＬ６の上に絶縁層ＩＬ７を形成する。フォトリソグラフィにより、図１１（ａ）～図１１（ｃ）に表したように、絶縁層ＩＬ７をパターニングする。これにより、絶縁層ＩＬ６の一部が露出する。

ＲＩＥにより、露出した絶縁層ＩＬ６を除去する。これにより、開口ＯＰ２を通して、ｐ形半導体領域２ｐの一部が露出する。露出したｐ形半導体領域２ｐの一部にｐ形不純物をイオン注入し、ｐ^＋形コンタクト領域４ａを形成する。フォトリソグラフィ及びＲＩＥにより、絶縁層ＩＬ７の一部を除去し、図１１（ｄ）～図１１（ｆ）に表したように、絶縁層ＩＬ７に覆われていたｎ^＋形半導体領域３ｎ及び絶縁層ＩＬ６を露出させる。このとき、絶縁層ＩＬ６の上面が後退する。

図１２（ａ）～図１２（ｃ）に表したように、ｎ^＋形半導体領域３ｎ、絶縁層ＩＬ６、及び絶縁層ＩＬ７の上に、開口ＯＰ２を埋め込むソース電極２２を形成する。ｎ^＋形半導体層５ａが所定の厚さになるまで、ｎ^＋形半導体層５ａの下面を研削する。図１３に表したように、ｎ^＋形半導体層５ａの下面に、ドレイン電極２１を形成する。以上により、実施形態に係る半導体装置１００が製造される。

実施形態の効果を説明する。
図１に表したように、半導体装置１００では、ゲート電極１１が、第１部分Ｐ１～第３部分Ｐ３を含む。第１部分Ｐ１及び第２部分Ｐ２は、Ｘ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。第３部分Ｐ３は、Ｙ方向において、ゲート絶縁層１１ａを介してｐ形ベース領域２ａと対向している。半導体装置１００がオン状態のとき、ｐ形ベース領域２ａにおいて、第１部分Ｐ１～第３部分Ｐ３と対向する領域にチャネルが形成される。実施形態によれば、ゲート電極１１が第１部分Ｐ１のみを含む場合に比べて、より多くの領域にチャネルを形成でき、半導体装置１００のオン抵抗を低減できる。

また、半導体装置１００では、複数の第２部分Ｐ２と複数のコンタクト部２２ａが、Ｙ方向において交互に設けられている。それぞれのコンタクト部２２ａは、ｐ形ベース領域２ａと電気的に接続されている。実施形態によれば、第１部分Ｐ１と平行に１つの第２部分Ｐ２がＹ方向に延伸している場合に比べて、ｐ形ベース領域２ａの電位をより安定化できる。例えば、半導体装置１００においてアバランシェ降伏が生じた際に、ｐ形ベース領域２ａの電位の上昇を抑制できる。ｎ^－形ドリフト領域１、ｐ形ベース領域２ａ、ｎ^＋形ソース領域３ａ、及びｎ^＋形ソース領域３ｂから構成される寄生ＮＰＮトランジスタの動作を抑制でき、アバランシェ耐量を向上できる。

それぞれの第２部分Ｐ２は、第３部分Ｐ３により第１部分Ｐ１と電気的に接続されている。このため、第２部分Ｐ２をゲート電位に接続するための配線等を、ゲート電極１１よりも上方に設ける必要が無い。例えば、半導体装置１００の構造が複雑となることを抑制でき、半導体装置１００の歩留まりを向上できる。

それぞれの第３部分Ｐ３のＹ方向における長さＬ１は、それぞれの第２部分Ｐ２のＹ方向における長さＬ２よりも短い。これにより、長さＬ１とＬ２が同じ場合に比べて、第２部分Ｐ２がｐ形ベース領域２ａと対向する面積を大きくでき、半導体装置１００のオン抵抗をさらに低減できる。

図３に表したように、ｐ形ベース領域２ａの上には、コンタクト部２２ａの下部と接するｐ^＋形コンタクト領域４ａが設けられている。ｐ^＋形コンタクト領域４ａが設けられることで、ｐ形ベース領域２ａの電位をさらに安定化できる。これにより、半導体装置１００のアバランシェ耐量をさらに向上できる。

第２部分Ｐ２の下において、ｎ^－形ドリフト領域１は、ゲート絶縁層１１ａに接していても良い。好ましくは、図４に表したように、ｎ^－形ドリフト領域１と第２部分Ｐ２との間には、ｐ形ベース領域２ａの一部が設けられている。この構造によれば、ｎ^－形ドリフト領域１と第２部分Ｐ２との間で容量が発生することを抑制できる。第２部分Ｐ２の長さＬ２を長くした場合でも、ゲート電極１１とドレイン電極２１との間の容量Ｃ_ＧＤの増大を抑制できる。例えば、半導体装置１００のスイッチング速度の低下を抑制できる。

ｎ^－形ドリフト領域１と第３部分Ｐ３との間に、ｐ形ベース領域２ａの一部が設けられていても良い。好ましくは、図５に表したように、第３部分Ｐ３の下において、ｎ^－形ドリフト領域１は、ゲート絶縁層１１ａに接する。すなわち、ｎ^－形ドリフト領域１と第３部分Ｐ３との間に容量が発生する。第３部分Ｐ３において容量Ｃ_ＧＤを発生させることで、容量Ｃ_ＧＤを容易に調整できる。例えば、第３部分Ｐ３の長さＬ１、第３部分Ｐ３同士のＹ方向における間隔などを調整することで、容量Ｃ_ＧＤを調整できる。容量Ｃ_ＧＤが大きいほど、半導体装置１００をターンオフした際のドレイン電極２１の電圧の振動を抑制できる。容量Ｃ_ＧＤが小さいほど、半導体装置１００のスイッチング速度を向上でき、半導体装置１００のスイッチング損失を低減できる。半導体装置１００の用途に応じて容量Ｃ_ＧＤを調整することで、半導体装置１００の性能を向上できる。

図１に表したように、ｐ形ベース領域２ａは、複数の第１領域Ｒ１及び第２領域Ｒ２を含む。複数のコンタクト部２２ａ及び複数の第２部分Ｐ２は、第２領域Ｒ２と複数の第１領域Ｒ１との間、及び第２領域Ｒ２と複数の第３部分Ｐ３との間に設けられている。換言すると、第２部分Ｐ２は、Ｘ方向において隣り合う一対の第１部分Ｐ１の１つのみと電気的に接続されている。この構造によれば、第２部分Ｐ２が一対の第１部分Ｐ１の両方と電気的に接続される場合に比べて、第３部分Ｐ３の数を少なくできる。これにより、ゲート電極１１の容量を小さくできる。例えば、容量Ｃ_ＧＤの調整がさらに容易となる。

また、半導体装置１００は、導電部１５を含むことが好ましい。導電部１５を設けることで、上述したように、半導体装置１００の耐圧を向上できる。又は、半導体装置１００の耐圧を維持したまま、ｎ^－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。

（変形例）
図１４及び図１５は、実施形態の変形例に係る半導体装置を表す平面図である。
図１６は、図１４及び図１５のXVI－XVI断面図である。図１７は、図１４及び図１５のXVII－XVII断面図である。図１８は、図１４及び図１５のXVIII－XVIII断面図である。図１４は、図１６～図１８のXIV－XIV断面図に対応する。図１５は、図１６～図１８のXV－XV断面図に対応する。
変形例に係る半導体装置１１０は、半導体装置１００と比べて、ｐ形ベース領域２ｂ、ｐ^＋形コンタクト領域４ｂ、及びゲート電極１２をさらに含む。

ｐ形ベース領域２ｂは、ｎ^－形ドリフト領域１の上に設けられている。複数のｐ形ベース領域２ａと複数のｐ形ベース領域２ｂが、Ｘ方向において交互に設けられている。１つのｐ形ベース領域２ｂの上には、一対のｎ^＋形ソース領域３ｂが設けられている。一対のｎ^＋形ソース領域３ｂは、Ｘ方向において互いに離れている。

ゲート電極１２は、Ｘ方向において、ゲート絶縁層１２ａを介して、ｐ形ベース領域２ａ及び２ｂと対向している。ゲート電極１２は、Ｙ方向に延伸している。複数のゲート電極１１と複数のゲート電極１２が、Ｘ方向において交互に設けられている。複数のゲート電極１１及び複数のゲート電極１２は、複数の絶縁層１５ｂを介して複数の導電部１５の上にそれぞれ設けられている。

ソース電極２２は、ｐ形ベース領域２ｂの上に設けられたコンタクト部２２ｂを含む。コンタクト部２２ｂは、ドレイン電極２１に向けて突出している。コンタクト部２２ｂは、一対のｎ^＋形ソース領域３ｂ同士の間に位置する。ｐ^＋形コンタクト領域４ｂは、ｐ形ベース領域２ｂの上に設けられ、コンタクト部２２ｂの下部と接している。ｐ^＋形コンタクト領域４ｂにおけるｐ形不純物濃度は、ｐ形ベース領域２ｂにおけるｐ形不純物濃度よりも高い。

図１４及び図１５に表したように、半導体装置１１０は、１つのｐ形ベース領域２ａ、複数のｎ^＋形ソース領域３ａ、１つのｎ^＋形ソース領域３ｂ、１つのゲート電極１１、及び複数のコンタクト部２２ａを含む群Ｇ１を備える。また、半導体装置１１０は、１つのｐ形ベース領域２ｂ、一対のｎ^＋形ソース領域３ｂ、１つのゲート電極１２、及び１つのコンタクト部２２ｂを含む群Ｇ２を備える。複数の群Ｇ１及び複数の群Ｇ２は、Ｘ方向において交互に設けられている。

変形例に係る半導体装置１１０のように、第２部分Ｐ２又は第３部分Ｐ３を含まないゲート電極１２が設けられても良い。半導体装置１１０における群Ｇ１の数と群Ｇ２の数の比は、適宜変更可能である。例えば、２つ以上の群Ｇ１と１つの群Ｇ２が、Ｘ方向において繰り返し設けられても良い。１つの群Ｇ１と２つ以上の群Ｇ２が、Ｘ方向において繰り返し設けられても良い。

半導体装置１１０では、Ｙ方向に延伸したコンタクト部２２ｂが設けられる。アバランシェ降伏が生じた際に発生したキャリアは、半導体装置１００に比べて、ソース電極２２へ排出され易い。このため、変形例によれば、半導体装置１００に比べて、半導体装置１１０のアバランシェ耐量を向上できる。また、ゲート電極１２の容量は、ゲート電極１１の容量よりも小さい。このため、変形例によれば、半導体装置１００に比べて、容量Ｃ_ＧＤ、又はゲート電極とソース電極２２との間の容量Ｃ_ＧＳを低減できる。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１：ｎ^－形ドリフト領域、１ａ：ｎ^－形半導体層、２ａ，２ｂ：ｐ形ベース領域、２ｐ：ｐ形半導体領域、３ａ，３ｂ：ｎ^＋形ソース領域、３ｎ：ｎ形半導体領域、４ａ，４ｂ：ｐ^＋形コンタクト領域、５：ｎ^＋形ドレイン領域、５ａ：ｎ^＋形半導体層、１１：ゲート電極、１１ａ：ゲート絶縁層、１２：ゲート電極、１２ａ：ゲート絶縁層、１５：導電部、１５ａ，１５ｂ：絶縁層、２１：ドレイン電極、２２：ソース電極、２２ａ，２２ｂ：コンタクト部、１００，１１０：半導体装置、Ｐ１：第１部分、Ｐ２：第２部分、Ｐ３：第３部分、Ｒ１：第１領域、Ｒ２：第２領域

Claims

第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、においてゲート絶縁層を介して前記第２半導体領域と対向するゲート電極であって、
第１部分、
前記第２方向において前記第１部分から離れた複数の第２部分、及び、
前記第１部分と前記複数の第２部分との間にそれぞれ設けられた複数の第３部分、
を含み、前記複数の第３部分のそれぞれの前記第３方向における長さは、前記複数の第２部分のそれぞれの前記第３方向における長さよりも短く、前記第２半導体領域の一部が前記第１半導体領域と前記複数の第２部分との間に設けられた、前記ゲート電極と、
前記第３方向において前記複数の第２部分と交互に設けられた複数のコンタクト部を含み、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。
前記複数のコンタクト部の下部にそれぞれ接する第２導電形の複数の第４半導体領域をさらに備え、
前記複数の第４半導体領域のそれぞれにおける第２導電形の不純物濃度は、前記第２半導体領域における第２導電形の不純物濃度よりも高い請求項１記載の半導体装置。
前記複数の第３部分のそれぞれの下において、前記第１半導体領域は前記ゲート絶縁層に接する請求項１又は２に記載の半導体装置。
第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、においてゲート絶縁層を介して前記第２半導体領域と対向するゲート電極であって、
第１部分、
前記第２方向において前記第１部分から離れた複数の第２部分、及び、
前記第１部分と前記複数の第２部分との間にそれぞれ設けられた複数の第３部分、
を含み、前記複数の第３部分のそれぞれの前記第３方向における長さは、前記複数の第２部分のそれぞれの前記第３方向における長さよりも短い、前記ゲート電極と、
前記第３方向において前記複数の第２部分と交互に設けられた複数のコンタクト部を含み、前記第２半導体領域、前記第３半導体領域、及び前記ゲート電極の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備え、
前記第２半導体領域は、
前記第３方向において前記複数の第３部分と交互に設けられた複数の第１領域と、
前記第２方向において前記複数の第１領域から離れた第２領域と、
を含み、
前記複数のコンタクト部は、前記第２領域と前記複数の第１領域との間に設けられた、半導体装置。
前記第１半導体領域中に第１絶縁層を介して設けられた導電部をさらに備え、
前記第１部分は、第２絶縁層を介して前記導電部の上に設けられた請求項１～４のいずれか１つに記載の半導体装置。