WO2024053485A1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- WO2024053485A1 WO2024053485A1 PCT/JP2023/031227 JP2023031227W WO2024053485A1 WO 2024053485 A1 WO2024053485 A1 WO 2024053485A1 JP 2023031227 W JP2023031227 W JP 2023031227W WO 2024053485 A1 WO2024053485 A1 WO 2024053485A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- region
- main surface
- protection
- trench
- trench gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 159
- 239000012535 impurity Substances 0.000 claims description 48
- 230000015556 catabolic process Effects 0.000 claims description 45
- 239000002344 surface layer Substances 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 131
- 210000000746 body region Anatomy 0.000 description 45
- 239000010410 layer Substances 0.000 description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 36
- 229910052814 silicon oxide Inorganic materials 0.000 description 36
- 238000012360 testing method Methods 0.000 description 19
- 230000001939 inductive effect Effects 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 17
- 230000007423 decrease Effects 0.000 description 14
- 238000001514 detection method Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000005192 partition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910016570 AlCu Inorganic materials 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013021 overheating Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 208000024875 Infantile dystonia-parkinsonism Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 208000001543 infantile parkinsonism-dystonia Diseases 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- Patent Document 1 discloses a protection circuit including a lateral field effect transistor as a discharge path.
- the present disclosure provides overvoltage protection with a novel layout.
- the present disclosure provides a chip having a main surface, an output region provided on the main surface, a protection region provided on the main surface, and a protective region formed on the main surface at a first interval in the output region.
- a protection transistor including an output transistor having a plurality of first trench gate structures; and a protection transistor including a plurality of second trench gate structures formed on the main surface at second intervals larger than the first interval in the protection region. and a protection circuit that forms an overvoltage discharge path.
- the present disclosure provides a chip having a main surface, an output region provided on the main surface, a protection region provided on the main surface, and a first conductivity type drift region formed in a surface layer portion of the main surface.
- a first conductivity type high concentration drift region formed in a surface layer of the drift region in the output region and having a higher impurity concentration than the drift region; and a first conductivity type high concentration drift region located within the high concentration drift region in the output region.
- an output transistor having a first trench gate structure formed in the main surface so as to be located within the drift region in the protection region; and a second trench gate structure formed in the main surface such that the protection region is located within the drift region.
- a protection circuit having a transistor and forming an overvoltage discharge path is provided.
- the present disclosure provides a chip having a first main surface on one side and a second main surface on the other side, a first terminal arranged on the first main surface, and a chip arranged on the second main surface. a second terminal; a protection transistor formed on the first main surface so as to be electrically interposed between the first terminal and the second terminal; a protection circuit that forms a discharge path for overvoltage generated during the process, and the protection transistor includes an upper electrode buried vertically in a trench formed on the first main surface with an insulator sandwiched therebetween;
- a semiconductor device is provided that includes a plurality of trench gate structures each having a bottom electrode.
- the present disclosure provides a chip having a first principal surface on one side and a second principal surface on the other side, a first terminal disposed on the first principal surface, and a first terminal disposed on the first principal surface. a second terminal disposed on the second main surface; a third terminal formed on the first main surface so as to be electrically interposed between the first terminal and the third terminal; a first protection circuit including a first protection transistor configured to form a discharge path for an overvoltage generated between the first terminal and the third terminal; and an electrical connection between the second terminal and the third terminal.
- a second protection circuit including a second protection transistor formed on the first main surface so as to be interposed therein, and forming a discharge path for an overvoltage generated between the second terminal and the third terminal;
- the first protection transistor includes a plurality of first upper electrodes and first lower electrodes each having a first upper electrode and a first lower electrode buried in a first trench formed in the first main surface in a vertical direction with a first insulator interposed therebetween.
- the second protection transistor includes a second upper electrode and a second trench buried vertically in a second trench formed on the first main surface with a second insulator in between.
- a semiconductor device is provided that includes a plurality of second trench gate structures each having a bottom electrode.
- FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
- FIG. 2 is a sectional view taken along the line II-II shown in FIG.
- FIG. 3 is a schematic circuit diagram showing the electrical configuration of the semiconductor device shown in FIG. 1.
- FIG. 4 is a schematic circuit diagram showing the configuration of the output transistor.
- FIG. 5 is a circuit diagram showing the first overvoltage protection circuit shown in FIG. 3.
- FIG. 6 is a circuit diagram showing the second overvoltage protection circuit shown in FIG. 3.
- FIG. 7 is a plan view showing the output area shown in FIG. 1.
- FIG. FIG. 8 is an enlarged plan view showing a main part of the output area shown in FIG. 7.
- FIG. 9 is an enlarged plan view showing further essential parts of the output area shown in FIG. 7.
- FIG. 8 is a plan view showing a main part of the output area shown in FIG. 7.
- FIG. 10 is a sectional view taken along the line XX shown in FIG. 8.
- FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
- FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
- FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
- FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 8.
- FIG. 15 is a plan view showing the first protection area shown in FIG. 1.
- FIG. 16 is an enlarged plan view showing a main part of the first protection area shown in FIG. 15.
- FIG. 17 is an enlarged plan view showing further essential parts of the first protection area shown in FIG. 15.
- FIG. 15 is a plan view showing the first protection area shown in FIG. 1.
- FIG. 16 is an enlarged plan view showing a main part of the first protection area shown in FIG. 15.
- FIG. 17 is an enlarged plan
- FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 16.
- FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 16.
- FIG. 20 is a sectional view taken along line XX-XX shown in FIG. 16.
- FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 16.
- FIG. 22 is a cross-sectional view comparing the output area and the first protection area.
- FIG. 23 is a first graph showing the results of the TLP test.
- FIG. 24 is a second graph showing the results of the TLP test.
- FIG. 25 is a graph showing test results of gate threshold voltage.
- FIG. 26 is a plan view showing a first modification of the first protection area.
- FIG. 27 is a sectional view showing a second modification of the first protection area.
- this word includes a numerical value (form) that is equal to the numerical value (form) to be compared, as well as a value based on the numerical value (form) to be compared. Also includes numerical errors (form errors) in the range of ⁇ 10%.
- word such as “first,” “second,” and “third” are used, but these are symbols added to the name of each structure to clarify the order of explanation. It is not given for the purpose of limiting the name of the structure.
- FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment.
- FIG. 2 is a sectional view taken along the line II-II shown in FIG.
- semiconductor device 1 includes a chip 2 formed in the shape of a rectangular parallelepiped.
- Chip 2 is, in this embodiment, a Si chip containing a Si single crystal.
- the chip 2 may be made of a wide bandgap semiconductor chip including a single crystal of a wide bandgap semiconductor.
- a wide bandgap semiconductor is a semiconductor that has a bandgap larger than that of Si.
- GaN gallium nitride
- SiC silicon carbide
- C diamond
- chip 2 may be a SiC chip containing a SiC single crystal.
- the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
- the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
- the normal direction Z is also the thickness direction of the chip 2.
- the first main surface 3 is a circuit surface on which various circuit structures forming an electronic circuit are formed.
- the second main surface 4 is a non-circuit surface having no circuit structure.
- the first side surface 5A and the second side surface 5B extend in a first direction ing.
- the third side surface 5C and the fourth side surface 5D extend in the second direction Y and are opposed to the first direction X (backwards).
- the semiconductor device 1 includes an output region 6 provided on the first main surface 3.
- the output area 6 is an area having an electronic circuit (circuit device) configured to generate an output signal to be output to the outside.
- the output region 6 is divided into a region on the first side surface 5A side of the first main surface 3.
- the output area 6 is divided into a polygonal shape (quadrilateral in this embodiment) having four sides parallel to the periphery of the first main surface 3 in plan view.
- the position, size, planar shape, etc. of the output area 6 are arbitrary and are not limited to a specific layout.
- the output region 6 may have a planar area of 25% or more and 80% or less of the planar area of the first main surface 3.
- the planar area of the output region 6 may be 30% or more of the planar area of the first main surface 3.
- the planar area of the output region 6 may be 40% or more of the planar area of the first main surface 3.
- the planar area of the output region 6 may be 50% or more of the planar area of the first main surface 3.
- the planar area of the output region 6 may be 75% or less of the planar area of the first main surface 3.
- the semiconductor device 1 includes a control region 7 provided in a region different from the output region 6 on the first main surface 3 .
- the control area 7 is an area including a plurality of types of electronic circuits (circuit devices) configured to generate control signals for controlling the output area 6.
- the control region 7 is divided into a region on the second side surface 5B side with respect to the output region 6, and faces the output region 6 in the second direction Y.
- the control region 7 is divided into a polygonal shape (quadrilateral in this form) having four sides parallel to the periphery of the first principal surface 3 in plan view.
- the position, size, planar shape, etc. of the control area 7 are arbitrary and are not limited to a specific layout.
- the control region 7 may have a planar area of 25% or more and 80% or less of the planar area of the first main surface 3.
- the planar area of the control region 7 may be 30% or more of the planar area of the first main surface 3.
- the planar area of the control region 7 may be 40% or more of the planar area of the first main surface 3.
- the planar area of the control region 7 may be 50% or more of the planar area of the first main surface 3.
- the planar area of the control region 7 may be 75% or less of the planar area of the first main surface 3.
- the planar area of the control region 7 may be approximately equal to the planar area of the output region 6.
- the planar area of the control region 7 may be larger than the planar area of the output region 6.
- the planar area of the control region 7 may be smaller than the planar area of the output region 6.
- the ratio of the planar area of the control region 7 to the planar area of the output region 6 may be 0.1 or more and 4 or less.
- the semiconductor device 1 includes a first protection region 8 provided in a region different from the output region 6 on the first main surface 3 .
- the first protected area 8 is an area having an electronic circuit (circuit device) configured to protect the protected area from external overvoltage.
- the overvoltage may be a surge voltage caused by static electricity or the like.
- the first protection area 8 is also an area that protects the protected area from destruction caused by ESD (Electro Static Discharge).
- the first protection area 8 may be referred to as a "first ESD protection area”.
- the protected area includes an output area 6 and a control area 7.
- the position, size, planar shape, etc. of the first protection area 8 are arbitrary and are not limited to a specific layout. It is preferable that the first protection region 8 has a planar area that is less than the planar area of the output region 6 . In this embodiment, the first protection region 8 has a planar area that is less than the planar area of the control region 7 and is incorporated within the control region 7 . The first protection area 8 may be regarded as one component of the control area 7 . The first protection area 8 is arranged inward of the control area 7 in this embodiment.
- the planar area of the first protection region 8 is preferably 1/10 or less of the planar area of the output region 6. It is particularly preferable that the planar area of the first protection region 8 is 1/25 or less of the planar area of the output region 6. The planar area of the first protection region 8 may be 1/50 or less of the planar area of the output region 6. The planar area of the first protection region 8 may be 1/100 or less of the planar area of the output region 6.
- the semiconductor device 1 includes a second protection region 9 provided in a region different from the output region 6 on the first main surface 3 .
- the second protected area 9 is an area having an electronic circuit (circuit device) configured to protect the protected area from external overvoltage.
- the overvoltage may be a surge voltage caused by static electricity or the like.
- the second protected area 9 is also an area that protects the protected area from destruction due to ESD.
- the second protection area 9 may be referred to as a "second ESD protection area”.
- the protected area includes an output area 6 and a control area 7.
- the position, size, planar shape, etc. of the second protection area 9 are arbitrary and are not limited to a specific layout. It is preferable that the second protection region 9 has a planar area less than the planar area of the output region 6.
- the second protection region 9 has a planar area smaller than the planar area of the control region 7 and is incorporated in a region different from the first protection region 8 within the control region 7 .
- the second protection area 9 may be considered as one component of the control area 7 .
- the second protection area 9 is arranged at the periphery of the control area 7 . Specifically, the second protection area 9 is arranged closer to the peripheral edge of the first main surface 3 than the first protection area 8 is.
- the planar area of the second protection region 9 is preferably 1/10 or less of the planar area of the output region 6. It is particularly preferable that the planar area of the second protection region 9 is 1/25 or less of the planar area of the output region 6. The planar area of the second protection region 9 may be 1/50 or less of the planar area of the output region 6. The planar area of the second protection region 9 may be 1/100 or less of the planar area of the output region 6.
- planar area of the second protection region 9 is larger than the planar area of the first protection region 8.
- planar area of the second protection region 9 may be approximately equal to the planar area of the first protection region 8.
- planar area of the second protection region 9 may be less than the planar area of the first protection region 8.
- Semiconductor device 1 includes an n-type (first conductivity type) drain region 10 formed in a surface layer portion of second main surface 4 .
- the n-type impurity concentration of the drain region 10 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the drain region 10 is formed in a layer shape extending along the second main surface 4 over the entire surface layer of the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D. .
- the drain region 10 may have a thickness of 50 ⁇ m or more and 200 ⁇ m or less.
- the thickness of the drain region 10 is preferably 150 ⁇ m or less.
- the drain region 10 is formed of an n-type semiconductor substrate (Si substrate).
- Semiconductor device 1 includes an n-type drift region 11 formed in the surface layer of first main surface 3 .
- Drift region 11 has a lower n-type impurity concentration than drain region 10.
- the n-type impurity concentration of the drift region 11 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
- the drift region 11 is formed in a layered manner extending along the first main surface 3 in the output region 6 , control region 7 , first protection region 8 , and second protection region 9 . Specifically, the drift region 11 is formed in a layered shape extending along the first main surface 3 over the entire surface layer portion of the first main surface 3, and includes the first main surface 3 and the first to fourth side surfaces 5A to 5D. exposed from.
- the drift region 11 is electrically connected to the drain region 10 within the chip 2.
- Drift region 11 has a thickness less than the thickness of drain region 10 .
- the thickness of the drift region 11 may be 1 ⁇ m or more and 20 ⁇ m or less.
- the thickness of the drift region 11 is preferably 5 ⁇ m or more and 15 ⁇ m or less. It is particularly preferable that the thickness of the drift region 11 is 10 ⁇ m or less.
- the drift region 11 is formed of an n-type epitaxial layer (Si epitaxial layer).
- the semiconductor device 1 includes an interlayer insulating layer 12 covering the first main surface 3.
- the interlayer insulating layer 12 collectively covers the output region 6 , the control region 7 , the first protection region 8 , and the second protection region 9 .
- the interlayer insulating layer 12 may cover the entire first main surface 3 so as to be continuous with the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
- the interlayer insulating layer 12 may be formed at a distance inward from the periphery of the first main surface 3 so as to expose the periphery of the first main surface 3.
- the interlayer insulating layer 12 has a multilayer wiring structure having a laminated structure in which a plurality of insulating layers and a plurality of wiring layers are alternately laminated.
- Each insulating layer may include at least one of a silicon oxide film and a silicon nitride film.
- Each wiring layer includes at least one of a pure Al layer (an Al layer with a purity of 99% or more), a Cu layer (a Cu layer with a purity of 99% or more), an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer. May contain.
- the semiconductor device 1 includes a plurality of terminals 13 to 15 arranged on either one or both (in this embodiment, both) of the first main surface 3 and the second main surface 4.
- the plurality of terminals 13 to 15 include a source terminal 13, a plurality of control terminals 14, and a drain terminal 15.
- the source terminal 13 is provided as an output terminal electrically connected to a load, and is arranged on a portion of the interlayer insulating layer 12 that covers the output region 6.
- the source terminal 13 may cover the entire output region 6 in plan view.
- the source terminal 13 may include at least one of a pure Al layer, a Cu layer, an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer.
- the plurality of control terminals 14 are terminals that are electrically connected to various electronic circuits within the control region 7 , and are arranged on the portion of the interlayer insulating layer 12 that covers the control region 7 .
- the plurality of control terminals 14 each have a planar area smaller than the planar area of the source terminal 13, and are arranged at intervals along the peripheral edge of the control region 7 (the peripheral edge of the first main surface 3).
- the planar area of each control terminal 14 is set within a range to which a bonding wire can be connected.
- the planar area of each control terminal 14 may be 1/10 or less of the planar area of the source terminal 13.
- the plurality of control terminals 14 may include at least one of a pure Al layer, a Cu layer, an AlCu alloy layer, an AlSiCu alloy layer, and an AlSi alloy layer.
- the plurality of control terminals 14 include at least one ground terminal 14a that is fixed to a ground potential, and at least one input terminal 14b that applies an electrical signal to the control region 7.
- the location of the ground terminal 14a is arbitrary.
- the ground terminal 14a may be arranged inward of the control region 7, along one side of the first main surface 3, or along one side of the first main surface 3 in a plan view. It may be placed at a corner.
- the ground terminal 14a is connected to a bonding wire, and a ground potential is applied from the outside via the bonding wire.
- the input terminal 14b can be placed at any location.
- the input terminal 14b may be arranged inward of the control region 7, along one side of the first main surface 3, or along one side of the first main surface 3 in a plan view. It may be placed at a corner.
- the input terminal 14b is arranged adjacent to the second protection region 9 in plan view. Of course, the input terminal 14b may cover the second protection area 9.
- the input terminal 14b is a test terminal into which a test signal for testing the electrical characteristics of the control circuit 23 is input during the manufacturing process.
- the test terminal is a terminal that is provided as a contact target of a probe of an electrical property testing device and is configured to receive a test signal from the probe.
- the input terminal 14b is a structure to which bonding wires are not connected in the semiconductor device 1 after manufacture.
- the input terminal 14b is formed as an open terminal (dummy terminal).
- An open terminal is a terminal that does not receive a signal (potential) from the outside and is formed in an electrically floating state.
- the entire input terminal 14b is covered with an insulator (for example, a sealing resin containing a plurality of fillers and a matrix resin) and is electrically insulated from other structures. Ru.
- the input terminal 14b may be electrically connected to a lead terminal of the semiconductor package via a bonding wire, so that the test signal can be input even after the semiconductor device 1 is mounted on the semiconductor package.
- the drain terminal 15 is provided as a power supply terminal and directly covers the second main surface 4 of the chip 2. That is, in this embodiment, the semiconductor device 1 is a high-side switching device that is electrically interposed between a power source and a load. Drain terminal 15 is electrically connected to drain region 10 on second main surface 4 . The drain terminal 15 covers the entire second main surface 4 so as to be continuous with the peripheral edge of the second main surface 4 (first to fourth side surfaces 5A to 5D).
- FIG. 3 is a schematic circuit diagram showing the electrical configuration of the semiconductor device 1 shown in FIG. 1.
- FIG. 4 is a schematic circuit diagram showing the configuration of the output transistor 20.
- FIG. 5 is a circuit diagram showing the first overvoltage protection circuit 39 shown in FIG. 3.
- FIG. 6 is a circuit diagram showing the second overvoltage protection circuit 49 shown in FIG. 3.
- an inductive load L as an example of a load is electrically connected to the source terminal 13.
- the inductive load L is not a component of the semiconductor device 1. Therefore, a configuration including the semiconductor device 1 and the inductive load L may be referred to as an "inductive load drive device" or an "inductive load control device.” Examples of the inductive load L include relays, solenoids, lamps, motors, and the like.
- the inductive load L may be a vehicle-mounted inductive load. That is, the semiconductor device 1 may be a vehicle-mounted semiconductor device.
- semiconductor device 1 includes an output transistor 20 formed in output region 6.
- Output transistor 20, in this form, consists of a split-gate transistor including one main drain, one main source, and multiple main gates.
- the main drain is electrically connected to the drain terminal 15.
- the main source is electrically connected to the source terminal 13.
- the plurality of main gates are configured so that a plurality of electrically independent gate signals (gate potentials) are individually input.
- Output transistor 20 generates a single output current Io (output signal) in response to multiple gate signals.
- the output transistor 20 is a multi-input single-output switching device.
- the output current Io is a drain-source current flowing between the main drain and the main source.
- the output current Io is output to the outside of the chip 2 (inductive load L) via the source terminal 13.
- the output transistor 20 includes a plurality (two or more) of system transistors 21 that are electrically independently controlled.
- the plurality of system transistors 21 include a first system transistor 21A and a second system transistor 21B.
- the plurality of system transistors 21 are collectively formed in the output region 6.
- the plurality of system transistors 21 are connected in parallel so that a plurality of gate signals are individually inputted, and the system transistors 21 in an on state and the system transistors 21 in an off state coexist.
- the plurality of system transistors 21 each include a system drain, a system source, and a system gate.
- the plurality of system drains are electrically connected to the main drain (drain terminal 15).
- the plurality of system sources are electrically connected to the main source (source terminal 13).
- Each system gate is electrically connected to each main gate. In other words, each system gate constitutes each main gate.
- the plurality of system transistors 21 each generate a system current Is in response to a corresponding gate signal.
- Each system current Is is a drain-source current flowing between the system drain and system source of each system transistor 21.
- the plurality of system currents Is may have different values or may have substantially equal values.
- the plurality of system currents Is are added between the main drain and the main source. As a result, a single output current Io is generated from the sum of the plurality of system currents Is.
- the plurality of system transistors 21 each include a single or a plurality of unit transistors 22 that are systematized (grouped) as individual control targets.
- the plurality of system transistors 21 are configured by a single unit transistor 22 or a parallel circuit including a plurality of unit transistors 22.
- the plurality of unit transistors 22 are each of a trench gate vertical type.
- the plurality of system transistors 21 may be composed of the same number of unit transistors 22 or may be composed of different numbers of unit transistors 22.
- Each unit transistor 22 includes a unit drain, a unit source, and a unit gate.
- the unit drain of each unit transistor 22 is electrically connected to the system drain of the corresponding system transistor 21.
- the unit source of each unit transistor 22 is electrically connected to the system source of the corresponding system transistor 21.
- the unit gate of each unit transistor 22 is electrically connected to the system gate of the corresponding system transistor 21.
- the plurality of unit transistors 22 each generate a unit current Iu in response to a corresponding gate signal.
- Each unit current Iu is a drain-source current flowing between the unit drain and unit source of each unit transistor 22.
- the plurality of unit currents Iu may have different values or may have substantially equal values.
- Multiple unit currents Iu are summed between corresponding system drains and system sources. As a result, a system current Is consisting of the sum of a plurality of unit currents Iu is generated.
- the output transistor 20 is configured such that the first system transistor 21A and the second system transistor 21B are controlled to be turned on and off electrically independent of each other. That is, the output transistor 20 is configured such that both the first system transistor 21A and the second system transistor 21B are turned on at the same time. Further, the output transistor 20 is configured such that one of the first system transistor 21A and the second system transistor 21B is in an on state, and the other is in an off state.
- the channel utilization rate of the output transistor 20 increases and the on-resistance decreases.
- the channel utilization rate of the output transistor 20 decreases and the on-resistance increases. That is, the output transistor 20 is composed of a variable on-resistance switching device.
- the semiconductor device 1 includes a control circuit 23 formed in the control region 7 so as to be electrically connected to the output transistor 20.
- the control circuit 23 may also be referred to as a "control IC.”
- the control circuit 23 includes various functional circuits, and together with the output transistor 20 constitutes an IPD (Intelligent Power Device). IPDs may be referred to as “IPM (Intelligent Power Module),” “IPS (Intelligent Power Switch),” “smart power driver,” “smart MISFET,” or “protected MISFET.” .
- control circuit 23 includes a gate control circuit 24, a current monitor circuit 25, an overcurrent protection circuit 26, an overheat protection circuit 27, a low voltage malfunction avoidance circuit 28, a load open detection circuit 29, an active clamp circuit 30, and a power supply reverse circuit. It includes a connection protection circuit 31, a logic circuit 32, and a test circuit 33.
- the control circuit 23 does not necessarily need to include all of these functional circuits at the same time, but only needs to include at least one of these functional circuits.
- the current monitor circuit 25 may be called a CS circuit (Current Sense circuit).
- the overcurrent protection circuit 26 may be called an OCP circuit (Over Current Protection circuit).
- the overheat protection circuit 27 may be referred to as a TSD circuit (thermal shut down circuit).
- the low voltage malfunction avoidance circuit 28 may be referred to as a UVLO circuit (Under Voltage Lock Out circuit).
- the load open detection circuit 29 may be called an OLD circuit (Open Load Detection circuit).
- the power supply reverse connection protection circuit 31 may be called an RBP circuit (Reverse Battery Protection circuit).
- the gate control circuit 24 is configured to generate a gate signal that controls on/off of the output transistor 20. Specifically, the gate control circuit 24 generates a plurality of gate signals that individually control on/off of the plurality of system transistors 21. That is, in this embodiment, the gate control circuit 24 provides a first gate signal that individually controls on/off of the first system transistor 21A, and a first gate signal that individually controls on/off of the first system transistor 21A, and a first gate signal that individually controls the second system transistor 21B electrically independently from the first system transistor 21A. A second gate signal is generated to perform on/off control.
- the current monitor circuit 25 generates a monitor current that monitors the output current Io of the output transistor 20, and outputs it to other circuits.
- the monitor circuit may include a transistor having a similar configuration to the output transistor 20, and may be configured to generate a monitor current linked to the output current Io by being turned on and off at the same time as the output transistor 20.
- the current monitor circuit 25 may be configured to generate a monitor current linked to one or more system currents Is.
- the overcurrent protection circuit 26 generates an electric signal to control the gate control circuit 24 based on the monitor current from the current monitor circuit 25, and controls the on/off of the output transistor 20 in cooperation with the gate control circuit 24.
- the overcurrent protection circuit 26 determines that the output transistor 20 is in an overcurrent state when the monitor current exceeds a predetermined threshold, and cooperates with the gate control circuit 24 to monitor the output transistor 20 (multiple system It may be configured to control part or all of the transistor 21) to be in an off state. Further, the overcurrent protection circuit 26 may be configured to shift the output transistor 20 to normal operation in cooperation with the gate control circuit 24 when the monitor current becomes less than a predetermined threshold value.
- the overheat protection circuit 27 includes a first temperature sensing device (for example, a temperature sensing diode) that detects the temperature of the output region 6 and a second temperature sensing device (for example, a temperature sensing diode) that detects the temperature of the control region 7.
- the overheat protection circuit 27 generates an electric signal for controlling the gate control circuit 24 based on a first temperature detection signal from the first temperature sensing device and a second temperature detection signal from the second temperature sensing device, and controls the gate control circuit 24. 24 to control on/off of the output transistor 20.
- the overheating protection circuit 27 determines that the output region 6 is in an overheating state when the difference value between the first temperature detection signal and the second temperature detection signal exceeds a predetermined threshold value, and cooperates with the gate control circuit 24.
- the output transistor 20 (the plurality of system transistors 21) may be controlled to turn off some or all of the output transistors 20 (the plurality of system transistors 21).
- the overheat protection circuit 27 may be configured to shift the output transistor 20 to normal operation in cooperation with the gate control circuit 24 when the difference value becomes less than a predetermined threshold value.
- the low voltage malfunction avoidance circuit 28 is configured to prevent various functional circuits within the control circuit 23 from malfunctioning when the starting voltage for starting the control circuit 23 is less than a predetermined value.
- the low voltage malfunction avoidance circuit 28 may be configured to start the control circuit 23 when the starting voltage becomes equal to or higher than a predetermined threshold voltage, and to stop the control circuit 23 when the starting voltage becomes less than the threshold voltage.
- the threshold voltage may have hysteresis characteristics.
- the load open detection circuit 29 determines the electrical connection state of the inductive load L.
- the load open detection circuit 29 is configured to monitor the voltage between the terminals of the output transistor 20 and determine that the inductive load L is in an open state when the voltage between the terminals exceeds a predetermined threshold. You can leave it there.
- the load open detection circuit 29 may be configured to determine that the inductive load L is in the open state when the monitor current becomes equal to or less than a predetermined threshold.
- the active clamp circuit 30 is electrically connected to the main drain of the output transistor 20 and at least one main gate (for example, the system gate of the first system transistor 21A).
- the active clamp circuit 30 includes a Zener diode and a pn junction diode connected in reverse bias series to the Zener diode.
- the pn junction diode is a backflow prevention diode that prevents backflow from the output transistor 20.
- the active clamp circuit 30 cooperates with the gate control circuit 24 to turn on some or all of the output transistor 20 when a back electromotive voltage caused by the inductive load L is applied to the output transistor 20. It is composed of Specifically, the output transistor 20 is controlled in multiple types of operation modes including normal operation, first OFF operation, active clamp operation, and second OFF operation.
- both the first system transistor 21A and the second system transistor 21B are controlled to be on at the same time. This increases the channel utilization rate of the output transistor 20 and reduces the on-resistance.
- both the first system transistor 21A and the second system transistor 21B are controlled from the on state to the off state at the same time. As a result, a back electromotive voltage caused by the inductive load L is applied to both the first system transistor 21A and the second system transistor 21B.
- the active clamp operation is an operation in which the output transistor 20 absorbs (consumes) the energy stored in the inductive load L, and is executed when the back electromotive force caused by the inductive load L exceeds a predetermined threshold voltage.
- the first system transistor 21A is controlled from an off state to an on state, and at the same time, the second system transistor 21B is controlled (maintained) to an off state.
- the channel utilization rate of the output transistor 20 during active clamp operation is less than the channel utilization rate of the output transistor 20 during normal operation.
- the on-resistance of the output transistor 20 during active clamp operation is larger than the on-resistance of the output transistor 20 during normal operation. This suppresses a rapid temperature rise of the output transistor 20 during active clamp operation, and improves active clamp durability.
- the second off operation is performed when the back electromotive voltage becomes less than a predetermined threshold voltage.
- the first system transistor 21A is controlled from the on state to the off state, and at the same time, the second system transistor 21B is controlled (maintained) at the off state.
- the back electromotive voltage (energy) of the inductive load L is absorbed by a portion of the output transistor 20 (here, the first system transistor 21A).
- the first system transistor 21A may be controlled (maintained) in the off state and the second system transistor 21B may be controlled in the on state at the same time.
- the power supply reverse connection protection circuit 31 is configured to detect a reverse voltage when the power supply is reversely connected, and protect the control circuit 23 and the output transistor 20 from the reverse voltage (reverse current).
- the logic circuit 32 is configured to generate electrical signals that are supplied to various circuits within the control circuit 23.
- the test circuit 33 is formed on the first main surface 3 so as to be electrically interposed between the input terminal 14b and the drain terminal 15, and is electrically connected to the input terminal 14b and the drain terminal 15.
- the test circuit 33 is formed to indirectly evaluate the electrical characteristics of the control circuit 23 during the manufacturing process.
- the test circuit 33 is preferably arranged in a region adjacent to the second protection region 9 and/or in a region adjacent to the input terminal 14b in plan view.
- semiconductor device 1 includes a first overvoltage protection circuit 39 formed in first protection region 8.
- the first overvoltage protection circuit 39 may be referred to as a "first ESD protection circuit.”
- the first overvoltage protection circuit 39 may be considered as one component of the control circuit 23.
- the first overvoltage protection circuit 39 is electrically interposed between the ground terminal 14a (control terminal 14) and the drain terminal 15, and is a discharge path ( The first discharge path is configured to form a first discharge path. Specifically, the first overvoltage protection circuit 39 forms a discharge path for the first overvoltage Vs1 generated at the drain terminal 15 with reference to the ground terminal 14a. A surge voltage caused by static electricity or the like from a power source is exemplified as the first overvoltage Vs1.
- the first overvoltage protection circuit 39 is configured to limit the first overvoltage Vs1 to a clamp voltage Vc that is less than the first overvoltage Vs1.
- the first overvoltage protection circuit 39 includes a first protection transistor 40 and a clamp circuit 41.
- the first protection transistor 40 is formed on the first main surface 3 in the first protection region 8
- the clamp circuit 41 is formed on the first main surface 3 in a region outside the first protection region 8 .
- the clamp circuit 41 may be formed in a region around the first protection region 8 so as to be adjacent to the first protection region 8 .
- the first protection transistor 40 includes a drain, a source, a gate, and a back gate.
- the drain is electrically connected to the drain terminal 15
- the source is electrically connected to the ground terminal 14a
- the gate forms a node part for the clamp circuit 41
- the back gate is connected to the ground terminal 14a. electrically connected.
- the source of the first protection transistor 40 is electrically connected to the ground terminal 14a via the power supply reverse connection protection circuit 31.
- Clamp circuit 41 includes a first diode stage 42 and a second diode stage 43.
- First diode stage 42 includes a first anode portion and a first cathode portion.
- the first anode portion of the first diode stage 42 forms a node portion for the second diode stage 43 .
- a first cathode portion of the first diode stage 42 is electrically connected to the drain of the first protection transistor 40 (drain terminal 15).
- the first diode stage 42 includes m Zener diodes (m ⁇ 1).
- the first diode stage 42 may be composed of a single Zener diode or a plurality of Zener diodes connected in series in the forward direction. The number of Zener diodes is adjusted by the voltage Vz ⁇ m across the first diode stage 42 to be achieved.
- the second diode stage 43 includes a second anode section and a second cathode section.
- the second anode portion of the second diode stage 43 is electrically connected to the first anode portion of the first diode stage 42 .
- a second cathode portion of the second diode stage 43 is electrically connected to the gate of the first protection transistor 40 .
- the second diode stage 43 includes n (n ⁇ 1) pn junction diodes.
- the second diode stage 43 may be composed of a single pn junction diode, or may be composed of a plurality of pn junction diodes connected in series in the forward direction. The number of pn junction diodes is adjusted by the voltage Vf ⁇ n across the second diode stage 43 to be achieved.
- the second diode stage 43 is an anti-backflow diode that prevents backflow from the first protection transistor 40 .
- the first overvoltage Vs1 which is equal to or higher than the breakdown voltage of the first diode stage 42
- the first diode stage 42 enters the breakdown state, and the gate voltage of the first protection transistor 40 becomes equal to or higher than the gate threshold voltage. become.
- the first protection transistor 40 is turned on, and an overcurrent (first overcurrent) flows from the drain terminal 15 to the ground terminal 14a via the first protection transistor 40.
- the overcurrent flows from the second main surface 4 to the first main surface 3 in the chip 2 .
- the first overvoltage protection circuit 39 forms a bypass path (discharge path) for the overcurrent from the drain terminal 15 to the ground terminal 14a, and The voltage between the terminals is limited to the clamp voltage Vc.
- the first overvoltage protection circuit 39 protects the control circuit 23 and the output transistor 20 from the first overvoltage Vs1.
- the clamp voltage Vc includes the sum of the gate threshold voltage Vgth of the first protection transistor 40 and the inter-terminal voltage Vz ⁇ m of the first diode stage 42.
- the first protection transistor 40 has a configuration in which a bias voltage caused by the first overvoltage Vs1 is applied to the gate, while a gate signal from the control circuit 23 (gate control circuit 24) etc. is not input to the gate. In this respect, it has a different configuration from the output transistor 20.
- semiconductor device 1 includes a second overvoltage protection circuit 49 formed in second protection region 9.
- the second overvoltage protection circuit 49 may be referred to as a "second ESD protection circuit.”
- the second overvoltage protection circuit 49 may be considered as one component of the control circuit 23.
- the second overvoltage protection circuit 49 is electrically interposed between the input terminal 14b (control terminal 14) and the drain terminal 15, and the second overvoltage protection circuit 49 is a discharge path ( The second discharge path) is configured to form a second discharge path. Specifically, the second overvoltage protection circuit 49 forms a discharge path for the second overvoltage Vs2 generated at the input terminal 14b with the drain terminal 15 as a reference. A surge voltage caused by static electricity or the like that may occur when the input terminal 14b is brought into contact with the probe is exemplified as the second overvoltage Vs2.
- the second overvoltage protection circuit 49 has a different circuit configuration from the first overvoltage protection circuit 39.
- the second overvoltage protection circuit 49 includes a second protection transistor 50 .
- the second protection transistor 50 includes a drain, a source, a gate, and a back gate.
- the drain is electrically connected to the drain terminal 15
- the source is electrically connected to the input terminal 14b
- the gate is electrically connected to the input terminal 14b
- the back gate is electrically connected to the input terminal 14b. electrically connected to.
- the second protection transistor 50 has a gate that is diode-connected to the source. Therefore, in the second overvoltage protection circuit 49, the gate is fixed at the same potential as the source, so the gate voltage does not exceed the gate threshold voltage.
- the second protection transistor 50 functions as a diode connected between the input terminal 14b and the drain terminal 15 in the forward direction with respect to the drain terminal 15. Specifically, the diode is a body diode (pn junction diode) of the second protection transistor 50.
- the second protection transistor 50 When the second overvoltage Vs2, which is higher than the forward threshold voltage of the second protection transistor 50 as a diode, is applied to the input terminal 14b, the second protection transistor 50 is turned on, and the second protection transistor 50 is connected to the input terminal via the second protection transistor 50.
- An overcurrent (second overcurrent) flows from 14b toward the drain terminal 15. In other words, the overcurrent flows from the first main surface 3 to the second main surface 4 in the chip 2 .
- the current direction related to the second protection transistor 50 is opposite to the current direction related to the first protection transistor 40 with respect to the thickness direction of the chip 2.
- the second overvoltage protection circuit 49 forms a bypass path (discharge path) for the overcurrent from the input terminal 14b to the drain terminal 15.
- the second overvoltage protection circuit 49 protects the control circuit 23 and the output transistor 20 from the second overvoltage Vs2.
- the second protection transistor 50 has a configuration in which a bias voltage caused by the second overvoltage Vs2 is applied to the gate, but a gate signal from the control circuit 23 (gate control circuit 24) etc. is not input to the gate. In this respect, it has a different configuration from the output transistor 20.
- first overvoltage protection circuit 39 and the second overvoltage protection circuit 49 show an example in which the first overvoltage protection circuit 39 and the second overvoltage protection circuit 49 have mutually different circuit configurations.
- the first overvoltage protection circuit 39 may have the same circuit configuration as the second overvoltage protection circuit 49 (see FIG. 6).
- the second overvoltage protection circuit 49 may have the same circuit configuration as the first overvoltage protection circuit 39 (see FIG. 5).
- overvoltage protection circuits such as the first overvoltage protection circuit 39 and the second overvoltage protection circuit 49 may be provided for other control terminals 14 where overvoltage may occur.
- the second overvoltage protection circuit 49 does not necessarily need to be electrically connected to the test circuit 33, and may be used only as a discharge path for static electricity caused by the probe.
- FIG. 7 is a plan view showing the output area 6 shown in FIG. 1.
- FIG. 8 is an enlarged plan view showing a main part of the output area 6 shown in FIG. 7.
- FIG. 9 is an enlarged plan view showing further essential parts of the output area 6 shown in FIG. 7.
- FIG. 10 is a cross-sectional view taken along the line XX shown in FIG. 8.
- FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
- FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
- FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
- FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 8.
- the semiconductor device 1 includes a first trench isolation structure 60 formed on the first main surface 3 to partition the output region 6.
- the first trench isolation structure 60 may be referred to as a "first region isolation structure.”
- the first trench isolation structure 60 electrically isolates the output region 6 from the control region 7 , the first protection region 8 and the second protection region 9 within the chip 2 .
- a source potential is applied to the first trench isolation structure 60.
- the first trench isolation structure 60 is formed in an annular shape surrounding the output region 6 in plan view.
- the first trench isolation structure 60 is formed into a polygonal ring shape (quadrangular ring shape in this form) having four sides parallel to the periphery of the first main surface 3 in plan view.
- the first trench isolation structure 60 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 interposed therebetween.
- the first trench isolation structure 60 has a first width W1.
- the first width W1 is a width in a direction perpendicular to the extending direction of the first trench isolation structure 60.
- the first width W1 may be 0.4 ⁇ m or more and 2.5 ⁇ m or less.
- the first width W1 is 0.4 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, and 1 It may have a value belonging to any one range of .75 ⁇ m or more and 2 ⁇ m or less.
- the first width W1 is preferably 1.25 ⁇ m or more and 1.75 ⁇ m or less.
- the first trench isolation structure 60 has a first depth D1.
- the first depth D1 may be greater than or equal to 1 ⁇ m and less than or equal to 6 ⁇ m.
- the first depth D1 may have a value belonging to any one of the following ranges: 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, and 5 ⁇ m to 6 ⁇ m.
- the first depth D1 is preferably 3 ⁇ m or more and 5 ⁇ m or less.
- the first trench isolation structure 60 includes a first isolation trench 61, a first isolation insulating film 62, and a first isolation electrode 63. That is, the first trench isolation structure 60 has a single electrode structure including a single electrode (first isolation electrode 63) buried in the first isolation trench 61 with an insulator (first isolation insulating film 62) in between. are doing.
- the first isolation trench 61 is formed on the first main surface 3 and partitions the wall surface of the first trench isolation structure 60.
- the first isolation insulating film 62 covers the wall surface of the first isolation trench 61.
- the first isolation insulating film 62 may include a silicon oxide film.
- the first isolation insulating film 62 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the first isolation electrode 63 is buried in the first isolation trench 61 with the first isolation insulating film 62 interposed therebetween.
- the first separated electrode 63 may include conductive polysilicon.
- the semiconductor device 1 includes an output transistor 20 formed on the first main surface 3 in the output region 6.
- the following configuration will be explained as a component of the semiconductor device 1, but it is also a component of the output transistor 20.
- Semiconductor device 1 includes an n-type high concentration drift region 64 formed in the surface layer of drift region 11 in output region 6 .
- High concentration drift region 64 has a higher n-type impurity concentration than drift region 11 .
- the n-type impurity concentration of the high concentration drift region 64 may be lower than the n-type impurity concentration of the drain region 10.
- the n-type impurity concentration of the high concentration drift region 64 may be 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
- High concentration drift region 64 may be regarded as a high concentration portion of drift region 11 .
- the high concentration drift region 64 forms a concentration gradient in which the n-type impurity concentration increases from the bottom side of the drift region 11 toward the first main surface 3 side. That is, the drift region 11 of the output region 6 has a concentration gradient formed by the high concentration drift region 64 such that the n-type impurity concentration increases from the bottom side toward the first main surface 3 side.
- the high concentration drift region 64 is formed in the inner part of the output region 6 at a distance from the first trench isolation structure 60. Therefore, the heavily doped drift region 64 is surrounded by the drift region 11 in the output region 6 and is not in contact with the first trench isolation structure 60 . High concentration drift region 64 locally increases the n-type impurity concentration of drift region 11 in output region 6 .
- the high concentration drift region 64 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 in between.
- High concentration drift region 64 has a bottom located closer to the bottom of drift region 11 than the bottom wall of first trench isolation structure 60 .
- the bottom of the high concentration drift region 64 meanders toward one side and the other side in the thickness direction in a cross-sectional view.
- the bottom of the high concentration drift region 64 has a plurality of bulges 65 and a plurality of depressions 66 in cross-sectional view.
- the plurality of bulges 65 are portions that bulge out in an arc shape toward the bottom side of the drift region 11 .
- the plurality of bulges 65 are each formed in a band shape that is continuous in the first direction X and extends in the second direction Y when viewed from above. Each bulge 65 is formed wider than the first trench isolation structure 60 in the first direction X.
- the plurality of depressions 66 are each formed in a band shape extending in the second direction Y in the region between the plurality of bulges 65.
- the plurality of depressions 66 are portions where the shallow parts of the plurality of bulges 65 are connected, and are located on the first main surface 3 side with respect to the deepest part of the plurality of bulges 65.
- the high concentration drift region 64 may have a flat bottom without meandering up and down in the thickness direction.
- the high concentration drift region 64 may have a high concentration throughout the entire drift region 11 within the output region 6. According to such a configuration, the on-resistance of the drift region 11 can be reduced by increasing the concentration of the drift region 11. However, in this case, it should be noted that the increase in carrier density in the drift region 11 may cause electric field concentration to occur more easily, resulting in a decrease in breakdown voltage. Therefore, in order to reduce the on-resistance while suppressing a decrease in breakdown voltage, it is preferable to introduce the high concentration drift region 64 into a part of the output region 6.
- the semiconductor device 1 includes a p-type (second conductivity type) first body region 67 formed in the surface layer of the drift region 11 in the output region 6 .
- the first body region 67 extends in a layered manner along the first main surface 3 throughout the output region 6 and is connected to the wall surface of the first trench isolation structure 60 . That is, the first body region 67 is not formed in a region outside the first trench isolation structure 60 in this embodiment.
- the first body region 67 is formed shallower than the high concentration drift region 64. Specifically, the first body region 67 is formed shallower than the first trench isolation structure 60 and has a bottom portion located closer to the first main surface 3 than the bottom wall of the first trench isolation structure 60. There is. The bottom of the first body region 67 is preferably located closer to the first main surface 3 than the middle part of the depth range of the first trench isolation structure 60 .
- the semiconductor device 1 includes a plurality of first trench gate structures 70 formed on the first main surface 3 in the output region 6.
- a plurality of first trench gate structures 70 are formed within the output region 6 and spaced apart from the first trench isolation structure 60 .
- the plurality of first trench gate structures 70 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y. That is, the plurality of first trench gate structures 70 are arranged in a stripe shape extending in the second direction Y.
- the plurality of first trench gate structures 70 cross one end and the other end of the high concentration drift region 64 in the longitudinal direction (second direction Y).
- the plurality of first trench gate structures 70 have a first end on one side in the longitudinal direction (second direction Y) and a second end on the other side in the longitudinal direction (second direction Y). .
- the first end portion is located in a region between the first trench isolation structure 60 and one end portion of the high concentration drift region 64 in plan view.
- the second end portion is located in a region between the first trench isolation structure 60 and the other end portion of the high concentration drift region 64 in plan view.
- the plurality of first trench gate structures 70 penetrate the first body region 67 in cross-sectional view and are located within the high concentration drift region 64.
- the plurality of first trench gate structures 70 are formed at intervals from the bottom of the high concentration drift region 64 toward the first main surface 3 side, and are opposed to the drift region 11 with a part of the high concentration drift region 64 in between. There is.
- the plurality of first trench gate structures 70 are formed to be shifted in the first direction X with respect to the plurality of depressions 66, and respectively face the plurality of bulges 65 in the thickness direction. It is preferable that the plurality of first trench gate structures 70 face the deepest parts of the plurality of bulges 65 .
- Such a configuration is obtained by introducing n-type impurities into the chip 2 from the wall surfaces of the plurality of first gate trenches 71 after the step of forming the plurality of first gate trenches 71.
- the two first trench gate structures 70 located on both sides in the first direction X are preferably formed in a region outside the high concentration drift region 64. That is, the outermost first trench gate structure 70 penetrates the first body region 67 at a position spaced apart from the high concentration drift region 64 toward the first trench isolation structure 60 side, and is located within the drift region 11. Preferably.
- the outermost first trench gate structure 70 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 interposed therebetween.
- the plurality of first trench gate structures 70 have a second width W2.
- the second width W2 is a width in a direction perpendicular to the extending direction of the first trench gate structure 70 (that is, the first direction X).
- the second width W2 may be approximately equal to the first width W1 of the first trench isolation structure 60. It is preferable that the second width W2 is less than or equal to the first width W1. It is particularly preferable that the second width W2 is less than the first width W1.
- the second width W2 may be 0.4 ⁇ m or more and 2 ⁇ m or less.
- the second width W2 is 0.4 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, and 1 It may have a value belonging to any one range of .75 ⁇ m or more and 2 ⁇ m or less.
- the second width W2 is preferably 0.8 ⁇ m or more and 1.2 ⁇ m or less.
- the plurality of first trench gate structures 70 are arranged in the first direction X at a first interval I1.
- the first interval I1 is also the mesa width (first mesa width) of a mesa portion (first mesa portion) defined in a region between two first trench gate structures 70 adjacent to each other.
- the first interval I1 is preferably equal to or less than the first width W1 of the first trench isolation structure 60. It is preferable that the first interval I1 is less than or equal to the second width W2. It is particularly preferable that the first interval I1 is less than the second width W2.
- the first interval I1 may be 0.4 ⁇ m or more and 0.8 ⁇ m or less.
- the first interval I1 is in the range of 0.4 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.6 ⁇ m or less, 0.6 ⁇ m or more and 0.7 ⁇ m or less, and 0.7 ⁇ m or more and 0.8 ⁇ m or less. It may have a value to which it belongs.
- the first interval I1 is preferably 0.5 ⁇ m or more and 0.7 ⁇ m or less.
- the first trench gate structure 70 has a second depth D2.
- the second depth D2 may be approximately equal to the first depth D1 of the first trench isolation structure 60. It is preferable that the second depth D2 is less than or equal to the first depth D1. It is particularly preferred that the second depth D2 is less than the first depth D1.
- the second depth D2 may be 1 ⁇ m or more and 6 ⁇ m or less.
- the second depth D2 may have a value belonging to any one of the following ranges: 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, and 5 ⁇ m to 6 ⁇ m.
- the second depth D2 is preferably 2.5 ⁇ m or more and 4.5 ⁇ m or less.
- the internal configuration of one first trench gate structure 70 will be described below.
- the first trench gate structure 70 includes a first gate trench 71 , a first insulating film 72 , a first upper electrode 73 , a first lower electrode 74 , and a first intermediate insulating film 75 .
- the first trench gate structure 70 includes a plurality of electrodes (a first upper electrode 73 and a first lower electrode 74).
- the first gate trench 71 is formed on the first main surface 3 and partitions the wall surface of the first trench gate structure 70.
- the first insulating film 72 covers the wall surface of the first gate trench 71.
- the first insulating film 72 includes a first upper insulating film 76 and a first lower insulating film 77.
- the first upper insulating film 76 covers the bottom of the first body region 67 and the wall surface on the opening side of the first gate trench 71 .
- the first upper insulating film 76 partially covers the bottom wall surface of the first gate trench 71 with respect to the bottom of the first body region 67 .
- the first upper insulating film 76 is thinner than the first isolation insulating film 62.
- the first upper insulating film 76 is formed as a gate insulating film.
- the first upper insulating film 76 may include a silicon oxide film.
- the first upper insulating film 76 preferably includes a silicon oxide film made of an oxide of the chip 2 .
- the first lower insulating film 77 covers the bottom wall surface of the first gate trench 71 with respect to the bottom of the first body region 67 .
- the first lower insulating film 77 is thicker than the first upper insulating film 76 .
- the thickness of the first lower insulating film 77 may be approximately equal to the thickness of the first isolation insulating film 62.
- the first lower insulating film 77 may include a silicon oxide film.
- the first lower insulating film 77 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the first upper electrode 73 is buried on the opening side of the first gate trench 71 with the first insulating film 72 in between. Specifically, the first upper electrode 73 is buried on the opening side of the first gate trench 71 with the first upper insulating film 76 in between, and is buried in the first body region 67 and the high concentration region with the first upper insulating film 76 in between. It faces the drift region 64.
- the first upper electrode 73 may include conductive polysilicon.
- the first lower electrode 74 is buried in the bottom wall side of the first gate trench 71 with the first insulating film 72 in between. Specifically, the first lower electrode 74 is buried in the bottom wall side of the first gate trench 71 with the first lower insulating film 77 in between, and faces the high concentration drift region 64 with the first lower insulating film 77 in between. are doing. The first lower electrode 74 of the outermost first trench gate structure 70 faces the drift region 11 with the first lower insulating film 77 interposed therebetween.
- the first lower electrode 74 has an upper end portion that protrudes from the first lower insulating film 77 toward the first upper electrode 73 so as to be combined with the bottom portion of the first upper electrode 73 .
- the upper end of the first lower electrode 74 faces the first upper insulating film 76 across the lower end of the first upper electrode 73 in the lateral direction along the first main surface 3 .
- the first lower electrode 74 may include conductive polysilicon.
- the first intermediate insulating film 75 is interposed between the first upper electrode 73 and the first lower electrode 74 and electrically insulates the first upper electrode 73 and the first lower electrode 74 within the first gate trench 71. There is.
- the first intermediate insulating film 75 is continuous with the first upper insulating film 76 and the first lower insulating film 77.
- the first intermediate insulating film 75 is thinner than the first lower insulating film 77.
- the first intermediate insulating film 75 may include a silicon oxide film.
- the first intermediate insulating film 75 preferably includes a silicon oxide film made of an oxide of the first lower electrode 74.
- the semiconductor device 1 includes a plurality of first channel cells 78 formed on both sides of each first trench gate structure 70 to be controlled by each first trench gate structure 70.
- the two first channel cells 78 disposed on both sides of one first trench gate structure 70 are controlled by the one first trench gate structure 70 and are controlled by the other first trench gate structure 70 . It is no longer controlled.
- the plurality of first channel cells 78 are formed in a region along the inner part of the first trench gate structure 70 at intervals from both ends of the first trench gate structure 70 in the longitudinal direction (second direction Y). .
- the plurality of first channel cells 78 expose the first body region 67 from a region of the first main surface 3 sandwiched between both ends of the plurality of first trench gate structures 70 .
- the plurality of first channel cells 78 face the high concentration drift region 64 across a part of the first body region 67 in the thickness direction. It is preferable that the plurality of first channel cells 78 be formed inward of the high concentration drift region 64 rather than the periphery of the high concentration drift region 64 in plan view.
- Each first channel cell 78 includes a plurality of n-type first source regions 79 and a plurality of p-type first contact regions 80 .
- the first source region 79 is hatched for clarity.
- the first contact region 80 may be referred to as a "first back gate region.”
- Each first source region 79 has a higher n-type impurity concentration than drift region 11 .
- Each first source region 79 may have a higher n-type impurity concentration than high concentration drift region 64.
- the n-type impurity concentration of each first source region 79 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the plurality of first source regions 79 are arranged at intervals along each first trench gate structure 70.
- the plurality of first source regions 79 are formed at intervals from the bottom of the first body region 67 toward the first main surface 3 side, and are located on the first upper side with the first insulating film 72 (first upper insulating film 76) in between. It faces the electrode 73.
- Each first contact region 80 has a higher p-type impurity concentration than first body region 67.
- the p-type impurity concentration of each first contact region 80 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the plurality of first contact regions 80 are arranged alternately with the plurality of first source regions 79 along each first trench gate structure 70 .
- the plurality of first contact regions 80 are formed at intervals from the bottom of the first body region 67 toward the first main surface 3 side, and are connected to the first upper insulating film 72 (first upper insulating film 76) with the first insulating film 72 (first upper insulating film 76) in between. It faces the electrode 73.
- the plurality of first source regions 79 in one of the first channel cells 78 sandwich the first trench gate structure 70. and faces the plurality of first source regions 79 in the other first channel cell 78 . Further, the plurality of first contact regions 80 in one first channel cell 78 face the plurality of first contact regions 80 in the other first channel cell 78 with the first trench gate structure 70 in between. .
- the plurality of first source regions 79 in one first channel cell 78 are opposed to the plurality of first contact regions 80 in the other first channel cell 78 with the first trench gate structure 70 in between. Good too. Further, the plurality of first contact regions 80 in one first channel cell 78 are opposed to the plurality of first source regions 79 in the other first channel cell 78 with the first trench gate structure 70 in between. Good too.
- the plurality of first source regions 79 in one of the first channel cells 78 are arranged in the first direction It is connected to a plurality of first contact regions 80 within channel cell 78 . Further, the plurality of first contact regions 80 in one first channel cell 78 are connected in the first direction X to the plurality of first source regions 79 in the other first channel cell 78.
- the plurality of first source regions 79 in one first channel cell 78 may be connected to the plurality of first source regions 79 in the other first channel cell 78 in the first direction X.
- the plurality of first contact regions 80 in one first channel cell 78 may be connected to the plurality of first contact regions 80 in the other first channel cell 78 in the first direction X.
- the first channel cell 78 located on the inner side is located along a portion of the first body region 67 in the thickness direction. It faces the drift region 11 with a portion in between.
- the first channel cell 78 located on the outer side does not include the first source region 79 but only includes the first contact region 80. This suppresses the formation of a current path in the region between the first trench isolation structure 60 and the outermost first trench gate structure 70.
- the output transistor 20 includes a plurality of unit transistors 22.
- the plurality of unit transistors 22 each include one first trench gate structure 70 and two first channel cells 78 formed on both sides of the one first trench gate structure 70.
- one first trench gate structure 70 constitutes a unit gate
- a plurality of first source regions 79 constitute a unit source
- a drain region 10 drift region 11 and the high concentration drift region 64
- the output transistor 20 includes a first system transistor 21A and a second system transistor 21B.
- the first system transistor 21A includes a plurality of unit transistors 22 that are systemized (grouped) as individual control targets.
- the second system transistor 21B includes a plurality of unit transistors 22 that are systemized (grouped) as individual control targets from a plurality of unit transistors 22 other than the first system transistor 21A.
- the output transistor 20 includes a plurality of block regions 81 provided in the output region 6.
- the multiple block areas 81 include multiple first block areas 81A and multiple second block areas 81B.
- the plurality of first block regions 81A are regions in which one or more (in this embodiment, more than one) unit transistors 22 for the first system transistors 21A are arranged.
- the plurality of second block regions 81B are regions in which one or more (in this embodiment, more than one) unit transistors 22 for the second system transistors 21B are arranged.
- the plurality of first block regions 81A are arranged at intervals in the first direction X.
- the number of unit transistors 22 in each first block region 81A is arbitrary. In this form, two unit transistors 22 are arranged in each first block region 81A. When the number of unit transistors 22 in each first block region 81A increases, the amount of heat generated in each first block region 81A increases. Therefore, the number of unit transistors 22 in each first block region 81A is preferably 2 or more and 5 or less.
- the plurality of second block regions 81B are arranged alternately with the plurality of first block regions 81A along the first direction X so as to sandwich one first block region 81A.
- the heat generating parts caused by the plurality of first block regions 81A can be thinned out by the plurality of second block regions 81B, and at the same time, the heat generating parts caused by the plurality of second block regions 81B can be thinned out by the plurality of first block regions It can be thinned out by 81A.
- the number of unit transistors 22 in each second block region 81B is arbitrary. In this form, two unit transistors 22 are arranged in each second block region 81B. When the number of unit transistors 22 in each second block region 81B increases, the amount of heat generated in each second block region 81B increases.
- the number of unit transistors 22 in each second block region 81B is preferably 2 or more and 5 or less. Considering in-plane temperature variations in the output region 6, it is preferable that the number of unit transistors 22 in the second block region 81B is the same as the number of unit transistors 22 in the first block region 81A.
- the semiconductor device 1 includes a pair of first trench connection structures 90 that connect both ends of a plurality (two in this embodiment) of first trench gate structures 70 to be organized (grouped) in each block region 81. That is, the pair of first trench connection structures 90 respectively connect both ends of the plurality of first trench gate structures 70 to be systemized as system transistors 21.
- the first trench connection structure 90 on one side connects the first ends of a plurality of (in this embodiment, two) corresponding first trench gate structures 70 in an arch shape in a plan view.
- the first trench connection structure 90 on the other side connects the second ends of a plurality of (in this embodiment, two) corresponding first trench gate structures 70 in an arch shape in a plan view.
- the first trench connection structure 90 on one side has a first portion extending in the first direction X and a plurality of (two in this form) second portions extending in the second direction Y. There is.
- the first portion faces the first ends of the plurality of first trench gate structures 70 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of first ends so as to be connected to the plurality of first ends.
- the first trench connection structure 90 on the other side has a first portion extending in the first direction X and a plurality of (two in this form) second portions extending in the second direction Y.
- the first portion faces the second end portions of the plurality of first trench gate structures 70 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of second ends so as to be connected to the plurality of second ends.
- the plurality of first trench connection structures 90 constitute one annular or ladder-shaped trench structure with the plurality of first trench gate structures 70 in each block region 81 .
- the plurality of first trench connection structures 90 are formed in a region between the first trench isolation structure 60 and the heavily doped drift region 64 and spaced apart from the first trench isolation structure 60 and the heavily doped drift region 64 .
- the plurality of first trench connection structures 90 are formed at intervals from the bottom of the drift region 11 toward the first main surface 3 side, and face the drain region 10 with a part of the drift region 11 interposed therebetween.
- the plurality of first trench connection structures 90 may be formed with approximately the same width and approximately the same depth as the first trench gate structure 70.
- the first portion and the second portion of the first trench connection structure 90 may have different widths.
- the second portion of the first trench connection structure 90 may be formed narrower than the first portion of the first trench connection structure 90.
- the first portion may have a width approximately equal to the width of the first trench isolation structure 60, and the second portion may have a width approximately equal to the width of the first trench gate structure 70. Further in this case, the first portion may have a depth approximately equal to the depth of the first trench isolation structure 60 and the second portion may have a depth approximately equal to the depth of the first trench gate structure 70.
- the first trench connection structure 90 on the other side has the same structure as the first trench connection structure 90 on the one side, except that it is connected to the second end of the first trench gate structure 70.
- the configuration of the first trench connection structure 90 on one side will be explained, and the description of the configuration of the first trench connection structure 90 on the other side will be omitted.
- the first trench connection structure 90 includes a first connection trench 91, a first connection insulating film 92, and a first connection electrode 93.
- the first connection trench 91 is formed in the first main surface 3 and partitions the wall surface of the first trench connection structure 90.
- the first connection trench 91 is connected to the plurality of first gate trenches 71.
- the first connection insulating film 92 covers the wall surface of the first connection trench 91.
- the first connection insulating film 92 is connected to the first upper insulating film 76 , the first lower insulating film 77 , and the first intermediate insulating film 75 at a communication portion between the first connection trench 91 and the first gate trench 71 .
- the first connection insulating film 92 is thicker than the first upper insulating film 76 .
- the thickness of the first connection insulating film 92 may be approximately equal to the thickness of the first lower insulating film 77.
- the first connection insulating film 92 may include a silicon oxide film.
- the first connection insulating film 92 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the first connection electrode 93 is buried in the first connection trench 91 with the first connection insulating film 92 in between, and faces the drift region 11 and the first body region 67 with the first connection insulating film 92 in between.
- the first connection electrode 93 is connected to the first lower electrode 74 at a communication portion between the first connection trench 91 and the first gate trench 71, and is electrically insulated from the first upper electrode 73 by the first intermediate insulating film 75. There is.
- the first connection electrode 93 consists of a drawn-out portion in which the first lower electrode 74 is drawn out from inside the first gate trench 71 into the first connection trench 91 .
- the first connection electrode 93 may include conductive polysilicon.
- the semiconductor device 1 includes a first main surface insulating film 94 that selectively covers the first main surface 3 in the output region 6.
- the first main surface insulating film 94 is connected to the first insulating film 72 (first upper insulating film 76) and the first connection insulating film 92, and is connected to the first separation electrode 63, the first upper electrode 73, and the first connection electrode 93. is exposed.
- the first main surface insulating film 94 is thinner than the first isolation insulating film 62.
- the first main surface insulating film 94 is thinner than the first lower insulating film 77 .
- the first main surface insulating film 94 is thinner than the first connecting insulating film 92 .
- the first main surface insulating film 94 may have approximately the same thickness as the first upper insulating film 76 .
- the first main surface insulating film 94 may include a silicon oxide film.
- the first main surface insulating film 94 preferably includes a silicon oxide film made of an oxide of the chip 2 .
- the semiconductor device 1 includes a first field insulating film 95 that selectively covers the first main surface 3 inside and outside the output region 6.
- the first field insulating film 95 is thicker than the first main surface insulating film 94.
- the first field insulating film 95 is thicker than the first upper insulating film 76 .
- the first field insulating film 95 may have approximately the same thickness as the first isolation insulating film 62.
- the first field insulating film 95 may include a silicon oxide film.
- the first field insulating film 95 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the first field insulating film 95 covers the first main surface 3 along the inner wall of the first trench isolation structure 60 in the output region 6, and covers the first isolation insulating film 62, the first connection insulating film 92, and the first main surface 3. It is connected to the plane insulating film 94.
- the first field insulating film 95 covers the first main surface 3 along the outer wall of the first trench isolation structure 60 outside the output region 6 and is connected to the first isolation insulating film 62 .
- the aforementioned interlayer insulating layer 12 covers the first trench isolation structure 60, the first trench gate structure 70, the first trench connection structure 90, the first main surface insulating film 94, and the first field insulating film 95 in the output region 6. are doing.
- the semiconductor device 1 includes a plurality of first gate wirings 96 arranged within the interlayer insulating layer 12.
- the plurality of first gate wirings 96 are routed to the output region 6 and the control region 7, are electrically connected to the output transistor 20 in the output region 6, and are electrically connected to the control circuit 23 (gate control circuit 24) in the control region 7. connected.
- the plurality of first gate wirings 96 individually transmit a plurality of gate signals generated by the control circuit 23 (gate control circuit 24) to the output transistor 20.
- the plurality of first gate wirings 96 include a first system gate wiring 96A and a second system gate wiring 96B.
- the first system gate wiring 96A individually transmits gate signals to the first system transistors 21A.
- the first system gate wiring 96A is electrically connected to a plurality of first trench gate structures 70 for the first system transistors 21A via a plurality of via electrodes 97 arranged in the interlayer insulating layer 12.
- the first system gate wiring 96A is electrically connected to the corresponding plurality of first upper electrodes 73 and plurality of first connection electrodes 93 via a plurality of via electrodes 97.
- the first upper electrode 73 and the first lower electrode 74 for the first system transistor 21A are simultaneously controlled on and off by the same gate signal. Thereby, the voltage drop between the first upper electrode 73 and the first lower electrode 74 is suppressed, and undesired electric field concentration is suppressed. As a result, a decrease in withstand voltage (breakdown voltage) caused by the electric field concentration is suppressed.
- the second system gate wiring 96B is electrically independent from the first system gate wiring 96A and individually transmits the gate signal to the second system transistor 21B.
- the second system gate wiring 96B is electrically connected to the plurality of first trench gate structures 70 for the second system transistors 21B via a plurality of via electrodes 97 arranged in the interlayer insulating layer 12.
- the second system gate wiring 96B is electrically connected to the corresponding plurality of first upper electrodes 73 and plurality of first connection electrodes 93 via a plurality of via electrodes 97.
- the first upper electrode 73 and the first lower electrode 74 for the second system transistor 21B are simultaneously controlled on and off by the same gate signal. Thereby, the voltage drop between the first upper electrode 73 and the first lower electrode 74 is suppressed, and undesired electric field concentration is suppressed. As a result, a decrease in withstand voltage (breakdown voltage) caused by the electric field concentration is suppressed.
- the semiconductor device 1 includes a first source wiring 98 arranged within the interlayer insulating layer 12.
- the first source wiring 98 is electrically connected to the source terminal 13, the first trench isolation structure 60, and the plurality of first channel cells 78.
- the first source wiring 98 is electrically connected to the first trench isolation structure 60 and the plurality of first channel cells 78 via the plurality of via electrodes 97 arranged in the interlayer insulating layer 12. There is.
- the via electrode 97 for each first channel cell 78 is arranged so as to straddle two adjacent first channel cells 78, and is formed in a band shape extending along each first channel cell 78 in plan view.
- the source terminal 13 is electrically connected to the system sources of all the system transistors 21 (unit sources of the unit transistors 22).
- first protection region 8 first protection transistor 40
- second protection area 9 second protection transistor 50
- FIGS. 15 to 22 The configuration on the second protection area 9 (second protection transistor 50) side is the same as the configuration on the first protection area 8 side, except for electrical connection form, arrangement location, planar area, etc. (FIG. 1 ⁇ See also Figure 6).
- first protection region 8 is replaced with “second protection region 9”
- first protection transistor 40 is replaced with “second protection transistor 50”. obtained by.
- FIG. 15 is a plan view showing the first protection area 8 shown in FIG. 1.
- FIG. 16 is an enlarged plan view showing a main part of the first protection area 8 shown in FIG. 15.
- FIG. 17 is an enlarged plan view showing further essential parts of the first protection area 8 shown in FIG. 15.
- FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 16.
- FIG. 19 is a sectional view taken along the line XIX-XIX shown in FIG. 16.
- FIG. 20 is a sectional view taken along line XX-XX shown in FIG. 16.
- FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 16.
- FIG. 22 is a cross-sectional view for comparing the configuration on the output area 6 side and the configuration on the first protection area 8 side.
- semiconductor device 1 includes a second trench isolation structure 100 formed on first main surface 3 to partition first protection region 8.
- the second trench isolation structure 100 may be referred to as a "second region isolation structure.”
- the second trench isolation structure 100 electrically isolates the first protection region 8 from the output region 6 , the control region 7 and the second protection region 9 within the chip 2 .
- a source potential is applied to the second trench isolation structure 100.
- the second trench isolation structure 100 is formed in an annular shape surrounding the first protection region 8 in plan view.
- the second trench isolation structure 100 is formed into a polygonal ring shape (quadrangular ring shape in this form) having four sides parallel to the periphery of the first main surface 3 in plan view.
- the second trench isolation structure 100 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 interposed therebetween.
- the second trench isolation structure 100 has a third width W3.
- the third width W3 is a width in a direction perpendicular to the extending direction of the second trench isolation structure 100.
- the third width W3 is preferably larger than the first interval I1 between the plurality of first trench gate structures 70.
- the third width W3 is preferably larger than the second width W2 of the first trench gate structure 70. It is particularly preferred that the third width W3 is approximately equal to the first width W1 of the first trench isolation structure 60.
- the third width W3 may be larger than the first width W1 or may be smaller than the first width W1. Further, the third width W3 may be approximately equal to the second width W2.
- the third width W3 may be 0.4 ⁇ m or more and 2.5 ⁇ m or less.
- the third width W3 is 0.4 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, and 1 It may have a value belonging to any one range of .75 ⁇ m or more and 2 ⁇ m or less.
- the third width W3 is preferably 1.25 ⁇ m or more and 1.75 ⁇ m or less.
- the second trench isolation structure 100 has a third depth D3.
- the third depth D3 is preferably greater than the second depth D2 of the first trench gate structure 70. It is particularly preferred that the third depth D3 is substantially equal to the first depth D1 of the first trench isolation structure 60. Of course, the third depth D3 may be larger than the first depth D1 or may be smaller than the first depth D1. Further, the third depth D3 may be approximately equal to the second depth D2.
- the third depth D3 may be 1 ⁇ m or more and 6 ⁇ m or less.
- the third depth D3 may have a value belonging to any one of the following ranges: 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, and 5 ⁇ m to 6 ⁇ m.
- the third depth D3 is preferably 3 ⁇ m or more and 5 ⁇ m or less.
- the second trench isolation structure 100 includes a second isolation trench 101, a second isolation insulating film 102, and a second isolation electrode 103.
- the second trench isolation structure 100 has a single electrode structure including a single electrode (second isolation electrode 103) buried in the second isolation trench 101 with an insulator (second isolation insulating film 102) in between. are doing.
- the second isolation trench 101 is formed on the first main surface 3 and partitions the wall surface of the second trench isolation structure 100.
- the second isolation insulating film 102 covers the wall surface of the second isolation trench 101.
- the second isolation insulating film 102 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the second isolation insulating film 102 is thicker than the first upper insulating film 76.
- the thickness of the second isolation insulating film 102 is preferably approximately equal to the thickness of the first isolation insulating film 62.
- the second isolation electrode 103 is buried in the second isolation trench 101 with the second isolation insulating film 102 in between.
- the second separated electrode 103 may include conductive polysilicon.
- the semiconductor device 1 includes a first protection transistor 40 formed on the first main surface 3 in the first protection region 8 . Although the following configuration will be explained as a component of the semiconductor device 1, it is also a component of the first protection transistor 40.
- the semiconductor device 1 does not have a high concentration drift region 64 in the surface layer portion of the drift region 11 of the first protection region 8. That is, unlike the configuration on the output region 6 side, the drift region 11 of the first protection region 8 does not have a concentration gradient in which the impurity concentration increases from the bottom side toward the first main surface 3 side.
- the drift region 11 of the first protection region 8 does not have a concentration gradient in which the impurity concentration increases in the thickness range between the bottom of the drift region 11 and the first trench gate structure 70.
- Drift region 11 of first protection region 8 has a substantially constant n-type impurity concentration in the thickness direction.
- the first protection region 8 is not a region that is always used, but is a region that is used when the first overvoltage Vs1 (first overvoltage Vs1) is generated (when applied). Therefore, unlike the output region 6, the first protection region 8 is required to withstand overvoltage. In other words, in the first protection region 8, there is a small demand for low on-resistance, and a large demand for high breakdown voltage.
- the first protection region 8 if the drift region 11 is highly concentrated by the high concentration drift region 64, undesirable electric field concentration due to overvoltage is caused, increasing the possibility that the breakdown voltage will decrease. Therefore, it is preferable that the first protection region 8 does not include the high concentration drift region 64. Of course, the present disclosure does not exclude a configuration in which the first protection region 8 includes the high concentration drift region 64.
- the semiconductor device 1 includes a p-type (second conductivity type) second body region 107 formed in the surface layer of the drift region 11 in the first protection region 8 .
- second body region 107 has approximately the same p-type impurity concentration as first body region 67.
- the second body region 107 extends in a layered manner along the first main surface 3 throughout the first protection region 8 and is connected to the wall surface of the second trench isolation structure 100 .
- the second body region 107 is not formed in a region outside the second trench isolation structure 100.
- the second body region 107 is formed shallower than the second trench isolation structure 100 and has a bottom portion located closer to the first main surface 3 than the bottom wall of the second trench isolation structure 100 .
- the bottom of the second body region 107 is preferably located closer to the first main surface 3 than the middle part of the depth range of the second trench isolation structure 100.
- second body region 107 has approximately the same thickness as first body region 67.
- the semiconductor device 1 includes a plurality of second trench gate structures 110 formed on the first main surface 3 in the first protection region 8 .
- the number of second trench gate structures 110 is less than the number of first trench gate structures 70 .
- the number of second trench gate structures 110 in the second protection region 9 may be different from the number of second trench gate structures 110 in the first protection region 8.
- the number of second trench gate structures 110 in the second protection region 9 may be greater than the number of second trench gate structures 110 in the first protection region 8.
- the number of second trench gate structures 110 in the second protection region 9 may be less than the number of second trench gate structures 110 in the first protection region 8 .
- the number of second trench gate structures 110 in the second protection region 9 may be the same as the number of second trench gate structures 110 in the first protection region 8 .
- a plurality of second trench gate structures 110 are formed inside the first protection region 8 at intervals from the second trench isolation structure 100.
- the plurality of second trench gate structures 110 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y.
- the plurality of second trench gate structures 110 are arranged in a stripe shape extending in the second direction Y.
- the length of the plurality of second trench gate structures 110 is less than the length of the plurality of first trench gate structures 70.
- the plurality of second trench gate structures 110 have a first end on one side in the longitudinal direction (second direction Y) and a second end on the other side in the longitudinal direction (second direction Y). There is.
- the plurality of second trench gate structures 110 penetrate the second body region 107 in cross-sectional view and are located within the drift region 11.
- the plurality of second trench gate structures 110 are formed at intervals from the bottom of the drift region 11 toward the first main surface 3 side, and face the drain region 10 with a part of the drift region 11 interposed therebetween.
- the plurality of second trench gate structures 110 have a fourth width W4 (see also FIG. 22).
- the fourth width W4 is a width in a direction perpendicular to the extending direction of the second trench gate structure 110 (that is, the first direction X).
- the fourth width W4 is preferably less than the first width W1 of the first trench isolation structure 60.
- the fourth width W4 is preferably less than the third width W3 of the second trench isolation structure 100.
- the fourth width W4 is preferably larger than the first interval I1 between the plurality of first trench gate structures 70.
- the fourth width W4 is approximately equal to the second width W2 of the first trench gate structure 70.
- the fourth width W4 may be larger than the second width W2 or may be smaller than the second width W2.
- the fourth width W4 may be 0.4 ⁇ m or more and 2 ⁇ m or less.
- the fourth width W4 is 0.4 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, and 1 It may have a value belonging to any one range of .75 ⁇ m or more and 2 ⁇ m or less.
- the fourth width W4 is preferably 0.8 ⁇ m or more and 1.2 ⁇ m or less.
- the plurality of second trench gate structures 110 are arranged at a second interval I2 in the first direction X (see also FIG. 22).
- the second interval I2 is also the mesa width (second mesa width) of a mesa portion (second mesa portion) defined in a region between two second trench gate structures 110 adjacent to each other.
- the second interval I2 is preferably equal to or greater than the second width W2 of the first trench gate structure 70. It is particularly preferable that the second interval I2 is larger than the second width W2.
- the second interval I2 is preferably equal to or greater than the fourth width W4 of the second trench gate structure 110. It is particularly preferable that the second interval I2 is larger than the fourth width W4.
- the second interval I2 is preferably equal to or less than the first width W1 of the first trench isolation structure 60 (less than the first width W1). It is preferable that the second interval I2 is less than the first width W1.
- the second interval I2 is preferably equal to or less than the third width W3 of the second trench isolation structure 100 (less than the third width W3).
- the second interval I2 is preferably less than the third width W3.
- the second interval I2 is preferably greater than or equal to the first interval I1 of the plurality of first trench gate structures 70. It is particularly preferred that the second spacing I2 is larger than the first spacing I1. The second interval I2 is preferably at least 1.5 times and at most 4 times the first interval I1. It is particularly preferable that the second interval I2 is 2.5 times or less the first interval I1.
- the second interval I2 may be 0.8 ⁇ m or more and 1.6 ⁇ m or less.
- the second interval I2 has a value belonging to any one of the following ranges: 0.8 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.2 ⁇ m, 1.2 ⁇ m to 1.4 ⁇ m, and 1.4 ⁇ m to 1.6 ⁇ m. You can leave it there.
- the second interval I2 is preferably 1 ⁇ m or more and 1.4 ⁇ m or less.
- the second trench gate structure 110 has a fourth depth D4 (see also FIG. 22).
- the fourth depth D4 may be approximately equal to the first depth D1 of the first trench isolation structure 60. It is preferable that the fourth depth D4 is less than the first depth D1.
- the fourth depth D4 may be approximately equal to the third depth D3 of the second trench isolation structure 100. It is preferable that the fourth depth D4 is less than the third depth D3. It is particularly preferred that the fourth depth D4 is approximately equal to the second depth D2 of the first trench gate structure 70. Of course, the fourth depth D4 may be larger than the second depth D2, or may be smaller than the second depth D2.
- the fourth depth D4 may be 1 ⁇ m or more and 6 ⁇ m or less.
- the fourth depth D4 may have a value belonging to any one of the following ranges: 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, 4 ⁇ m to 5 ⁇ m, and 5 ⁇ m to 6 ⁇ m.
- the fourth depth D4 is preferably 2.5 ⁇ m or more and 4.5 ⁇ m or less.
- the fourth width W4 within the second protection area 9 may be different from the fourth width W4 within the first protection area 8.
- the fourth width W4 within the second protection area 9 may be larger than the fourth width W4 within the first protection area 8.
- the fourth width W4 within the second protection area 9 may be smaller than the fourth width W4 within the first protection area 8.
- the fourth width W4 within the second protection area 9 may be approximately equal to the fourth width W4 within the first protection area 8.
- the second interval I2 within the second protection area 9 may be different from the second interval I2 within the first protection area 8.
- the second spacing I2 in the second protection area 9 may be larger than the second spacing I2 in the first protection area 8.
- the second spacing I2 in the second protection area 9 may be smaller than the second spacing I2 in the first protection area 8.
- the second spacing I2 in the second protection area 9 may be approximately equal to the second spacing I2 in the first protection area 8.
- the fourth depth D4 within the second protection area 9 may be different from the fourth depth D4 within the first protection area 8.
- the fourth depth D4 within the second protection area 9 may be greater than the fourth depth D4 within the first protection area 8.
- the fourth depth D4 within the second protection area 9 may be smaller than the fourth depth D4 within the first protection area 8.
- the fourth depth D4 within the second protection area 9 may be approximately equal to the fourth depth D4 within the first protection area 8.
- the second trench gate structure 110 includes a second gate trench 111, a second insulating layer 112, a second upper electrode 113, a second lower electrode 114, and a second intermediate insulating layer 115.
- the second trench gate structure 110 includes a plurality of electrodes (a second upper electrode 113 and a second lower electrode 114).
- the second gate trench 111 is formed on the first main surface 3 and partitions the wall surface of the second trench gate structure 110.
- the second insulating film 112 covers the wall surface of the second gate trench 111.
- the second insulating film 112 includes a second upper insulating film 116 and a second lower insulating film 117.
- the second upper insulating film 116 covers the bottom of the second body region 107 and the wall surface on the opening side of the second gate trench 111 .
- the second upper insulating film 116 partially covers the bottom wall surface of the second gate trench 111 with respect to the bottom of the second body region 107 .
- the second upper insulating film 116 is thinner than the first isolation insulating film 62.
- the thickness of the second upper insulating film 116 is smaller than the thickness of the second isolation insulating film 102.
- the thickness of the second upper insulating film 116 is preferably approximately equal to the thickness of the first upper insulating film 76.
- the second upper insulating film 116 is formed as a gate insulating film.
- the second upper insulating film 116 may include a silicon oxide film.
- the second upper insulating film 116 preferably includes a silicon oxide film made of an oxide of the chip 2 .
- the second lower insulating film 117 covers the bottom wall surface of the second gate trench 111 with respect to the bottom of the second body region 107 .
- the second lower insulating film 117 is thicker than the second upper insulating film 116.
- the thickness of the second lower insulating film 117 is preferably approximately equal to the thickness of the first lower insulating film 77.
- the thickness of the second lower insulating film 117 may be approximately equal to the thickness of the first isolation insulating film 62 (second isolation insulating film 102).
- the second lower insulating film 117 may include a silicon oxide film.
- the second lower insulating film 117 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the second upper electrode 113 is buried on the opening side of the second gate trench 111 with the second insulating film 112 in between. Specifically, the second upper electrode 113 is buried in the opening side of the second gate trench 111 with the second upper insulating film 116 in between, and in the second body region 107 and the drift region with the second upper insulating film 116 in between. It is facing 11.
- the second upper electrode 113 may include conductive polysilicon.
- the second lower electrode 114 is buried on the bottom wall side of the second gate trench 111 with the second insulating film 112 in between. Specifically, the second lower electrode 114 is buried in the bottom wall side of the second gate trench 111 with the second lower insulating film 117 in between, and is located opposite to the drift region 11 with the second lower insulating film 117 in between. There is.
- the second lower electrode 114 has an upper end that protrudes from the second lower insulating film 117 toward the second upper electrode 113 so as to fit into the bottom of the second upper electrode 113.
- the upper end of the second lower electrode 114 faces the second upper insulating film 116 across the lower end of the second upper electrode 113 in the lateral direction along the first main surface 3 .
- the second lower electrode 114 may include conductive polysilicon.
- the second intermediate insulating film 115 is interposed between the second upper electrode 113 and the second lower electrode 114 and electrically insulates the second upper electrode 113 and the second lower electrode 114 within the second gate trench 111. There is.
- the second intermediate insulating film 115 is continuous with the second upper insulating film 116 and the second lower insulating film 117.
- the second intermediate insulating film 115 is thinner than the second lower insulating film 117.
- the thickness of the second intermediate insulating film 115 is preferably approximately equal to the thickness of the first intermediate insulating film 75.
- the second intermediate insulating film 115 may include a silicon oxide film.
- the second intermediate insulating film 115 preferably includes a silicon oxide film made of an oxide of the second lower electrode 114.
- the semiconductor device 1 includes a plurality of second channel cells 118 formed on both sides of each second trench gate structure 110 to be controlled by each second trench gate structure 110. That is, the two second channel cells 118 disposed on both sides of one second trench gate structure 110 are controlled by the one second trench gate structure 110.
- the plurality of second channel cells 118 are formed in a region along the inner part of the second trench gate structure 110 at intervals from both ends of the second trench gate structure 110 in the longitudinal direction (second direction Y). .
- the plurality of second channel cells 118 expose the second body region 107 from a region of the first main surface 3 sandwiched between both ends of the plurality of second trench gate structures 110 .
- the plurality of second channel cells 118 face the drift region 11 with a part of the second body region 107 interposed therebetween in the thickness direction.
- Each second channel cell 118 includes a plurality of n-type second source regions 119 and a plurality of p-type second contact regions 120.
- the second source region 119 is hatched for clarity.
- the second contact region 120 may be referred to as a "second back gate region.”
- Each second source region 119 has a higher n-type impurity concentration than drift region 11 .
- Each second source region 119 may have a higher n-type impurity concentration than high concentration drift region 64.
- the n-type impurity concentration of each second source region 119 is preferably approximately equal to the n-type impurity concentration of each first source region 79.
- the n-type impurity concentration of each second source region 119 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the plurality of second source regions 119 are arranged at intervals along the plurality of second trench gate structures 110.
- the plurality of second source regions 119 are formed at intervals from the bottom of the second body region 107 toward the first main surface 3 side, and are located on the second upper surface with the second insulating film 112 (second upper insulating film 116) in between. It faces the electrode 113.
- Each second source region 119 has a larger planar area than the planar area of each first source region 79.
- Each second contact region 120 has a higher p-type impurity concentration than second body region 107.
- the p-type impurity concentration of each second contact region 120 is preferably approximately equal to the n-type impurity concentration of each first contact region 80.
- the p-type impurity concentration of each second contact region 120 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
- the plurality of second contact regions 120 are arranged alternately with the plurality of second source regions 119 along each second trench gate structure 110.
- the plurality of second contact regions 120 are formed at intervals from the bottom of the second body region 107 toward the first main surface 3 side, and are connected to the second upper insulating film 112 (second upper insulating film 116) with the second insulating film 112 (second upper insulating film 116) in between. It faces the electrode 113.
- Each second contact region 120 has a planar area larger than the planar area of each first contact region 80.
- the plurality of second source regions 119 in one of the second channel cells 118 are located on both sides of the second trench gate structure 110. and faces the plurality of second source regions 119 in the other second channel cell 118. Further, the plurality of second contact regions 120 in one second channel cell 118 are opposed to the plurality of second contact regions 120 in the other second channel cell 118 with the second trench gate structure 110 in between. .
- the plurality of second source regions 119 in one second channel cell 118 are opposed to the plurality of second contact regions 120 in the other second channel cell 118 with the second trench gate structure 110 in between. Good too. Further, the plurality of second contact regions 120 in one second channel cell 118 are opposed to the plurality of second source regions 119 in the other second channel cell 118 with the second trench gate structure 110 in between. Good too.
- the plurality of second source regions 119 in one of the second channel cells 118 are arranged in the first direction It is connected to a plurality of second contact regions 120 within the channel cell 118 . Further, the plurality of second contact regions 120 in one second channel cell 118 are connected in the first direction X to the plurality of second source regions 119 in the other second channel cell 118.
- the plurality of second source regions 119 in one second channel cell 118 may be connected to the plurality of second source regions 119 in the other second channel cell 118 in the first direction X.
- the plurality of second contact regions 120 in one second channel cell 118 may be connected in the first direction X to the plurality of second contact regions 120 in the other second channel cell 118.
- the second channel cell 118 located on the inner side is located along a portion of the second body region 107 in the thickness direction. It faces the drift region 11 with a portion in between.
- the second channel cell 118 located on the outer side does not include the second source region 119 but only includes the second contact region 120. This suppresses the formation of a current path in the region between the second trench isolation structure 100 and the outermost second trench gate structure 110.
- the semiconductor device 1 includes a pair of second trench connection structures 130 that connect both ends of a plurality (all in this form) of second trench gate structures 110 in the first protection region 8 .
- the second trench connection structure 130 on one side connects the first ends of a plurality (all in this form) of the second trench gate structures 110 in an arch shape in a plan view.
- the second trench connection structure 130 on the other side connects the second ends of a plurality (all in this form) of the second trench gate structures 110 in an arch shape in a plan view.
- the second trench connection structure 130 on one side has a first portion extending in the first direction X and a plurality of second portions extending in the second direction Y.
- the first portion faces the first ends of the plurality of second trench gate structures 110 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of first ends so as to be connected to the plurality of first ends.
- the second trench connection structure 130 on the other side has a first portion extending in the first direction X and a plurality of second portions extending in the second direction Y.
- the first portion faces the second end portions of the plurality of second trench gate structures 110 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of second ends so as to be connected to the plurality of second ends.
- the plurality of second trench connection structures 130 constitute a ladder-like trench structure together with the plurality of second trench gate structures 110 within the first protection region 8 .
- the plurality of second trench connection structures 130 are connected to the plurality of second trench gate structures 110 at intervals from the second trench isolation structure 100.
- the plurality of second trench connection structures 130 are formed at intervals from the bottom of the drift region 11 toward the first main surface 3 side, and face the drain region 10 with a part of the drift region 11 interposed therebetween.
- the plurality of second trench connection structures 130 may be formed with approximately the same width and approximately the same depth as the second trench gate structure 110.
- the first portion and the second portion of the second trench connection structure 130 may have different widths.
- the second portion of the second trench connection structure 130 may be formed narrower than the first portion of the second trench connection structure 130.
- the first portion may have a width approximately equal to the width of the second trench isolation structure 100, and the second portion may have a width approximately equal to the width of the second trench gate structure 110. Further in this case, the first portion may have a depth approximately equal to the depth of the second trench isolation structure 100 and the second portion may have a depth approximately equal to the depth of the second trench gate structure 110.
- the first portion of the second trench connection structure 130 may have a width and depth approximately equal to the width and depth of the first portion of the first trench connection structure 90.
- the second portion of the second trench connection structure 130 may have a width and depth approximately equal to the width and depth of the second portion of the first trench connection structure 90.
- the second trench connection structure 130 on the other side has the same structure as the second trench connection structure 130 on the one side, except that it is connected to the second end of the second trench gate structure 110.
- the configuration of the second trench connection structure 130 on one side will be explained, and the description of the configuration of the second trench connection structure 130 on the other side will be omitted.
- the second trench connection structure 130 includes a second connection trench 131, a second connection insulating film 132, and a second connection electrode 133.
- the second connection trench 131 is formed in the first main surface 3 and partitions the wall surface of the second trench connection structure 130.
- the second connection trench 131 is connected to the plurality of second gate trenches 111.
- the second connection insulating film 132 covers the wall surface of the second connection trench 131.
- the second connection insulating film 132 is connected to the second upper insulating film 116 , the second lower insulating film 117 , and the second intermediate insulating film 115 at a communication portion between the second connection trench 131 and the second gate trench 111 .
- the second connection insulating film 132 is thicker than the second upper insulating film 116.
- the thickness of the second connection insulating film 132 may be approximately equal to the thickness of the second lower insulating film 117.
- the thickness of the second connection insulating film 132 may be approximately equal to the thickness of the first connection insulating film 92.
- the second connection insulating film 132 may include a silicon oxide film.
- the second connection insulating film 132 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the second connection electrode 133 is buried in the second connection trench 131 with the second connection insulating film 132 in between, and faces the drift region 11 and the second body region 107 with the second connection insulating film 132 in between.
- the second connection electrode 133 is connected to the second lower electrode 114 at a communication portion between the second connection trench 131 and the second gate trench 111, and is electrically insulated from the second upper electrode 113 by the second intermediate insulating film 115. There is.
- the second connection electrode 133 consists of a drawn-out portion in which the second lower electrode 114 is drawn out from inside the second gate trench 111 into the second connection trench 131 .
- the second connection electrode 133 may include conductive polysilicon.
- the semiconductor device 1 includes a second main surface insulating film 134 that selectively covers the first main surface 3 in the first protection region 8 .
- the second main surface insulating film 134 is connected to the second insulating film 112 (second upper insulating film 116) and the second connection insulating film 132, and is connected to the second separation electrode 103, the second upper electrode 113, and the second connection electrode 133. is exposed.
- the second main surface insulating film 134 is thinner than the second isolation insulating film 102.
- the second main surface insulating film 134 is thinner than the second lower insulating film 117.
- the second main surface insulating film 134 is thinner than the second connection insulating film 132.
- the second main surface insulating film 134 may have approximately the same thickness as the second upper insulating film 116. It is preferable that the second main surface insulating film 134 has approximately the same thickness as the first main surface insulating film 94.
- the second main surface insulating film 134 may include a silicon oxide film.
- the second main surface insulating film 134 preferably includes a silicon oxide film made of an oxide of the chip 2 .
- the semiconductor device 1 includes a second field insulating film 135 that selectively covers the first main surface 3 inside and outside the first protection region 8 .
- the second field insulating film 135 is thicker than the second main surface insulating film 134.
- the second field insulating film 135 is thicker than the second upper insulating film 116 .
- the second field insulating film 135 may have approximately the same thickness as the second isolation insulating film 102.
- the second field insulating film 135 has approximately the same thickness as the first field insulating film 95.
- the second field insulating film 135 may include a silicon oxide film.
- the second field insulating film 135 may include a silicon oxide film made of the oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
- the second field insulating film 135 covers the first main surface 3 along the inner wall of the second trench isolation structure 100 in the first protection region 8 , and covers the second isolation insulating film 102 , the second connection insulating film 132 , and the second field insulating film 135 . 2 is connected to the main surface insulating film 134.
- the second field insulating film 135 covers the first main surface 3 along the outer wall of the second trench isolation structure 100 outside the first protection region 8 and is connected to the second isolation insulating film 102 .
- the aforementioned interlayer insulating layer 12 includes a second trench isolation structure 100, a second trench gate structure 110, a second trench connection structure 130, a second main surface insulating film 134, and a second field insulating film 135 in the first protection region 8. is covered.
- the semiconductor device 1 includes a second gate wiring 136 arranged within the interlayer insulating layer 12.
- the second gate wiring 136 is electrically connected to the connection target and all the second trench gate structures 110.
- the second gate wiring 136 is electrically connected to the clamp circuit 41 as a connection target (see FIG. 5). That is, the plurality of second trench gate structures 110 are electrically connected to the drain terminal 15 via the second gate wiring 136 and the clamp circuit 41.
- a bias voltage caused by the first overvoltage Vs1 is applied to the second trench gate structure 110 via the second gate wiring 136, and a gate signal from the control circuit 23 (gate control circuit 24) etc.
- the second trench gate structure 110 is configured not to be inputted thereto.
- the second gate wiring 136 is electrically connected to the input terminal 14b as a connection target (see FIG. 6). That is, the plurality of second trench gate structures 110 are electrically connected to the input terminal 14b via the second gate wiring 136.
- a bias voltage caused by the second overvoltage Vs2 is applied to the second trench gate structure 110 via the second gate wiring 136, and a gate signal from the control circuit 23 (gate control circuit 24) or the like is applied.
- the second trench gate structure 110 is configured not to be inputted thereto.
- the second gate wiring 136 is electrically connected to the plurality of second trench gate structures 110 via the plurality of via electrodes 97 arranged within the interlayer insulating layer 12. Specifically, the second gate wiring 136 is electrically connected to the plurality of second upper electrodes 113 and the plurality of second connection electrodes 133 via the plurality of via electrodes 97.
- the second upper electrode 113 and the second lower electrode 114 are simultaneously controlled on and off by the same bias voltage. Thereby, the voltage drop between the second upper electrode 113 and the second lower electrode 114 is suppressed, and undesired electric field concentration is suppressed. As a result, a decrease in withstand voltage (breakdown voltage) caused by the electric field concentration is suppressed.
- the semiconductor device 1 includes a second source wiring 138 arranged within the interlayer insulating layer 12.
- the second source wiring 138 is electrically connected to the second trench isolation structure 100 and the plurality of second channel cells 118 .
- the second source wiring 138 is electrically connected to the power supply reverse connection protection circuit 31 (ground terminal 14a) as a connection target (see FIG. 5).
- the second source wiring 138 is electrically connected to the input terminal 14b as a connection target (see FIG. 6).
- the second source wiring 138 and the second gate wiring 136 may be integrally formed as the same wiring.
- the second source wiring 138 is electrically connected to the second trench isolation structure 100 and the plurality of second channel cells 118 via the plurality of via electrodes 97.
- the via electrode 97 for each second channel cell 118 is arranged so as to straddle two adjacent second channel cells 118, and is formed in a band shape extending along each second channel cell 118 in plan view.
- FIG. 23 is a first graph showing the results of a known TLP (Transmission Line Pulse) test.
- the vertical axis is the TLP breakdown current (breakdown current), and the horizontal axis is the second interval I2 of the second trench gate structure 110.
- an overvoltage (surge voltage) sufficient to cause breakdown was applied in a pulsed manner to the first protection transistor 40 (second protection transistor 50), and the current at breakdown was obtained.
- the TLP breakdown current per unit area is shown. The unit area is a region including two adjacent second trench gate structures 110.
- the first to fourth plot points P1 to P4 are shown as black circles, and the fifth to sixth plot points P5 to P6 are shown as white circles.
- the first to fourth plot points P1 to P4 show the characteristics when the fourth width W4 of the second trench gate structure 110 is fixed to 1 ⁇ m and the second interval I2 of the second trench gate structure 110 is changed. There is.
- the second interval I2 is 0.6 ⁇ m, 0.7 ⁇ m, 0.8 ⁇ m, and 1.2 ⁇ m in the order of the first to fourth plot points P1 to P4.
- the fifth and sixth plot points P5 and P6 represent the characteristics when the fourth width W4 of the second trench gate structure 110 is fixed at 1.2 ⁇ m and the second interval I2 of the second trench gate structure 110 is varied. It shows.
- the second interval I2 is 0.6 ⁇ m and 1.2 ⁇ m in the order of the fifth and sixth plot points P5 and P6.
- the TLP breakdown current increases by increasing the second interval I2, and decreases by decreasing the second interval I2.
- the TLP breakdown current associated with the fifth plot point P5 is approximately equal to the TLP breakdown current associated with the first plot point P1
- the TLP breakdown current associated with the sixth plot point P6 is the TLP breakdown current associated with the fourth plot point P4. was almost equal.
- the carrier density between the plurality of second trench gate structures 110 can be increased, so that the on-resistance can be reduced.
- the temperature tends to rise in the region between the plurality of second trench gate structures 110. As a result, the breakdown current decreases.
- the first interval I1 is preferably set to a relatively small value in order to reduce on-resistance (power consumption).
- the second interval I2 is preferably set to a larger value than the first interval I1 in order to suppress a decrease in breakdown strength.
- the on-resistance of the first protection transistor 40 (second protection transistor 50) is higher than the on-resistance of the output transistor 20 per unit area.
- the breakdown current of the first protection transistor 40 (second protection transistor 50) is larger than the breakdown current of the output transistor 20 per unit area. This is because the temperature rise in the region between the plurality of second trench gate structures 110 is suppressed and the breakdown resistance is improved.
- the first interval I1 of the first trench gate structure 70 is preferably set to 0.8 ⁇ m or less (0.4 ⁇ m or more and 0.8 ⁇ m or less). Further, it has been found that the second interval I2 of the second trench gate structure 110 is preferably set to 0.8 ⁇ m or more (0.8 ⁇ m or more and 1.6 ⁇ m or less).
- FIG. 24 is a second graph showing the results of the TLP test.
- FIG. 24 is a graph in which the horizontal axis in FIG. 23 is changed to the fourth width W4 of the second trench gate structure 110.
- the TLP breakdown current breakdown current
- the TLP breakdown current associated with the fifth plot point P5 was approximately equal to the TLP breakdown current associated with the first plot point P1. Further, when comparing the fourth plot point P4 and the sixth plot point P6, the current at TLP breakdown related to the sixth plot point P6 was almost equal to the current at TLP breakdown related to the fourth plot point P4.
- the current at the time of TLP breakdown depends on the second interval I2 of the second trench gate structure 110, and almost does not depend on the fourth width W4 of the second trench gate structure 110. In other words, even if the fourth width W4 is increased or decreased, the current at the time of TLP breakdown does not increase or decrease significantly. From this, it has been found that the fourth width W4 of the second trench gate structure 110 can be set to a value approximately equal to the second width W2 of the first trench gate structure 70.
- the first trench gate structure 70 and the second trench gate structure 110 can be manufactured at the same time. Furthermore, since the second width W2 and the fourth width W4 are approximately equal, the amount of etching on the first trench gate structure 70 side with respect to the chip 2 (first main surface 3) and the amount of etching of the second trench with respect to the chip 2 (first main surface 3) The amount of etching on the gate structure 110 side becomes approximately equal. Accordingly, the second trench gate structure 110 having a fourth depth D4 substantially equal to the second depth D2 of the first trench gate structure 70 can be formed.
- the breakdown resistance on the first protection region 8 side can be adjusted based on the configuration on the output region 6 side. Furthermore, since the same process conditions as those for the output area 6 can be applied to the first protection area 8 (second protection area 9), the manufacturing process can be easily managed.
- FIG. 25 is a graph showing the test results of gate threshold voltage.
- the vertical axis of FIG. 25 shows the drain-source current Ids [A], and the horizontal axis shows the gate voltage Vgs [V].
- "E” on the vertical axis represents an exponentiation of 10.
- FIG. 25 shows a first characteristic S1 and a second characteristic S2.
- the first characteristic S1 indicates the characteristic of the output transistor 20.
- the second characteristic S2 indicates the characteristic of the first protection transistor 40.
- the first gate threshold voltage Vth1 of the output transistor 20 was 1.46V
- the second gate threshold voltage Vth2 of the first protection transistor 40 was 1.87V.
- the second gate threshold voltage Vth2 is higher than the first gate threshold voltage Vth1 by 0.4 V or more. From this, it can be said that the output transistor 20 has better switching response than the first protection transistor 40.
- the first gate threshold voltage Vth1 and the second gate threshold voltage Vth2 are defined by the voltage value at the point where the drain-source current Ids is 1 ⁇ 10 ⁇ 6 A.
- the first gate threshold voltage Vth1 may be defined by the voltage value at the point where the slope of the tangent in the rising curve of the first characteristic S1 is maximum.
- the second gate threshold voltage Vth2 may be defined by the voltage value at the point where the slope of the tangent in the rising curve of the second characteristic S2 is maximum.
- the difference value (Vth1-Vth2) between the second gate threshold voltage Vth2 and the first gate threshold voltage Vth1 is preferably 0.1V or more and 1V or less. It is particularly preferable that the difference value (Vth1-Vth2) is 0.3V or more and 0.7V or less.
- the first protection transistor 40 had a second gate threshold voltage Vth2 higher than the first gate threshold voltage Vth1 of the output transistor 20. This is because the first protection transistor 40 has a larger on-resistance than the on-resistance of the output transistor 20.
- the semiconductor device 1 includes the chip 2, the output region 6, the first protection region 8, the output transistor 20, and the first overvoltage protection circuit 39 (protection circuit).
- the chip 2 has a first main surface 3 .
- the output area 6 is provided on the first main surface 3.
- the first protected area 8 is provided on the first main surface 3.
- Output transistor 20 is formed in output region 6 .
- the output transistor 20 includes a plurality of first trench gate structures 70 formed on the first main surface 3 at a first interval I1.
- the first overvoltage protection circuit 39 includes a first protection transistor 40 formed in the first protection region 8 .
- the first protection transistor 40 includes a plurality of second trench gate structures 110 formed on the first main surface 3 with a second interval I2 larger than the first interval I1.
- the first overvoltage protection circuit 39 is configured to form a discharge path for the first overvoltage Vs1 (see FIG. 5). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the chip 2 includes the chip 2, the output region 6, the second protection region 9, the output transistor 20, and the second overvoltage protection circuit 49 (protection circuit).
- the chip 2 has a first main surface 3 .
- the output area 6 is provided on the first main surface 3.
- the second protection area 9 is provided on the first main surface 3.
- Output transistor 20 is formed in output region 6 .
- the output transistor 20 includes a plurality of first trench gate structures 70 formed on the first main surface 3 at a first interval I1.
- the second overvoltage protection circuit 49 includes a second protection transistor 50 formed in the second protection region 9.
- the second protection transistor 50 includes a plurality of second trench gate structures 110 formed on the first main surface 3 with a second interval I2 larger than the first interval I1.
- the second overvoltage protection circuit 49 is configured to form a discharge path for the second overvoltage Vs2 (see FIG. 6). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the semiconductor device 1 includes the chip 2, the output region 6, the first protection region 8, the n-type drift region 11, the n-type high concentration drift region 64, the output transistor 20, and the first overvoltage protection circuit 39 (protection circuit).
- the chip 2 has a first main surface 3 .
- the output area 6 is provided on the first main surface 3.
- the first protected area 8 is provided on the first main surface 3.
- the drift region 11 is formed in the surface layer portion of the first main surface 3 in both the output region 6 and the first protection region 8.
- High concentration drift region 64 is formed in the surface layer of drift region 11 in output region 6 and has a higher impurity concentration than drift region 11 .
- Output transistor 20 is formed in output region 6 .
- the output transistor 20 has a first trench gate structure 70 formed on the first main surface 3 so as to be located within the heavily doped drift region 64 .
- the first overvoltage protection circuit 39 includes a first protection transistor 40 formed in the first protection region 8 .
- the first protection transistor 40 includes a second trench gate structure 110 formed on the first main surface 3 so as to be located within the drift region 11 .
- the first overvoltage protection circuit 39 is configured to form a discharge path for the first overvoltage Vs1 (see FIG. 5). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the high concentration drift region 64 is not formed in the first protection region 8 .
- the semiconductor device 1 includes the chip 2, the output region 6, the second protection region 9, the n-type drift region 11, the n-type high concentration drift region 64, the output transistor 20, and the second overvoltage protection circuit 49 (protection circuit).
- the chip 2 has a first main surface 3 .
- the output area 6 is provided on the first main surface 3.
- the first protected area 8 is provided on the first main surface 3.
- the drift region 11 is formed in the surface layer portion of the first main surface 3 in both the output region 6 and the second protection region 9.
- High concentration drift region 64 is formed in the surface layer of drift region 11 in output region 6 and has a higher impurity concentration than drift region 11 .
- Output transistor 20 is formed in output region 6 .
- the output transistor 20 has a first trench gate structure 70 formed on the first main surface 3 so as to be located within the heavily doped drift region 64 .
- the second overvoltage protection circuit 49 includes a second protection transistor 50 formed in the second protection region 9.
- the second protection transistor 50 includes a second trench gate structure 110 formed on the first main surface 3 so as to be located within the drift region 11 .
- the second overvoltage protection circuit 49 is configured to form a discharge path for the second overvoltage Vs2 (see FIG. 6). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the high concentration drift region 64 is not formed in the second protection region 9.
- the semiconductor device 1 includes a chip 2, a ground terminal 14a (first terminal), a drain terminal 15 (second terminal), and a first overvoltage protection circuit 39 (protection circuit) (see FIG. 5).
- the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
- the ground terminal 14a is arranged on the first main surface 3.
- Drain terminal 15 is arranged on second main surface 4 .
- the first overvoltage protection circuit 39 includes a first protection transistor 40 formed on the first main surface 3 so as to be electrically interposed between the ground terminal 14a and the drain terminal 15.
- the first overvoltage protection circuit 39 is configured to form a discharge path for the first overvoltage Vs1 generated between the ground terminal 14a and the drain terminal 15 (see FIG. 5).
- the first protection transistor 40 has a second upper electrode 113 and a second lower electrode buried vertically in the second gate trench 111 formed in the first main surface 3 with an insulator in between. 114 (see FIG. 18). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the semiconductor device 1 includes a chip 2, an input terminal 14b (first terminal), a drain terminal 15 (second terminal), and a second overvoltage protection circuit 49 (protection circuit) (see FIG. 6).
- the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
- the input terminal 14b is arranged on the first main surface 3.
- Drain terminal 15 is arranged on second main surface 4 .
- the second overvoltage protection circuit 49 includes a second protection transistor 50 formed on the first main surface 3 so as to be electrically interposed between the input terminal 14b and the drain terminal 15.
- the second overvoltage protection circuit 49 is configured to form a discharge path for the second overvoltage Vs2 generated between the input terminal 14b and the drain terminal 15 (see FIG. 6).
- the second protection transistor 50 has a second upper electrode 113 and a second lower electrode buried vertically in the second gate trench 111 formed in the first main surface 3 with an insulator in between. 114 (see FIG. 18). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the semiconductor device 1 includes a chip 2, a ground terminal 14a (first terminal), an input terminal 14b (second terminal), a drain terminal 15 (third terminal), a first overvoltage protection circuit 39 (first protection circuit ) and a second overvoltage protection circuit 49 (second protection circuit) (see FIGS. 5 and 6).
- the chip 2 has a first main surface 3 on one side and a second main surface 4 on the other side.
- the ground terminal 14a is arranged on the first main surface 3.
- the input terminal 14b is arranged on the first main surface 3.
- Drain terminal 15 is arranged on second main surface 4 .
- the first overvoltage protection circuit 39 includes a first protection transistor 40 formed on the first main surface 3 so as to be electrically interposed between the ground terminal 14a and the drain terminal 15.
- the first overvoltage protection circuit 39 is configured to form a discharge path for the first overvoltage Vs1 generated between the ground terminal 14a and the drain terminal 15 (see FIG. 5).
- the first protection transistor 40 has a second upper electrode 113 and a second lower electrode buried vertically in the second gate trench 111 formed in the first main surface 3 with an insulator in between. 114 (see FIG. 18).
- the second overvoltage protection circuit 49 includes a second protection transistor 50 formed on the first main surface 3 so as to be electrically interposed between the input terminal 14b and the drain terminal 15.
- the second overvoltage protection circuit 49 is configured to form a discharge path for the second overvoltage Vs2 generated between the input terminal 14b and the drain terminal 15 (see FIG. 6).
- the second protection transistor 50 has a second upper electrode 113 and a second lower electrode buried vertically in the second gate trench 111 formed in the first main surface 3 with an insulator in between. 114 (see FIG. 18). According to this configuration, it is possible to provide the semiconductor device 1 that can realize overvoltage protection with a novel layout.
- the semiconductor device 1 includes a first protection region 8 and a second protection region 9.
- the first protected area 8 is provided on the first main surface 3.
- the second protection area 9 is provided in a different area from the first protection area 8 on the first main surface 3 .
- the first protection transistor 40 is formed in the first protection region 8 .
- the second protection transistor 50 is formed in the second protection region 9.
- the semiconductor device 1 includes an output region 6 and an output transistor 20.
- the output area 6 is provided on the first main surface 3.
- Output transistor 20 is formed in output region 6 .
- the output transistor 20 has a plurality of first gate trenches 71 formed in the first main surface 3, each having a first upper electrode 73 and a first lower electrode 74 buried vertically with an insulator in between.
- a trench gate structure 70 is included (see FIG. 10).
- the output transistor is preferably a variable on-resistance type gate split transistor. That is, the output transistor 20 includes a plurality of system transistors 21 each formed on the first main surface 3 so as to be individually controllable, and generates a single output current Io (output signal) by selectively controlling the plurality of system transistors 21. It is preferable that the system is configured to do so. According to such a configuration, it is possible to provide the output transistor 20 whose on-resistance (channel utilization rate) changes by individually controlling the plurality of system transistors 21.
- modifications first modification and second modification
- modifications applied to either or both of the first protection area 8 and the second protection area 9
- the modified example is also applicable to the second protected area 9.
- the variant may be applied to both the first protection area 8 and the second protection area 9 at the same time. While the modification is applied to the first protection area 8 , it may not be applied to the second protection area 9 . While the modification is applied to the second protection area 9, it may not be applied to the first protection area 8.
- FIG. 26 is a plan view showing a first modification of the first protection area 8.
- a pair of second trench connection structures 130 connecting both ends of all the second trench gate structures 110 in an arch shape were formed in the first protection region 8 .
- the plurality of second trench connection structures 130 may have a similar form to the plurality of first trench connection structures 90.
- the plurality of second trench connection structures 130 are provided on the first end side of the second trench gate structure 110, and at the same time, the plurality of second trench connection structures 130 are provided on the second end side of the second trench gate structure 110. may be provided.
- Each second trench connection structure 130 on the first end side connects the first ends of a plurality of (two in this form) second trench gate structures 110 in an arch shape when viewed from above.
- Each second trench connection structure 130 on the first end side has a first portion extending in the first direction X, and a plurality of (two in this embodiment) second portions extending in the second direction Y. .
- the first portion faces the first ends of the plurality of second trench gate structures 110 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of first ends so as to be connected to the plurality of first ends.
- Each of the second trench connection structures 130 on the second end side is connected to the second ends of a plurality of (two in this embodiment) second trench gate structures 110 to which each of the first trench connection structures 90 is connected in plan view. are connected in an arch shape.
- Each second trench connection structure 130 on the second end side has a first portion extending in the first direction X and a plurality of (two in this form) second portions extending in the second direction Y. .
- the first portion faces the second end portions of the plurality of second trench gate structures 110 in plan view.
- the plurality of second portions extend from the first portion toward the plurality of second ends so as to be connected to the plurality of second ends.
- the second trench connection structure 130 on the first end side and the second trench connection structure 130 on the second end side are connected to a plurality of corresponding second trench gate structures 110 and one annular or ladder-like trench structure. It consists of In other respects, the configuration of the second trench connection structure 130 is the same as in the previous embodiment.
- FIG. 27 is a sectional view showing a second modification of the first protection area 8.
- the configuration in which the first protection region 8 includes the high concentration drift region 64 is not excluded.
- a configuration in which the first protection region 8 has a high concentration drift region 64 is shown.
- the high concentration drift region 64 reduces the breakdown voltage of the first protection region 8.
- this configuration is preferably applied to reduce the on-resistance of the first protection region 8 when the withstand voltage of the first protection region 8 is sufficient.
- the high concentration drift region 64 on the first protection region 8 side will be referred to as a second high concentration drift region 144.
- the semiconductor device 1 includes an n-type second high concentration drift region 144 formed in the surface layer of the drift region 11 in the first protection region 8 .
- the second high concentration drift region 144 has a higher n-type impurity concentration than the drift region 11.
- the n-type impurity concentration of the second high concentration drift region 144 may be lower than the n-type impurity concentration of the drain region 10.
- the second high concentration drift region 144 has approximately the same n-type impurity concentration as the high concentration drift region 64.
- the n-type impurity concentration of the second high concentration drift region 144 may be 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
- the second high concentration drift region 144 may be regarded as a high concentration portion of the drift region 11.
- the second high-concentration drift region 144 forms a concentration gradient in which the n-type impurity concentration increases from the bottom side of the drift region 11 toward the first main surface 3 side. That is, the drift region 11 of the first protection region 8 has a concentration gradient formed by the second high concentration drift region 144 such that the n-type impurity concentration increases from the bottom side toward the first main surface 3 side. ing. In other words, the drift region 11 of the first protection region 8 has a concentration gradient in which the impurity concentration increases in the thickness range between the bottom of the drift region 11 and the first trench gate structure 70 on the output region 6 side. .
- the second high concentration drift region 144 is formed inside the first protection region 8 at a distance from the second trench isolation structure 100. Therefore, the second heavily doped drift region 144 is surrounded by the drift region 11 in the first protection region 8 and is not in contact with the second trench isolation structure 100 . The second high concentration drift region 144 locally increases the n-type impurity concentration of the drift region 11 in the first protection region 8 .
- the second high concentration drift region 144 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 in between.
- the second high concentration drift region 144 has a bottom located closer to the bottom of the drift region 11 than the bottom wall of the second trench isolation structure 100 .
- the bottom (deepest part) of the second high concentration drift region 144 is formed at a depth approximately equal to the bottom of the high concentration drift region 64.
- the bottom of the second high-concentration drift region 144 meanders toward one side and the other side in the thickness direction in a cross-sectional view.
- the bottom of the second high concentration drift region 144 has a plurality of second bulges 145 and a plurality of second recesses 146 in cross-sectional view.
- the plurality of second bulges 145 are portions that bulge out in an arc shape toward the bottom side of the drift region 11 .
- the plurality of second bulges 145 are formed continuously in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
- Each second bulge 145 is formed wider than the second trench isolation structure 100 in the first direction X.
- the width of each second bulge 145 in the first direction X is larger than the width of each bulge 65 on the output area 6 side in the first direction X.
- the plurality of second depressions 146 are each formed in a band shape extending in the second direction Y in the region between the plurality of second bulges 145.
- the plurality of second depressions 146 are parts where the shallow parts of the plurality of second bulges 145 are connected to each other, and are located on the first main surface 3 side with respect to the deepest part of the plurality of second bulges 145. positioned.
- the second high concentration drift region 144 may have a flat bottom without meandering up and down in the thickness direction.
- the second high concentration drift region 144 may have a high concentration throughout the entire drift region 11 within the first protection region 8. According to such a configuration, the on-resistance of the drift region 11 can be reduced by increasing the concentration of the drift region 11. However, in this case, it should be noted that the increase in carrier density in the drift region 11 tends to cause electric field concentration, resulting in a trade-off in that the breakdown voltage decreases. Therefore, in order to reduce the on-resistance while suppressing a decrease in breakdown voltage, it is preferable to introduce the second high concentration drift region 144 into a part of the first protection region 8.
- the second body region 107 described above is formed shallower than the second high concentration drift region 144. Specifically, the second body region 107 is formed shallower than the second trench isolation structure 100 and has a bottom portion located closer to the first main surface 3 than the bottom wall of the second trench isolation structure 100. There is. The bottom of the second body region 107 is preferably located closer to the first main surface 3 than the middle part of the depth range of the second trench isolation structure 100.
- the plurality of second trench gate structures 110 described above penetrate the second body region 107 in cross-sectional view and are located within the second high concentration drift region 144.
- the plurality of second trench gate structures 110 are formed at intervals from the bottom of the second high concentration drift region 144 toward the first main surface 3 side, and are connected to the drift region 11 with a part of the second high concentration drift region 144 in between. is facing.
- the plurality of second trench gate structures 110 are formed to be shifted in the first direction X with respect to the plurality of second recesses 146, and respectively face the plurality of second bulges 145 in the thickness direction. It is preferable that the plurality of second trench gate structures 110 face the deepest parts of the plurality of second bulges 145.
- Such a configuration is obtained by introducing n-type impurities into the chip 2 from the wall surfaces of the plurality of second gate trenches 111 after the step of forming the plurality of second gate trenches 111.
- the two second trench gate structures 110 located on both sides in the first direction X are preferably formed in a region outside the second high concentration drift region 144. That is, the outermost second trench gate structure 110 penetrates the second body region 107 at a position spaced apart from the second high concentration drift region 144 toward the second trench isolation structure 100 side, and is located within the drift region 11. It is preferable that you do so.
- the outermost second trench gate structure 110 is formed at a distance from the bottom of the drift region 11 toward the first main surface 3 side, and faces the drain region 10 with a part of the drift region 11 in between.
- the plurality of second channel cells 118 described above are preferably formed inward of the second high concentration drift region 144 rather than the periphery of the second high concentration drift region 144 in plan view.
- the embodiments described above can be implemented in other forms.
- an example was shown in which the output region 6, the control region 7, the first protection region 8, and the second protection region 9 were formed in one chip 2.
- the semiconductor device 1 that does not have the control region 7 but has the output region 6, the first protection region 8, and the second protection region 9 may be adopted.
- a semiconductor device 1 that does not have the output region 6 but has the control region 7, the first protection region 8, and the second protection region 9 may be employed.
- a semiconductor device 1 having the first protection region 8 and the second protection region 9 without having the output region 6 and the control region 7 may be employed.
- these semiconductor devices 1 only need to include at least one of the first protection area 8 and the second protection area 9, and do not necessarily need to include both the first protection area 8 and the second protection area 9 at the same time. There isn't.
- These semiconductor devices 1 may constitute an IPD as shown in FIG. 3 by being incorporated into a semiconductor module, a semiconductor circuit, or the like together with other semiconductor devices 1.
- multiple systems of output transistors 20 were shown. However, one system of output transistors 20 may be employed.
- the second system transistor 21B is formed as the first system transistor 21A, and all the first trench gate structures 70 for the output transistors 20 are simultaneously controlled on and off.
- three or more systems of output transistors 20 may be employed.
- a plurality of block regions 81 for system transistors constituting three or more systems are provided, and at the same time, first gate wirings 96 of three or more systems corresponding to the block regions 81 are provided.
- the current monitor circuit 25 may be formed using at least one unit transistor 22 among the plurality of unit transistors 22.
- the first upper electrode 73 and the first lower electrode 74 were at the same potential.
- a source potential may be applied to the first lower electrode 74.
- the first source wiring 98 is electrically connected to the first connection electrode 93 via the via electrode 97.
- the second upper electrode 113 and the second lower electrode 114 were at the same potential.
- a source potential may be applied to the second lower electrode 114.
- the second source line 138 is electrically connected to the second connection electrode 133 via the via electrode 97.
- the second trench isolation structure 100 was electrically connected to the second source wiring 138.
- the second trench isolation structure 100 may be electrically connected to the first source line 98 instead of the second source line 138.
- the plurality of first trench gate structures 70 are arranged in a stripe shape extending in the second direction Y
- the plurality of second trench gate structures 110 are arranged in a stripe shape extending in the second direction Y.
- the plurality of second trench gate structures 110 may extend in a direction different from the extending direction of the plurality of first trench gate structures 70.
- the plurality of first trench gate structures 70 may be arranged in a stripe shape extending in the second direction Y, and the plurality of second trench gate structures 110 may be arranged in a stripe shape extending in the first direction X.
- the plurality of first trench gate structures 70 may be arranged in a stripe shape extending in the first direction X, and the plurality of second trench gate structures 110 may be arranged in a stripe shape extending in the second direction Y.
- the source terminal 13 is an output terminal and the drain terminal 15 is a power supply terminal.
- a configuration may also be adopted in which the source terminal 13 is a ground terminal and the drain terminal 15 is an output terminal.
- the semiconductor device 1 becomes a low-side switching device electrically interposed between a load (inductive load L) and ground.
- the first conductivity type was the n-type and the second conductivity type was the p-type.
- the first conductivity type may be p type and the second conductivity type may be n type.
- a specific configuration in this case can be obtained by replacing the n-type region with a p-type region and simultaneously replacing the p-type region with an n-type region in the above description and the accompanying drawings.
- the first direction X and the second direction Y were defined by the extending directions of the first to fourth side surfaces 5A to 5D.
- the first direction X and the second direction Y may be any direction as long as they maintain a mutually intersecting (specifically orthogonal) relationship.
- the first direction X may be the direction in which the third side surface 5C (fourth side surface 5D) extends
- the second direction Y may be the direction in which the first side surface 5A (second side surface 5B) extends.
- the first direction X may be a direction intersecting the first to fourth side surfaces 5A to 5D
- the second direction Y may be a direction intersecting the first to fourth side surfaces 5A to 5D.
- semiconductor devices related to the following items may be referred to as “semiconductor protection devices,” “semiconductor overvoltage protection devices,” “semiconductor switching devices,” “semiconductor control devices,” “semiconductor modules,” “electronic circuits,” or “semiconductor control devices,” as appropriate. It may be replaced with “semiconductor circuit”, “intelligent power device”, “intelligent power module”, “intelligent power switch”, etc.
- a chip (2) having a main surface (3), an output region (6) provided on the main surface (3), and a protection region (8, 9) provided on the main surface (3).
- an output transistor (20) having a plurality of first trench gate structures (70) formed on the main surface (3) at a first interval (I1) in the output region (6);
- In (8, 9) a protection transistor ( 40, 50) and a protection circuit (39, 49) forming a discharge path for overvoltage (Vs1, Vs2).
- the plurality of first trench gate structures (70) have a width (W2) of 0.4 ⁇ m or more and 2 ⁇ m or less
- the plurality of second trench gate structures (110) have a width (W2) of 0.4 ⁇ m or more and 2 ⁇ m or less.
- the semiconductor device (1) according to any one of A1 to A3, having a width (W4) of .
- the first interval (I1) is less than the width (W2) of each of the first trench gate structures (70), and the second interval (I2) is less than the width (W2) of each of the first trench gate structures (110).
- the semiconductor device (1) according to any one of A1 to A4, which has a width (W4) or more.
- the plurality of second trench gate structures (110) have a width (W4) approximately equal to the width (W2) of the plurality of first trench gate structures (70), any one of A1 to A5.
- the semiconductor device (1) according to any one of the above.
- the plurality of first trench gate structures (70) have a depth (D2) of 1 ⁇ m or more and 6 ⁇ m or less, and the plurality of second trench gate structures (110) have a depth of 1 ⁇ m or more and 6 ⁇ m or less.
- D4 The semiconductor device (1) according to any one of A1 to A6.
- the plurality of second trench gate structures (110) have a depth (D4) approximately equal to the depth (D2) of the plurality of first trench gate structures (70), A1 to A7.
- a semiconductor device (1) according to any one of the above.
- the output area (6) has a first planar area
- the protection area (8, 9) has a second planar area less than the first planar area, according to A1 to A8.
- the semiconductor device (1) according to any one of the above.
- the output transistor (20) has a first breakdown current per unit area
- the protection transistor (40, 50) has a second breakdown current per unit area that is larger than the first breakdown current.
- the semiconductor device (1) according to any one of A1 to A10, having a breakdown current.
- the output transistor (20) has a first on-resistance per unit area
- the protection transistor (40, 50) has a second on-resistance larger than the first on-resistance per unit area.
- the semiconductor device (1) according to any one of A1 to A11, having:
- the plurality of first trench gate structures (70) include a first upper electrode (73) and a first
- Each of the second trench gate structures (110) has an electrode structure including a lower electrode (74), and the plurality of second trench gate structures (110) are buried vertically in the second trench (111) with insulators (112, 115) in between.
- the semiconductor device (1) according to any one of A1 to A12, each having an electrode structure including a second upper electrode (113) and a second lower electrode (114).
- the semiconductor device (1) according to any one of A1 to A13, wherein the structure (110) is formed on the main surface (3) so as to be located within the drift region (11).
- the high concentration drift region (64) is formed at intervals from the bottom of the drift region (11) toward the main surface (3), and the plurality of first trench gate structures (70) are The semiconductor device (1) according to A14 or A15, wherein the semiconductor device (1) is formed at a distance from the bottom of the high concentration drift region (64) toward the main surface (3).
- a chip (2) having a main surface (3), an output region (6) provided on the main surface (3), and a protection region (8, 9) provided on the main surface (3).
- a first conductivity type (n type) drift region (11) formed in the surface layer of the main surface (3); and a first conductivity type (n type) drift region (11) formed in the surface layer of the drift region (11) in the output region (6).
- a protection circuit (39) has protection transistors (40, 50) including a second trench gate structure (110) formed on the main surface (3) so as to form a discharge path for overvoltage (Vs1, Vs2). , 49).
- the output area (6) has a first planar area
- the protection area (8, 9) has a second planar area less than the first planar area.
- the high concentration drift region (64) is formed at a distance from the bottom of the drift region (11) toward the main surface (3), and the first trench gate structure (70)
- the second trench gate structure (110) is formed at intervals from the bottom of the concentration drift region (64) toward the main surface (3), and the second trench gate structure (110) extends from the bottom of the drift region (11) to the main surface (3).
- the semiconductor device (1) according to any one of A17 to A19, which is formed with a space between the sides.
- a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and a first terminal ( 14, 14a, 14b), a second terminal (15) disposed on the second main surface (4), and a protection transistor (40, 50) formed on the first main surface (3) so as to be electrically interposed between the first terminal (14, 14a, 14b) and the second terminal ( a protection circuit (39, 49) that forms a discharge path for the overvoltage (Vs1, Vs2) generated during A plurality of trench gate structures (110) each having an upper electrode (113) and a lower electrode (114) buried vertically in a formed trench (111) with insulators (112, 115) in between; Semiconductor device (1).
- each of the plurality of trench gate structures (110) has a width (W4) of 0.4 ⁇ m or more and 2 ⁇ m or less.
- the protection transistor (40, 50) includes a first conductivity type (n-type) drift region (11) formed in a surface layer portion of the first main surface (3), and includes a plurality of the trench gates.
- the semiconductor device (1) according to any one of B1 to B4, wherein the structure (110) is formed on the first main surface (3) so as to be located within the drift region (11).
- the protection circuit (39) includes any one of B1 to B7 that forms a discharge path for the overvoltage (Vs1) generated at the second terminal (15) with the first terminal (14, 14a) as a reference.
- the semiconductor device (1) according to any one of the above.
- the protection circuit (39) includes a clamp circuit (41) formed on the first main surface (3) so as to be electrically connected to the second terminal (15), and (40, 50) includes a drain electrically connected to the second terminal (15), a source electrically connected to the first terminal (14, 14a), and a clamp circuit (41).
- the protection circuit (49) includes any one of B1 to B7 that forms a discharge path for the overvoltage (Vs2) generated at the first terminal (14, 14b) with the second terminal (15) as a reference.
- the semiconductor device (1) according to any one of the above.
- the protection transistor (50) has a drain electrically connected to the second terminal (15), a source electrically connected to the first terminal (14, 14b), and a drain electrically connected to the first terminal (14, 14b).
- the semiconductor device (1) according to any one of B1 to B12, which is formed on the main surface (3).
- the output transistor (20) includes a second trench (71) formed in the first main surface (3) that is buried vertically with a second insulator (72, 75) in between.
- the output area (6) has a first planar area
- the protection area (8, 9) has a second planar area less than the first planar area.
- a control region (7) provided in a region different from the output region (6) on the first main surface (3) and the control region (7) so as to be electrically connected to the output transistor (20).
- the semiconductor device (1) according to any one of B13 to B15, further comprising a control circuit (23) formed in the region (7) and controlling the output transistor (20).
- a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and a first terminal ( 14, 14a), a second terminal (14, 14b) arranged on the first main surface (3), and a third terminal (15) arranged on the second main surface (4). and a first protection transistor (40) formed on the first main surface (3) so as to be electrically interposed between the first terminal (14, 14a) and the third terminal (15).
- a first protection circuit (39) forming a discharge path for the overvoltage (Vs1) generated between the first terminal (14, 14a) and the third terminal (15), and the second terminal (14). , 14b) and the third terminal (15).
- a first upper electrode (113) and a first lower electrode ( 114), and the second protection transistor (40, 50) is arranged in a second trench (111) formed in the first main surface (3).
- the first protection transistor (40) forms a discharge path for the overvoltage (Vs1) generated at the third terminal (15) with reference to the first terminal (14, 14a), and The semiconductor device (1) according to B18, wherein the protection transistor (50) forms a discharge path for the overvoltage (Vs2) generated at the second terminal (14, 14b) with the third terminal (15) as a reference. .
- the output transistor (20) includes a plurality of system transistors (21, 21A, 21B) each formed on the first main surface (3) so as to be individually controllable;
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
半導体装置は、主面を有するチップと、前記主面に設けられた出力領域と、前記主面に設けられた保護領域と、前記出力領域において第1間隔を空けて前記主面に形成された複数の第1トレンチゲート構造を有する出力トランジスタと、前記保護領域において前記第1間隔よりも大きい第2間隔を空けて前記主面に形成された複数の第2トレンチゲート構造を含む保護トランジスタを有し、過電圧の放電経路を形成する保護回路と、を含む。
Description
この出願は、2022年9月7に日本国特許庁に提出された特許出願2022-142472号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本開示は、半導体装置に関する。
米国特許第6274908号明細書(特許文献1)は、放電経路としてのラテラル型の電界効果トランジスタを備えた保護回路を開示している。
[概要]
本開示は、新規なレイアウトによる過電圧保護を提供する。
本開示は、新規なレイアウトによる過電圧保護を提供する。
本開示は、主面を有するチップと、前記主面に設けられた出力領域と、前記主面に設けられた保護領域と、前記出力領域において第1間隔を空けて前記主面に形成された複数の第1トレンチゲート構造を有する出力トランジスタと、前記保護領域において前記第1間隔よりも大きい第2間隔を空けて前記主面に形成された複数の第2トレンチゲート構造を含む保護トランジスタを有し、過電圧の放電経路を形成する保護回路と、を含む、半導体装置を提供する。
本開示は、主面を有するチップと、前記主面に設けられた出力領域と、前記主面に設けられた保護領域と、前記主面の表層部に形成された第1導電型のドリフト領域と、前記出力領域において前記ドリフト領域の表層部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型の高濃度ドリフト領域と、前記出力領域において前記高濃度ドリフト領域内に位置されるように前記主面に形成された第1トレンチゲート構造を有する出力トランジスタと、前記保護領域において前記ドリフト領域内に位置されるように前記主面に形成された第2トレンチゲート構造を含む保護トランジスタを有し、過電圧の放電経路を形成する保護回路と、を含む、半導体装置を提供する。
本開示は、一方側の第1主面および他方側の第2主面を有するチップと、前記第1主面の上に配置された第1端子と、前記第2主面の上に配置された第2端子と、前記第1端子および前記第2端子の間に電気的に介装されるように前記第1主面に形成された保護トランジスタを含み、前記第1端子および前記第2端子の間に生じた過電圧の放電経路を形成する保護回路と、を含み、前記保護トランジスタは、前記第1主面に形成されたトレンチ内に絶縁体を挟んで上下方向に埋設された上電極および下電極をそれぞれ有する複数のトレンチゲート構造を含む、半導体装置を提供する。
本開示は、一方側の第1主面および他方側の第2主面を有するチップと、前記第1主面の上に配置された第1端子と、前記第1主面の上に配置された第2端子と、前記第2主面の上に配置された第3端子と、前記第1端子および前記第3端子の間に電気的に介装されるように前記第1主面に形成された第1保護トランジスタを含み、前記第1端子および前記第3端子の間に生じた過電圧の放電経路を形成する第1保護回路と、前記第2端子および前記第3端子の間に電気的に介装されるように前記第1主面に形成された第2保護トランジスタを含み、前記第2端子および前記第3端子の間に生じた過電圧の放電経路を形成する第2保護回路と、を含み、前記第1保護トランジスタは、前記第1主面に形成された第1トレンチ内に第1絶縁体を挟んで上下方向に埋設された第1上電極および第1下電極をそれぞれ有する複数の第1トレンチゲート構造を含み、前記第2保護トランジスタは、前記第1主面に形成された第2トレンチ内に第2絶縁体を挟んで上下方向に埋設された第2上電極および第2下電極をそれぞれ有する複数の第2トレンチゲート構造を含む、半導体装置を提供する。
上述のまたはさらに他の目的、特徴および効果は、添付図面を参照する詳細な説明により明らかにされる。
[詳細な説明]
以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
この明細書において「ほぼ(substantially)」の文言が使用される場合、この文言は、比較対象の数値(形態)と等しい数値(形態)を含む他、比較対象の数値(形態)を基準とする±10%の範囲の数値誤差(形態誤差)も含む。以下の説明では「第1」、「第2」、「第3」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
図1は、実施形態に係る半導体装置1を示す平面図である。図2は、図1に示すII-II線に沿う断面図である。図1および図2を参照して、半導体装置1は、直方体形状に形成されたチップ2を含む。チップ2は、この形態(this embodiment)では、Si単結晶を含むSiチップである。
むろん、チップ2は、ワイドバンドギャップ半導体の単結晶を含むワイドバンドギャップ半導体チップからなっていてもよい。ワイドバンドギャップ半導体は、Siのバンドギャップよりも大きいバンドギャップを有する半導体である。GaN(窒化ガリウム)、SiC(炭化シリコン)、C(ダイアモンド)等が、ワイドバンドギャップ半導体として例示される。たとえば、チップ2は、SiC単結晶を含むSiCチップであってもよい。
チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する第1~第4側面5A~5Dを有している。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。法線方向Zは、チップ2の厚さ方向でもある。
第1主面3は、電子回路を構成する種々の回路構造物が形成された回路面である。第2主面4は、回路構造物を有さない非回路面である。第1側面5Aおよび第2側面5Bは、第1主面3に沿う第1方向Xに延び、第1方向Xに交差(具体的には直交)する第2方向Yに対向(背向)している。第3側面5Cおよび第4側面5Dは、第2方向Yに延び、第1方向Xに対向(背向)している。
半導体装置1は、第1主面3に設けられた出力領域6を含む。出力領域6は、外部に出力する出力信号を生成するように構成された電子回路(回路デバイス)を有する領域である。出力領域6は、この形態では、第1主面3において第1側面5A側の領域に区画されている。出力領域6は、平面視において第1主面3の周縁に平行な4辺を有する多角形状(この形態では四角形状)に区画されている。
出力領域6の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。出力領域6は、第1主面3の平面積の25%以上80%以下の平面積を有していてもよい。出力領域6の平面積は、第1主面3の平面積の30%以上であってもよい。出力領域6の平面積は、第1主面3の平面積の40%以上であってもよい。出力領域6の平面積は、第1主面3の平面積の50%以上であってもよい。出力領域6の平面積は、第1主面3の平面積の75%以下であってもよい。
半導体装置1は、第1主面3において出力領域6とは異なる領域に設けられた制御領域7を含む。制御領域7は、出力領域6を制御する制御信号を生成するように構成された複数種の電子回路(回路デバイス)を有する領域である。制御領域7は、この形態では、出力領域6に対して第2側面5B側の領域に区画され、第2方向Yに出力領域6に対向している。制御領域7は、この形態では、平面視において第1主面3の周縁に平行な4辺を有する多角形状(この形態では四角形状)に区画されている。
制御領域7の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。制御領域7は、第1主面3の平面積の25%以上80%以下の平面積を有していてもよい。制御領域7の平面積は、第1主面3の平面積の30%以上であってもよい。制御領域7の平面積は、第1主面3の平面積の40%以上であってもよい。制御領域7の平面積は、第1主面3の平面積の50%以上であってもよい。制御領域7の平面積は、第1主面3の平面積の75%以下であってもよい。
制御領域7の平面積は、出力領域6の平面積とほぼ等しくてもよい。制御領域7の平面積は、出力領域6の平面積よりも大きくてもよい。制御領域7の平面積は、出力領域6の平面積よりも小さくてもよい。出力領域6の平面積に対する制御領域7の平面積の比は、0.1以上4以下であってもよい。
半導体装置1は、第1主面3において出力領域6とは異なる領域に設けられた第1保護領域8を含む。第1保護領域8は、外部からの過電圧から被保護領域を保護するように構成された電子回路(回路デバイス)を有する領域である。
たとえば、過電圧は、静電気等に起因するサージ電圧であってもよい。第1保護領域8は、ESD(Electro Static Discharge)に起因する破壊から被保護領域を保護する領域でもある。第1保護領域8は、「第1ESD保護領域」と称されてもよい。被保護領域は、出力領域6および制御領域7を含む。
第1保護領域8の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。第1保護領域8は、出力領域6の平面積未満の平面積を有していることが好ましい。第1保護領域8は、この形態では、制御領域7の平面積未満の平面積を有し、制御領域7内に組み込まれている。第1保護領域8は、制御領域7の一構成要素としてみなされてもよい。第1保護領域8は、この形態では、制御領域7の内方部に配置されている。
第1保護領域8の平面積は、出力領域6の平面積の1/10以下であることが好ましい。第1保護領域8の平面積は、出力領域6の平面積の1/25以下であることが特に好ましい。第1保護領域8の平面積は、出力領域6の平面積の1/50以下であってもよい。第1保護領域8の平面積は、出力領域6の平面積の1/100以下であってもよい。
半導体装置1は、第1主面3において出力領域6とは異なる領域に設けられた第2保護領域9を含む。第2保護領域9は、外部からの過電圧から被保護領域を保護するように構成された電子回路(回路デバイス)を有する領域である。
たとえば、過電圧は、静電気等に起因するサージ電圧であってもよい。第2保護領域9は、ESDに起因する破壊から被保護領域を保護する領域でもある。第2保護領域9は、「第2ESD保護領域」と称されてもよい。被保護領域は、出力領域6および制御領域7を含む。
第2保護領域9の位置、大きさおよび平面形状等は任意であり、特定のレイアウトに制限されない。第2保護領域9は、出力領域6の平面積未満の平面積を有していることが好ましい。
第2保護領域9は、この形態では、制御領域7の平面積未満の平面積を有し、制御領域7内において第1保護領域8とは異なる領域に組み込まれている。第2保護領域9は、制御領域7の一構成要素としてみなされてもよい。第2保護領域9は、この形態では、制御領域7の周縁部に配置されている。具体的には、第2保護領域9は、第1保護領域8よりも第1主面3の周縁側に配置されている。
第2保護領域9の平面積は、出力領域6の平面積の1/10以下であることが好ましい。第2保護領域9の平面積は、出力領域6の平面積の1/25以下であることが特に好ましい。第2保護領域9の平面積は、出力領域6の平面積の1/50以下であってもよい。第2保護領域9の平面積は、出力領域6の平面積の1/100以下であってもよい。
第2保護領域9の平面積は、この形態では、第1保護領域8の平面積よりも大きい。むろん、第2保護領域9の平面積は、第1保護領域8の平面積とほぼ等しくてもよい。また、第2保護領域9の平面積は、第1保護領域8の平面積未満であってもよい。
半導体装置1は、第2主面4の表層部に形成されたn型(第1導電型)のドレイン領域10を含む。ドレイン領域10のn型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。ドレイン領域10は、第2主面4の表層部の全域において第2主面4に沿って延びる層状に形成され、第2主面4および第1~第4側面5A~5Dから露出している。
ドレイン領域10は、50μm以上200μm以下の厚さを有していてもよい。ドレイン領域10の厚さは、150μm以下であることが好ましい。ドレイン領域10は、この形態では、n型の半導体基板(Si基板)によって形成されている。
半導体装置1は、第1主面3の表層部に形成されたn型のドリフト領域11を含む。ドリフト領域11は、ドレイン領域10よりも低いn型不純物濃度を有している。ドリフト領域11のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下であってもよい。
ドリフト領域11は、出力領域6、制御領域7、第1保護領域8および第2保護領域9において第1主面3に沿って延びる層状に形成されている。具体的には、ドリフト領域11は、第1主面3の表層部の全域において第1主面3に沿って延びる層状に形成され、第1主面3および第1~第4側面5A~5Dから露出している。
ドリフト領域11は、チップ2内においてドレイン領域10に電気的に接続されている。ドリフト領域11は、ドレイン領域10の厚さ未満の厚さを有している。ドリフト領域11の厚さは、1μm以上20μm以下であってもよい。ドリフト領域11の厚さは、5μm以上15μm以下であることが好ましい。ドリフト領域11の厚さは、10μm以下であることが特に好ましい。ドリフト領域11は、この形態では、n型のエピタキシャル層(Siエピタキシャル層)によって形成されている。
半導体装置1は、第1主面3を被覆する層間絶縁層12を含む。層間絶縁層12は、出力領域6、制御領域7、第1保護領域8および第2保護領域9を一括して被覆している。層間絶縁層12は、第1主面3の周縁(第1~第4側面5A~5D)に連なるように第1主面3の全域を被覆していてもよい。むろん、層間絶縁層12は、第1主面3の周縁部を露出させるように第1主面3の周縁から内方に間隔を空けて形成されていてもよい。
層間絶縁層12は、この形態では、複数の絶縁層および複数の配線層が交互に積層された積層構造を有する多層配線構造からなる。各絶縁層は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。各配線層は、純Al層(純度が99%以上のAl層)、Cu層(純度が99%以上のCu層)、AlCu合金層、AlSiCu合金層およびAlSi合金層のうちの少なくとも1種を含んでいてもよい。
半導体装置1は、第1主面3および第2主面4のいずれか一方または双方(この形態では双方)の上に配置された複数の端子13~15を含む。複数の端子13~15は、ソース端子13、複数の制御端子14およびドレイン端子15を含む。
ソース端子13は、この形態では、負荷に電気的に接続される出力端子として設けられ、層間絶縁層12のうち出力領域6を被覆する部分の上に配置されている。ソース端子13は、平面視において出力領域6の全域を被覆していてもよい。ソース端子13は、純Al層、Cu層、AlCu合金層、AlSiCu合金層およびAlSi合金層のうちの少なくとも1種を含んでいてもよい。
複数の制御端子14は、制御領域7内の各種の電子回路に電気的に接続される端子であり、層間絶縁層12のうち制御領域7を被覆する部分の上に配置されている。複数の制御端子14は、ソース端子13の平面積未満の平面積をそれぞれ有し、制御領域7の周縁部(第1主面3の周縁部)に沿って間隔を空けて配置されている。
各制御端子14の平面積は、ボンディングワイヤが接続可能な範囲に設定される。各制御端子14の平面積は、ソース端子13の平面積の1/10以下であってもよい。複数の制御端子14は、純Al層、Cu層、AlCu合金層、AlSiCu合金層およびAlSi合金層のうちの少なくとも1種を含んでいてもよい。
複数の制御端子14は、グランド電位に固定される少なくとも1つのグランド端子14a、および、制御領域7に電気信号を付与する少なくとも1つの入力端子14bを含む。グランド端子14aの配置箇所は任意である。グランド端子14aは、平面視において、制御領域7の内方部に配置されていてもよいし、第1主面3の一辺に沿う部分に配置されていてもよいし、第1主面3の角部に配置されていてもよい。グランド端子14aは、ボンディングワイヤに接続され、当該ボンディングワイヤを介して外部からグランド電位が付与される。
入力端子14bの配置箇所は任意である。入力端子14bは、平面視において、制御領域7の内方部に配置されていてもよいし、第1主面3の一辺に沿う部分に配置されていてもよいし、第1主面3の角部に配置されていてもよい。入力端子14bは、この形態では、平面視において第2保護領域9に隣り合って配置されている。むろん、入力端子14bは、第2保護領域9を被覆していてもよい。
この形態では、入力端子14bが、製造過程において制御回路23の電気的特性を試験するための試験信号が入力されるテスト端子からなる例が示される。テスト端子は、電気的特性試験装置のプローブの当接対象として設けられ、かつ、当該プローブからテスト信号が入力されるように構成された端子である。
入力端子14bは、製造後の半導体装置1においてはボンディングワイヤの接続対象外の構造物である。つまり、入力端子14bは、開放端子(ダミー端子)として形成されている。開放端子は、外部からの信号(電位)を受け付けず、電気的に浮遊状態に形成された端子である。
たとえば、半導体装置1が半導体パッケージに搭載される場合、入力端子14bの全域は絶縁体(たとえば複数のフィラーおよびマトリクス樹脂を含む封止樹脂)によって被覆され、他の構造物から電気的に絶縁される。むろん、入力端子14bは、ボンディングワイヤを介して半導体パッケージのリード端子に電気的に接続され、半導体装置1の半導体パッケージへの搭載後においてもテスト信号が入力されるように構成されてもよい。
ドレイン端子15は、この形態では、電源端子として設けられ、チップ2の第2主面4を直接被覆している。つまり、半導体装置1は、この形態では、電源および負荷の間に電気的に介装されるハイサイドスイッチングデバイスである。ドレイン端子15は、第2主面4においてドレイン領域10に電気的に接続されている。ドレイン端子15は、第2主面4の周縁(第1~第4側面5A~5D)に連なるように第2主面4の全域を被覆している。
図3は、図1に示す半導体装置1の電気的構成を示す概略回路図である。図4は、出力トランジスタ20の構成を示す概略回路図である。図5は、図3に示す第1過電圧保護回路39を示す回路図である。図6は、図3に示す第2過電圧保護回路49を示す回路図である。
図3では、半導体装置1の動作例を示すべく、負荷の一例としての誘導性負荷Lがソース端子13に電気的に接続された例が示されている。誘導性負荷Lは、半導体装置1の構成要素ではない。したがって、半導体装置1および誘導性負荷Lを含む構成は、「誘導性負荷駆動装置」または「誘導性負荷制御装置」と称されてもよい。リレー、ソレノイド、ランプ、モータ等が誘導性負荷Lとして例示される。誘導性負荷Lは、車載用の誘導性負荷であってもよい。すなわち、半導体装置1は、車載用半導体装置であってもよい。
図3および図4を参照して、半導体装置1は、出力領域6に形成された出力トランジスタ20を含む。出力トランジスタ20は、この形態では、1つのメインドレイン、1つのメインソースおよび複数のメインゲートを含むゲート分割トランジスタからなる。メインドレインは、ドレイン端子15に電気的に接続されている。メインソースは、ソース端子13に電気的に接続されている。
複数のメインゲートは、電気的に独立した複数のゲート信号(ゲート電位)が個別的に入力されるように構成されている。出力トランジスタ20は、複数のゲート信号に応答して単一の出力電流Io(出力信号)を生成する。つまり、出力トランジスタ20は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流Ioは、メインドレインおよびメインソースの間を流れるドレイン・ソース電流である。出力電流Ioは、ソース端子13を介してチップ2外(誘導性負荷L)に出力される。
出力トランジスタ20は、電気的に独立して制御される複数(2つ以上)の系統トランジスタ21を含む。複数の系統トランジスタ21は、この形態では、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bを含む。複数の系統トランジスタ21は、出力領域6に集約して形成されている。複数の系統トランジスタ21は、複数のゲート信号が個別入力されるように並列接続され、オン状態の系統トランジスタ21およびオフ状態の系統トランジスタ21が併存するように構成されている。
複数の系統トランジスタ21は、システムドレイン、システムソースおよびシステムゲートをそれぞれ含む。複数のシステムドレインは、メインドレイン(ドレイン端子15)に電気的に接続されている。複数のシステムソースは、メインソース(ソース端子13)に電気的に接続されている。各システムゲートは、各メインゲートに電気的に接続されている。換言すると、各システムゲートは、各メインゲートを構成している。
複数の系統トランジスタ21は、対応するゲート信号に応答して系統電流Isをそれぞれ生成する。各系統電流Isは、各系統トランジスタ21のシステムドレインおよびシステムソースの間を流れるドレイン・ソース電流である。複数の系統電流Isは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の系統電流Isは、メインドレインおよびメインソースの間で加算される。これにより、複数の系統電流Isの加算値からなる単一の出力電流Ioが生成される。
図4を参照して、複数の系統トランジスタ21は、個別制御対象として系統化(グループ化)された単一のまたは複数の単位トランジスタ22をそれぞれ含む。具体的には、複数の系統トランジスタ21は、単一の単位トランジスタ22または複数の単位トランジスタ22を含む並列回路によって構成される。
複数の単位トランジスタ22は、この形態では、トレンチゲートバーティカル型からそれぞれなる。複数の系統トランジスタ21は、同数の単位トランジスタ22によって構成されていてもよいし、異なる個数の単位トランジスタ22によって構成されていてもよい。
各単位トランジスタ22は、ユニットドレイン、ユニットソースおよびユニットゲート、を含む。各単位トランジスタ22のユニットドレインは、対応する系統トランジスタ21のシステムドレインに電気的に接続されている。各単位トランジスタ22のユニットソースは、対応する系統トランジスタ21のシステムソースに電気的に接続されている。各単位トランジスタ22のユニットゲートは、対応する系統トランジスタ21のシステムゲートに電気的に接続されている。
複数の単位トランジスタ22は、対応するゲート信号に応答して単位電流Iuをそれぞれ生成する。各単位電流Iuは、各単位トランジスタ22のユニットドレインおよびユニットソースの間を流れるドレイン・ソース電流である。複数の単位電流Iuは、異なる値を有していてもよいし、ほぼ等しい値を有していてもよい。複数の単位電流Iuは、対応するシステムドレインおよびシステムソースの間で加算される。これにより、複数の単位電流Iuの加算値からなる系統電流Isが生成される。
このように、出力トランジスタ20は、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bが互いに電気的に独立した状態でオンオフ制御されるように構成されている。すなわち、出力トランジスタ20は、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bの双方が同時にオン状態になるように構成されている。また、出力トランジスタ20は、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bのいずれか一方がオン状態になり、他方がオフ状態になるように構成されている。
第1系統トランジスタ21Aおよび第2系統トランジスタ21Bの双方が同時にオン状態になるとき、出力トランジスタ20のチャネル利用率が増加し、オン抵抗が低下する。第1系統トランジスタ21Aおよび第2系統トランジスタ21Bのいずれか一方がオン状態になる一方で他方がオフ状態になるとき、出力トランジスタ20のチャネル利用率が低下し、オン抵抗が増加する。すなわち、出力トランジスタ20は、オン抵抗可変型のスイッチングデバイスからなる。
半導体装置1は、出力トランジスタ20に電気的に接続されるように制御領域7に形成された制御回路23を含む。制御回路23は、「コントロールIC」と称されてもよい。制御回路23は、種々の機能回路を備え、出力トランジスタ20と共にIPD(Intelligent Power Device)を構成する。IPDは、「IPM(Intelligent Power Module)」、「IPS(Intelligent Power Switch)」、「スマートパワードライバ」、「スマートMISFET(スマートMOSFET)」または「プロテクテッドMISFET(プロテクテッドMOSFET)」と称されてもよい。
制御回路23は、この形態では、ゲート制御回路24、電流モニタ回路25、過電流保護回路26、過熱保護回路27、低電圧誤動作回避回路28、負荷オープン検出回路29、アクティブクランプ回路30、電源逆接続保護回路31、ロジック回路32および試験回路33を含む。制御回路23は、必ずしもこれらの機能回路の全てを同時に含む必要はなく、これらの機能回路の少なくとも1つを含んでいればよい。
電流モニタ回路25は、CS回路(Current Sense circuit)と称されてもよい。過電流保護回路26は、OCP回路(Over Current Protection circuit)と称されてもよい。過熱保護回路27は、TSD回路(Thermal shut down circuit)と称されてもよい。低電圧誤動作回避回路28は、UVLO回路(Under Voltage Lock Out circuit)と称されてもよい。負荷オープン検出回路29は、OLD回路(Open Load Detection circuit)と称されてもよい。電源逆接続保護回路31は、RBP回路(Reverse Battery Protection circuit)と称されてもよい。
ゲート制御回路24は、出力トランジスタ20のオンオフを制御するゲート信号を生成するように構成されている。具体的には、ゲート制御回路24は、複数の系統トランジスタ21を個別的にオンオフ制御する複数のゲート信号を生成する。つまり、ゲート制御回路24は、この形態では、第1系統トランジスタ21Aを個別的にオンオフ制御する第1ゲート信号、および、第2系統トランジスタ21Bを第1系統トランジスタ21Aから電気的に独立して個別的にオンオフ制御する第2ゲート信号を生成する。
電流モニタ回路25は、出力トランジスタ20の出力電流Ioを監視するモニタ電流を生成し、他の回路に出力する。たとえば、モニタ回路は、出力トランジスタ20と同様の構成を有するトランジスタを含み、出力トランジスタ20と同時にオンオフ制御されることによって、出力電流Ioに連動したモニタ電流を生成するように構成されていてもよい。むろん、電流モニタ回路25は、1つまたは複数の系統電流Isに連動したモニタ電流を生成するように構成されていてもよい。
過電流保護回路26は、電流モニタ回路25からのモニタ電流に基づいてゲート制御回路24を制御する電気信号を生成し、ゲート制御回路24と協働して出力トランジスタ20のオンオフを制御する。
たとえば、過電流保護回路26は、モニタ電流が所定の閾値以上になったときに出力トランジスタ20が過電流状態であると判定し、ゲート制御回路24と協働して出力トランジスタ20(複数の系統トランジスタ21)の一部または全部をオフ状態に制御するように構成されていてもよい。また、過電流保護回路26は、モニタ電流が所定の閾値未満になったときにゲート制御回路24と協働して出力トランジスタ20を通常動作に移行させるように構成されていてもよい。
過熱保護回路27は、出力領域6の温度を検出する第1感温デバイス(たとえば感温ダイオード)、および、制御領域7の温度を検出する第2感温デバイス(たとえば感温ダイオード)を含む。過熱保護回路27は、第1感温デバイスからの第1温度検知信号および第2感温デバイスからの第2温度検知信号に基づいてゲート制御回路24を制御する電気信号を生成し、ゲート制御回路24と協働して出力トランジスタ20のオンオフを制御する。
たとえば、過熱保護回路27は、第1温度検知信号および第2温度検知信号の差分値が所定の閾値以上になったときに出力領域6が過熱状態であると判定し、ゲート制御回路24と協働して出力トランジスタ20(複数の系統トランジスタ21)の一部または全部をオフ状態に制御するように構成されていてもよい。また、過熱保護回路27は、前記差分値が所定の閾値未満になったときにゲート制御回路24と協働して出力トランジスタ20を通常動作に移行させるように構成されていてもよい。
低電圧誤動作回避回路28は、制御回路23を起動するための起動電圧が所定値未満である場合に制御回路23内の各種機能回路が誤動作するのを回避するように構成されている。たとえば、低電圧誤動作回避回路28は、起動電圧が所定の閾値電圧以上になると制御回路23を起動し、起動電圧が前記閾値電圧未満になると制御回路23を停止させるように構成されていてもよい。閾値電圧は、ヒステリシス特性を有していてもよい。
負荷オープン検出回路29は、誘導性負荷Lの電気的接続状態を判定する。たとえば、負荷オープン検出回路29は、出力トランジスタ20の端子間電圧を監視し、当該端子間電圧が所定の閾値以上になったときに誘導性負荷Lがオープン状態であると判定するように構成されていてもよい。たとえば、負荷オープン検出回路29は、モニタ電流が所定の閾値以下になったときに誘導性負荷Lがオープン状態であると判定するように構成されていてもよい。
アクティブクランプ回路30は、出力トランジスタ20のメインドレインおよび少なくとも1つのメインゲート(たとえば第1系統トランジスタ21Aのシステムゲート)に電気的に接続されている。アクティブクランプ回路30は、ツェナダイオードおよび当該ツェナダイオードに逆バイアス直列接続されたpn接合ダイオードを含む。pn接合ダイオードは、出力トランジスタ20からの逆流を防止する逆流防止ダイオードである。
アクティブクランプ回路30は、誘導性負荷Lに起因する逆起電圧が出力トランジスタ20に印加されたときにゲート制御回路24と協働して出力トランジスタ20の一部または全部をオン状態に制御するように構成されている。具体的には、出力トランジスタ20は、通常動作、第1オフ動作、アクティブクランプ動作および第2オフ動作を含む複数種の動作モードで制御される。
通常動作では、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bの双方が同時にオン状態に制御される。これにより、出力トランジスタ20のチャネル利用率が増加し、オン抵抗が低下する。第1オフ動作では、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bの双方が同時にオン状態からオフ状態に制御される。これにより、誘導性負荷Lに起因する逆起電圧が、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bの双方に印加される。
アクティブクランプ動作は、誘導性負荷Lに蓄積されたエネルギを出力トランジスタ20によって吸収(消費)させる動作であり、誘導性負荷Lに起因する逆起電圧が所定の閾値電圧以上になると実行される。アクティブクランプ動作では、第1系統トランジスタ21Aがオフ状態からオン状態に制御されると同時に、第2系統トランジスタ21Bがオフ状態に制御(維持)される。
アクティブクランプ動作時における出力トランジスタ20のチャネル利用率は、通常動作時における出力トランジスタ20のチャネル利用率未満である。アクティブクランプ動作時における出力トランジスタ20のオン抵抗は、通常動作時における出力トランジスタ20のオン抵抗よりも大きい。これにより、アクティブクランプ動作時における出力トランジスタ20の急激な温度上昇が抑制され、アクティブクランプ耐量が向上する。
第2オフ動作は、逆起電圧が所定の閾値電圧未満になると実行される。第2オフ動作では、第1系統トランジスタ21Aがオン状態からオフ状態に制御されると同時に、第2系統トランジスタ21Bがオフ状態に制御(維持)される。このように、誘導性負荷Lの逆起電圧(エネルギ)は、出力トランジスタ20の一部(ここでは第1系統トランジスタ21A)によって吸収される。むろん、アクティブクランプ動作時では、第1系統トランジスタ21Aがオフ状態に制御(維持)されると同時に、第2系統トランジスタ21Bがオン状態に制御されてもよい。
電源逆接続保護回路31は、電源が逆接続された際の逆電圧を検出し、当該逆電圧(逆電流)から制御回路23や出力トランジスタ20を保護するように構成されている。ロジック回路32は、制御回路23内の各種回路に供給される電気信号を生成するように構成されている。
試験回路33は、入力端子14bおよびドレイン端子15の間に電気的に介装されるように第1主面3に形成され、入力端子14bおよびドレイン端子15に電気的に接続されている。試験回路33は、製造過程時において制御回路23の電気的特性を間接的に評価するために形成されている。試験回路33は、平面視において第2保護領域9に隣り合う領域、および/または、入力端子14bに隣り合う領域に配置されていることが好ましい。
図1、図3および図5を参照して、半導体装置1は、第1保護領域8に形成された第1過電圧保護回路39を含む。第1過電圧保護回路39は、「第1ESD保護回路」と称されてもよい。第1過電圧保護回路39は、制御回路23の一構成要素とみなされてもよい。
第1過電圧保護回路39は、グランド端子14a(制御端子14)およびドレイン端子15の間に電気的に介装され、グランド端子14aおよびドレイン端子15の間に生じた第1過電圧Vs1の放電経路(第1放電経路)を形成するように構成されている。具体的には、第1過電圧保護回路39は、グランド端子14aを基準としてドレイン端子15に生じた第1過電圧Vs1の放電経路を形成する。電源からの静電気等に起因するサージ電圧が、第1過電圧Vs1として例示される。
第1過電圧保護回路39は、この形態では、第1過電圧Vs1を当該第1過電圧Vs1未満のクランプ電圧Vcに制限するように構成されている。具体的には、第1過電圧保護回路39は、第1保護トランジスタ40およびクランプ回路41を含む。この形態では、第1保護トランジスタ40が第1保護領域8において第1主面3に形成され、クランプ回路41は第1保護領域8外の領域において第1主面3に形成されている。たとえば、クランプ回路41は、第1保護領域8に隣り合うように第1保護領域8の周囲の領域に形成されていてもよい。
第1保護トランジスタ40は、ドレイン、ソース、ゲートおよびバックゲートを含む。第1保護トランジスタ40に関して、ドレインはドレイン端子15に電気的に接続され、ソースはグランド端子14aに電気的に接続され、ゲートはクランプ回路41に対するノード部を形成し、バックゲートはグランド端子14aに電気的に接続されている。第1保護トランジスタ40のソースは、この形態では、電源逆接続保護回路31を介してグランド端子14aに電気的に接続されている。
クランプ回路41は、第1ダイオード段42および第2ダイオード段43を含む。第1ダイオード段42は、第1アノード部および第1カソード部を含む。第1ダイオード段42の第1アノード部は、第2ダイオード段43に対するノード部を形成している。第1ダイオード段42の第1カソード部は、第1保護トランジスタ40のドレイン(ドレイン端子15)に電気的に接続されている。
第1ダイオード段42は、m個(m≧1)のツェナダイオードを含む。第1ダイオード段42は、単一のツェナダイオードによって構成されていてもよいし、順方向直列接続された複数のツェナダイオードによって構成されていてもよい。ツェナダイオードの個数は、達成すべき第1ダイオード段42の端子間電圧Vz×mによって調節される。
第2ダイオード段43は、第2アノード部および第2カソード部を含む。第2ダイオード段43の第2アノード部は、第1ダイオード段42の第1アノード部に電気的に接続されている。第2ダイオード段43の第2カソード部は、第1保護トランジスタ40のゲートに電気的に接続されている。
第2ダイオード段43は、n個(n≧1)のpn接合ダイオードを含む。第2ダイオード段43は、単一のpn接合ダイオードによって構成されていてもよいし、順方向直列接続された複数のpn接合ダイオードによって構成されていてもよい。pn接合ダイオードの個数は、達成すべき第2ダイオード段43の端子間電圧Vf×nによって調節される。第2ダイオード段43は、第1保護トランジスタ40からの逆流を防止する逆流防止ダイオードである。
第1ダイオード段42のブレークダウン電圧以上の第1過電圧Vs1がドレイン端子15に印加されると、第1ダイオード段42がブレークダウン状態になり、第1保護トランジスタ40のゲート電圧がゲート閾値電圧以上になる。これにより、第1保護トランジスタ40がオン状態になり、第1保護トランジスタ40を介してドレイン端子15からグランド端子14aに向けて過電流(第1過電流)が流れる。つまり、過電流は、チップ2において第2主面4から第1主面3に向けて流れる。
このように、第1過電圧Vs1の発生時では、第1過電圧保護回路39によってドレイン端子15からグランド端子14aに向かう過電流のバイパス経路(放電経路)が形成され、グランド端子14aおよびドレイン端子15の間の端子間電圧がクランプ電圧Vcに制限される。
これにより、第1過電圧保護回路39によって第1過電圧Vs1から制御回路23および出力トランジスタ20が保護される。クランプ電圧Vcは、第1保護トランジスタ40のゲート閾値電圧Vgthおよび第1ダイオード段42の端子間電圧Vz×mの加算値を含む。
第1保護トランジスタ40は、第1過電圧Vs1に起因するバイアス電圧がゲートに付与される構成を有している一方で、制御回路23(ゲート制御回路24)等からのゲート信号がゲートに入力されないという点において出力トランジスタ20とは異なる構成を有している。
図1、図3および図6を参照して、半導体装置1は、第2保護領域9に形成された第2過電圧保護回路49を含む。第2過電圧保護回路49は、「第2ESD保護回路」と称されてもよい。第2過電圧保護回路49は、制御回路23の一構成要素とみなされてもよい。
第2過電圧保護回路49は、入力端子14b(制御端子14)およびドレイン端子15の間に電気的に介装され、入力端子14bおよびドレイン端子15の間に生じた第2過電圧Vs2の放電経路(第2放電経路)を形成するように構成されている。具体的には、第2過電圧保護回路49は、ドレイン端子15を基準として入力端子14bに生じた第2過電圧Vs2の放電経路を形成する。入力端子14bにプローブが当接される際に生じ得る静電気等に起因するサージ電圧が、第2過電圧Vs2として例示される。
第2過電圧保護回路49は、第1過電圧保護回路39とは異なる回路構成を有している。第2過電圧保護回路49は、この形態では、第2保護トランジスタ50を含む。第2保護トランジスタ50は、ドレイン、ソース、ゲートおよびバックゲートを含む。第2過電圧保護回路49に関して、ドレインはドレイン端子15に電気的に接続され、ソースは入力端子14bに電気的に接続され、ゲートは入力端子14bに電気的に接続され、バックゲートは入力端子14bに電気的に接続されている。
つまり、第2保護トランジスタ50は、ソースに対してダイオード接続されたゲートを有している。したがって、第2過電圧保護回路49において、ゲートはソースと同電位に固定されるため、ゲート電圧はゲート閾値電圧以上にならない。第2保護トランジスタ50は、入力端子14bおよびドレイン端子15の間においてドレイン端子15に対して順方向接続されたダイオードとして機能する。具体的には、ダイオードは、第2保護トランジスタ50のボディダイオード(pn接合ダイオード)である。
ダイオードとしての第2保護トランジスタ50の順方向閾値電圧以上の第2過電圧Vs2が入力端子14bに印加されると、第2保護トランジスタ50がオン状態になり、第2保護トランジスタ50を介して入力端子14bからドレイン端子15に向けて過電流(第2過電流)が流れる。つまり、過電流は、チップ2において第1主面3から第2主面4に向けて流れる。第2保護トランジスタ50に係る電流方向は、チップ2の厚さ方向に関して第1保護トランジスタ40に係る電流方向と逆向きである。
このように、第2過電圧Vs2の発生時では、第2過電圧保護回路49によって入力端子14bからドレイン端子15に向かう過電流のバイパス経路(放電経路)が形成される。これにより、第2過電圧保護回路49によって第2過電圧Vs2から制御回路23および出力トランジスタ20が保護される。
第2保護トランジスタ50は、第2過電圧Vs2に起因するバイアス電圧がゲートに付与される構成を有している一方で、制御回路23(ゲート制御回路24)等からのゲート信号がゲートに入力されないという点において出力トランジスタ20とは異なる構成を有している。
図5および図6では、第1過電圧保護回路39および第2過電圧保護回路49が互いに異なる回路構成を有している例が示された。しかし、第1過電圧保護回路39は、第2過電圧保護回路49(図6参照)と同様の回路構成を有していてもよい。また、第2過電圧保護回路49は、第1過電圧保護回路39(図5参照)と同様の回路構成を有していてもよい。
むろん、第1過電圧保護回路39や第2過電圧保護回路49のような過電圧保護回路は、過電圧が生じ得る他の制御端子14に対して設けられていてもよい。また、第2過電圧保護回路49は必ずしも試験回路33に電気的に接続されている必要はなく、プローブに起因する静電気の放電経路としてのみ使用されてもよい。
以下、図7~図14を参照して、出力領域6側の構成が説明される。図7は、図1に示す出力領域6を示す平面図である。図8は、図7に示す出力領域6の要部を示す拡大平面図である。図9は、図7に示す出力領域6の更なる要部を示す拡大平面図である。図10は、図8に示すX-X線に沿う断面図である。図11は、図8に示すXI-XI線に沿う断面図である。図12は、図8に示すXII-XII線に沿う断面図である。図13は、図8に示すXIII-XIII線に沿う断面図である。図14は、図8に示すXIV-XIV線に沿う断面図である。
半導体装置1は、出力領域6を区画するように第1主面3に形成された第1トレンチ分離構造60を含む。第1トレンチ分離構造60は、「第1領域分離構造」と称されてもよい。第1トレンチ分離構造60は、チップ2内において制御領域7、第1保護領域8および第2保護領域9から出力領域6を電気的に分離する。第1トレンチ分離構造60にはソース電位が付与される。
第1トレンチ分離構造60は、平面視において出力領域6を取り囲む環状に形成されている。第1トレンチ分離構造60は、この形態では、平面視において第1主面3の周縁に平行な4辺を有する多角環状(この形態では四角環状)に形成されている。第1トレンチ分離構造60は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
第1トレンチ分離構造60は、第1幅W1を有している。第1幅W1は、第1トレンチ分離構造60の延在方向に直交する方向の幅である。第1幅W1は、0.4μm以上2.5μm以下であってもよい。第1幅W1は、0.4μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、1.25μm以上1.5μm以下、1.5μm以上1.75μm以下、および、1.75μm以上2μm以下のいずれか1つの範囲に属する値を有していてもよい。第1幅W1は、1.25μm以上1.75μm以下であることが好ましい。
第1トレンチ分離構造60は、第1深さD1を有している。第1深さD1は、1μm以上6μm以下であってもよい。第1深さD1は、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、4μm以上5μm以下、および、5μm以上6μm以下のいずれか1つの範囲に属する値を有していてもよい。第1深さD1は、3μm以上5μm以下であることが好ましい。
第1トレンチ分離構造60は、第1分離トレンチ61、第1分離絶縁膜62および第1分離電極63を含む。つまり、第1トレンチ分離構造60は、絶縁体(第1分離絶縁膜62)を挟んで第1分離トレンチ61に埋設された単一の電極(第1分離電極63)を含むシングル電極構造を有している。
第1分離トレンチ61は、第1主面3に形成され、第1トレンチ分離構造60の壁面を区画している。第1分離絶縁膜62は、第1分離トレンチ61の壁面を被覆している。第1分離絶縁膜62は、酸化シリコン膜を含んでいてもよい。第1分離絶縁膜62は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。第1分離電極63は、第1分離絶縁膜62を挟んで第1分離トレンチ61に埋設されている。第1分離電極63は、導電性ポリシリコンを含んでいてもよい。
半導体装置1は、出力領域6において第1主面3に形成された出力トランジスタ20を含む。以下の構成は、半導体装置1の構成要素として説明されるが、出力トランジスタ20の構成要素でもある。
半導体装置1は、出力領域6においてドリフト領域11の表層部に形成されたn型の高濃度ドリフト領域64を含む。高濃度ドリフト領域64は、ドリフト領域11よりも高いn型不純物濃度を有している。高濃度ドリフト領域64のn型不純物濃度は、ドレイン領域10のn型不純物濃度未満であってもよい。高濃度ドリフト領域64のn型不純物濃度は、1×1016cm-3以上1×1019cm-3以下であってもよい。高濃度ドリフト領域64は、ドリフト領域11の高濃度部とみなされてもよい。
高濃度ドリフト領域64は、ドリフト領域11内においてドリフト領域11の底部側から第1主面3側に向けてn型不純物濃度が増加する濃度勾配を形成している。つまり、出力領域6のドリフト領域11は、高濃度ドリフト領域64によって底部側から第1主面3側に向けてn型不純物濃度が増加するように形成された濃度勾配を有している。
高濃度ドリフト領域64は、第1トレンチ分離構造60から間隔を空けて出力領域6の内方部に形成されている。したがって、高濃度ドリフト領域64は、出力領域6においてドリフト領域11によって取り囲まれ、第1トレンチ分離構造60に接していない。高濃度ドリフト領域64は、出力領域6におけるドリフト領域11のn型不純物濃度を局所的に高めている。
高濃度ドリフト領域64は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。高濃度ドリフト領域64は、第1トレンチ分離構造60の底壁よりもドリフト領域11の底部側に位置された底部を有している。高濃度ドリフト領域64の底部は、断面視において厚さ方向の一方側および他方側に蛇行している。
具体的には、高濃度ドリフト領域64の底部は、断面視において複数の膨出部65および複数の窪み部66を有している。複数の膨出部65は、ドリフト領域11の底部側に向けて円弧状に膨出した部分である。複数の膨出部65は、平面視において第1方向Xに連続的に形成され、第2方向Yに延びる帯状にそれぞれ形成されている。各膨出部65は、第1方向Xに関して第1トレンチ分離構造60よりも幅広に形成されている。
複数の窪み部66は、複数の膨出部65の間の領域において第2方向Yに延びる帯状にそれぞれ形成されている。複数の窪み部66は、複数の膨出部65の浅部同士が接続された部分であり、複数の膨出部65の最深部に対して第1主面3側に位置している。むろん、高濃度ドリフト領域64は、厚さ方向に上下する蛇行を有さない平坦な底部を有していてもよい。
高濃度ドリフト領域64は、出力領域6内のドリフト領域11の全域を高濃度化していてもよい。このような構成によれば、ドリフト領域11の高濃度化によってドリフト領域11のオン抵抗を低減できる。ただし、この場合、ドリフト領域11中のキャリア密度の増加によって電界集中が生じ易くなる結果、ブレークダウン電圧が低下する可能性に留意すべきである。したがって、ブレークダウン電圧の低下を抑制しながらオン抵抗を削減する上では、出力領域6の一部に高濃度ドリフト領域64を導入することが好ましい。
半導体装置1は、出力領域6においてドリフト領域11の表層部に形成されたp型(第2導電型)の第1ボディ領域67を含む。第1ボディ領域67は、出力領域6の全域において第1主面3に沿って層状に延び、第1トレンチ分離構造60の壁面に接続されている。つまり、第1ボディ領域67は、この形態では、第1トレンチ分離構造60外の領域に形成されていない。
第1ボディ領域67は、高濃度ドリフト領域64よりも浅く形成されている。具体的には、第1ボディ領域67は、第1トレンチ分離構造60よりも浅く形成され、第1トレンチ分離構造60の底壁よりも第1主面3側に位置された底部を有している。第1ボディ領域67の底部は、第1トレンチ分離構造60の深さ範囲中間部よりも第1主面3側に位置していることが好ましい。
半導体装置1は、出力領域6において第1主面3に形成された複数の第1トレンチゲート構造70を含む。複数の第1トレンチゲート構造70は、第1トレンチ分離構造60から間隔を空けて出力領域6の内方部に形成されている。複数の第1トレンチゲート構造70は、第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。つまり、複数の第1トレンチゲート構造70は、第2方向Yに延びるストライプ状に配列されている。複数の第1トレンチゲート構造70は、長手方向(第2方向Y)に関して、高濃度ドリフト領域64の一端部および他端部を横切っている。
複数の第1トレンチゲート構造70は、長手方向(第2方向Y)の一方側の第1端部、および、長手方向(第2方向Y)の他方側の第2端部を有している。第1端部は、平面視において第1トレンチ分離構造60および高濃度ドリフト領域64の一端部の間の領域に位置している。第2端部は、平面視において第1トレンチ分離構造60および高濃度ドリフト領域64の他端部の間の領域に位置している。
複数の第1トレンチゲート構造70は、断面視において第1ボディ領域67を貫通し、高濃度ドリフト領域64内に位置している。複数の第1トレンチゲート構造70は、高濃度ドリフト領域64の底部から第1主面3側に間隔を空けて形成され、高濃度ドリフト領域64の一部を挟んでドリフト領域11に対向している。
複数の第1トレンチゲート構造70は、複数の窪み部66に対して第1方向Xにずれて形成され、厚さ方向に複数の膨出部65にそれぞれ対向している。複数の第1トレンチゲート構造70は、複数の膨出部65の最深部に対向していることが好ましい。このような構成は、複数の第1ゲートトレンチ71の形成工程後、複数の第1ゲートトレンチ71の壁面からチップ2の内部にn型不純物を導入することによって得られる。
第1方向Xの両サイドに位置された2つの第1トレンチゲート構造70は、高濃度ドリフト領域64外の領域に形成されていることが好ましい。つまり、最外の第1トレンチゲート構造70は、高濃度ドリフト領域64から第1トレンチ分離構造60側に間隔を空けた位置において第1ボディ領域67を貫通し、ドリフト領域11内に位置していることが好ましい。最外の第1トレンチゲート構造70は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
複数の第1トレンチゲート構造70は、第2幅W2を有している。第2幅W2は、第1トレンチゲート構造70の延在方向に直交する方向(つまり第1方向X)の幅である。第2幅W2は、第1トレンチ分離構造60の第1幅W1とほぼ等しくてもよい。第2幅W2は、第1幅W1以下であることが好ましい。第2幅W2は、第1幅W1未満であることが特に好ましい。
第2幅W2は、0.4μm以上2μm以下であってもよい。第2幅W2は、0.4μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、1.25μm以上1.5μm以下、1.5μm以上1.75μm以下、および、1.75μm以上2μm以下のいずれか1つの範囲に属する値を有していてもよい。第2幅W2は、0.8μm以上1.2μm以下であることが好ましい。
複数の第1トレンチゲート構造70は、第1方向Xに第1間隔I1を空けて配列されている。第1間隔I1は、互いに隣り合う2つの第1トレンチゲート構造70の間の領域に区画されたメサ部(第1メサ部)のメサ幅(第1メサ幅)でもある。第1間隔I1は、第1トレンチ分離構造60の第1幅W1以下であることが好ましい。第1間隔I1は、第2幅W2以下であることが好ましい。第1間隔I1は、第2幅W2未満であることが特に好ましい。
第1間隔I1は、0.4μm以上0.8μm以下であってもよい。第1間隔I1は、0.4μm以上0.5μm以下、0.5μm以上0.6μm以下、0.6μm以上0.7μm以下、および、0.7μm以上0.8μm以下のいずれか1つの範囲に属する値を有していてもよい。第1間隔I1は、0.5μm以上0.7μm以下であることが好ましい。
第1トレンチゲート構造70は、第2深さD2を有している。第2深さD2は、第1トレンチ分離構造60の第1深さD1とほぼ等しくてもよい。第2深さD2は、第1深さD1以下であることが好ましい。第2深さD2は、第1深さD1未満であることが特に好ましい。
第2深さD2は、1μm以上6μm以下であってもよい。第2深さD2は、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、4μm以上5μm以下、および、5μm以上6μm以下のいずれか1つの範囲に属する値を有していてもよい。第2深さD2は、2.5μm以上4.5μm以下であることが好ましい。
以下、1つの第1トレンチゲート構造70の内部構成が説明される。第1トレンチゲート構造70は、第1ゲートトレンチ71、第1絶縁膜72、第1上電極73、第1下電極74および第1中間絶縁膜75を含む。つまり、第1トレンチゲート構造70は、絶縁体(第1絶縁膜72および第1中間絶縁膜75)を挟んで第1ゲートトレンチ71内に上下方向に埋設された複数の電極(第1上電極73および第1下電極74)を含むマルチ電極構造を有している。
第1ゲートトレンチ71は、第1主面3に形成され、第1トレンチゲート構造70の壁面を区画している。第1絶縁膜72は、第1ゲートトレンチ71の壁面を被覆している。第1絶縁膜72は、第1上絶縁膜76および第1下絶縁膜77を含む。第1上絶縁膜76は、第1ボディ領域67の底部に対して第1ゲートトレンチ71の開口側の壁面を被覆している。
第1上絶縁膜76は、第1ボディ領域67の底部に対して第1ゲートトレンチ71の底壁側の壁面を部分的に被覆している。第1上絶縁膜76は、第1分離絶縁膜62よりも薄い。第1上絶縁膜76は、ゲート絶縁膜として形成されている。第1上絶縁膜76は、酸化シリコン膜を含んでいてもよい。第1上絶縁膜76は、チップ2の酸化物からなる酸化シリコン膜を含むことが好ましい。
第1下絶縁膜77は、第1ボディ領域67の底部に対して第1ゲートトレンチ71の底壁側の壁面を被覆している。第1下絶縁膜77は、第1上絶縁膜76よりも厚い。第1下絶縁膜77の厚さは、第1分離絶縁膜62の厚さとほぼ等しくてもよい。第1下絶縁膜77は、酸化シリコン膜を含んでいてもよい。第1下絶縁膜77は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第1上電極73は、第1絶縁膜72を挟んで第1ゲートトレンチ71の開口側に埋設されている。具体的には、第1上電極73は、第1上絶縁膜76を挟んで第1ゲートトレンチ71の開口側に埋設され、第1上絶縁膜76を挟んで第1ボディ領域67および高濃度ドリフト領域64に対向している。第1上電極73は、導電性ポリシリコンを含んでいてもよい。
第1下電極74は、第1絶縁膜72を挟んで第1ゲートトレンチ71の底壁側に埋設されている。具体的には、第1下電極74は、第1下絶縁膜77を挟んで第1ゲートトレンチ71の底壁側に埋設され、第1下絶縁膜77を挟んで高濃度ドリフト領域64に対向している。最外の第1トレンチゲート構造70の第1下電極74は、第1下絶縁膜77を挟んでドリフト領域11に対向している。
第1下電極74は、第1上電極73の底部に系合するように第1下絶縁膜77から第1上電極73側に突出した上端部を有している。第1下電極74の上端部は、第1主面3に沿う横方向に第1上電極73の下端部を挟んで第1上絶縁膜76に対向している。第1下電極74は、導電性ポリシリコンを含んでいてもよい。
第1中間絶縁膜75は、第1上電極73および第1下電極74の間に介在され、第1ゲートトレンチ71内において第1上電極73および第1下電極74を電気的に絶縁させている。第1中間絶縁膜75は、第1上絶縁膜76および第1下絶縁膜77に連なっている。第1中間絶縁膜75は、第1下絶縁膜77よりも薄い。第1中間絶縁膜75は、酸化シリコン膜を含んでいてもよい。第1中間絶縁膜75は、第1下電極74の酸化物からなる酸化シリコン膜を含むことが好ましい。
半導体装置1は、各第1トレンチゲート構造70の制御対象として各第1トレンチゲート構造70の両サイドに形成された複数の第1チャネルセル78を含む。この形態では、1つの第1トレンチゲート構造70の両サイドに配置された2つの第1チャネルセル78は、当該1つの第1トレンチゲート構造70によって制御され、他の第1トレンチゲート構造70の制御対象から外れる。
複数の第1チャネルセル78は、第1トレンチゲート構造70の長手方向(第2方向Y)の両端部から間隔を空けて第1トレンチゲート構造70の内方部に沿う領域に形成されている。複数の第1チャネルセル78は、第1主面3のうち複数の第1トレンチゲート構造70の両端部に挟まれた領域から第1ボディ領域67を露出させている。
複数の第1チャネルセル78は、厚さ方向に第1ボディ領域67の一部を挟んで高濃度ドリフト領域64に対向している。複数の第1チャネルセル78は、平面視において高濃度ドリフト領域64の周縁よりも高濃度ドリフト領域64の内方部に形成されていることが好ましい。
各第1チャネルセル78は、n型の複数の第1ソース領域79およびp型の複数の第1コンタクト領域80を含む。図8では、明瞭化のため、第1ソース領域79にハッチングが付されている。第1コンタクト領域80は、「第1バックゲート領域」と称されてもよい。各第1ソース領域79は、ドリフト領域11よりも高いn型不純物濃度を有している。各第1ソース領域79は、高濃度ドリフト領域64よりも高いn型不純物濃度を有していてもよい。各第1ソース領域79のn型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。
複数の第1ソース領域79は、各第1トレンチゲート構造70に沿って間隔を空けて配列されている。複数の第1ソース領域79は、第1ボディ領域67の底部から第1主面3側に間隔を空けて形成され、第1絶縁膜72(第1上絶縁膜76)を挟んで第1上電極73に対向している。
各第1コンタクト領域80は、第1ボディ領域67よりも高いp型不純物濃度を有している。各第1コンタクト領域80のp型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。複数の第1コンタクト領域80は、各第1トレンチゲート構造70に沿って複数の第1ソース領域79と交互に配列されている。複数の第1コンタクト領域80は、第1ボディ領域67の底部から第1主面3側に間隔を空けて形成され、第1絶縁膜72(第1上絶縁膜76)を挟んで第1上電極73に対向している。
1つの第1トレンチゲート構造70の両サイドに形成された2つの第1チャネルセル78に関して、一方の第1チャネルセル78内の複数の第1ソース領域79は、第1トレンチゲート構造70を挟んで他方の第1チャネルセル78内の複数の第1ソース領域79に対向している。また、一方の第1チャネルセル78内の複数の第1コンタクト領域80は、第1トレンチゲート構造70を挟んで他方の第1チャネルセル78内の複数の第1コンタクト領域80に対向している。
むろん、一方の第1チャネルセル78内の複数の第1ソース領域79は、第1トレンチゲート構造70を挟んで他方の第1チャネルセル78内の複数の第1コンタクト領域80に対向していてもよい。また、一方の第1チャネルセル78内の複数の第1コンタクト領域80は、第1トレンチゲート構造70を挟んで他方の第1チャネルセル78内の複数の第1ソース領域79に対向していてもよい。
2つの第1トレンチゲート構造70の間に介在された2つの第1チャネルセル78に関して、一方の第1チャネルセル78内の複数の第1ソース領域79は、第1方向Xに他方の第1チャネルセル78内の複数の第1コンタクト領域80に接続されている。また、一方の第1チャネルセル78内の複数の第1コンタクト領域80は、第1方向Xに他方の第1チャネルセル78内の複数の第1ソース領域79に接続されている。
むろん、一方の第1チャネルセル78内の複数の第1ソース領域79は、第1方向Xに他方の第1チャネルセル78内の複数の第1ソース領域79に接続されていてもよい。また、一方の第1チャネルセル78内の複数の第1コンタクト領域80は、第1方向Xに他方の第1チャネルセル78内の複数の第1コンタクト領域80に接続されていてもよい。
最外の第1トレンチゲート構造70の両サイドに形成された2つの第1チャネルセル78のうち内方側に位置された第1チャネルセル78は、厚さ方向に第1ボディ領域67の一部を挟んでドリフト領域11に対向している。一方、外方側に位置された第1チャネルセル78は、第1ソース領域79を含まず、第1コンタクト領域80のみを含む。これにより、第1トレンチ分離構造60および最外の第1トレンチゲート構造70の間の領域における電流経路の形成が抑制される。
出力トランジスタ20は、複数の単位トランジスタ22を含む。複数の単位トランジスタ22は、1つの第1トレンチゲート構造70および当該1つの第1トレンチゲート構造70の両サイドに形成された2つの第1チャネルセル78をそれぞれ含む。各単位トランジスタ22に関して、1つの第1トレンチゲート構造70はユニットゲートを構成し、複数の第1ソース領域79(2つの第1チャネルセル78)はユニットソースを構成し、ドレイン領域10(ドリフト領域11および高濃度ドリフト領域64)はユニットドレインを構成している。
出力トランジスタ20は、第1系統トランジスタ21Aおよび第2系統トランジスタ21Bを含む。第1系統トランジスタ21Aは、複数の単位トランジスタ22から個別制御対象として系統化(グループ化)された複数の単位トランジスタ22を含む。第2系統トランジスタ21Bは、第1系統トランジスタ21A以外の複数の単位トランジスタ22から個別制御対象として系統化(グループ化)された複数の単位トランジスタ22を含む。
出力トランジスタ20は、この形態では、出力領域6に設けられた複数のブロック領域81を含む。複数のブロック領域81は、複数の第1ブロック領域81Aおよび複数の第2ブロック領域81Bを含む。複数の第1ブロック領域81Aは、第1系統トランジスタ21A用の1つまたは複数(この形態では複数)の単位トランジスタ22がそれぞれ配置される領域である。複数の第2ブロック領域81Bは、第2系統トランジスタ21B用の1つまたは複数(この形態では複数)の単位トランジスタ22が配置される領域である。
複数の第1ブロック領域81Aは、第1方向Xに間隔を空けて配列されている。各第1ブロック領域81A内の単位トランジスタ22の個数は任意である。この形態では、各第1ブロック領域81A内に2つの単位トランジスタ22が配置されている。各第1ブロック領域81A内の単位トランジスタ22の個数が多くなると、各第1ブロック領域81A内の発熱量が増加する。したがって、各第1ブロック領域81A内の単位トランジスタ22の個数は、2個以上5個以下であることが好ましい。
複数の第2ブロック領域81Bは、1つの第1ブロック領域81Aを挟み込むように第1方向Xに沿って複数の第1ブロック領域81Aと交互に配列されている。これにより、複数の第1ブロック領域81Aに起因する発熱箇所を複数の第2ブロック領域81Bによって間引くことができると同時に、複数の第2ブロック領域81Bに起因する発熱箇所を複数の第1ブロック領域81Aによって間引くことができる。
各第2ブロック領域81B内の単位トランジスタ22の個数は任意である。この形態では、各第2ブロック領域81B内に2つの単位トランジスタ22が配置されている。各第2ブロック領域81B内の単位トランジスタ22の個数が多くなると、各第2ブロック領域81B内の発熱量が増加する。
したがって、各第2ブロック領域81B内の単位トランジスタ22の個数は、2個以上5個以下であることが好ましい。出力領域6内の温度の面内ばらつきを鑑みると、第2ブロック領域81B内の単位トランジスタ22の個数は、第1ブロック領域81A内の単位トランジスタ22の個数と同じであることが好ましい。
半導体装置1は、各ブロック領域81において系統化(グループ化)すべき複数(この形態では2つ)の第1トレンチゲート構造70の両端部を接続する一対の第1トレンチ接続構造90を含む。すなわち、一対の第1トレンチ接続構造90は、系統トランジスタ21として系統化すべき複数の第1トレンチゲート構造70の両端部をそれぞれ接続している。
一方側の第1トレンチ接続構造90は、平面視において対応する複数(この形態では2つ)の第1トレンチゲート構造70の第1端部同士をアーチ状に接続している。他方側の第1トレンチ接続構造90は、平面視において対応する複数(この形態では2つ)の第1トレンチゲート構造70の第2端部同士をアーチ状に接続している。
具体的には、一方側の第1トレンチ接続構造90は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数(この形態では2つ)の第2部分を有している。第1部分は、平面視において複数の第1トレンチゲート構造70の第1端部に対向している。複数の第2部分は、複数の第1端部に接続されるように第1部分から複数の第1端部に向けて延びている。
他方側の第1トレンチ接続構造90は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数(この形態では2つ)の第2部分を有している。第1部分は、平面視において複数の第1トレンチゲート構造70の第2端部に対向している。複数の第2部分は、複数の第2端部に接続されるように第1部分から複数の第2端部に向けて延びている。複数の第1トレンチ接続構造90は、各ブロック領域81内において複数の第1トレンチゲート構造70と1つの環状または梯子状のトレンチ構造を構成している。
複数の第1トレンチ接続構造90は、第1トレンチ分離構造60および高濃度ドリフト領域64から間隔を空けて第1トレンチ分離構造60および高濃度ドリフト領域64の間の領域に形成されている。複数の第1トレンチ接続構造90は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
複数の第1トレンチ接続構造90は、第1トレンチゲート構造70とほぼ等しい幅およびほぼ等しい深さで形成されていてもよい。むろん、第1トレンチ接続構造90の第1部分および第2部分は、互いに異なる幅を有していてもよい。たとえば、第1トレンチ接続構造90の第2部分は、第1トレンチ接続構造90の第1部分よりも幅狭に形成されていてもよい。
この場合、第1部分は第1トレンチ分離構造60の幅とほぼ等しい幅を有し、第2部分は第1トレンチゲート構造70の幅とほぼ等しい幅を有していてもよい。さらにこの場合、第1部分は第1トレンチ分離構造60の深さとほぼ等しい深さを有し、第2部分は第1トレンチゲート構造70の深さとほぼ等しい深さを有していてもよい。
他方側の第1トレンチ接続構造90は、第1トレンチゲート構造70の第2端部に接続されている点を除き、一方側の第1トレンチ接続構造90と同様の構造を有している。以下、一方側の第1トレンチ接続構造90の構成が説明され、他方側の第1トレンチ接続構造90の構成についての説明は省略される。
第1トレンチ接続構造90は、第1接続トレンチ91、第1接続絶縁膜92および第1接続電極93を含む。第1接続トレンチ91は、第1主面3に形成され、第1トレンチ接続構造90の壁面を区画している。第1接続トレンチ91は、複数の第1ゲートトレンチ71に接続されている。
第1接続絶縁膜92は、第1接続トレンチ91の壁面を被覆している。第1接続絶縁膜92は、第1接続トレンチ91および第1ゲートトレンチ71の連通部において第1上絶縁膜76、第1下絶縁膜77および第1中間絶縁膜75に接続されている。第1接続絶縁膜92は、第1上絶縁膜76よりも厚い。第1接続絶縁膜92の厚さは、第1下絶縁膜77の厚さとほぼ等しくてもよい。第1接続絶縁膜92は、酸化シリコン膜を含んでいてもよい。第1接続絶縁膜92は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第1接続電極93は、第1接続絶縁膜92を挟んで第1接続トレンチ91に埋設され、第1接続絶縁膜92を挟んでドリフト領域11および第1ボディ領域67に対向している。第1接続電極93は、第1接続トレンチ91および第1ゲートトレンチ71の連通部において第1下電極74に接続され、第1中間絶縁膜75によって第1上電極73から電気的に絶縁されている。第1接続電極93は、第1下電極74が第1ゲートトレンチ71内から第1接続トレンチ91内に引き出された引き出し部からなる。第1接続電極93は、導電性ポリシリコンを含んでいてもよい。
半導体装置1は、出力領域6において第1主面3を選択的に被覆する第1主面絶縁膜94を含む。第1主面絶縁膜94は、第1絶縁膜72(第1上絶縁膜76)および第1接続絶縁膜92に接続され、第1分離電極63、第1上電極73および第1接続電極93を露出させている。
第1主面絶縁膜94は、第1分離絶縁膜62よりも薄い。第1主面絶縁膜94は、第1下絶縁膜77よりも薄い。第1主面絶縁膜94は、第1接続絶縁膜92よりも薄い。第1主面絶縁膜94は、第1上絶縁膜76とほぼ等しい厚さを有していてもよい。第1主面絶縁膜94は、酸化シリコン膜を含んでいてもよい。第1主面絶縁膜94は、チップ2の酸化物からなる酸化シリコン膜を含むことが好ましい。
半導体装置1は、出力領域6の内外において第1主面3を選択的に被覆する第1フィールド絶縁膜95を含む。第1フィールド絶縁膜95は、第1主面絶縁膜94よりも厚い。第1フィールド絶縁膜95は、第1上絶縁膜76よりも厚い。第1フィールド絶縁膜95は、第1分離絶縁膜62とほぼ等しい厚さを有していてもよい。第1フィールド絶縁膜95は、酸化シリコン膜を含んでいてもよい。第1フィールド絶縁膜95は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第1フィールド絶縁膜95は、出力領域6内において第1トレンチ分離構造60の内壁に沿って第1主面3を被覆し、第1分離絶縁膜62、第1接続絶縁膜92および第1主面絶縁膜94に接続されている。第1フィールド絶縁膜95は、出力領域6外において第1トレンチ分離構造60の外壁に沿って第1主面3を被覆し、第1分離絶縁膜62に接続されている。
前述の層間絶縁層12は、出力領域6において、第1トレンチ分離構造60、第1トレンチゲート構造70、第1トレンチ接続構造90、第1主面絶縁膜94および第1フィールド絶縁膜95を被覆している。
半導体装置1は、層間絶縁層12内に配置された複数の第1ゲート配線96を含む。複数の第1ゲート配線96は、出力領域6および制御領域7に引き回され、出力領域6において出力トランジスタ20に電気的に接続され、制御領域7において制御回路23(ゲート制御回路24)に電気的に接続されている。複数の第1ゲート配線96は、制御回路23(ゲート制御回路24)で生成された複数のゲート信号を出力トランジスタ20に個別的に伝達する。
複数の第1ゲート配線96は、第1系統ゲート配線96Aおよび第2系統ゲート配線96Bを含む。第1系統ゲート配線96Aは、第1系統トランジスタ21Aにゲート信号を個別的に伝達する。第1系統ゲート配線96Aは、層間絶縁層12内に配置された複数のビア電極97を介して第1系統トランジスタ21A用の複数の第1トレンチゲート構造70に電気的に接続されている。具体的には、第1系統ゲート配線96Aは、複数のビア電極97を介して対応する複数の第1上電極73および複数の第1接続電極93に電気的に接続されている。
つまり、第1系統トランジスタ21A用の第1上電極73および第1下電極74は、同一のゲート信号によって同時にオンオフ制御される。これにより、第1上電極73および第1下電極74の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧(ブレークダウン電圧)の低下が抑制される。
第2系統ゲート配線96Bは、第1系統ゲート配線96Aから電気的に独立して第2系統トランジスタ21Bにゲート信号を個別的に伝達する。第2系統ゲート配線96Bは、層間絶縁層12内に配置された複数のビア電極97を介して第2系統トランジスタ21B用の複数の第1トレンチゲート構造70に電気的に接続されている。具体的には、第2系統ゲート配線96Bは、複数のビア電極97を介して対応する複数の第1上電極73および複数の第1接続電極93に電気的に接続されている。
つまり、第2系統トランジスタ21B用の第1上電極73および第1下電極74は、同一のゲート信号によって同時にオンオフ制御される。これにより、第1上電極73および第1下電極74の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧(ブレークダウン電圧)の低下が抑制される。
半導体装置1は、層間絶縁層12内に配置された第1ソース配線98を含む。第1ソース配線98は、ソース端子13、第1トレンチ分離構造60および複数の第1チャネルセル78に電気的に接続されている。具体的には、第1ソース配線98は、層間絶縁層12内に配置された複数のビア電極97を介して第1トレンチ分離構造60および複数の第1チャネルセル78に電気的に接続されている。
各第1チャネルセル78用のビア電極97は、隣接した2つの第1チャネルセル78に跨るように配置され、平面視において各第1チャネルセル78に沿って延びる帯状に形成されている。これにより、ソース端子13は、全ての系統トランジスタ21のシステムソース(単位トランジスタ22のユニットソース)に電気的に接続されている。
以下、図15~図22を参照して、第1保護領域8(第1保護トランジスタ40)側の構成が説明される。第2保護領域9(第2保護トランジスタ50)側の構成は、電気的な接続形態、配置箇所、平面積等が異なる点を除き、第1保護領域8側の構成と同様である(図1~図6も併せて参照)。
したがって、第2保護領域9側の構成の説明については第1保護領域8側の構成の説明が適用されるものとして省略される。第2保護領域9側の構成は、以下の説明において「第1保護領域8」を「第2保護領域9」に置き換え、「第1保護トランジスタ40」を「第2保護トランジスタ50」に置き換えることによって得られる。
添付図面では、第1保護領域8(第1保護トランジスタ40)に係る構成が第2保護領域9(第2保護トランジスタ50)に係る構成にも適用される点を明確にすべく、第2保護領域9(第2保護トランジスタ50)に係る符号「9(50)」が第1保護領域8(第1保護トランジスタ40)に係る符号「8(40)」と併記されている。
図15は、図1に示す第1保護領域8を示す平面図である。図16は、図15に示す第1保護領域8の要部を示す拡大平面図である。図17は、図15に示す第1保護領域8の更なる要部を示す拡大平面図である。図18は、図16に示すXVIII-XVIII線に沿う断面図である。図19は、図16に示すXIX-XIX線に沿う断面図である。図20は、図16に示すXX-XX線に沿う断面図である。図21は、図16に示すXXI-XXI線に沿う断面図である。図22は、出力領域6側の構成および第1保護領域8側の構成を比較するための断面図である。
図15~図22を参照して、半導体装置1は、第1保護領域8を区画するように第1主面3に形成された第2トレンチ分離構造100を含む。第2トレンチ分離構造100は、「第2領域分離構造」と称されてもよい。第2トレンチ分離構造100は、チップ2内において出力領域6、制御領域7および第2保護領域9から第1保護領域8を電気的に分離する。第2トレンチ分離構造100にはソース電位が付与される。第2トレンチ分離構造100は、平面視において第1保護領域8を取り囲む環状に形成されている。
第2トレンチ分離構造100は、この形態では、平面視において第1主面3の周縁に平行な4辺を有する多角環状(この形態では四角環状)に形成されている。第2トレンチ分離構造100は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
第2トレンチ分離構造100は、第3幅W3を有している。第3幅W3は、第2トレンチ分離構造100の延在方向に直交する方向の幅である。第3幅W3は、複数の第1トレンチゲート構造70の第1間隔I1よりも大きいことが好ましい。第3幅W3は、第1トレンチゲート構造70の第2幅W2よりも大きいことが好ましい。第3幅W3は、第1トレンチ分離構造60の第1幅W1とほぼ等しいことが特に好ましい。むろん、第3幅W3は、第1幅W1よりも大きくてもよいし、第1幅W1よりも小さくてもよい。また、第3幅W3は、第2幅W2とほぼ等しくてもよい。
第3幅W3は、0.4μm以上2.5μm以下であってもよい。第3幅W3は、0.4μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、1.25μm以上1.5μm以下、1.5μm以上1.75μm以下、および、1.75μm以上2μm以下のいずれか1つの範囲に属する値を有していてもよい。第3幅W3は、1.25μm以上1.75μm以下であることが好ましい。
第2トレンチ分離構造100は、第3深さD3を有している。第3深さD3は、第1トレンチゲート構造70の第2深さD2よりも大きいことが好ましい。第3深さD3は、第1トレンチ分離構造60の第1深さD1とほぼ等しいことが特に好ましい。むろん、第3深さD3は、第1深さD1よりも大きくてもよいし、第1深さD1よりも小さくてもよい。また、第3深さD3は、第2深さD2とほぼ等しくてもよい。
第3深さD3は、1μm以上6μm以下であってもよい。第3深さD3は、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、4μm以上5μm以下、および、5μm以上6μm以下のいずれか1つの範囲に属する値を有していてもよい。第3深さD3は、3μm以上5μm以下であることが好ましい。
第2トレンチ分離構造100は、第2分離トレンチ101、第2分離絶縁膜102および第2分離電極103を含む。つまり、第2トレンチ分離構造100は、絶縁体(第2分離絶縁膜102)を挟んで第2分離トレンチ101に埋設された単一の電極(第2分離電極103)を含むシングル電極構造を有している。
第2分離トレンチ101は、第1主面3に形成され、第2トレンチ分離構造100の壁面を区画している。第2分離絶縁膜102は、第2分離トレンチ101の壁面を被覆している。第2分離絶縁膜102は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第2分離絶縁膜102は、第1上絶縁膜76よりも厚い。第2分離絶縁膜102の厚さは、第1分離絶縁膜62の厚さとほぼ等しいことが好ましい。第2分離電極103は、第2分離絶縁膜102を挟んで第2分離トレンチ101に埋設されている。第2分離電極103は、導電性ポリシリコンを含んでいてもよい。
半導体装置1は、第1保護領域8において第1主面3に形成された第1保護トランジスタ40を含む。以下の構成は、半導体装置1の構成要素として説明されるが、第1保護トランジスタ40の構成要素でもある。
半導体装置1は、出力領域6側の構成とは異なり、第1保護領域8のドリフト領域11の表層部において高濃度ドリフト領域64を有さない。つまり、第1保護領域8のドリフト領域11は、出力領域6側の構成とは異なり、底部側から第1主面3側に向けて不純物濃度が増加する濃度勾配を有さない。
換言すると、第1保護領域8のドリフト領域11は、ドリフト領域11の底部および第1トレンチゲート構造70の間の厚さ範囲において不純物濃度が増加する濃度勾配を有さない。第1保護領域8のドリフト領域11は、厚さ方向にほぼ一定のn型不純物濃度を有している。
第1保護領域8は、常時使用される領域ではなく、第1過電圧Vs1(第1過電圧Vs1)の発生時(印加時)に使用される領域である。したがって、第1保護領域8では、出力領域6とは異なり、過電圧に対する耐量が求められる。つまり、第1保護領域8では、低オン抵抗化の要請は小さく、高耐圧化の要請が大きい。
第1保護領域8において、ドリフト領域11が高濃度ドリフト領域64によって高濃度化された場合、過電圧に起因する不所望な電界集中が引き起こされ、ブレークダウン電圧が低下する可能性が高まる。したがって、第1保護領域8は、高濃度ドリフト領域64を有さないことが好ましい。むろん、本開示は、第1保護領域8が高濃度ドリフト領域64を有する構成を排除しない。
半導体装置1は、第1保護領域8においてドリフト領域11の表層部に形成されたp型(第2導電型)の第2ボディ領域107を含む。第2ボディ領域107は、第1ボディ領域67とほぼ等しいp型不純物濃度を有していることが好ましい。第2ボディ領域107は、第1保護領域8の全域において第1主面3に沿って層状に延び、第2トレンチ分離構造100の壁面に接続されている。
つまり、第2ボディ領域107は、この形態では、第2トレンチ分離構造100外の領域に形成されていない。第2ボディ領域107は、第2トレンチ分離構造100よりも浅く形成され、第2トレンチ分離構造100の底壁よりも第1主面3側に位置された底部を有している。第2ボディ領域107の底部は、第2トレンチ分離構造100の深さ範囲中間部よりも第1主面3側に位置していることが好ましい。第2ボディ領域107は、第1ボディ領域67とほぼ等しい厚さを有していることが好ましい。
半導体装置1は、第1保護領域8において第1主面3に形成された複数の第2トレンチゲート構造110を含む。複数の第2トレンチゲート構造110の個数は、複数の第1トレンチゲート構造70の個数未満である。具体的な図示は省略されるが、第2保護領域9内の第2トレンチゲート構造110の個数は、第1保護領域8内の第2トレンチゲート構造110の個数と異なっていてもよい。
第2保護領域9内の第2トレンチゲート構造110の個数は、第1保護領域8内の第2トレンチゲート構造110の個数よりも多くてもよい。第2保護領域9内の第2トレンチゲート構造110の個数は、第1保護領域8内の第2トレンチゲート構造110の個数よりも少なくてもよい。第2保護領域9内の第2トレンチゲート構造110の個数は、第1保護領域8内の第2トレンチゲート構造110の個数と同じであってもよい。
複数の第2トレンチゲート構造110は、第2トレンチ分離構造100から間隔を空けて第1保護領域8の内方部に形成されている。複数の第2トレンチゲート構造110は、第1方向Xに間隔を空けて配列され、第2方向Yに延びる帯状にそれぞれ形成されている。
つまり、複数の第2トレンチゲート構造110は、第2方向Yに延びるストライプ状に配列されている。複数の第2トレンチゲート構造110の長さは、複数の第1トレンチゲート構造70の長さ未満である。複数の第2トレンチゲート構造110は、長手方向(第2方向Y)の一方側に第1端部を有し、長手方向(第2方向Y)の他方側に第2端部を有している。
複数の第2トレンチゲート構造110は、断面視において第2ボディ領域107を貫通し、ドリフト領域11内に位置している。複数の第2トレンチゲート構造110は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
複数の第2トレンチゲート構造110は、第4幅W4を有している(図22も併せて参照)。第4幅W4は、第2トレンチゲート構造110の延在方向に直交する方向(つまり第1方向X)の幅である。第4幅W4は、第1トレンチ分離構造60の第1幅W1未満であることが好ましい。第4幅W4は、第2トレンチ分離構造100の第3幅W3未満であることが好ましい。
第4幅W4は、複数の第1トレンチゲート構造70の第1間隔I1よりも大きいことが好ましい。第4幅W4は、第1トレンチゲート構造70の第2幅W2とほぼ等しいことが好ましい。むろん、第4幅W4は、第2幅W2よりも大きくてもよいし、第2幅W2未満であってもよい。
第4幅W4は、0.4μm以上2μm以下であってもよい。第4幅W4は、0.4μm以上0.75μm以下、0.75μm以上1μm以下、1μm以上1.25μm以下、1.25μm以上1.5μm以下、1.5μm以上1.75μm以下、および、1.75μm以上2μm以下のいずれか1つの範囲に属する値を有していてもよい。第4幅W4は、0.8μm以上1.2μm以下であることが好ましい。
複数の第2トレンチゲート構造110は、第1方向Xに第2間隔I2を空けて配列されている(図22も併せて参照)。第2間隔I2は、互いに隣り合う2つの第2トレンチゲート構造110の間の領域に区画されたメサ部(第2メサ部)のメサ幅(第2メサ幅)でもある。
第2間隔I2は、第1トレンチゲート構造70の第2幅W2以上であることが好ましい。第2間隔I2は、第2幅W2よりも大きいことが特に好ましい。第2間隔I2は、第2トレンチゲート構造110の第4幅W4以上であることが好ましい。第2間隔I2は、第4幅W4よりも大きいことが特に好ましい。
第2間隔I2は、第1トレンチ分離構造60の第1幅W1以下(第1幅W1未満)であることが好ましい。第2間隔I2は、第1幅W1未満であることが好ましい。第2間隔I2は、第2トレンチ分離構造100の第3幅W3以下(第3幅W3未満)であることが好ましい。第2間隔I2は、第3幅W3未満であることが好ましい。
第2間隔I2は、複数の第1トレンチゲート構造70の第1間隔I1以上であることが好ましい。第2間隔I2は、第1間隔I1よりも大きいことが特に好ましい。第2間隔I2は、第1間隔I1の1.5倍以上4倍以下であることが好ましい。第2間隔I2は、第1間隔I1の2.5倍以下であることが特に好ましい。
第2間隔I2は、0.8μm以上1.6μm以下であってもよい。第2間隔I2は、0.8μm以上1μm以下、1μm以上1.2μm以下、1.2μm以上1.4μm以下、および、1.4μm以上1.6μmのいずれか1つの範囲に属する値を有していてもよい。第2間隔I2は、1μm以上1.4μm以下であることが好ましい。
第2トレンチゲート構造110は、第4深さD4を有している(図22も併せて参照)。第4深さD4は、第1トレンチ分離構造60の第1深さD1とほぼ等しくてもよい。第4深さD4は、第1深さD1未満であることが好ましい。第4深さD4は、第2トレンチ分離構造100の第3深さD3とほぼ等しくてもよい。第4深さD4は、第3深さD3未満であることが好ましい。第4深さD4は、第1トレンチゲート構造70の第2深さD2とほぼ等しいことが特に好ましい。むろん、第4深さD4は、第2深さD2よりも大きくてもよいし、第2深さD2よりも小さくてもよい。
第4深さD4は、1μm以上6μm以下であってもよい。第4深さD4は、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、4μm以上5μm以下、および、5μm以上6μm以下のいずれか1つの範囲に属する値を有していてもよい。第4深さD4は、2.5μm以上4.5μm以下であることが好ましい。
具体的な図示は省略されるが、第2保護領域9内の第4幅W4は、第1保護領域8内の第4幅W4と異なっていてもよい。第2保護領域9内の第4幅W4は、第1保護領域8内の第4幅W4よりも大きくてもよい。第2保護領域9内の第4幅W4は、第1保護領域8内の第4幅W4よりも小さくてもよい。むろん、第2保護領域9内の第4幅W4は、第1保護領域8内の第4幅W4とほぼ等しくてもよい。
また、第2保護領域9内の第2間隔I2は、第1保護領域8内の第2間隔I2と異なっていてもよい。第2保護領域9内の第2間隔I2は、第1保護領域8内の第2間隔I2よりも大きくてもよい。第2保護領域9内の第2間隔I2は、第1保護領域8内の第2間隔I2よりも小さくてもよい。むろん、第2保護領域9内の第2間隔I2は、第1保護領域8内の第2間隔I2とほぼ等しくてもよい。
また、第2保護領域9内の第4深さD4は、第1保護領域8内の第4深さD4と異なっていてもよい。第2保護領域9内の第4深さD4は、第1保護領域8内の第4深さD4よりも大きくてもよい。第2保護領域9内の第4深さD4は、第1保護領域8内の第4深さD4よりも小さくてもよい。むろん、第2保護領域9内の第4深さD4は、第1保護領域8内の第4深さD4とほぼ等しくてもよい。
以下、1つの第2トレンチゲート構造110の内部構成が説明される。第2トレンチゲート構造110は、第2ゲートトレンチ111、第2絶縁膜112、第2上電極113、第2下電極114および第2中間絶縁膜115を含む。つまり、第2トレンチゲート構造110は、絶縁体(第2絶縁膜112および第2中間絶縁膜115)を挟んで第2ゲートトレンチ111内に上下方向に埋設された複数の電極(第2上電極113および第2下電極114)を含むマルチ電極構造を有している。
第2ゲートトレンチ111は、第1主面3に形成され、第2トレンチゲート構造110の壁面を区画している。第2絶縁膜112は、第2ゲートトレンチ111の壁面を被覆している。第2絶縁膜112は、第2上絶縁膜116および第2下絶縁膜117を含む。第2上絶縁膜116は、第2ボディ領域107の底部に対して第2ゲートトレンチ111の開口側の壁面を被覆している。第2上絶縁膜116は、第2ボディ領域107の底部に対して第2ゲートトレンチ111の底壁側の壁面を部分的に被覆している。
第2上絶縁膜116は、第1分離絶縁膜62よりも薄い。第2上絶縁膜116の厚さは、第2分離絶縁膜102の厚さよりも小さい。第2上絶縁膜116の厚さは、第1上絶縁膜76の厚さとほぼ等しいことが好ましい。第2上絶縁膜116は、ゲート絶縁膜として形成されている。第2上絶縁膜116は、酸化シリコン膜を含んでいてもよい。第2上絶縁膜116は、チップ2の酸化物からなる酸化シリコン膜を含むことが好ましい。
第2下絶縁膜117は、第2ボディ領域107の底部に対して第2ゲートトレンチ111の底壁側の壁面を被覆している。第2下絶縁膜117は、第2上絶縁膜116よりも厚い。第2下絶縁膜117の厚さは、第1下絶縁膜77の厚さとほぼ等しいことが好ましい。
第2下絶縁膜117の厚さは、第1分離絶縁膜62(第2分離絶縁膜102)の厚さとほぼ等しくてもよい。第2下絶縁膜117は、酸化シリコン膜を含んでいてもよい。第2下絶縁膜117は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第2上電極113は、第2絶縁膜112を挟んで第2ゲートトレンチ111の開口側に埋設されている。具体的には、第2上電極113は、第2上絶縁膜116を挟んで第2ゲートトレンチ111の開口側に埋設され、第2上絶縁膜116を挟んで第2ボディ領域107およびドリフト領域11に対向している。第2上電極113は、導電性ポリシリコンを含んでいてもよい。
第2下電極114は、第2絶縁膜112を挟んで第2ゲートトレンチ111の底壁側に埋設されている。具体的には、第2下電極114は、第2下絶縁膜117を挟んで第2ゲートトレンチ111の底壁側に埋設され、第2下絶縁膜117を挟んでドリフト領域11に対向している。
第2下電極114は、第2上電極113の底部に系合するように第2下絶縁膜117から第2上電極113側に突出した上端部を有している。第2下電極114の上端部は、第1主面3に沿う横方向に第2上電極113の下端部を挟んで第2上絶縁膜116に対向している。第2下電極114は、導電性ポリシリコンを含んでいてもよい。
第2中間絶縁膜115は、第2上電極113および第2下電極114の間に介在され、第2ゲートトレンチ111内において第2上電極113および第2下電極114を電気的に絶縁させている。第2中間絶縁膜115は、第2上絶縁膜116および第2下絶縁膜117に連なっている。
第2中間絶縁膜115は、第2下絶縁膜117よりも薄い。第2中間絶縁膜115の厚さは、第1中間絶縁膜75の厚さとほぼ等しいことが好ましい。第2中間絶縁膜115は、酸化シリコン膜を含んでいてもよい。第2中間絶縁膜115は、第2下電極114の酸化物からなる酸化シリコン膜を含むことが好ましい。
半導体装置1は、各第2トレンチゲート構造110の制御対象として各第2トレンチゲート構造110の両サイドに形成された複数の第2チャネルセル118を含む。つまり、1つの第2トレンチゲート構造110の両サイドに配置された2つの第2チャネルセル118は、当該1つの第2トレンチゲート構造110によって制御される。
複数の第2チャネルセル118は、第2トレンチゲート構造110の長手方向(第2方向Y)の両端部から間隔を空けて第2トレンチゲート構造110の内方部に沿う領域に形成されている。複数の第2チャネルセル118は、第1主面3のうち複数の第2トレンチゲート構造110の両端部に挟まれた領域から第2ボディ領域107を露出させている。複数の第2チャネルセル118は、厚さ方向に第2ボディ領域107の一部を挟んでドリフト領域11に対向している。
各第2チャネルセル118は、n型の複数の第2ソース領域119およびp型の複数の第2コンタクト領域120を含む。図16では、明瞭化のため、第2ソース領域119にハッチングが付されている。第2コンタクト領域120は、「第2バックゲート領域」と称されてもよい。
各第2ソース領域119は、ドリフト領域11よりも高いn型不純物濃度を有している。各第2ソース領域119は、高濃度ドリフト領域64よりも高いn型不純物濃度を有していてもよい。各第2ソース領域119のn型不純物濃度は、各第1ソース領域79のn型不純物濃度とほぼ等しいことが好ましい。各第2ソース領域119のn型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。
複数の第2ソース領域119は、複数の第2トレンチゲート構造110に沿って間隔を空けて配列されている。複数の第2ソース領域119は、第2ボディ領域107の底部から第1主面3側に間隔を空けて形成され、第2絶縁膜112(第2上絶縁膜116)を挟んで第2上電極113に対向している。各第2ソース領域119は、各第1ソース領域79の平面積よりも大きい平面積を有している。
各第2コンタクト領域120は、第2ボディ領域107よりも高いp型不純物濃度を有している。各第2コンタクト領域120のp型不純物濃度は、各第1コンタクト領域80のn型不純物濃度とほぼ等しいことが好ましい。各第2コンタクト領域120のp型不純物濃度は、1×1018cm-3以上1×1021cm-3以下であってもよい。
複数の第2コンタクト領域120は、各第2トレンチゲート構造110に沿って複数の第2ソース領域119と交互に配列されている。複数の第2コンタクト領域120は、第2ボディ領域107の底部から第1主面3側に間隔を空けて形成され、第2絶縁膜112(第2上絶縁膜116)を挟んで第2上電極113に対向している。各第2コンタクト領域120は、各第1コンタクト領域80の平面積よりも大きい平面積を有している。
1つの第2トレンチゲート構造110の両サイドに形成された2つの第2チャネルセル118に関して、一方の第2チャネルセル118内の複数の第2ソース領域119は、第2トレンチゲート構造110を挟んで他方の第2チャネルセル118内の複数の第2ソース領域119に対向している。また、一方の第2チャネルセル118内の複数の第2コンタクト領域120は、第2トレンチゲート構造110を挟んで他方の第2チャネルセル118内の複数の第2コンタクト領域120に対向している。
むろん、一方の第2チャネルセル118内の複数の第2ソース領域119は、第2トレンチゲート構造110を挟んで他方の第2チャネルセル118内の複数の第2コンタクト領域120に対向していてもよい。また、一方の第2チャネルセル118内の複数の第2コンタクト領域120は、第2トレンチゲート構造110を挟んで他方の第2チャネルセル118内の複数の第2ソース領域119に対向していてもよい。
2つの第2トレンチゲート構造110の間に介在された2つの第2チャネルセル118に関して、一方の第2チャネルセル118内の複数の第2ソース領域119は、第1方向Xに他方の第2チャネルセル118内の複数の第2コンタクト領域120に接続されている。また、一方の第2チャネルセル118内の複数の第2コンタクト領域120は、第1方向Xに他方の第2チャネルセル118内の複数の第2ソース領域119に接続されている。
むろん、一方の第2チャネルセル118内の複数の第2ソース領域119は、第1方向Xに他方の第2チャネルセル118内の複数の第2ソース領域119に接続されていてもよい。また、一方の第2チャネルセル118内の複数の第2コンタクト領域120は、第1方向Xに他方の第2チャネルセル118内の複数の第2コンタクト領域120に接続されていてもよい。
最外の第2トレンチゲート構造110の両サイドに形成された2つの第2チャネルセル118のうち内方側に位置された第2チャネルセル118は、厚さ方向に第2ボディ領域107の一部を挟んでドリフト領域11に対向している。一方、外方側に位置された第2チャネルセル118は、第2ソース領域119を含まず、第2コンタクト領域120のみを含む。これにより、第2トレンチ分離構造100および最外の第2トレンチゲート構造110の間の領域における電流経路の形成が抑制される。
半導体装置1は、第1保護領域8において複数(この形態では全て)の第2トレンチゲート構造110の両端部を接続する一対の第2トレンチ接続構造130を含む。一方側の第2トレンチ接続構造130は、平面視において複数(この形態では全て)の第2トレンチゲート構造110の第1端部同士をアーチ状に接続している。他方側の第2トレンチ接続構造130は、平面視において複数(この形態では全て)の第2トレンチゲート構造110の第2端部同士をアーチ状に接続している。
具体的には、一方側の第2トレンチ接続構造130は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数の第2部分を有している。第1部分は、平面視において複数の第2トレンチゲート構造110の第1端部に対向している。複数の第2部分は、複数の第1端部に接続されるように第1部分から複数の第1端部に向けて延びている。
他方側の第2トレンチ接続構造130は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数の第2部分を有している。第1部分は、平面視において複数の第2トレンチゲート構造110の第2端部に対向している。複数の第2部分は、複数の第2端部に接続されるように第1部分から複数の第2端部に向けて延びている。複数の第2トレンチ接続構造130は、第1保護領域8内において複数の第2トレンチゲート構造110と梯子状のトレンチ構造を構成している。
複数の第2トレンチ接続構造130は、第2トレンチ分離構造100から間隔を空けて複数の第2トレンチゲート構造110に接続されている。複数の第2トレンチ接続構造130は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。
複数の第2トレンチ接続構造130は、第2トレンチゲート構造110とほぼ等しい幅およびほぼ等しい深さで形成されていてもよい。むろん、第2トレンチ接続構造130の第1部分および第2部分は、互いに異なる幅を有していてもよい。たとえば、第2トレンチ接続構造130の第2部分は、第2トレンチ接続構造130の第1部分よりも幅狭に形成されていてもよい。
この場合、第1部分は第2トレンチ分離構造100の幅とほぼ等しい幅を有し、第2部分は第2トレンチゲート構造110の幅とほぼ等しい幅を有していてもよい。さらにこの場合、第1部分は第2トレンチ分離構造100の深さとほぼ等しい深さを有し、第2部分は第2トレンチゲート構造110の深さとほぼ等しい深さを有していてもよい。
第2トレンチ接続構造130の第1部分は、第1トレンチ接続構造90の第1部分の幅および深さとほぼ等しい幅および深さを有していてもよい。第2トレンチ接続構造130の第2部分は、第1トレンチ接続構造90の第2部分の幅および深さとほぼ等しい幅および深さを有していてもよい。
他方側の第2トレンチ接続構造130は、第2トレンチゲート構造110の第2端部に接続されている点を除き、一方側の第2トレンチ接続構造130と同様の構造を有している。以下、一方側の第2トレンチ接続構造130の構成が説明され、他方側の第2トレンチ接続構造130の構成についての説明は省略される。
第2トレンチ接続構造130は、第2接続トレンチ131、第2接続絶縁膜132および第2接続電極133を含む。第2接続トレンチ131は、第1主面3に形成され、第2トレンチ接続構造130の壁面を区画している。第2接続トレンチ131は、複数の第2ゲートトレンチ111に接続されている。
第2接続絶縁膜132は、第2接続トレンチ131の壁面を被覆している。第2接続絶縁膜132は、第2接続トレンチ131および第2ゲートトレンチ111の連通部において第2上絶縁膜116、第2下絶縁膜117および第2中間絶縁膜115に接続されている。
第2接続絶縁膜132は、第2上絶縁膜116よりも厚い。第2接続絶縁膜132の厚さは、第2下絶縁膜117の厚さとほぼ等しくてもよい。第2接続絶縁膜132の厚さは、第1接続絶縁膜92の厚さとほぼ等しくてもよい。第2接続絶縁膜132は、酸化シリコン膜を含んでいてもよい。第2接続絶縁膜132は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第2接続電極133は、第2接続絶縁膜132を挟んで第2接続トレンチ131に埋設され、第2接続絶縁膜132を挟んでドリフト領域11および第2ボディ領域107に対向している。
第2接続電極133は、第2接続トレンチ131および第2ゲートトレンチ111の連通部において第2下電極114に接続され、第2中間絶縁膜115によって第2上電極113から電気的に絶縁されている。第2接続電極133は、第2下電極114が第2ゲートトレンチ111内から第2接続トレンチ131内に引き出された引き出し部からなる。第2接続電極133は、導電性ポリシリコンを含んでいてもよい。
半導体装置1は、第1保護領域8において第1主面3を選択的に被覆する第2主面絶縁膜134を含む。第2主面絶縁膜134は、第2絶縁膜112(第2上絶縁膜116)および第2接続絶縁膜132に接続され、第2分離電極103、第2上電極113および第2接続電極133を露出させている。
第2主面絶縁膜134は、第2分離絶縁膜102よりも薄い。第2主面絶縁膜134は、第2下絶縁膜117よりも薄い。第2主面絶縁膜134は、第2接続絶縁膜132よりも薄い。第2主面絶縁膜134は、第2上絶縁膜116とほぼ等しい厚さを有していてもよい。第2主面絶縁膜134は、第1主面絶縁膜94とほぼ等しい厚さを有していることが好ましい。第2主面絶縁膜134は、酸化シリコン膜を含んでいてもよい。第2主面絶縁膜134は、チップ2の酸化物からなる酸化シリコン膜を含むことが好ましい。
半導体装置1は、第1保護領域8の内外において第1主面3を選択的に被覆する第2フィールド絶縁膜135を含む。第2フィールド絶縁膜135は、第2主面絶縁膜134よりも厚い。第2フィールド絶縁膜135は、第2上絶縁膜116よりも厚い。第2フィールド絶縁膜135は、第2分離絶縁膜102とほぼ等しい厚さを有していてもよい。
第2フィールド絶縁膜135は、第1フィールド絶縁膜95とほぼ等しい厚さを有していることが好ましい。第2フィールド絶縁膜135は、酸化シリコン膜を含んでいてもよい。第2フィールド絶縁膜135は、チップ2の酸化物からなる酸化シリコン膜を含んでいてもよいし、CVD法によって形成された酸化シリコン膜を含んでいてもよい。
第2フィールド絶縁膜135は、第1保護領域8内において第2トレンチ分離構造100の内壁に沿って第1主面3を被覆し、第2分離絶縁膜102、第2接続絶縁膜132および第2主面絶縁膜134に接続されている。第2フィールド絶縁膜135は、第1保護領域8外において第2トレンチ分離構造100の外壁に沿って第1主面3を被覆し、第2分離絶縁膜102に接続されている。
前述の層間絶縁層12は、第1保護領域8において、第2トレンチ分離構造100、第2トレンチゲート構造110、第2トレンチ接続構造130、第2主面絶縁膜134および第2フィールド絶縁膜135を被覆している。
半導体装置1は、層間絶縁層12内に配置された第2ゲート配線136を含む。第2ゲート配線136は、接続対象および全ての第2トレンチゲート構造110に電気的に接続される。
第1保護領域8の場合、第2ゲート配線136は接続対象としてのクランプ回路41に電気的に接続される(図5参照)。つまり、複数の第2トレンチゲート構造110は、第2ゲート配線136およびクランプ回路41を介してドレイン端子15に電気的に接続される。第1保護トランジスタ40は、第2ゲート配線136を介して第1過電圧Vs1に起因するバイアス電圧が第2トレンチゲート構造110に付与され、制御回路23(ゲート制御回路24)等からのゲート信号が第2トレンチゲート構造110に入力されないように構成される。
第2保護領域9の場合、第2ゲート配線136は接続対象としての入力端子14bに電気的に接続される(図6参照)。つまり、複数の第2トレンチゲート構造110は、第2ゲート配線136を介して入力端子14bに電気的に接続される。第2保護トランジスタ50は、第2ゲート配線136を介して第2過電圧Vs2に起因するバイアス電圧が第2トレンチゲート構造110に付与され、制御回路23(ゲート制御回路24)等からのゲート信号が第2トレンチゲート構造110に入力されないように構成される。
第2ゲート配線136は、層間絶縁層12内に配置された複数のビア電極97を介して複数の第2トレンチゲート構造110に電気的に接続されている。具体的には、第2ゲート配線136は、複数のビア電極97を介して複数の第2上電極113および複数の第2接続電極133に電気的に接続されている。
つまり、第2上電極113および第2下電極114は、同一のバイアス電圧によって同時にオンオフ制御される。これにより、第2上電極113および第2下電極114の間の電圧降下が抑制され、不所望な電界集中が抑制される。その結果、当該電界集中に起因する耐圧(ブレークダウン電圧)の低下が抑制される。
半導体装置1は、層間絶縁層12内に配置された第2ソース配線138を含む。第2ソース配線138は、接続対象、第2トレンチ分離構造100および複数の第2チャネルセル118に電気的に接続されている。
第1保護領域8の場合、第2ソース配線138は接続対象としての電源逆接続保護回路31(グランド端子14a)に電気的に接続される(図5参照)。第2保護領域9の場合、第2ソース配線138は接続対象としての入力端子14bに電気的に接続される(図6参照)。第2保護領域9の場合、第2ソース配線138は第2ゲート配線136と同一の配線として一体的に形成されていてもよい。
第2ソース配線138は、複数のビア電極97を介して第2トレンチ分離構造100および複数の第2チャネルセル118に電気的に接続されている。各第2チャネルセル118用のビア電極97は、隣接した2つの第2チャネルセル118に跨るように配置され、平面視において各第2チャネルセル118に沿って延びる帯状に形成されている。
図23は、公知のTLP(Transmission Line Pulse)試験の結果を示す第1グラフである。図23において縦軸はTLP破壊時電流(ブレークダウン電流)であり、横軸は第2トレンチゲート構造110の第2間隔I2である。TLP試験では、破壊に至る程度の過電圧(サージ電圧)が第1保護トランジスタ40(第2保護トランジスタ50)にパルス状に印加され、破壊時電流が取得された。ここでは、単位面積当たりのTLP破壊時電流が示されている。単位面積は、隣り合う2つの第2トレンチゲート構造110を含む領域である。
図23には、黒丸の第1~第4プロット点P1~P4、ならびに、白丸の第5~第6プロット点P5~P6が示されている。第1~第4プロット点P1~P4は、第2トレンチゲート構造110の第4幅W4を1μmに固定し、第2トレンチゲート構造110の第2間隔I2を変化させた場合の特性を示している。第2間隔I2は、第1~第4プロット点P1~P4の順に0.6μm、0.7μm、0.8μmおよび1.2μmである。
第5~第6プロット点P5~P6は、第2トレンチゲート構造110の第4幅W4を1.2μmに固定し、第2トレンチゲート構造110の第2間隔I2を変化させた場合の特性を示している。第2間隔I2は、第5~第6プロット点P5~P6の順に0.6μmおよび1.2μmである。
第1~第6プロット点P1~P6を参照して、TLP破壊時電流は、第2間隔I2を増加させることによって増加し、第2間隔I2を減少させることによって減少することが分かった。第5プロット点P5に係るTLP破壊時電流は第1プロット点P1に係るTLP破壊時電流とほぼ等しく、第6プロット点P6に係るTLP破壊時電流は第4プロット点P4に係るTLP破壊時電流とほぼ等しかった。
第2間隔I2を減少させた場合、複数の第2トレンチゲート構造110の間のキャリア密度を増加させることができるため、オン抵抗を削減できる。しかし、過電圧印加時においては複数の第2トレンチゲート構造110の間に過電流が流れ込む結果、複数の第2トレンチゲート構造110の間の領域において温度が上昇しやすくなる。その結果、ブレークダウン電流が低下する。
したがって、出力トランジスタ20側では、オン抵抗(消費電力)を削減すべく、第1間隔I1が比較的小さい値に設定されることが好ましい。一方で、第1保護トランジスタ40(第2保護トランジスタ50)側では、破壊耐量の低下を抑制すべく、第2間隔I2は第1間隔I1よりも大きい値に設定されることが好ましい。
このような構成の場合、単位面積あたりにおいて、第1保護トランジスタ40(第2保護トランジスタ50)のオン抵抗は出力トランジスタ20のオン抵抗よりも高くなる。一方、単位面積当たりにおいて、第1保護トランジスタ40(第2保護トランジスタ50)のブレークダウン電流は出力トランジスタ20のブレークダウン電流よりも大きくなる。これは、複数の第2トレンチゲート構造110の間の領域における温度上昇が抑制され、破壊耐量が向上するためである。
図23の結果から、第1トレンチゲート構造70の第1間隔I1は、0.8μm以下(0.4μm以上0.8μm以下)に設定されることが好ましいことが分かった。また、第2トレンチゲート構造110の第2間隔I2は、0.8μm以上(0.8μm以上1.6μm以下)に設定されることが好ましいことが分かった。
図24は、TLP試験の結果を示す第2グラフである。図24は、図23の横軸を第2トレンチゲート構造110の第4幅W4に変更したグラフである。ここでは、第2トレンチゲート構造110の第2間隔I2を固定して第2トレンチゲート構造110の第4幅W4を変更したときのTLP破壊時電流(ブレークダウン電流)が調べられた。
すなわち、ここでは、第2間隔I2がいずれも0.6μmである第1プロット点P1(第4幅W4=1μm)および第5プロット点P5(第4幅W4=1.2μm)が比較され、第2間隔I2がいずれも1.2μmである第4プロット点P4(第4幅W4=1μm)および第6プロット点P6(第4幅W4=1.2μm)が比較される。
第1プロット点P1および第5プロット点P5を比較すると、第5プロット点P5に係るTLP破壊時電流は第1プロット点P1に係るTLP破壊時電流とほぼ等しかった。また、第4プロット点P4および第6プロット点P6を比較すると、第6プロット点P6に係るTLP破壊時電流は第4プロット点P4に係るTLP破壊時電流とほぼ等しかった。
この結果から、TLP破壊時電流は、第2トレンチゲート構造110の第2間隔I2に依存し、第2トレンチゲート構造110の第4幅W4にはほとんど依存しないことが分かった。つまり、第4幅W4を増減させたとしても、TLP破壊時電流は大きく増減しない。このことから、第2トレンチゲート構造110の第4幅W4は、第1トレンチゲート構造70の第2幅W2とほぼ等しい値に設定可能であることが分かった。
この構成によれば、第1トレンチゲート構造70および第2トレンチゲート構造110を同時に作りこむことができる。また、第2幅W2および第4幅W4がほぼ等しいため、チップ2(第1主面3)に対する第1トレンチゲート構造70側のエッチング量およびチップ2(第1主面3)に対する第2トレンチゲート構造110側のエッチング量がほぼ等しくなる。したがって、第1トレンチゲート構造70の第2深さD2とほぼ等しい第4深さD4を有する第2トレンチゲート構造110を形成できる。
つまり、第1保護領域8において、第1トレンチゲート構造70と同様の構成を有する第2トレンチゲート構造110を形成したとしても、比較的高い破壊耐量を実現できる。換言すると、出力領域6側の構成を基準にして第1保護領域8側の破壊耐量を調節できる。また、出力領域6側のプロセス条件と同様のプロセス条件を第1保護領域8(第2保護領域9)に対して適用できるため、製造プロセスの管理が容易になる。
図25は、ゲート閾値電圧の試験結果を示すグラフである。図25の縦軸はドレイン・ソース電流Ids[A]を示し、横軸はゲート電圧Vgs[V]を示している。縦軸に係る「E」は、10のべき乗(exponentiation)を表している。図25には、第1特性S1および第2特性S2が示されている。第1特性S1は、出力トランジスタ20の特性を示している。第2特性S2は、第1保護トランジスタ40の特性を示している。
第1特性S1および第2特性S2を参照して、出力トランジスタ20の第1ゲート閾値電圧Vth1は1.46Vであり、第1保護トランジスタ40の第2ゲート閾値電圧Vth2は1.87Vであった。第2ゲート閾値電圧Vth2は、第1ゲート閾値電圧Vth1よりも0.4V以上高い。このことから、出力トランジスタ20は、第1保護トランジスタ40よりもスイッチング応答性に優れているといえる。
ここでは、第1ゲート閾値電圧Vth1および第2ゲート閾値電圧Vth2は、ドレイン・ソース電流Idsが1×10-6Aとなる点の電圧値によって定義されている。第1ゲート閾値電圧Vth1は、第1特性S1の立ち上がり曲線において接線の傾きが最大となる点の電圧値によって定義されてもよい。同様に、第2ゲート閾値電圧Vth2は、第2特性S2の立ち上がり曲線において接線の傾きが最大となる点の電圧値によって定義されてもよい。
第2ゲート閾値電圧Vth2および第1ゲート閾値電圧Vth1の差分値(Vth1-Vth2)は、0.1V以上1V以下であることが好ましい。差分値(Vth1-Vth2)は、0.3V以上0.7V以下であることが特に好ましい。
以上の結果から、第1保護トランジスタ40は出力トランジスタ20の第1ゲート閾値電圧Vth1よりも高い第2ゲート閾値電圧Vth2を有していることが分かった。これは、第1保護トランジスタ40が出力トランジスタ20のオン抵抗よりも大きいオン抵抗を有していることに起因している。
以上、半導体装置1は、チップ2、出力領域6、第1保護領域8、出力トランジスタ20および第1過電圧保護回路39(保護回路)を含む。チップ2は、第1主面3を有している。出力領域6は、第1主面3に設けられている。第1保護領域8は、第1主面3に設けられている。出力トランジスタ20は、出力領域6に形成されている。出力トランジスタ20は、第1間隔I1を開けて第1主面3に形成された複数の第1トレンチゲート構造70を含む。
第1過電圧保護回路39は、第1保護領域8に形成された第1保護トランジスタ40を含む。第1保護トランジスタ40は、第1間隔I1よりも大きい第2間隔I2を空けて第1主面3に形成された複数の第2トレンチゲート構造110を含む。第1過電圧保護回路39は、第1過電圧Vs1の放電経路を形成するように構成されている(図5参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。
別視点において、チップ2、出力領域6、第2保護領域9、出力トランジスタ20および第2過電圧保護回路49(保護回路)を含む。チップ2は、第1主面3を有している。出力領域6は、第1主面3に設けられている。第2保護領域9は、第1主面3に設けられている。出力トランジスタ20は、出力領域6に形成されている。出力トランジスタ20は、第1間隔I1を開けて第1主面3に形成された複数の第1トレンチゲート構造70を含む。
第2過電圧保護回路49は、第2保護領域9に形成された第2保護トランジスタ50を含む。第2保護トランジスタ50は、第1間隔I1よりも大きい第2間隔I2を空けて第1主面3に形成された複数の第2トレンチゲート構造110を含む。第2過電圧保護回路49は、第2過電圧Vs2の放電経路を形成するように構成されている(図6参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。
別視点において、半導体装置1は、チップ2、出力領域6、第1保護領域8、n型のドリフト領域11、n型の高濃度ドリフト領域64、出力トランジスタ20および第1過電圧保護回路39(保護回路)を含む。チップ2は、第1主面3を有している。出力領域6は、第1主面3に設けられている。第1保護領域8は、第1主面3に設けられている。
ドリフト領域11は、出力領域6および第1保護領域8の双方において第1主面3の表層部に形成されている。高濃度ドリフト領域64は、出力領域6においてドリフト領域11の表層部に形成され、ドリフト領域11よりも高い不純物濃度を有している。出力トランジスタ20は、出力領域6に形成されている。出力トランジスタ20は、高濃度ドリフト領域64内に位置されるように第1主面3に形成された第1トレンチゲート構造70を有している。
第1過電圧保護回路39は、第1保護領域8に形成された第1保護トランジスタ40を含む。第1保護トランジスタ40は、ドリフト領域11内に位置されるように第1主面3に形成された第2トレンチゲート構造110を含む。第1過電圧保護回路39は、第1過電圧Vs1の放電経路を形成するように構成されている(図5参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。高濃度ドリフト領域64は、第1保護領域8に形成されていないことが好ましい。
別視点において、半導体装置1は、チップ2、出力領域6、第2保護領域9、n型のドリフト領域11、n型の高濃度ドリフト領域64、出力トランジスタ20および第2過電圧保護回路49(保護回路)を含む。チップ2は、第1主面3を有している。出力領域6は、第1主面3に設けられている。第1保護領域8は、第1主面3に設けられている。
ドリフト領域11は、出力領域6および第2保護領域9の双方において第1主面3の表層部に形成されている。高濃度ドリフト領域64は、出力領域6においてドリフト領域11の表層部に形成され、ドリフト領域11よりも高い不純物濃度を有している。出力トランジスタ20は、出力領域6に形成されている。出力トランジスタ20は、高濃度ドリフト領域64内に位置されるように第1主面3に形成された第1トレンチゲート構造70を有している。
第2過電圧保護回路49は、第2保護領域9に形成された第2保護トランジスタ50を含む。第2保護トランジスタ50は、ドリフト領域11内に位置されるように第1主面3に形成された第2トレンチゲート構造110を含む。第2過電圧保護回路49は、第2過電圧Vs2の放電経路を形成するように構成されている(図6参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。高濃度ドリフト領域64は、第2保護領域9に形成されていないことが好ましい。
別視点において、半導体装置1は、チップ2、グランド端子14a(第1端子)、ドレイン端子15(第2端子)および第1過電圧保護回路39(保護回路)を含む(図5参照)。チップ2は、一方側の第1主面3および他方側の第2主面4を有している。グランド端子14aは、第1主面3の上に配置されている。ドレイン端子15は、第2主面4の上に配置されている。
第1過電圧保護回路39は、グランド端子14aおよびドレイン端子15の間に電気的に介装されるように第1主面3に形成された第1保護トランジスタ40を含む。第1過電圧保護回路39は、グランド端子14aおよびドレイン端子15の間に生じた第1過電圧Vs1の放電経路を形成するように構成されている(図5参照)。
第1保護トランジスタ40は、このような構成において、第1主面3に形成された第2ゲートトレンチ111内に絶縁体を挟んで上下方向に埋設された第2上電極113および第2下電極114をそれぞれ有する複数の第2トレンチゲート構造110を含む(図18参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。
別視点において、半導体装置1は、チップ2、入力端子14b(第1端子)、ドレイン端子15(第2端子)および第2過電圧保護回路49(保護回路)を含む(図6参照)。チップ2は、一方側の第1主面3および他方側の第2主面4を有している。入力端子14bは、第1主面3の上に配置されている。ドレイン端子15は、第2主面4の上に配置されている。
第2過電圧保護回路49は、入力端子14bおよびドレイン端子15の間に電気的に介装されるように第1主面3に形成された第2保護トランジスタ50を含む。第2過電圧保護回路49は、入力端子14bおよびドレイン端子15の間に生じた第2過電圧Vs2の放電経路を形成するように構成されている(図6参照)。
第2保護トランジスタ50は、このような構成において、第1主面3に形成された第2ゲートトレンチ111内に絶縁体を挟んで上下方向に埋設された第2上電極113および第2下電極114をそれぞれ有する複数の第2トレンチゲート構造110を含む(図18参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。
別視点において、半導体装置1は、チップ2、グランド端子14a(第1端子)、入力端子14b(第2端子)、ドレイン端子15(第3端子)、第1過電圧保護回路39(第1保護回路)および第2過電圧保護回路49(第2保護回路)を含む(図5および図6参照)。チップ2は、一方側の第1主面3および他方側の第2主面4を有している。グランド端子14aは、第1主面3の上に配置されている。入力端子14bは、第1主面3の上に配置されている。ドレイン端子15は、第2主面4の上に配置されている。
第1過電圧保護回路39は、グランド端子14aおよびドレイン端子15の間に電気的に介装されるように第1主面3に形成された第1保護トランジスタ40を含む。第1過電圧保護回路39は、グランド端子14aおよびドレイン端子15の間に生じた第1過電圧Vs1の放電経路を形成するように構成されている(図5参照)。
第1保護トランジスタ40は、このような構成において、第1主面3に形成された第2ゲートトレンチ111内に絶縁体を挟んで上下方向に埋設された第2上電極113および第2下電極114をそれぞれ有する複数の第2トレンチゲート構造110を含む(図18参照)。
第2過電圧保護回路49は、入力端子14bおよびドレイン端子15の間に電気的に介装されるように第1主面3に形成された第2保護トランジスタ50を含む。第2過電圧保護回路49は、入力端子14bおよびドレイン端子15の間に生じた第2過電圧Vs2の放電経路を形成するように構成されている(図6参照)。
第2保護トランジスタ50は、このような構成において、第1主面3に形成された第2ゲートトレンチ111内に絶縁体を挟んで上下方向に埋設された第2上電極113および第2下電極114をそれぞれ有する複数の第2トレンチゲート構造110を含む(図18参照)。この構成によれば、新規なレイアウトによって過電圧保護を実現できる半導体装置1を提供できる。
半導体装置1は、第1保護領域8および第2保護領域9を含むことが好ましい。第1保護領域8は、第1主面3に設けられている。第2保護領域9は、第1主面3において第1保護領域8とは異なる領域に設けられている。第1保護トランジスタ40は、第1保護領域8に形成されている。第2保護トランジスタ50は、第2保護領域9に形成されている。
半導体装置1は、出力領域6および出力トランジスタ20を含むことが好ましい。出力領域6は、第1主面3に設けられている。出力トランジスタ20は、出力領域6に形成されている。出力トランジスタ20は、第1主面3に形成された第1ゲートトレンチ71内に絶縁体を挟んで上下方向に埋設された第1上電極73および第1下電極74をそれぞれ有する複数の第1トレンチゲート構造70を含む(図10参照)。
出力トランジスタは、オン抵抗可変型のゲート分割トランジスタであることが好ましい。つまり、出力トランジスタ20は、第1主面3に個別制御可能にそれぞれ形成された複数の系統トランジスタ21を含み、複数の系統トランジスタ21の選択制御によって単一の出力電流Io(出力信号)を生成するように構成されていることが好ましい。このような構成によれば、複数の系統トランジスタ21の個別制御によってオン抵抗(チャネル利用率)が変化する出力トランジスタ20を提供できる。
以下、第1保護領域8および第2保護領域9のいずれか一方または双方に適用される変形例(第1変形例および第2変形例)が示される。以下では、変形例が第1保護領域8に適用された例が示されるが、当該変形例は第2保護領域9にも適用可能である。変形例は、第1保護領域8および第2保護領域9の双方に同時に適用されてもよい。変形例は、第1保護領域8に適用される一方で、第2保護領域9に適用されなくてもよい。変形例は、第2保護領域9に適用される一方で、第1保護領域8に適用されなくてもよい。
図26は、第1保護領域8の第1変形例を示す平面図である。前述の実施形態では、全ての第2トレンチゲート構造110の両端部をアーチ状に接続する一対の第2トレンチ接続構造130が第1保護領域8に形成された例が示された。しかし、複数の第2トレンチ接続構造130は、複数の第1トレンチ接続構造90と同様の形態を有していてもよい。
すなわち、複数の第2トレンチ接続構造130が第2トレンチゲート構造110の第1端部側に設けられると同時に、複数の第2トレンチ接続構造130が第2トレンチゲート構造110の第2端部側に設けられていてもよい。
第1端部側の各第2トレンチ接続構造130は、平面視において複数(この形態では2つ)の第2トレンチゲート構造110の第1端部同士をアーチ状に接続している。第1端部側の各第2トレンチ接続構造130は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数(この形態では2つ)の第2部分を有している。第1部分は、平面視において複数の第2トレンチゲート構造110の第1端部に対向している。複数の第2部分は、複数の第1端部に接続されるように第1部分から複数の第1端部に向けて延びている。
第2端部側の各第2トレンチ接続構造130は、平面視において各第1トレンチ接続構造90が接続された複数(この形態では2つ)の第2トレンチゲート構造110の第2端部同士をアーチ状に接続している。第2端部側の各第2トレンチ接続構造130は、第1方向Xに延びる第1部分、および、第2方向Yに延びる複数(この形態では2つ)の第2部分を有している。第1部分は、平面視において複数の第2トレンチゲート構造110の第2端部に対向している。複数の第2部分は、複数の第2端部に接続されるように第1部分から複数の第2端部に向けて延びている。
これにより、第1端部側の第2トレンチ接続構造130および第2端部側の第2トレンチ接続構造130は、対応する複数の第2トレンチゲート構造110と1つの環状または梯子状のトレンチ構造を構成している。その他、第2トレンチ接続構造130の構成は、前述の実施形態の場合と同様である。
図27は、第1保護領域8の第2変形例を示す断面図である。前述の実施形態では、第1保護領域8が高濃度ドリフト領域64を有する構成については排除しないことを説明した。ここでは、第1保護領域8が高濃度ドリフト領域64を有する構成が示される。ただし、このような構成は、複数の第2トレンチゲート構造110の第2間隔I2によって第1保護領域8の耐圧が高められる一方で、高濃度ドリフト領域64によって第1保護領域8の耐圧が低下する点に留意すべきである。
したがって、この構成は、第1保護領域8の耐圧が十分である場合において第1保護領域8のオン抵抗を低下させる場合に適用されることが好ましい。以下では、出力領域6側の高濃度ドリフト領域64と区別するため、第1保護領域8側の高濃度ドリフト領域64を第2高濃度ドリフト領域144という。
半導体装置1は、第1保護領域8においてドリフト領域11の表層部に形成されたn型の第2高濃度ドリフト領域144を含む。第2高濃度ドリフト領域144は、ドリフト領域11よりも高いn型不純物濃度を有している。第2高濃度ドリフト領域144のn型不純物濃度は、ドレイン領域10のn型不純物濃度未満であってもよい。
第2高濃度ドリフト領域144は、高濃度ドリフト領域64とほぼ等しいn型不純物濃度を有していることが好ましい。第2高濃度ドリフト領域144のn型不純物濃度は、1×1016cm-3以上1×1019cm-3以下であってもよい。第2高濃度ドリフト領域144は、ドリフト領域11の高濃度部とみなされてもよい。
第2高濃度ドリフト領域144は、ドリフト領域11内においてドリフト領域11の底部側から第1主面3側に向けてn型不純物濃度が増加する濃度勾配を形成している。つまり、第1保護領域8のドリフト領域11は、第2高濃度ドリフト領域144によって底部側から第1主面3側に向けてn型不純物濃度が増加するように形成された濃度勾配を有している。換言すると、第1保護領域8のドリフト領域11は、ドリフト領域11の底部および出力領域6側の第1トレンチゲート構造70の間の厚さ範囲において不純物濃度が増加する濃度勾配を有している。
第2高濃度ドリフト領域144は、第2トレンチ分離構造100から間隔を空けて第1保護領域8の内方部に形成されている。したがって、第2高濃度ドリフト領域144は、第1保護領域8においてドリフト領域11によって取り囲まれ、第2トレンチ分離構造100に接していない。第2高濃度ドリフト領域144は、第1保護領域8におけるドリフト領域11のn型不純物濃度を局所的に高めている。
第2高濃度ドリフト領域144は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。第2高濃度ドリフト領域144は、第2トレンチ分離構造100の底壁よりもドリフト領域11の底部側に位置された底部を有している。第2高濃度ドリフト領域144の底部(最深部)は、高濃度ドリフト領域64の底部とほぼ等しい深さ位置に形成されている。第2高濃度ドリフト領域144の底部は、断面視において厚さ方向の一方側および他方側に蛇行している。
具体的には、第2高濃度ドリフト領域144の底部は、断面視において複数の第2膨出部145および複数の第2窪み部146を有している。複数の第2膨出部145は、ドリフト領域11の底部側に向けて円弧状に膨出した部分である。複数の第2膨出部145は、平面視において第1方向Xに連続的に形成され、第2方向Yに延びる帯状にそれぞれ形成されている。各第2膨出部145は、第1方向Xに関して第2トレンチ分離構造100よりも幅広に形成されている。各第2膨出部145の第1方向Xの幅は、出力領域6側の各膨出部65の第1方向Xの幅よりも大きい。
複数の第2窪み部146は、複数の第2膨出部145の間の領域において第2方向Yに延びる帯状にそれぞれ形成されている。複数の第2窪み部146は、複数の第2膨出部145の浅部同士が接続された部分であり、複数の第2膨出部145の最深部に対して第1主面3側に位置している。むろん、第2高濃度ドリフト領域144は、厚さ方向に上下する蛇行を有さない平坦な底部を有していてもよい。
第2高濃度ドリフト領域144は、第1保護領域8内のドリフト領域11の全域を高濃度化していてもよい。このような構成によれば、ドリフト領域11の高濃度化によってドリフト領域11のオン抵抗を低減できる。ただし、この場合、ドリフト領域11中のキャリア密度の増加によって電界集中が生じ易くなる結果、ブレークダウン電圧が低下する背反が生じる点に留意すべきである。したがって、ブレークダウン電圧の低下を抑制しながらオン抵抗を削減する上では、第1保護領域8の一部に第2高濃度ドリフト領域144を導入することが好ましい。
前述の第2ボディ領域107は、第2高濃度ドリフト領域144よりも浅く形成されている。具体的には、第2ボディ領域107は、第2トレンチ分離構造100よりも浅く形成され、第2トレンチ分離構造100の底壁よりも第1主面3側に位置された底部を有している。第2ボディ領域107の底部は、第2トレンチ分離構造100の深さ範囲中間部よりも第1主面3側に位置していることが好ましい。
前述の複数の第2トレンチゲート構造110は、断面視において第2ボディ領域107を貫通し、第2高濃度ドリフト領域144内に位置している。複数の第2トレンチゲート構造110は、第2高濃度ドリフト領域144の底部から第1主面3側に間隔を空けて形成され、第2高濃度ドリフト領域144の一部を挟んでドリフト領域11に対向している。
複数の第2トレンチゲート構造110は、複数の第2窪み部146に対して第1方向Xにずれて形成され、厚さ方向に複数の第2膨出部145にそれぞれ対向している。複数の第2トレンチゲート構造110は、複数の第2膨出部145の最深部に対向していることが好ましい。このような構成は、複数の第2ゲートトレンチ111の形成工程後、複数の第2ゲートトレンチ111の壁面からチップ2の内部にn型不純物を導入することによって得られる。
第1方向Xの両サイドに位置された2つの第2トレンチゲート構造110は、第2高濃度ドリフト領域144外の領域に形成されていることが好ましい。つまり、最外の第2トレンチゲート構造110は、第2高濃度ドリフト領域144から第2トレンチ分離構造100側に間隔を空けた位置において第2ボディ領域107を貫通し、ドリフト領域11内に位置していることが好ましい。
最外の第2トレンチゲート構造110は、ドリフト領域11の底部から第1主面3側に間隔を空けて形成され、ドリフト領域11の一部を挟んでドレイン領域10に対向している。前述の複数の第2チャネルセル118は、平面視において第2高濃度ドリフト領域144の周縁よりも第2高濃度ドリフト領域144の内方部に形成されていることが好ましい。
前述の実施形態は、さらに他の形態で実施できる。たとえば、前述の実施形態では、出力領域6、制御領域7、第1保護領域8および第2保護領域9が1つのチップ2に形成された例が示された。しかし、制御領域7を有さず、出力領域6、第1保護領域8および第2保護領域9を有する半導体装置1が採用されてもよい。また、出力領域6を有さず、制御領域7、第1保護領域8および第2保護領域9を有する半導体装置1が採用されてもよい。また、出力領域6および制御領域7を有さず、第1保護領域8および第2保護領域9を有する半導体装置1が採用されてもよい。
むろん、これらの半導体装置1は、第1保護領域8および第2保護領域9のうちの少なくとも一方を含んでいればよく、必ずしも第1保護領域8および第2保護領域9の双方を同時に含む必要はない。これらの半導体装置1は、他の半導体装置1と共に半導体モジュールや半導体回路等に組み込まれることによって、図3に示されるようなIPDを構成してもよい。
前述の実施形態では、複数系統の出力トランジスタ20が示された。しかし、1系統の出力トランジスタ20が採用されてもよい。この場合、第2系統トランジスタ21Bが第1系統トランジスタ21Aとして形成され、出力トランジスタ20用の全ての第1トレンチゲート構造70が同時にオンオフ制御される。
むろん、前述の実施形態において、3系統以上の出力トランジスタ20が採用されてもよい。この場合、3系統以上の系統を構成する系統トランジスタ用の複数のブロック領域81が設けられると同時に、当該ブロック領域81に対応した3系統以上の第1ゲート配線96が設けられる。
前述の実施形態では、電流モニタ回路25を有する構成が示された。電流モニタ回路25は、複数の単位トランジスタ22のうちの少なくとも1つの単位トランジスタ22を利用して形成されていてもよい。
前述の実施形態では、第1上電極73および第1下電極74が同電位である例が示された。しかし、第1下電極74にソース電位が印加されてもよい。この場合、第1ソース配線98がビア電極97を介して第1接続電極93に電気的に接続される。
前述の実施形態では、第2上電極113および第2下電極114が同電位である例が示された。しかし、第2下電極114にソース電位が印加されてもよい。この場合、第2ソース配線138がビア電極97を介して第2接続電極133に電気的に接続される。
前述の実施形態では、第2トレンチ分離構造100が第2ソース配線138に電気的に接続されている例が示された。しかし、第2トレンチ分離構造100は、第2ソース配線138に代えて第1ソース配線98に電気的に接続されていてもよい。
前述の実施形態では、複数の第1トレンチゲート構造70が第2方向Yに延びるストライプ状に配列され、複数の第2トレンチゲート構造110が第2方向Yに延びるストライプ状に配列された例が示された。しかし、複数の第2トレンチゲート構造110は、複数の第1トレンチゲート構造70の延在方向とは異なる方向に延びていてもよい。
たとえば、複数の第1トレンチゲート構造70が第2方向Yに延びるストライプ状に配列され、複数の第2トレンチゲート構造110が第1方向Xに延びるストライプ状に配列されていてもよい。たとえば、複数の第1トレンチゲート構造70が第1方向Xに延びるストライプ状に配列され、複数の第2トレンチゲート構造110が第2方向Yに延びるストライプ状に配列されていてもよい。
前述の実施形態では、ソース端子13が出力端子からなり、ドレイン端子15が電源端子からなる例が示された。しかし、ソース端子13がグランド端子からなり、ドレイン端子15が出力端子からなる形態が採用されてもよい。この場合、半導体装置1は、負荷(誘導性負荷L)およびグランドの間に電気的に介装されるローサイドスイッチングデバイスとなる。
前述の実施形態では、第1導電型がn型であり、第2導電型がp型である例が示された。しかし、第1導電型がp型、第2導電型がn型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、n型領域をp型領域に置き換えると同時に、p型領域をn型領域に置き換えることによって得られる。
前述の実施形態では、第1方向Xおよび第2方向Yが第1~第4側面5A~5Dの延在方向によって規定された。しかし、第1方向Xおよび第2方向Yは、互いに交差(具体的には直交)する関係を維持する限り、任意の方向であってもよい。たとえば、第1方向Xは第3側面5C(第4側面5D)の延在方向であり、第2方向Yは第1側面5A(第2側面5B)の延在方向であってもよい。また、第1方向Xは第1~第4側面5A~5Dに交差する方向であり、第2方向Yは第1~第4側面5A~5Dに交差する方向であってもよい。
以下、この明細書および添付図面から抽出される特徴例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目(Clause)の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「半導体保護装置」、「半導体過電圧保護装置」、「半導体スイッチング装置」、「半導体制御装置」、「半導体モジュール」、「電子回路」、「半導体回路」、「インテリジェントパワーデバイス」、「インテリジェントパワーモジュール」、「インテリジェントパワースイッチ」等に置き換えられてもよい。
[A1]主面(3)を有するチップ(2)と、前記主面(3)に設けられた出力領域(6)と、前記主面(3)に設けられた保護領域(8、9)と、前記出力領域(6)において第1間隔(I1)を空けて前記主面(3)に形成された複数の第1トレンチゲート構造(70)を有する出力トランジスタ(20)と、前記保護領域(8、9)において前記第1間隔(I1)よりも大きい第2間隔(I2)を空けて前記主面(3)に形成された複数の第2トレンチゲート構造(110)を含む保護トランジスタ(40、50)を有し、過電圧(Vs1、Vs2)の放電経路を形成する保護回路(39、49)と、を含む、半導体装置(1)。
[A2]前記第2間隔(I2)は、前記第1間隔(I1)の4倍以下である、A1に記載の半導体装置(1)。
[A3]前記第1間隔(I1)は、0.4μm以上0.8μm以下であり、前記第2間隔(I2)は、0.8μm以上1.6μm以下である、A1またはA2に記載の半導体装置(1)。
[A4]複数の前記第1トレンチゲート構造(70)は、0.4μm以上2μm以下の幅(W2)を有し、複数の前記第2トレンチゲート構造(110)は、0.4μm以上2μm以下の幅(W4)を有している、A1~A3のいずれか一つに記載の半導体装置(1)。
[A5]前記第1間隔(I1)は、各前記第1トレンチゲート構造(70)の幅(W2)未満であり、前記第2間隔(I2)は、各前記第2トレンチゲート構造(110)の幅(W4)以上である、A1~A4のいずれか一つに記載の半導体装置(1)。
[A6]複数の前記第2トレンチゲート構造(110)は、複数の前記第1トレンチゲート構造(70)の幅(W2)とほぼ等しい幅(W4)を有している、A1~A5のいずれか一つに記載の半導体装置(1)。
[A7]複数の前記第1トレンチゲート構造(70)は、1μm以上6μm以下の深さ(D2)を有し、複数の前記第2トレンチゲート構造(110)は、1μm以上6μm以下の深さ(D4)を有している、A1~A6のいずれか一つに記載の半導体装置(1)。
[A8]複数の前記第2トレンチゲート構造(110)は、複数の前記第1トレンチゲート構造(70)の深さ(D2)とほぼ等しい深さ(D4)を有している、A1~A7のいずれか一つに記載の半導体装置(1)。
[A9]前記出力領域(6)は、第1平面積を有し、前記保護領域(8、9)は、前記第1平面積未満の第2平面積を有している、A1~A8のいずれか一つに記載の半導体装置(1)。
[A10]前記第2平面積は、前記第1平面積の1/10以下である、A9に記載の半導体装置(1)。
[A11]前記出力トランジスタ(20)は、単位面積当たりにおいて第1ブレークダウン電流を有し、前記保護トランジスタ(40、50)は、前記単位面積当たりにおいて前記第1ブレークダウン電流よりも大きい第2ブレークダウン電流を有している、A1~A10のいずれか一つに記載の半導体装置(1)。
[A12]前記出力トランジスタ(20)は、単位面積当たりにおいて第1オン抵抗を有し、前記保護トランジスタ(40、50)は、前記単位面積当たりにおいて前記第1オン抵抗よりも大きい第2オン抵抗を有している、A1~A11のいずれか一つに記載の半導体装置(1)。
[A13]複数の前記第1トレンチゲート構造(70)は、絶縁体(72、75)を挟んで第1トレンチ(71)内に上下方向に埋設された第1上電極(73)および第1下電極(74)を含む電極構造をそれぞれ有し、複数の前記第2トレンチゲート構造(110)は、絶縁体(112、115)を挟んで第2トレンチ(111)内に上下方向に埋設された第2上電極(113)および第2下電極(114)を含む電極構造をそれぞれ有している、A1~A12のいずれか一つに記載の半導体装置(1)。
[A14]前記出力領域(6)および前記保護領域(8、9)の双方において前記主面(3)の表層部に形成された第1導電型(n型)のドリフト領域(11)と、前記出力領域(6)において前記ドリフト領域(11)の表層部に形成され、前記ドリフト領域(11)よりも高い不純物濃度を有する第1導電型(n型)の高濃度ドリフト領域(64)と、をさらに含み、複数の前記第1トレンチゲート構造(70)は、前記高濃度ドリフト領域(64)内に位置されるように前記主面(3)に形成され、複数の前記第2トレンチゲート構造(110)は、前記ドリフト領域(11)内に位置されるように前記主面(3)に形成されている、A1~A13のいずれか一つに記載の半導体装置(1)。
[A15]前記高濃度ドリフト領域(64)は、前記保護領域(8、9)には形成されていない、A14に記載の半導体装置(1)。
[A16]前記高濃度ドリフト領域(64)は、前記ドリフト領域(11)の底部から前記主面(3)側に間隔を空けて形成され、複数の前記第1トレンチゲート構造(70)は、前記高濃度ドリフト領域(64)の底部から前記主面(3)側に間隔を空けて形成されている、A14またはA15に記載の半導体装置(1)。
[A17]主面(3)を有するチップ(2)と、前記主面(3)に設けられた出力領域(6)と、前記主面(3)に設けられた保護領域(8、9)と、前記主面(3)の表層部に形成された第1導電型(n型)のドリフト領域(11)と、前記出力領域(6)において前記ドリフト領域(11)の表層部に形成され、前記ドリフト領域(11)よりも高い不純物濃度を有する第1導電型(n型)の高濃度ドリフト領域(64)と、前記出力領域(6)において前記高濃度ドリフト領域(64)内に位置されるように前記主面(3)に形成された第1トレンチゲート構造(70)を有する出力トランジスタ(20)と、前記保護領域(8、9)において前記ドリフト領域(11)内に位置されるように前記主面(3)に形成された第2トレンチゲート構造(110)を含む保護トランジスタ(40、50)を有し、過電圧(Vs1、Vs2)の放電経路を形成する保護回路(39、49)と、を含む、半導体装置(1)。
[A18]前記高濃度ドリフト領域(64)は、前記保護領域(8、9)に形成されていない、A17に記載の半導体装置(1)。
[A19]前記出力領域(6)は、第1平面積を有し、前記保護領域(8、9)は、前記第1平面積未満の第2平面積を有している、A17またはA18に記載の半導体装置(1)。
[A20]前記高濃度ドリフト領域(64)は、前記ドリフト領域(11)の底部から前記主面(3)側に間隔を空けて形成され、前記第1トレンチゲート構造(70)は、前記高濃度ドリフト領域(64)の底部から前記主面(3)側に間隔を空けて形成され、前記第2トレンチゲート構造(110)は、前記ドリフト領域(11)の底部から前記主面(3)側に間隔を空けて形成されている、A17~A19のいずれか一つに記載の半導体装置(1)。
[B1]一方側の第1主面(3)および他方側の第2主面(4)を有するチップ(2)と、前記第1主面(3)の上に配置された第1端子(14、14a、14b)と、前記第2主面(4)の上に配置された第2端子(15)と、前記第1端子(14、14a、14b)および前記第2端子(15)の間に電気的に介装されるように前記第1主面(3)に形成された保護トランジスタ(40、50)を含み、前記第1端子(14、14a、14b)および前記第2端子(15)の間に生じた過電圧(Vs1、Vs2)の放電経路を形成する保護回路(39、49)と、を含み、前記保護トランジスタ(40、50)は、前記第1主面(3)に形成されたトレンチ(111)内に絶縁体(112、115)を挟んで上下方向に埋設された上電極(113)および下電極(114)をそれぞれ有する複数のトレンチゲート構造(110)を含む、半導体装置(1)。
[B2]複数の前記トレンチゲート構造(110)は、各前記トレンチゲート構造(110)の幅(W4)以上の間隔(I2)を空けて配列されている、B1に記載の半導体装置(1)。
[B3]複数の前記トレンチゲート構造(110)は、0.8μm以上1.6μm以下の間隔(I2)を空けて配列されている、B1またはB2に記載の半導体装置(1)。
[B4]複数の前記トレンチゲート構造(110)は、0.4μm以上2μm以下の幅(W4)をそれぞれ有している、B1~B3のいずれか一つに記載の半導体装置(1)。
[B5]前記保護トランジスタ(40、50)は、前記第1主面(3)の表層部に形成された第1導電型(n型)のドリフト領域(11)を含み、複数の前記トレンチゲート構造(110)は、前記ドリフト領域(11)内に位置されるように前記第1主面(3)に形成されている、B1~B4のいずれか一つに記載の半導体装置(1)。
[B6]前記ドリフト領域(11)は、底部側から前記第1主面(3)側に向けて不純物濃度が増加する濃度勾配を有さない、B5に記載の半導体装置(1)。
[B7]前記ドリフト領域(11)は、厚さ方向に一定の不純物濃度を有している、B5に記載の半導体装置(1)。
[B8]前記保護回路(39)は、前記第1端子(14、14a)を基準として前記第2端子(15)に生じた前記過電圧(Vs1)の放電経路を形成する、B1~B7のいずれか一つに記載の半導体装置(1)。
[B9]前記保護回路(39)は、前記第2端子(15)に電気的に接続されるように前記第1主面(3)に形成されたクランプ回路(41)を含み、前記保護トランジスタ(40、50)は、前記第2端子(15)に電気的に接続されたドレイン、前記第1端子(14、14a)に電気的に接続されたソース、および、前記クランプ回路(41)を介して前記第2端子(15)に電気的に接続されたゲートとしての複数の前記トレンチゲート構造(110)を有している、B8に記載の半導体装置(1)。
[B10]前記第1端子(14、14a)は、グランド端子(14a)である、B8またはB9に記載の半導体装置(1)。
[B11]前記保護回路(49)は、前記第2端子(15)を基準として前記第1端子(14、14b)に生じた前記過電圧(Vs2)の放電経路を形成する、B1~B7のいずれか一つに記載の半導体装置(1)。
[B12]前記保護トランジスタ(50)は、前記第2端子(15)に電気的に接続されたドレイン、前記第1端子(14、14b)に電気的に接続されたソース、および、前記第1端子(14、14b)に電気的に接続されたゲートとしての複数の前記トレンチゲート構造(110)を有している、B11に記載の半導体装置(1)。
[B13]前記第1主面(3)に設けられた出力領域(6)と、前記第1主面(3)において前記出力領域(6)とは異なる領域に設けられた保護領域(8、9)と、前記第1主面(3)の上に配置された出力端子(13)と、前記第2端子(15)および前記出力端子(13)に電気的に接続されるように前記出力領域(6)の前記第1主面(3)に形成された出力トランジスタ(20)と、をさらに含み、前記保護トランジスタ(40、50)は、前記保護領域(8、9)の前記第1主面(3)に形成されている、B1~B12のいずれか一つに記載の半導体装置(1)。
[B14]前記出力トランジスタ(20)は、前記第1主面(3)に形成された第2トレンチ(71)内に第2絶縁体(72、75)を挟んで上下方向に埋設された第2上電極(73)および第2下電極(74)をそれぞれ有する複数の第2トレンチゲート構造(70)を含む、B13に記載の半導体装置(1)。
[B15]前記出力領域(6)は、第1平面積を有し、前記保護領域(8、9)は、前記第1平面積未満の第2平面積を有している、B13またはB14に記載の半導体装置(1)。
[B16]前記第1主面(3)において前記出力領域(6)とは異なる領域に設けられた制御領域(7)と、前記出力トランジスタ(20)に電気的に接続されるように前記制御領域(7)に形成され、前記出力トランジスタ(20)を制御する制御回路(23)と、をさらに含む、B13~B15のいずれか一つに記載の半導体装置(1)。
[B17]前記保護領域(8、9)は、前記制御領域(7)内に設けられている、B16に記載の半導体装置(1)。
[B18]一方側の第1主面(3)および他方側の第2主面(4)を有するチップ(2)と、前記第1主面(3)の上に配置された第1端子(14、14a)と、前記第1主面(3)の上に配置された第2端子(14、14b)と、前記第2主面(4)の上に配置された第3端子(15)と、前記第1端子(14、14a)および前記第3端子(15)の間に電気的に介装されるように前記第1主面(3)に形成された第1保護トランジスタ(40)を含み、前記第1端子(14、14a)および前記第3端子(15)の間に生じた過電圧(Vs1)の放電経路を形成する第1保護回路(39)と、前記第2端子(14、14b)および前記第3端子(15)の間に電気的に介装されるように前記第1主面(3)に形成された第2保護トランジスタ(50)を含み、前記第2端子(14、14b)および前記第3端子(15)の間に生じた過電圧(Vs2)の放電経路を形成する第2保護回路(49)と、を含み、前記第1保護トランジスタ(40)は、前記第1主面(3)に形成された第1トレンチ(111)内に第1絶縁体(112、115)を挟んで上下方向に埋設された第1上電極(113)および第1下電極(114)をそれぞれ有する複数の第1トレンチゲート構造(110)を含み、前記第2保護トランジスタ(40、50)は、前記第1主面(3)に形成された第2トレンチ(111)内に第2絶縁体(112、115)を挟んで上下方向に埋設された第2上電極(113)および第2下電極(114)をそれぞれ有する複数の第2トレンチゲート構造(110)を含む、半導体装置(1)。
[B19]前記第1保護トランジスタ(40)は、前記第1端子(14、14a)を基準として前記第3端子(15)に生じた前記過電圧(Vs1)の放電経路を形成し、前記第2保護トランジスタ(50)は、前記第3端子(15)を基準として前記第2端子(14、14b)に生じた前記過電圧(Vs2)の放電経路を形成する、B18に記載の半導体装置(1)。
[B20]前記第1主面(3)の上に配置された出力端子(13)と、前記第3端子(15)および前記出力端子(13)に電気的に接続されるように前記第1主面(3)に形成された出力トランジスタ(20)と、をさらに含み、前記出力トランジスタ(20)は、前記第1主面(3)に形成された第3トレンチ(71)内に第3絶縁体(72、75)を挟んで上下方向に埋設された第3上電極(73)および第3下電極(74)をそれぞれ有する複数の第3トレンチゲート構造(70)を含む、B18またはB19に記載の半導体装置(1)。
[B21]前記出力トランジスタ(20)は、前記第1主面(3)に個別制御可能にそれぞれ形成された複数の系統トランジスタ(21、21A、21B)を含み、複数の前記系統トランジスタ(21、21A、21B)の選択制御によって単一の出力信号(Io)を生成するように構成されている、B20に記載の半導体装置(1)。
[B22]前記出力トランジスタ(20)は、複数の前記系統トランジスタ(21、21A、21B)の個別制御によってオン抵抗が変化するように構成されている、B21に記載の半導体装置(1)。
以上、具体的な形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書および添付図面から抽出される種々の技術的思想は、明細書内の説明順序、形態例の順序、変形例の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
1 半導体装置
2 チップ
3 第1主面
4 第2主面
6 出力領域
7 制御領域
8 第1保護領域
9 第2保護領域
11 ドリフト領域
13 ソース端子(出力端子)
14 制御端子
14a グランド端子
14b 入力端子
15 ドレイン端子
20 出力トランジスタ
21 系統トランジスタ
21A 第1系統トランジスタ
21B 第2系統トランジスタ
23 制御回路
39 第1過電圧保護回路(第1保護回路)
40 第1保護トランジスタ
41 クランプ回路
49 第2過電圧保護回路(第2保護回路)
50 第2保護トランジスタ
64 高濃度ドリフト領域
70 第1トレンチゲート構造
71 第1ゲートトレンチ
72 第1絶縁膜
73 第1上電極
74 第2下電極
75 第1中間絶縁膜
110 第2トレンチゲート構造
111 第2ゲートトレンチ
112 第2絶縁膜
113 第2上電極
114 第2下電極
115 第2中間絶縁膜
I1 第1トレンチゲート構造の第1間隔
I2 第2トレンチゲート構造の第2間隔
W2 第1トレンチゲート構造の第2幅
W4 第2トレンチゲート構造の第4幅
D2 第1トレンチゲート構造の第2深さ
D4 第2トレンチゲート構造の第4深さ
Io 出力電流
Vs1 第1過電圧
Vs2 第2過電圧
2 チップ
3 第1主面
4 第2主面
6 出力領域
7 制御領域
8 第1保護領域
9 第2保護領域
11 ドリフト領域
13 ソース端子(出力端子)
14 制御端子
14a グランド端子
14b 入力端子
15 ドレイン端子
20 出力トランジスタ
21 系統トランジスタ
21A 第1系統トランジスタ
21B 第2系統トランジスタ
23 制御回路
39 第1過電圧保護回路(第1保護回路)
40 第1保護トランジスタ
41 クランプ回路
49 第2過電圧保護回路(第2保護回路)
50 第2保護トランジスタ
64 高濃度ドリフト領域
70 第1トレンチゲート構造
71 第1ゲートトレンチ
72 第1絶縁膜
73 第1上電極
74 第2下電極
75 第1中間絶縁膜
110 第2トレンチゲート構造
111 第2ゲートトレンチ
112 第2絶縁膜
113 第2上電極
114 第2下電極
115 第2中間絶縁膜
I1 第1トレンチゲート構造の第1間隔
I2 第2トレンチゲート構造の第2間隔
W2 第1トレンチゲート構造の第2幅
W4 第2トレンチゲート構造の第4幅
D2 第1トレンチゲート構造の第2深さ
D4 第2トレンチゲート構造の第4深さ
Io 出力電流
Vs1 第1過電圧
Vs2 第2過電圧
Claims (20)
- 主面を有するチップと、
前記主面に設けられた出力領域と、
前記主面に設けられた保護領域と、
前記出力領域において第1間隔を空けて前記主面に形成された複数の第1トレンチゲート構造を有する出力トランジスタと、
前記保護領域において前記第1間隔よりも大きい第2間隔を空けて前記主面に形成された複数の第2トレンチゲート構造を含む保護トランジスタを有し、過電圧の放電経路を形成する保護回路と、を含む、半導体装置。 - 前記第2間隔は、前記第1間隔の4倍以下である、請求項1に記載の半導体装置。
- 前記第1間隔は、0.4μm以上0.8μm以下であり、
前記第2間隔は、0.8μm以上1.6μm以下である、請求項1または2に記載の半導体装置。 - 複数の前記第1トレンチゲート構造は、0.4μm以上2μm以下の幅を有し、
複数の前記第2トレンチゲート構造は、0.4μm以上2μm以下の幅を有している、請求項1~3のいずれか一項に記載の半導体装置。 - 前記第1間隔は、各前記第1トレンチゲート構造の幅未満であり、
前記第2間隔は、各前記第2トレンチゲート構造の幅以上である、請求項1~4のいずれか一項に記載の半導体装置。 - 複数の前記第2トレンチゲート構造は、複数の前記第1トレンチゲート構造の幅とほぼ等しい幅を有している、請求項1~5のいずれか一項に記載の半導体装置。
- 複数の前記第1トレンチゲート構造は、1μm以上6μm以下の深さを有し、
複数の前記第2トレンチゲート構造は、1μm以上6μm以下の深さを有している、請求項1~6のいずれか一項に記載の半導体装置。 - 複数の前記第2トレンチゲート構造は、複数の前記第1トレンチゲート構造の深さとほぼ等しい深さを有している、請求項1~7のいずれか一項に記載の半導体装置。
- 前記出力領域は、第1平面積を有し、
前記保護領域は、前記第1平面積未満の第2平面積を有している、請求項1~8のいずれか一項に記載の半導体装置。 - 前記第2平面積は、前記第1平面積の1/10以下である、請求項9に記載の半導体装置。
- 前記出力トランジスタは、単位面積当たりにおいて第1ブレークダウン電流を有し、
前記保護トランジスタは、前記単位面積当たりにおいて前記第1ブレークダウン電流よりも大きい第2ブレークダウン電流を有している、請求項1~10のいずれか一項に記載の半導体装置。 - 前記出力トランジスタは、単位面積当たりにおいて第1オン抵抗を有し、
前記保護トランジスタは、前記単位面積当たりにおいて前記第1オン抵抗よりも大きい第2オン抵抗を有している、請求項1~11のいずれか一項に記載の半導体装置。 - 複数の前記第1トレンチゲート構造は、絶縁体を挟んで第1トレンチ内に上下方向に埋設された第1上電極および第1下電極を含む電極構造をそれぞれ有し、
複数の前記第2トレンチゲート構造は、絶縁体を挟んで第2トレンチ内に上下方向に埋設された第2上電極および第2下電極を含む電極構造をそれぞれ有している、請求項1~12のいずれか一項に記載の半導体装置。 - 前記出力領域および前記保護領域の双方において前記主面の表層部に形成された第1導電型のドリフト領域と、
前記出力領域において前記ドリフト領域の表層部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型の高濃度ドリフト領域と、をさらに含み、
複数の前記第1トレンチゲート構造は、前記高濃度ドリフト領域内に位置されるように前記主面に形成され、
複数の前記第2トレンチゲート構造は、前記ドリフト領域内に位置されるように前記主面に形成されている、請求項1~13のいずれか一項に記載の半導体装置。 - 前記高濃度ドリフト領域は、前記保護領域には形成されていない、請求項14に記載の半導体装置。
- 前記高濃度ドリフト領域は、前記ドリフト領域の底部から前記主面側に間隔を空けて形成され、
複数の前記第1トレンチゲート構造は、前記高濃度ドリフト領域の底部から前記主面側に間隔を空けて形成されている、請求項14または15に記載の半導体装置。 - 主面を有するチップと、
前記主面に設けられた出力領域と、
前記主面に設けられた保護領域と、
前記主面の表層部に形成された第1導電型のドリフト領域と、
前記出力領域において前記ドリフト領域の表層部に形成され、前記ドリフト領域よりも高い不純物濃度を有する第1導電型の高濃度ドリフト領域と、
前記出力領域において前記高濃度ドリフト領域内に位置されるように前記主面に形成された第1トレンチゲート構造を有する出力トランジスタと、
前記保護領域において前記ドリフト領域内に位置されるように前記主面に形成された第2トレンチゲート構造を含む保護トランジスタを有し、過電圧の放電経路を形成する保護回路と、を含む、半導体装置。 - 前記高濃度ドリフト領域は、前記保護領域に形成されていない、請求項17に記載の半導体装置。
- 前記出力領域は、第1平面積を有し、
前記保護領域は、前記第1平面積未満の第2平面積を有している、請求項17または18に記載の半導体装置。 - 前記高濃度ドリフト領域は、前記ドリフト領域の底部から前記主面側に間隔を空けて形成され、
前記第1トレンチゲート構造は、前記高濃度ドリフト領域の底部から前記主面側に間隔を空けて形成され、
前記第2トレンチゲート構造は、前記ドリフト領域の底部から前記主面側に間隔を空けて形成されている、請求項17~19のいずれか一項に記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022142472 | 2022-09-07 | ||
JP2022-142472 | 2022-09-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2024053485A1 true WO2024053485A1 (ja) | 2024-03-14 |
Family
ID=90191244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2023/031227 WO2024053485A1 (ja) | 2022-09-07 | 2023-08-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
WO (1) | WO2024053485A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019054071A (ja) * | 2017-09-14 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
JP2020072158A (ja) * | 2018-10-30 | 2020-05-07 | ローム株式会社 | 半導体装置 |
JP2021044578A (ja) * | 2018-12-21 | 2021-03-18 | ローム株式会社 | 半導体装置 |
-
2023
- 2023-08-29 WO PCT/JP2023/031227 patent/WO2024053485A1/ja unknown
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019054071A (ja) * | 2017-09-14 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
JP2020072158A (ja) * | 2018-10-30 | 2020-05-07 | ローム株式会社 | 半導体装置 |
JP2021044578A (ja) * | 2018-12-21 | 2021-03-18 | ローム株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7476935B2 (en) | High power semiconductor device having a schottky barrier diode | |
US10784256B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP4167294B2 (ja) | 半導体素子及び電気機器 | |
US6693327B2 (en) | Lateral semiconductor component in thin-film SOI technology | |
JP4185157B2 (ja) | 半導体素子及び電気機器 | |
JP5585593B2 (ja) | 半導体装置 | |
US7279773B2 (en) | Protection device for handling energy transients | |
EP3007231B1 (en) | Semiconductor device | |
US10163890B2 (en) | Semiconductor device | |
US11296221B2 (en) | Power semiconductor device | |
CN109524452B (zh) | 半导体器件 | |
JP7450330B2 (ja) | 半導体素子及び半導体装置 | |
US20240030907A1 (en) | Semiconductor device | |
JP7463483B2 (ja) | 半導体装置 | |
WO2024053485A1 (ja) | 半導体装置 | |
WO2024053486A1 (ja) | 半導体装置 | |
US20220093491A1 (en) | Semiconductor device | |
US20240105834A1 (en) | Semiconductor device | |
JP4682533B2 (ja) | 半導体装置 | |
JP3539368B2 (ja) | 半導体装置 | |
JP2024088976A (ja) | 半導体装置 | |
JP7243795B2 (ja) | 半導体装置 | |
JP7461534B2 (ja) | 半導体装置 | |
WO2023189054A1 (ja) | 半導体装置 | |
WO2024117131A1 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 23863024 Country of ref document: EP Kind code of ref document: A1 |