JP6811889B1 - 半導体装置 - Google Patents
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Abstract
Description
中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネ
ッセンス(EL)素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとす
る。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表
示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパル
ス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
タ(以下、TFTと表記)を用いたアクティブマトリクス型表示装置は、多くの製品に利用
され、普及している。TFTを使用したアクティブマトリクス型表示装置は、マトリクス
状に配置された数十万から数百万の画素を有し、各画素に配置されたTFTによって各画
素の電荷を制御することによって映像の表示を行っている。
Tを用いて駆動回路を基板上に同時形成するポリシリコンTFTに関する技術が発展して
きており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなって
きている。
ネル型TFTを組み合わせたCMOS回路が一般的に使用されている。このCMOS回路
の一例として、シフトレジスタを例に挙げる。図11(A)は、シフトレジスタの一例であ
り、点線枠1100で囲まれた部分が1段分のパルスを出力する回路である。図11(A)
は3段分を抜き出して示している。1段分の回路は、クロックドインバータ1101、1
103、およびインバータ1102によって構成されている。図11(B)に詳細な回路構
造を示す。図11(B)において、TFT1104〜1107によって、クロックドインバ
ータ1101が構成され、TFT1108、1109によって、インバータ1102が構
成され、TFT1110〜1113によって、クロックドインバータ1103が構成され
る。
、ソース領域とドレイン領域とは、TFTの構造上区別が出来ない。一般的なCMOS回
路において、Nチャネル型TFTについては、ソース領域とドレイン領域のうち電位の低
い方をソース電極、電位の高い方をドレイン電極として用い、Pチャネル型TFTについ
ては、電位の高い方をソース電極、電位の低い方をドレイン電極として用いることが多い
が、本明細書においてTFTの接続を説明する際、ソース電極とドレイン電極との混同を
避けるため、いずれか一方を第1の電極、他方を第2の電極として表記している。
えられて不純物領域間にチャネルが形成され、導通している状態をON、不純物領域のチ
ャネルが消失して非導通となった状態をOFFと表記する。
107、1104にはそれぞれクロック信号(以後CKと表記)、クロック反転信号(以後
CKBと表記)が入力される。TFT1105、1106にはスタートパルス(以後SPと
表記)が入力される。CKがHレベル、CKBがLレベル、SPがHレベルのとき、TF
T1106、1107がONし、Lレベルが出力されてTFT1108、1109にて構
成されるインバータに入力され、反転されて出力ノード(SRout1)にHレベルが出力
される。その後、SPがHレベルの状態でCKがLレベル、CKBがHレベルになると、
インバータ1102およびクロックドインバータ1103によって構成されたループにお
いて、保持動作を行う。よって出力ノードにはHレベルが出力され続ける。次にCKがH
レベル、CKBがLレベルになると、再びクロックドインバータ1101で書き込み動作
を行う。このとき、既にSPはLレベルとなっているので、出力ノードにはLレベルが出
力される。以後、CKがLレベル、CKBがHレベルとなると再び保持動作を行い、この
ときの出力ノードのLレベルは、インバータ1102およびクロックドインバータ110
3によって構成されたループにおいて保持される。
クロック信号の極性が逆の状態で同様の動作をする。これが交互に繰り返され、以後同様
に、図11(C)に示すようにサンプリングパルスが順次出力される。
ベルからHレベルへ)瞬間にのみ電流が流れ、ある論理の保持中には電流が流れない(実際
には微小なリーク電流の存在があるが)ため、回路全体での消費電流を低く抑えることが
可能な点が挙げられる。
軽量化に伴って急速にその需要が増加しているが、歩留まり等の面から、その製造コスト
を十分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測
され、そのため表示装置をより安価に供給できるようにすることが望まれている。
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造出来ることが理想的である。そこで、従来CMOS回路によって構成されていた駆動
回路を、Nチャネル型もしくはPチャネル型のいずれか一方の導電型のみのTFTを用い
て構成することが出来れば、イオンドーピング工程の一部を省略することが出来、さらに
フォトマスクの枚数も削減することが出来る。
を用いて構成したインバータ(II)(III)の例を示している。(II)はTFTを負荷に用いた
インバータ、(III)は抵抗を負荷に用いたインバータである。以下に、それぞれの動作に
ついて述べる。
、Lレベル/Hレベル=VSS/VDD(VSS<VDD)とする。ここではVSS=0[
V]として考える。
チャネル型TFTのしきい値電圧は、そのばらつきがないものとして一律(VthN)とす
る。また、Pチャネル型TFTについても同様に、一律(VthP)とする。
ルのとき、Pチャネル型TFT901はOFFし、Nチャネル型TFT902がONする
ことにより、出力ノードの電位はLレベルとなる。逆に、入力信号の電位がLレベルのと
き、Pチャネル型TFT901がONし、Nチャネル型TFT902がOFFすることに
より、出力ノードの電位はHレベルとなる(図9(C))。
B)に示すような信号が入力される場合を考える。まず、入力信号がLレベルのとき、N
チャネル型TFT904はOFFする。一方、負荷TFT903は常に飽和動作している
ことから、出力ノードの電位はHレベル方向に引き上げられる。一方、入力信号がHレベ
ルのとき、Nチャネル型TFT904はONする。ここで、負荷TFT903の電流能力
よりも、Nチャネル型TFT904の電流能力を十分に高くしておくことにより、出力ノ
ードの電位はLレベル方向に引き下げられる。
ON抵抗値を、負荷抵抗905の抵抗値よりも十分に低くしておくことにより、入力信号
がHレベルのときは、Nチャネル型TFT906がONすることにより、出力ノードはL
レベル方向に引き下げられる。入力信号がLレベルのときは、Nチャネル型TFT906
はOFFし、出力ノードはHレベル方向に引き上げられる。
、以下のような問題点がある。図9(D)は、TFTを負荷に用いたインバータの出力波形
を示したものであるが、出力がHレベルのときに、907で示す分だけVDDよりも電位
が低くなる。負荷TFT903において、出力ノード側の端子をソース、電源VDD側の
端子をドレインとすると、ゲート電極とドレイン領域が接続されているので、このときの
ゲート電極の電位はVDDである。また、この負荷TFTがONしているための条件は、
(TFT903のゲート・ソース間電圧>VthN)であるから、出力ノードの電位は、最
大でも(VDD−VthN)までしか上昇しない。つまり、907はVthNに等しい。さ
らに、負荷TFT903とNチャネル型TFT904の電流能力の比によっては、出力電
位がLレベルのとき、908で示す分だけVSSよりも電位が高くなる。これを十分にV
SSに近づけるためには、負荷TFT903に対し、Nチャネル型TFT904の電流能
力を十分に大きくする必要がある。同様に、図9(E)は抵抗を負荷に用いたインバータの
出力波形を示したものであるが、負荷抵抗905の抵抗値とNチャネル型TFT906の
ON抵抗の比によっては、909で示す分だけ電位が高くなる。つまり、ここに示した一
極性のみのTFTを用いて構成したインバータを用いると、入力信号の振幅に対し、出力
信号の振幅減衰が生ずることになる。
て回路を構成することにより、製造工程を削減して低コストで作製が可能であり、かつ振
幅減衰のない出力を得ることが出来るパルス出力回路およびシフトレジスタを提供するこ
とを目的とする。
振幅が正常にLレベル/Hレベル=VSS/VDDを取るための条件を考える。第1に、
図10(A)のような回路において、出力信号の電位がLレベルとなるとき、その電位を十
分にVSSに近づけるためには、電源VDD・出力ノード(Out)間の抵抗値に対し、電
源VSS・出力ノード(Out)間の抵抗値が十分に低くなっていればよい。すなわち、N
チャネル型TFT1002がONしている期間、Nチャネル型TFT1001がOFFし
ていればよい。
チャネル型TFT1001のゲート・ソース間電圧の絶対値がVthNを常に上回り、か
つTFT1002が確実にOFFしていればよい。つまり、出力ノードのHレベルがVD
Dとなる条件を満たすには、Nチャネル型TFT1001のゲート電極の電位は(VDD
+VthN)よりも高くなる必要がある。
型TFT1001のゲート・ソース間に容量1003を設ける。Nチャネル型TFT10
01のゲート電極がある電位をもって浮遊状態となったとき、出力ノードの電位を上昇さ
せると、この容量1003による容量結合によって、出力ノードの電位上昇分に伴って、
Nチャネル型TFT1001のゲート電極の電位も持ち上げられる。この効果を利用すれ
ば、Nチャネル型TFT1001のゲート電極の電位をVDDよりも高く(正確には(VD
D+VthN)よりも高く)することが可能となる。よって出力ノードの電位を十分にVD
Dまで引き上げることが可能となる。
に寄生する容量を利用するようにしても良いし、実際に容量部分を作製しても良い。容量
部分を独立して作製する場合は、活性層材料、ゲート材料、および配線材料のうちいずれ
か2つを用いて、間に絶縁層を挟んだ構成として作製するのが簡単であり、望ましいが、
他の材料を用いて作製しても構わない。このとき、活性層を用いる場合は、活性層中に不
純物添加等を行って抵抗を下げておくのが望ましい。
第1のトランジスタ乃至第3のトランジスタと、第1の信号入力部乃至第3の信号入力
部と、信号出力部と、電源とを有するパルス出力回路であって、
前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記第2の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気
的に接続され、
前記第2のトランジスタの第1の電極は、前記第3の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトラン
ジスタのゲート電極と第2の電極との間に容量手段を有することを特徴としている。
号入力部乃至第4の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパル
ス出力回路であって、
前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気
的に接続され、
前記第2のトランジスタの第1の電極は、前記第4の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトラン
ジスタのゲート電極と第2の電極との間に容量手段を有することを特徴としている。
号入力部乃至第4の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパル
ス出力回路であって、
前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気
的に接続され、
前記第2のトランジスタの第1の電極は、前記第4の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトラン
ジスタのゲート電極と第2の電極との間に容量手段を有し、
前記入力切替回路が第1の状態のとき、前記第1のトランジスタの第1の電極は、前記
第2の信号入力部と導通し、かつ前記第3の信号入力部と非導通となり、
前記入力切替回路が第2の状態のとき、前記第1のトランジスタの第1の電極は、前記
第3の信号入力部と導通し、かつ前記第2の信号入力部と非導通となることを特徴として
いる。
前記入力切替回路は、
第4のトランジスタと、第5のトランジスタと、第5の信号入力部と、第6の信号入力
部とを有し、
前記第4のトランジスタと、前記第5のトランジスタとは、いずれも前記第1のトラン
ジスタ乃至前記第3のトランジスタと同一導電型であり、
前記第4のトランジスタのゲート電極は、前記第5の信号入力部と電気的に接続され、
前記第4のトランジスタの第1の電極は、前記第2の信号入力部と電気的に接続され、
前記第4のトランジスタの第2の電極は、前記第1のトランジスタの第1の電極と電気
的に接続され、
前記第5のトランジスタのゲート電極は、前記第6の信号入力部と電気的に接続され、
前記第5のトランジスタの第1の電極は、前記第3の信号入力部と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記第1のトランジスタの第1の電極と電気
的に接続され、
前記第5の信号入力部に、入力切替信号が入力され、かつ前記第6の信号入力部に、入
力切替反転信号が入力されるとき、前記第4のトランジスタが導通し、かつ前記第5のト
ランジスタが非導通となり、
前記入力切替信号の極性が反転し、かつ前記入力切替反転信号の極性が反転するとき、
前記第4のトランジスタが非導通となり、かつ前記第5のトランジスタが導通することを
特徴としている。
前記容量手段は、前記第2のトランジスタのゲート電極と、前記第2のトランジスタの
活性層との間で形成されていても良いし、活性層材料、ゲート電極を形成する材料、ある
いは配線材料のうちいずれか2つの材料の間で形成されていても良い。
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがって順次サ
ンプリングパルスを出力することを特徴とするシフトレジスタが提供される。
第1のクロック信号線乃至第4のクロック信号線と、スタートパルス入力線とを有し、
4n−3段目(nは自然数、1≦n)の前記パルス出力回路において、
前記第1の信号入力部は、前記第1のクロック信号線と電気的に接続され、
前記第2の信号入力部は、n=1のとき、前記スタートパルス入力線と電気的に接続さ
れ、n≠1のとき、4(n−1)段目の前記パルス出力回路の前記信号出力部と電気的に接
続され、
前記第3の信号入力部は、前記第3のクロック信号線と電気的に接続され、
4n−2段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第2のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−3段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記第4のクロック信号線と電気的に接続され、
4n−1段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第3のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−2段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記第1のクロック信号線と電気的に接続され、
4n段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第4のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−1段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記第2のクロック信号線と電気的に接続され、
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがって順次サ
ンプリングパルスを出力することを特徴としている。
第1のクロック信号線乃至第4のクロック信号線と、スタートパルス入力線とを有し、
4n−3段目(nは自然数、1≦n)の前記パルス出力回路において、
前記第1の信号入力部は、前記第1のクロック信号線と電気的に接続され、
前記第2の信号入力部は、n=1のとき、前記スタートパルス入力線と電気的に接続さ
れ、n≠1のとき、4(n−1)段目の前記パルス出力回路の前記信号出力部と電気的に接
続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n−2段目の前記パ
ルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第3のクロック信号線と電気的に接続され、
4n−2段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第2のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−3段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n−1段目の前記パ
ルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第4のクロック信号線と電気的に接続され、
4n−1段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第3のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−2段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n段目の前記パルス
出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第1のクロック信号線と電気的に接続され、
4n段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第4のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−1段目の前期パルス出力回路の前期信号出力部と
電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n+1段目の前記パ
ルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第2のクロック信号線と電気的に接続され、
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがって順次サ
ンプリングパルスを出力することを特徴としている。
も良いし、Pチャネル型のトランジスタのみを用いて構成されていても良い。
も良いし、Pチャネル型のトランジスタのみを用いて構成されていても良い。
構成した場合にも、TFTのしきい値に起因した出力パルスの振幅減衰を生ずることなく
、正常な振幅の出力パルスを得ることが可能となり、表示装置の作製工程を削減すること
によって、低コスト化、歩留まりの向上に寄与し、より安価に表示装置の供給が可能とな
る。
0で示されるブロックが1段分のサンプリングパルスを出力するパルス出力回路であり、
このパルス出力回路を複数段連続に接続して、図1(A)に示すシフトレジスタが構成され
る。図1(A)に示したシフトレジスタは、第1のクロック信号線〜第4のクロック信号線
、およびスタートパルス入力線を有している。第1のクロック信号線〜第4のクロック信
号線より、それぞれ第1のクロック信号〜第4のクロック信号(CK1〜CK4)が入力さ
れ、スタートパルス入力線より、スタートパルス(SP)が入力される。
びTFT103のゲート電極は、第1の信号入力部(CKA)と接続されている。TFT1
01の入力電極は、第2の信号入力部(In)と接続され、出力電極はTFT102のゲー
ト電極および、容量104の電極の一端と接続されている。TFT102の入力電極は、
第3の信号入力部(CKB)と接続されている。TFT102の出力電極と、TFT103
の出力電極、および容量104の他の一端は、信号出力部(Out)と接続されている。T
FT103の入力電極は、低電位側電源(VSS)と接続されている。
が、Pチャネル型TFTのみを用いて同様の回路を構成することも可能である。
入力されるクロック信号とは、互いの極性が反転した信号である。また、第1のクロック
信号に対し、第2のクロック信号はその位相が1/4周期遅れたものであり、第3のクロ
ック信号は、第2のクロック信号に対してさらに位相が1/4周期遅れている。第4のク
ロック信号は、第3のクロック信号に対してさらに位相が1/4周期遅れている。つまり
、第3のクロック信号は第1のクロック信号に対して、1/2周期の遅れをもっており、
ちょうど極性が反転したものに等しい。同様に、第4のクロック信号は第2のクロック信
号に対して、1/2周期の遅れをもっており、ちょうど極性が反転したものに等しい。
第2の信号入力部(In)には、前段からの出力パルスが入力される。ここで、第1段目に
おいては、第2の信号入力部(In)には、スタートパルスが入力される。
力部(CKA)には、第1のクロック信号が入力され、第3の信号入力部(CKB)には、第
3のクロック信号が入力される。4n−2段目(nは自然数、1≦n)において、第1の信
号入力部(CKA)には、第2のクロック信号が入力され、第3の信号入力部(CKB)には
、第4のクロック信号が入力される。4n−1段目において、第1の信号入力部(CKA)
には、第3のクロック信号が入力され、第3の信号入力部(CKB)には、第1のクロック
信号が入力される。4n段目において、第1の信号入力部(CKA)には、第4のクロック
信号が入力され、第3の信号入力部(CKB)には、第1のクロック信号が入力される。
構成単位とし、この構成単位が繰り返されてなる。また、仮にパルス出力回路の接続段数
が4段以下の場合であっても、クロック信号の入力順序は、表1にしたがう。
て説明する。ここで、クロック信号およびスタートパルスの電圧振幅は、Lレベル/Hレ
ベル=VSS/VDDとし、このとき、VSS<VDDであるものとして説明する。
クロック信号(CK1)が入力されてHレベルとなり、TFT101、103がONする。
このとき、スタートパルス(SP)はまだ入力されていないので、TFT102のゲート電
極の電位はLレベルである。よって、信号出力部(Out)の電位がLレベルに確定される
。
と、TFT102のゲート電極の電位は、(VDD−VthN)まで上昇した後、浮遊状態
となる。これにより、TFT102がONするが、信号入力部(CKB)に入力される第3
のクロック信号(CK3)はこの時点ではLレベルであり、信号出力部(Out)の電位変化
はない。
OFFする。同時に第3のクロック信号(CK3)がHレベルとなる。TFT102はすで
にONしているので、信号出力部(Out)の電位は上昇する。ここで、TFT101はす
でにOFFしていることから、TFT102のゲート電極は、その電位が(VDD−Vt
hN)のまま浮遊状態となっているが、信号出力部(Out)の電位が上昇するのに伴い、
容量104の働きによって、TFT102のゲート電極の電位は、(VDD−VthN)か
らさらに上昇し、(VDD+VthN)よりも高い電位を取る。よって、信号出力部(Ou
t)がHレベルとなったとき、その電位はVDDに等しくなる。
CK1)が再びHレベルとなると、TFT101、103がONして、TFT102のゲ
ート電極の電位はLレベルとなってOFFする。一方、TFT103がONしているので
、信号出力部(Out)の電位はLレベルとなる。
ス出力回路を用いて構成したシフトレジスタは、一導電型のTFTのみによって構成され
ているが、TFTのしきい値に起因した出力パルスの振幅減衰を生ずることなく、正常な
振幅の出力パルスを得ることが出来る。また、サンプリングパルスを出力しない期間にお
いても、信号入力部(CKA)より入力されるクロック信号がHレベルとなるたびにTFT
103がONし、信号出力部(Out)の電位をLレベルに確定する。よって信号出力部が
長い期間浮遊状態とならないため、比較的動作周波数の低い回路、例えばゲート信号線駆
動回路等においても用いることが出来る。
したものの例である。図1(A)に示した回路と比較して、入力切替信号(LR)および入力
切替反転信号(RL)を追加している。
構成を詳細に示したものである。TFT301〜303および容量304で構成されるパ
ルス出力回路は、図1(B)に示したものと同様であるが、TFT305、306でなるス
イッチ、第5の信号入力部、および第6の信号入力部とを用いて構成される入力切替回路
310を有する。
る。TFT305の入力電極は、第2の信号入力部(InL)と接続され、ゲート電極は第
5の信号入力部(L)と電気的に接続されている。TFT306の入力電極は、第3の信号
入力部(InR)と接続され、ゲート電極は第6の信号入力部(R)と電気的に接続されてい
る。第5の信号入力部(L)には入力切替信号(LR)が入力され、第6の信号入力部(R)に
は入力切替反転信号(RL)が入力されている。LRおよびRLは、互いに排他的にHレベ
ルもしくはLレベルをとり、したがって本実施例の入力切替回路310は、次の2つの状
態をとる。
306がOFFする。したがってTFT301の入力電極には、第2の信号入力部(In
L)から、前段のサンプリングパルスが入力される。第2に、LRがLレベル、RLがH
レベルのとき、TFT305がOFFし、TFT306がONする。したがってTFT3
01の入力電極には、第3の信号入力部(InR)から、前段のサンプリングパルスが入力
される。
プリングパルスの出力は1段目、2段目、・・・、最終段の順となり、LRがLレベル、
RLがHレベルのとき、サンプリングパルスの出力は最終段、・・・、2段目、1段目の
順となる。
。図2に示したタイミングチャートは、順方向走査のときのものである。図4に、逆方向
走査のときのタイミングチャートを示す。それぞれのクロック信号は、図2の時とは逆に
、第4のクロック信号から1/4周期遅れて第3のクロック信号が入力され、さらに1/
4周期遅れて第2のクロック信号が入力され、さらに1/4周期遅れて第1のクロック信
号が入力される。このとき、スタートパルスの入力タイミングは、シフトレジスタに用い
ているパルス出力回路の段数、つまり、最初にサンプリングパルスを出力すべきパルス出
力回路が、どのクロック信号によって駆動されるかによって決定する。図4は、端部のパ
ルス出力回路において、信号入力部(CKA)には第4のクロック信号が、信号入力部(C
KB)には第2のクロック信号が入力される場合を例としている。
する。
201、ゲート信号線駆動回路1202、および画素部1203を一体形成している。画
素部1203において、点線枠1210で囲まれた部分が1画素である。図12の例では
、液晶表示装置の画素を示しており、1個のTFT(以下、画素TFTと表記する)によっ
て液晶素子の一方の電極に電荷を印加する際のON、OFF制御を行っている。ソース信
号線駆動回路1201およびゲート信号線駆動回路1202を駆動する信号(クロック信
号、スタートパルス等)は、フレキシブルプリント基板(Flexible Print Circuit:FPC
)1204を介して、外部より入力される。
を示した図である。このソース信号線駆動回路は、クロック信号用レベルシフタ501、
スタートパルス用レベルシフタ502、シフトレジスタを構成するパルス出力回路503
、NAND回路504、バッファ505、サンプリングスイッチ506を有しており、外
部より入力される信号は、第1〜第4のクロック信号(CK1〜CK4)、スタートパルス
(SP)、入力切替信号(LR)および入力切替反転信号(RL)、アナログ映像信号(Vid
eo1〜Video12)である。この中で、第1〜第4のクロック信号(CK1〜CK4
)およびスタートパルス(SP)に関しては、外部から低電圧振幅の信号として入力された
直後、レベルシフタによって振幅変換を受け、高電圧振幅の信号として駆動回路に入力さ
れる。また、本実施例の表示装置におけるソース信号線駆動回路は、シフトレジスタ中の
1段のパルス出力回路より出力されるサンプリングパルスが、サンプリングスイッチ50
6を駆動することによって、ソース信号線12列分のアナログ映像信号を同時にサンプリ
ングしている。
逆の極性を有するクロック信号(CK1とCK3、あるいはCK2とCK4)を1組とし、
1入力型レベルシフタ回路を並列に配置してそれぞれ振幅変換を行い(Stage1)、以
後のバッファ段(Stage2〜Stage4)では、互いの出力をそれぞれの反転入力と
して用いる構成をとっている。
、VSS、VDD1、VDD2の3電位であり、VSS<VDD1<VDD2である。本
実施例では、VSS=0[V]、VDD1=5[V]、VDD2=16[V]とした。また、図
6(A)において、TFT601、603、606、608はダブルゲート構造をとってい
るが、これらはシングルゲートでも良いし、3つ以上のゲート電極を有するマルチゲート
構造であっても良い。その他のTFTに関しても、ゲート電極の数による制限は特に設け
ない。
る第1のクロック信号(CK1)が入力される。CK1がHレベルのとき、TFT602、
604がONし、TFT603のゲート電極の電位がLレベルとなってOFFする。ここ
で、TFT602のON抵抗は、TFT601のそれよりも十分に低く設計しておく。よ
ってノードαには、Lレベルが現れる。CK1がLレベルのとき、TFT602、604
はOFFする。よって、飽和動作しているTFT601を通じて、TFT603のゲート
電極の電位はVDD2側に引き上げられ、その電位が(VDD2−VthN)となったとこ
ろでTFT601はOFFし、TFT603のゲート電極が浮遊状態となる。これにより
TFT603がONし、ノードαの電位はVDD2側に引き上げられる。ここで、容量6
05の働きにより、ノードαの電位上昇に伴って、浮遊状態となっているTFT603の
ゲート電極の電位が引き上げられ、その電位はVDD2よりも高い電位をとり、(VDD
2+VthN)を上回ることによって、ノードαに現れるHレベルはVDD2に等しくな
る。よって、出力信号のLレベルはVSS、HレベルはVDD2となり、振幅変換が完了
する。
クロック信号(CK3)が入力される。前述と同様の動作によって、TFT606〜609
および容量610で構成された1入力型レベルシフタ回路によって振幅変換が行われ、ノ
ードβにはVSS−VDD2の振幅を有する信号が出力される。なお、ノードαに現れた
信号は、入力されたCK1に対して極性が反転しており、ノードβに現れた信号は、入力
されたCK3に対して極性が反転している。
して、レベルシフタ回路(Stage1)の後に、バッファ段を設けている(Stage2
〜Dtage4)。このバッファ段を構成するインバータ回路は2入力型であり、入力信
号およびその反転信号を要する。2入力型を用いる理由は、低消費電力化である。前述の
レベルシフタ回路において、TFT602がONしているとき、TFT601〜TFT6
02を通じて、VSS−VDD2間に貫通電流が流れる。これを2入力型を用いることに
よって、動作中に貫通電流が流れないようにしている。
される信号と、TFT612のゲート電極に入力される信号は、互いに逆の極性を有する
信号である。そこで、CK1およびCK3が、互いに極性の反転した信号であることを利
用し、ノードαに現れた出力信号と、ノードβに現れた出力信号とを、互いの信号の反転
入力として用いている。
T611〜614および容量615でなるインバータ回路における動作について述べる。
他のインバータ回路に関しても動作は同様である。
、TFT613のゲート電極の電位はVDD2側に引き上げられ、その電位が(VDD2
−VthN)となったところでTFT611がOFFし、TFT613のゲート電極は浮
遊状態となる。一方、TFT612、614のゲート電極に入力される信号はLレベルで
あるから、TFT612、614はOFFする。TFT613のゲート電極の電位は、(
VDD2−VthN)まで上昇しているから、TFT613はONし、ノードγの電位が
VDD2側に引き上げられる。ここで、前述のレベルシフタ回路の動作と同様、容量61
5の働きにより、ノードγの電位上昇に伴って、浮遊状態となっているTFT613のゲ
ート電極の電位が引き上げられ、その電位はVDD2よりも高い電位をとり、(VDD2
+VthN)を上回ることによって、ノードγに現れるHレベルはVDD2に等しくなる
。
OFFし、TFT612、614のゲート電極にはHレベルが入力されてONする。した
がって、TFT613のゲート電極の電位はLレベルとなり、ノードγにはLレベルが現
れる。
ドγに現れるパルスと極性が反転したパルスが出力される。
部(3)および信号出力部(4)にパルスが出力される。
Lレベル/Hレベル=VSS/VDD1(0V/5V)であり、出力信号の振幅は、Lレベ
ル/Hレベル=VSS/VDD2(0V/16V)となっている。
場合、その反転信号を持たないことから、1入力型のレベルシフタ回路(Stage1)の
出力が、1入力型のインバータ回路(Stage2)に入力され、さらにStage1の出
力とStage2の出力とを用いて、2入力型のインバータ回路(Stage3)へと続く
。回路動作に関しては、1入力型レベルシフタ回路はクロック信号の場合と同様である。
1入力型インバータ回路に関しても、1入力型レベルシフタ回路と比較して、入力される
信号の振幅がLレベル/Hレベル=VSS/VDD2であって、入出力パルス間の振幅変
換がないことを除いて、回路内の動作は同様であるので、ここでは説明を省略する。
振幅は、クロック信号と同様、Lレベル/Hレベル=VSS/VDD1(0V/5V)、出
力信号の振幅は、Lレベル/Hレベル=VSS/VDD2(0V/16V)となっている。
回路と類似であり、1入力インバータ回路における信号入力部が2入力となり、TFT7
02、703およびTFT705、706が直列配置されている点のみが異なる。
T702、703、705、706がONし、TFT704のゲート電極の電位がLレベ
ルとなってOFFし、信号出力部(Out)にはLレベルが現れる。信号入力部(In1)お
よび信号入力部(In2)のいずれか一方あるいは両方にLレベルが入力されると、TFT
704のゲート電極と電源VSSとは導通しないため、TFT704のゲート電極の電位
はVDD2側に引き上げられてONし、さらに容量707の働きによって、(VDD2+
VthN)よりも高い電位をとり、信号出力部(Out)には電位VDD2のHレベルが現
れる。
び2入力型インバータ回路(Stage2〜Stage4)によって構成されている。1入
力型インバータ回路、2入力型インバータ回路とも、動作に関してはレベルシフタの項で
説明したので、ここでは説明を省略する。
プリングパルスが入力され、並列配置された12個のTFT731が同時に制御される。
12個のTFT731の入力電極(1)〜(12)に、アナログ映像信号が入力され、サンプ
リングパルスが入力されたときの映像信号の電位を、ソース信号線に書き込む働きをする
。
ルシフタ回路に関しては、同発明者らにより、特願2001−133431号にて出願さ
れた発明に記載されているものと同様のものを用いている。
素TFTと同一の極性を有する一極性のTFT(例えばNチャネル型TFT)のみを用いて
作製している。これにより、半導体層にP型を付与するイオンドーピング工程を省略する
ことが可能となり、製造コストの削減や歩留まり向上に寄与することが出来る。
ャネル型TFTのみを用いて駆動回路および画素TFTを構成することも、本発明によっ
て可能となる。この場合、省略されるイオンドーピング工程は、半導体層にN型を付与す
る工程であることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動
回路を一体形成して作製する半導体装置ならばいずれのものにも適用が可能である。
を構成した例を示したが、電源電位の高低を置き換えることにより、Pチャネル型TFT
のみを用いても同様の回路が構成出来る。
ある。図13(A)に示したブロック図に関しては、図1に示したNチャネル型のTFTの
みを用いて構成したシフトレジスタと同様の構成であり、ブロック1300が、1段分の
サンプリングパルスを出力するパルス出力回路である。Nチャネル型TFTによって構成
されたシフトレジスタと異なる点として、図13(B)に示すように、電源電位の高低が逆
となっている。
図1、図2を用いて説明したので、ここでは詳細な説明は省略する。図2に示したものと
は、ちょうどHレベルとLレベルが逆転した形となる。
9段をもってなる構成であり、各TFTのチャネル長/チャネル幅および、容量値は図1
5に付した通りである。
力信号の振幅は、Lレベル/Hレベル=0V/10Vとし、回路の電源電位も同様とした
。図16の出力は、グラフ上より、第1のクロック信号(CK1)、スタートパルス(S
P)、シフトレジスタ第1段出力(SROut1)、シフトレジスタ第2段出力(SRO
ut2)、シフトレジスタ第3段出力(SROut3)、シフトレジスタ第4段出力(S
ROut4)である。
7(A)は、グラフ上より、第1のクロック信号(CK1)、スタートパルス(SP)、
シフトレジスタ第1段出力(SROut1)、シフトレジスタ第2段出力(SROut2
)、シフトレジスタ第3段出力(SROut3)、シフトレジスタ第4段出力(SROu
t4)を示しており、図17(B)は、グラフ上より、第1のクロック信号(CK1)、
スタートパルス(SP)、シフトレジスタ第6段出力(SROut6)、シフトレジスタ
第7段出力(SROut7)、シフトレジスタ第8段出力(SROut8)、シフトレジ
スタ最終段出力(SROut9)を示している。図17(A)(B)によると、電源電圧
10V、駆動周波数5MHz程度で、正常動作を確認した。
ような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられ
る。それらの一例を図8に示す。
3003等により構成されている。本発明は、表示部3003に適用が可能である。
、操作スイッチ3014、バッテリー3015、受像部3016等により構成されている
。本発明は、表示部3012に適用が可能である。
表示部3023、キーボード3024等により構成されている。本発明は、表示部302
3に適用が可能である。
、操作ボタン3034、外部インターフェイス3035等により構成されている。本発明
は、表示部3033に適用が可能である。
表示部3042、操作スイッチ3043、3044等により構成されている。本発明は表
示部3042に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げ
たが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
3、操作スイッチ3054、表示部(B)3055、バッテリー3056等により構成され
ている。本発明は、表示部(A)3052および表示部(B)3055に適用が可能である。
、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている。
本発明は、表示部3064に適用が可能である。
とを付記する。
Claims (3)
- 第1のトランジスタ乃至第7のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートに電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、第4の配線に電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、第5の配線に電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第6のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第6のトランジスタのソース又はドレインの他方は、前記第5の配線に電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第7のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第5のトランジスタのゲートは、前記第7のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタ乃至前記第7のトランジスタは、同一のチャネル型である半導体装置。 - 第1のトランジスタ乃至第7のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートに電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、第4の配線に電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、第5の配線に電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第6のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第6のトランジスタのソース又はドレインの他方は、前記第5の配線に電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第7のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第5のトランジスタのゲートは、前記第7のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタ乃至前記第7のトランジスタは、同一のチャネル型であり、
前記第1の配線は、第1の信号を伝達する機能を有し、
前記第2の配線は、クロック信号を伝達する機能を有し、
前記第4の配線は、第2の信号を伝達する機能を有し、 - 第1のトランジスタ乃至第7のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の配線に電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートに電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、第4の配線に電気的に接続され、
前記第4のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、第5の配線に電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第6のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第6のトランジスタのソース又はドレインの他方は、前記第5の配線に電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートに電気的に接続され、
前記第7のトランジスタのソース又はドレインの他方は、前記第3の配線に電気的に接続され、
前記第5のトランジスタのゲートは、前記第7のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタ乃至前記第7のトランジスタは、同一のチャネル型であり、
前記第1のトランジスタ乃至前記第7のトランジスタは、画素部のトランジスタと同じ基板上に設けられている半導体装置。
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