CN105652537B - 一种goa电路、驱动方法及显示装置 - Google Patents

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Abstract

本发明公开了一种GOA电路、驱动方法及显示装置，属于显示领域。所述GOA电路包括：第一驱动模块、第二驱动模块和第一晶体管；所述第一驱动模块连接输入信号端、第一时钟信号端、复位信号端、第一电压端、第二时钟信号端、第一控制点和输出信号端；所述第一晶体管的第一端与第三时钟信号端连接，第二端与所述输出信号端连接；所述第二驱动模块连接所述第一控制点、第二电压端、第一时钟信号端和所述第一晶体管的栅极。本发明能够避免显示异常，提高显示效果。

Description

一种GOA电路、驱动方法及显示装置
技术领域
本发明涉及显示领域，特别涉及一种GOA电路、驱动方法及显示装置。
背景技术
液晶显示器广泛应用于电视、手机和显示器等电子产品中，它是由水平和垂直两个方向的像素矩阵构成。在显示时，栅极驱动电路输出驱动信号，逐行对液晶显示器的各像素进行扫描，数据驱动电路将数据信号输入到扫描的各行像素中，从而使液晶显示器显示。
其中，目前存在一种栅极驱动电路为GOA(Gate On Array)电路，GOA指用半导体工艺在glass(玻璃)上实现Gate(栅极)驱动的移位寄存功能器件，该GOA电路包括驱动模块和第一晶体管，驱动模块连接第一控制点、输入信号端、复位信号端、第一电压端、第一时钟信号端、第二时钟信号端和输出信号端，用于在输入信号端的输入信号控制下将第一控制点的电压拉高为正电压；或者，在复位信号端的复位信号、第一时钟信号端的第一时钟信号和第二时钟信号端的第二时钟信号控制下将第一控制点的电压与第一电压端的第一电压和输出信号端的电压均与第一电压端的第一电压拉齐。
第一晶体管的栅极与第一控制点相连，第一端与第三时钟信号端相连，第二端与输出信号端相连，用于在第一控制点的电压拉高为正电压时导通，控制第三时钟信号端的第三时钟信号从输出信号端输出。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
由于第一晶体管的栅极与第一控制点相连，所以当第一控制点的电压和输出信号端的电压均与第一电压拉齐时，第一晶体管的栅极与输出信号端的之间的电压差为零，在高温环境下会因漏电电流较大导致异常显示，降低显示效果。而如果通过工艺使得特性曲线向右漂移难度较大。
发明内容
为了避免显示异常，提高显示效果，本发明提供了一种GOA电路、驱动方法及显示装置。所述技术方案如下：
第一方面，提供了一种GOA电路，所述电路包括：
第一驱动模块、第二驱动模块和第一晶体管；
所述第一驱动模块连接输入信号端、第一时钟信号端、复位信号端、第一电压端、第二时钟信号端、第一控制点和输出信号端，用于在所述输入信号端的输入信号的控制下将所述第一控制点的电压拉高为正电压，或在所述第一时钟信号端的第一时钟信号、所述复位信号端的复位信号和所述第二时钟信号端的第二时钟信号的控制下将所述第一控制点的电压和所述输出信号端的电压均与所述第一电压端的第一电压拉齐；
所述第一晶体管的第一端与第三时钟信号端连接，第二端与所述输出信号端连接；所述第二驱动模块连接所述第一控制点、第二电压端、第一时钟信号端和所述第一晶体管的栅极，用于在所述第一控制点的电压为正电压时将所述第一晶体管的栅极电压拉高为正电压，以使所述第一晶体管导通并将所述第三时钟信号端的第三时钟信号从所述输出信号端输出；或者，在所述第一控制点的电压拉齐为第一电压时，在第一时钟信号端的第一时钟信号和第三时钟信号端的第三时钟信号的控制下，将所述第一晶体管的栅极电压与所述第二电压端的第二电压拉齐，所述第一电压与所述第二电压不同。
可选的，所述第二驱动模块包括：驱动单元和第二晶体管；
所述第二晶体管的栅极和第一端均与所述第一控制点相连，第二端与所述第一晶体管的栅极相连，用于在第一控制点的电压拉高为正电压时导通，以将第一晶体管的栅极电压拉高为正电压；在第一控制点的电压与第一电压拉齐时关断；
所述驱动单元连接第一时钟信号端、第二电压端、第三时钟信号端和第一晶体管的栅极，用于当第二晶体管关断时在所述第一时钟信号端的第一时钟信号和第二时钟信号端的第二时钟信号的控制下将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
可选的，所述驱动单元包括第一驱动单元和第二驱动单元；
所述第一驱动单元连接第一时钟信号端和第二电压端，用于在第一时钟信号端输出高电平的第一时钟信号时将第一晶体管的栅极电压与第二电压端的第二电压拉齐；
所述第二驱动单元连接第三时钟信号端和第二电压端，用于在第三时钟信号端输出高电平的第三时钟信号时将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
可选的，所述第一驱动单元包括第三晶体管、第四晶体管和第五晶体管；
所述第三晶体管的栅极与第一时钟信号端耦接、第一端与第四晶体管的栅极连接，第二端与第五晶体管的第一端连接；
所述第四晶体管的第一端与第二电压端连接，第二端与第一晶体管的栅极连接；
所述第五晶体管的栅极和第二端均与第一时钟输出信号端连接。
可选的，所述第二驱动单元包括第六晶体管和第七晶体管；
所述第六晶体管的栅极和第一端都与第三时钟信号端连接、第二端与第七晶体管的栅极连接；
所述第七晶体管的第一端与第二电压端连接，第二端与第一晶体管的栅极连接。
可选的，所述第二驱动模块还包括第八晶体管，所述第八晶体管的栅极与输入信号端连接，第一端与所述第二驱动模块的第三晶体管的第二端连接，第二端与第一电压端连接。
可选的，所述第二驱动模块还包括第九晶体管，所述第九晶体管的栅极与第一控制点连接，第一端与所述第二驱动模块的第六晶体管的第二端连接，第二端与第一电压端连接。
第二方面，提供了一种GOA电路的驱动方法，所述驱动方法包括：
第一步：第一驱动模块在输入信号端的输入信号的控制下将第一控制点的电压拉高为正电压；
第二步：第二驱动模块在所述第一控制点的正电压时将所述第一晶体管的栅极电压拉高为正电压，以使所述第一晶体管导通并将所述第三时钟信号端的第三时钟信号从所述输出信号端输出；
第三步：所述第一驱动模块在第一时钟信号端的第一时钟信号、复位信号端的复位信号和第二时钟信号端的第二时钟信号的控制下将所述第一控制点的电压和所述输出信号端的电压均与所述第一电压端的第一电压拉齐；
第四步，所述第二驱动模块在所述第一控制点的电压拉齐为第一电压时，在第一时钟信号端的第一时钟信号和第三时钟信号端的第三时钟信号的控制下，将所述第一晶体管的栅极电压与所述第二电压端的第二电压拉齐，所述第一电压与所述第二电压不同。
可选的，所述第二驱动模块包括驱动单元和第二晶体管；
所述第二晶体管在第一控制点的电压拉高为正电压时导通，以将第一晶体管的栅极电压拉高为正电压；在第一控制点的电压与第一电压拉齐时关断；
所述驱动单元当第二晶体管关断时在所述第一时钟信号端的第一时钟信号和第二时钟信号端的第二时钟信号的控制下将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
第三方面，提供了一种显示装置，其特征在于，所述显示装置包括上述任一种GOA电路。
在本发明实施例中，在第一控制点的电压和输出信号端的电压均与第一电压拉齐时，第二驱动模块将第一晶体管的栅极电压与第二电压拉齐，第二电压用于维持输出保持阶段保证较小的漏电流，由于第一电压与第二电压不同，使得第一晶体管的栅极与输出信号端之间的电压差不为0，避免显示异常，提高了显示效果。
附图说明
图1是本发明实施例1提供的一种GOA电路结构示意图；
图2是本发明实施例1提供的另一种GOA电路结构示意图；
图3是本发明实施例1提供的另一种GOA电路结构示意图；
图4是本发明实施例1提供的一种信号时序图；
图5是本发明实施例2提供的一种驱动方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例1
参见图1，本发明实施例提供了一种GOA电路，包括：第一驱动模块1、第二驱动模块2和第一晶体管3；
第一驱动模块1连接输入信号端Input、第一时钟信号端CLK1、复位信号端Reset、第一电压端V1、第二时钟信号端CLK2、第一控制点PU和输出信号端Output，用于在输入信号端Input的输入信号的控制下将第一控制点PU的电压拉高为正电压，或在第一时钟信号端CLK1的第一时钟信号、复位信号端Reset的复位信号和第二时钟信号端CLK2的第二时钟信号的控制下将第一控制点PU的电压和输出信号端Output的电压均与第一电压端V1的第一电压拉齐；
第二驱动模块2连接第一控制点PU、第二电压端V2、第一时钟信号端CLK1和第一晶体管3的栅极，第一晶体管3的第一端与第三时钟信号端CLK3连接，第二端与输出信号端Output连接；
第二驱动模块2用于在第一控制点PU的电压为正电压时将第一晶体管3的栅极电压拉高为正电压，以使第一晶体管3导通，第三时钟信号端CLK3的第三时钟信号从输出信号端Output输出；或者，在第一控制点PU的电压拉齐为第一电压时，在第一时钟信号端CLK1的第一时钟信号和第三时钟信号端CLK3的第三时钟信号的控制下，将第一晶体管3的栅极电压与第二电压端V2的第二电压拉齐，第一电压与第二电压不同。
在本实施例中，在第一控制点PU的电压和输出信号端Output的电压均与第一电压拉齐时，第二驱动模块2将第一晶体管3的栅极电压与第二电压拉齐，由于第一电压与第二电压不同，使得第一晶体管3的栅极与输出信号端Output之间的电压差不为0，提高了显示效果。可选的，第一电压可以为-8V，第二电压可以为-16V，或第一电压可以为-16V，第二电压可以为-32V等。
可选的，参见图2，第二驱动模块2包括：驱动单元E和第二晶体管21；
第二晶体管21的栅极和第一端均与第一控制点PU相连，第二端与第一晶体管3的栅极相连，用于在第一控制点PU的电压拉高为正电压时导通，以将第一晶体管3的栅极电压拉高为正电压；在第一控制点PU的电压与第一电压拉齐时关断；
驱动单元E连接第一时钟信号端CLK1、第二电压端V2、第三时钟信号端CLK3和第一晶体管3的栅极，用于当第二晶体管21关断时在第一时钟信号端CLK1的第一时钟信号和第三时钟信号端CLK3的第三时钟信号的控制下将第一晶体管3的栅极电压与第二电压端V2的第二电压拉齐。
由于第二晶体管21在关断时能阻止第一晶体管3的栅极与第一控制点PU之间的连接，从而在第二晶体管21关断时驱动单元21能够将第一晶体管3的栅极电压与第二电压拉齐。
可选的，参见图2，驱动单元E包括第一驱动单元E1和第二驱动单元E2；
第一驱动单元E1连接第一时钟信号端CLK1、第二电压端V2和第一晶体管3的栅极，用于在第一时钟信号端CLK1输出的高电平第一时钟信号时将第一晶体管3的栅极电压与第二电压端V2的第二电压拉齐；
第二驱动单元E2连接第三时钟信号端CLK3、第二电压端V2和第一晶体管3的栅极，用于在第三时钟信号端CLK3输出的高电平第三时钟信号时将第一晶体管3的栅极电压与第二电压端V2的第二电压拉齐。
可选的，参见图3，第一驱动单元E1包括第三晶体管22、第四晶体管23和第五晶体管24；
第三晶体管22的栅极与第一时钟信号端CLK1耦接、第一端与第四晶体管23的栅极连接，第二端与第五晶体管24的第一端连接；
第四晶体管23的第一端与第二电压端V2连接，第二端与第一晶体管3的栅极连接；
第五晶体管24的栅极和第二端均与第一时钟输出信号端CLK1连接。
以及，可选的，仍参见图3，第二驱动单元E2包括第六晶体管25和第七晶体管26；
第六晶体管25的栅极与第三时钟信号端CLK3连接、第一端与第七晶体管的栅极26连接，第二端与第三时钟信号端CLK3连接；
第七晶体管26的第一端与第二电压端V2连接，第二端与第一晶体管3的栅极连接。
其中，当第二晶体管21关断时，在第一时钟信号端CLK1输出高电平的第一时钟信号时，第三晶体管22和第五晶体管24导通，使得第四晶体管23也导通，将第一晶体管3的栅极电压与第二电压端V2输出的第二电压拉齐；或者，当第二晶体管21关断时，在第三时钟信号端CLK3输出高电平的第三时钟信号时，第六晶体管25和第七晶体管26导通，将第一晶体管3的栅极电压与第二电压端V2输出的第二电压拉齐。
可选的，参见图3，第二驱动模块2还包括第八晶体管27，第八晶体管27的栅极与输入信号端Input连接，第一端与第二驱动模块2的第三晶体管22的第二端连接，第二端与第一电压端V1连接。
可选的，参见图3，第二驱动模块2还包括第九晶体管28，第九晶体管28的栅极与第一控制点PU连接，第一端与第二驱动模块2的第六晶体管25的第一端连接，第二端与第一电压端V1连接。
可选的，参见图3，第一驱动模块1包括电容C、第十晶体管11、第十一晶体管12、第十二晶体管13、第十三晶体管14、第十四晶体管15、第十五晶体管16、第十六晶体管17、第十七晶体管18、第十八晶体管19、第十九晶体管31、第二十晶体管32、第二一晶体管33和第二二晶体管34。
第十晶体管11的栅极和第一端与输入信号端Input的连接，第二端与第一控制点PU连接；第十一晶体管12的第一端与输入信号端Input连接，栅极与第一时钟信号端CLK1连接，第二端与第一控制点PU连接；第十二晶体管13的第一端与第一时钟信号端CLK1连接，栅极与第十四晶体管15的第一端和第三晶体管22的栅极连接，第二端与第二控制点PD连接；第十三晶体管14的栅极和第一端与第一时钟信号端CLK1连接，第二端与第三晶体管22的栅极连接。
第十四晶体管15的栅极与第一控制点PU连接，第一端与第十二晶体管13的栅极和第十三晶体管14的第二端连接，第二端与第一电压端V1连接；第十五晶体管16的栅极与第一控制点PU连接，第一端与第二控制点PD连接，第二端与第一电压端V1连接；第十六晶体管17的栅极与第二控制点PD连接，第一端与第一控制点PU连接，第二端与第一电压端V1连接；第十七晶体管18的栅极与复位信号端Reset连接，第一端与第一控制点PU连接，第二端与第一电压端V1连接。
第十八晶体管19的栅极与第一时钟信号端CLK1连接，第一端与输出信号端Output连接，第二端与第一电压端V1连接；第十九晶体管31的栅极与第二控制点PD连接，第一端与输出信号端Output连接，第二端与第一电压端V1连接；第二十晶体管32的栅极与复位信号端Reset连接，第一端与输出信号端Output连接，第二端与第一电压端V1连接；第二一晶体管33的栅极与第二时钟信号端CLK2连接，第一端与输出信号端Output连接，第二端与第一电压端V1连接；第二二晶体管34的栅极与第二时钟信号端CLK2连接，第一端与第一控制点PU连接，第二端与第一电压端V1连接；电容C的一端与第一控制点PU连接，另一端与输出信号端Output连接。
参见图4，图4是第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、信号输入端Input和复位信号端Reset的时序信号图。该时序信号图是一个信号周期内的时序，一个信号周期包括T1、T2、T3、T4、T5和T6六个阶段。
可选的，在T1阶段，第一时钟信号端CLK1输出高电平的第一时钟信号，第二时钟信号端CKL2输出低电平的第二时钟信号，第三时钟信号端CLK3输出低电平的第三时钟信号，输入信号端Input输出高电平的输入信号，复位信号端Reset输出低电平的复位信号。
这样，在T1阶段，第十三晶体管14、第十一晶体管12、第十晶体管11、第八晶体管27、第五晶体管24、第十九晶体管31均导通，第六晶体管25、第七晶体管26、第十七晶体管18、第二十晶体管32、第二一晶体管33和第二二晶体管34均关断；第一控制点PU的电压被拉高为高电平，第二晶体管21的栅极电压，第三晶体管22的栅极电压、第九晶体管28的栅极电压、第十四晶体管15的栅极电压、第十五晶体管16的栅极电压均被拉高为高电平；第二晶体管21，第三晶体管22，第十四晶体管15，第十五晶体管16均导通。
如此，第四晶体管23的栅极电压、第七晶体管26的栅极电压、第十二晶体管13的栅极电压、第十六晶体管17的栅极电压、第十八晶体管19的栅极电压和第二控制点的电压被第一电压端V1输出的第一电压拉低至低电压，第四晶体管23、第七晶体管26、第十二晶体管13、第十六晶体管17、第十八晶体管19关断；第一晶体管3的栅极电压被拉高为高电平，第十六晶体管17的栅极电压和第十九晶体管31的栅极电压被拉低为低电压，第一晶体管3导通，第十六晶体管17和第十九晶体管31关断，输出信号端Output的输出电压被拉至第三时钟信号端输出的低电平的第三时钟信号，以及电容C充电。
可选的，在T2阶段，第一时钟信号端CLK1输出低电平的第一时钟信号，第二时钟信号端CKL2输出低电平的第二时钟信号，第三时钟输出信号端CLK3输出高电平的第三时钟信号，输入信号端Input输出低电平的输入信号，复位信号端Reset输出低电平的复位信号。
这样，在T2阶段，第三晶体管22、第四晶体管23、第十晶体管11、第十一晶体管12、第十三晶体管14、第五晶体管24、第八晶体管27、第十七晶体管18、第二十晶体管32、第二一晶体管33和第二二晶体管34均关断，第六晶体管25导通，以及第一控制点PU的电压保持为高电压。第二晶体管21的栅极电压、第十四晶体管15的栅极电压、第十五晶体管16的栅极电压和第九晶体管28的栅极电压保持为高电压；第二晶体管21、第十四晶体管15、第十五晶体管16和第九晶体管28导通，第一晶体管3的栅极电压仍被拉高至高电压，第二控制点PD的电压仍被拉低至低电压，以及第七晶体管26的栅极电压被第一电压端V1拉低至低电压；第一晶体管26、第十六晶体管17和第十九晶体管31关断，第一晶体管3导通，这样输出信号端Output的输出电压被拉至第三时钟信号端输出的高电平的第三时钟信号，由于电容C在T1阶段充电，使得在T2阶段电容C与第一控制点PU相连的一端的电压被抬升，所以在T2阶段第一控制点PU的电压大于在T1阶段第一控制点PU的电压。
可选的，在T3阶段，第一时钟信号端CLK1输出高电平的第一时钟信号，第二时钟信号端CKL2输出高电平的第二时钟信号，第三时钟输出信号端CLK3输出低电平的第三时钟信号，输入信号端Input输出低电平的输入信号，复位信号端Reset输出高电平的复位信号。
这样在T3阶段，第十晶体管11、第八晶体管27和第六晶体管25均关断；以及，第十一晶体管12、第十三晶体管14、第五晶体管24、第十八晶体管19、第十七晶体管18、第二十晶体管32、第二一晶体管33和第二二晶体管34均导通，使得第一控制点PU的电压、第二晶体管21的栅极电压、第九晶体管28的栅极电压、第十四晶体管15的栅极电压、第十五晶体管16的栅极电压与第一电压端V1输出的第一电压拉齐，输出信号端Output的电压与第一电压端V1输出的第一电压拉齐，第三晶体管22的栅极电压和第十二晶体管13的栅极电压均拉高为高电压；第二晶体管21、第九晶体管28、第十四晶体管15、第十五晶体管16均关断，第三晶体管22和第十二晶体管13均导通；第四晶体管23的栅极电压、第二控制点PD的电压、第十六晶体管17的栅极电压、第十九晶体管31的栅极电压均被拉高为高电平，第四晶体管23、第十六晶体管17、第十九晶体管31均导通；第一晶体管3的栅极电压拉低至第二电压端V2输出的第二电压。
可选的，在T4阶段，第一时钟信号端CLK1输出低电平的第一时钟信号，第二时钟信号端CKL2输出低电平的第二时钟信号，第三时钟输出信号端CLK3输出高电平的第三时钟信号，输入信号端Input输出低电平的输入信号，复位信号端Reset输出低电平的复位信号。
这样在T4阶段，第十晶体管11、第十一晶体管12、第十二晶体管13、第十三晶体管14、第四晶体管23、第五晶体管24、第八晶体管27、第十七晶体管18、第十八晶体管19、第二十晶体管32、第二一晶体管33、第二二晶体管34均关断，以及第六晶体管25导通；第一控制点PU的电压和输出信号端Output输出的电压保持与第一电压拉齐，第二晶体管21、第九晶体管28、第十四晶体管15、第十五晶体管16、第十六晶体管17、第十八晶体管19和第十九晶体管31均关断，第七晶体管26的栅极电压被拉高为高电压，第七晶体管26导通，第一晶体管3的栅极电压与第二电压端输出的第二电压拉齐。
可选的，在T5阶段，第一时钟信号端CLK1输出高电平的第一时钟信号，第二时钟信号端CKL2输出低电平的第二时钟信号，第三时钟输出信号端CLK3输出低电平的第三时钟信号，输入信号端Input输出低电平的输入信号，复位信号端Reset输出低电平的复位信号。
这样在T5阶段，第十晶体管11、第十七晶体管18、第二十晶体管32、第二一晶体管33、第二二晶体管34、第六晶体管25、第七晶体管26和第八晶体管19均关断；以及，第十三晶体管、第十二晶体管13、第十一晶体管12、第三晶体管22、第四晶体管23、第五晶体管24、第十八晶体管19导通，以将第一控制点PU的电压与第一电压端V1输出的第一电压拉齐，输出信号端Output的电压与第一电压端V1输出的第一电压拉齐以及第一晶体管3的栅极电压与第二电压端V2输出的第二电压拉齐。由于第一电压为低电平，导致第二晶体管21、第九晶体管28、第十四晶体管15和第十五晶体管16均关断。
可选的，在T6阶段，第一时钟信号端CLK1输出低电平的第一时钟信号，第二时钟信号端CKL2输出高电平的第二时钟信号，第三时钟输出信号端CLK3输出高电平的第三时钟信号，输入信号端Input输出低电平的输入信号，复位信号端Reset输出低电平的复位信号。
这样在T6阶段，第三晶体管22、第四晶体管23、第五晶体管24、第十三晶体管14、第十二晶体管13、第十一晶体管12、第十晶体管11、第十七晶体管18、第八晶体管27、第十八晶体管19、第二十晶体管32均关断；以及，第六晶体管25、第二一晶体管33和第二二晶体管34均导通；第一控制点PU的电压和输出信号端Output输出的电压均与第一电压端V1输出的第一电压拉齐，第二晶体管21、第九晶体管28、第十四晶体管15、第十五晶体管16、第十六晶体管17、第十八晶体管19和第十九晶体管31均关断，第七晶体管26的栅极电压被拉高为高电压，第七晶体管26导通，第一晶体管3的栅极电压与第二电压端输出的第二电压拉齐。
在本发明实施例中，在第一控制点的电压和输出信号端的电压均与第一电压拉齐时，第二驱动模块将第一晶体管的栅极电压与第二电压拉齐，由于第一电压与第二电压不同，使得第一晶体管的栅极与输出信号端之间的电压差不为0，避免显示异常，提高了显示效果。
实施例2
参见图5，本发明实施例提供了一种GOA电路的驱动方法，所述驱动方法包括：
步骤201：第一驱动模块在输入信号端的输入信号的控制下将第一控制点的电压拉高为正电压。
步骤202：第二驱动模块在第一控制点的正电压时将第一晶体管的栅极电压拉高为正电压，以使第一晶体管导通并将所述第三时钟信号端的第三时钟信号从所述输出信号端输出。
可选的，参见图4，在T1和T2阶段，第一驱动模块将第一控制点的电压拉高为正电压，第二驱动模块将第一晶体管的栅极电压拉高为正电压，具体实现见实施例1中的相关内容，在此不再详细说明。
步骤203：第一驱动模块在第一时钟信号端的第一时钟信号、复位信号端的复位信号和第二时钟信号端的第二时钟信号的控制下将第一控制点的电压和输出信号端的电压均与第一电压端的第一电压拉齐。
步骤204：第二驱动模块在第一控制点的电压拉齐为第一电压时，在第一时钟信号端的第一时钟信号和第三时钟信号端的第三时钟信号的控制下，将第一晶体管的栅极电压与第二电压端的第二电压拉齐，第一电压与所述第二电压不同。
可选的，参见图4，在T3至T6阶段，第一驱动模块将第一控制点的电压和输出信号端的电压均与第一电压端的第一电压拉齐，将第一晶体管的栅极电压与第二电压端的第二电压拉齐，在此不再详细说明。
在本发明实施例中，在T3至T6阶段，第一驱动模块在将第一控制点的电压和输出信号端的电压均与第一电压拉齐时，第二驱动模块将第一晶体管的栅极电压与第二电压拉齐，由于第一电压与第二电压不同，使得第一晶体管的栅极与输出信号端之间的电压差不为0，避免显示异常，提高了显示效果。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种GOA电路，其特征在于，所述电路包括：
第一驱动模块、第二驱动模块和第一晶体管；
所述第一驱动模块连接输入信号端、第一时钟信号端、复位信号端、第一电压端、第二时钟信号端、第一控制点和输出信号端，用于在所述输入信号端的输入信号的控制下将所述第一控制点的电压拉高为正电压，或在所述第一时钟信号端的第一时钟信号、所述复位信号端的复位信号和所述第二时钟信号端的第二时钟信号的控制下将所述第一控制点的电压和所述输出信号端的电压均与所述第一电压端的第一电压拉齐；
所述第一晶体管的第一端与第三时钟信号端连接，第二端与所述输出信号端连接；所述第二驱动模块连接所述第一控制点、第二电压端、第一时钟信号端和所述第一晶体管的栅极，用于在所述第一控制点的电压为正电压时将所述第一晶体管的栅极电压拉高为正电压，以使所述第一晶体管导通并将所述第三时钟信号端的第三时钟信号从所述输出信号端输出；或者，在所述第一控制点的电压拉齐为第一电压时，在第一时钟信号端的第一时钟信号和第三时钟信号端的第三时钟信号的控制下，将所述第一晶体管的栅极电压与所述第二电压端的第二电压拉齐，所述第一电压与所述第二电压不同；
其中，所述第二时钟信号的周期时长大于所述第一时钟信号的周期时长和所述第三时钟信号的周期时长。
2.如权利要求1所述的GOA电路，其特征在于，所述第二驱动模块包括：驱动单元和第二晶体管；
所述第二晶体管的栅极和第一端均与所述第一控制点相连，第二端与所述第一晶体管的栅极相连，用于在第一控制点的电压拉高为正电压时导通，以将第一晶体管的栅极电压拉高为正电压；在第一控制点的电压与第一电压拉齐时关断；
所述驱动单元连接第一时钟信号端、第二电压端、第三时钟信号端和第一晶体管的栅极，用于当第二晶体管关断时在所述第一时钟信号端的第一时钟信号和第二时钟信号端的第二时钟信号的控制下将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
3.如权利要求2所述的GOA电路，其特征在于，所述驱动单元包括第一驱动单元和第二驱动单元；
所述第一驱动单元连接第一时钟信号端和第二电压端，用于在第一时钟信号端输出高电平的第一时钟信号时将第一晶体管的栅极电压与第二电压端的第二电压拉齐；
所述第二驱动单元连接第三时钟信号端和第二电压端，用于在第三时钟信号端输出高电平的第三时钟信号时将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
4.如权利要求3所述的GOA电路，其特征在于，所述第一驱动单元包括第三晶体管、第四晶体管和第五晶体管；
所述第三晶体管的栅极与第一时钟信号端耦接、第一端与第四晶体管的栅极连接，第二端与第五晶体管的第一端连接；
所述第四晶体管的第一端与第二电压端连接，第二端与第一晶体管的栅极连接；
所述第五晶体管的栅极和第二端均与第一时钟输出信号端连接。
5.如权利要求3所述的GOA电路，其特征在于，所述第二驱动单元包括第六晶体管和第七晶体管；
所述第六晶体管的栅极和第一端都与第三时钟信号端连接、第二端与第七晶体管的栅极连接；
所述第七晶体管的第一端与第二电压端连接，第二端与第一晶体管的栅极连接。
6.如权利要求1所述的GOA电路，其特征在于，所述第二驱动模块还包括第八晶体管，所述第八晶体管的栅极与输入信号端连接，第一端与所述第二驱动模块的第三晶体管的第二端连接，第二端与第一电压端连接。
7.如权利要求1所述的GOA电路，其特征在于，所述第二驱动模块还包括第九晶体管，所述第九晶体管的栅极与第一控制点连接，第一端与所述第二驱动模块的第六晶体管的第二端连接，第二端与第一电压端连接。
8.一种GOA电路的驱动方法，其特征在于，所述GOA电路为如权利要求1至7任一项权利要求所述的GOA电路，所述驱动方法包括：
第一步：所述第一驱动模块在输入信号端的输入信号的控制下将所述第一控制点的电压拉高为正电压；
第二步：所述第二驱动模块在所述第一控制点的正电压时将所述第一晶体管的栅极电压拉高为正电压，以使所述第一晶体管导通并将所述第三时钟信号端的第三时钟信号从所述输出信号端输出；
第三步：所述第一驱动模块在第一时钟信号端的第一时钟信号、复位信号端的复位信号和第二时钟信号端的第二时钟信号的控制下将所述第一控制点的电压和所述输出信号端的电压均与所述第一电压端的第一电压拉齐；
第四步，所述第二驱动模块在所述第一控制点的电压拉齐为第一电压时，在第一时钟信号端的第一时钟信号和第三时钟信号端的第三时钟信号的控制下，将所述第一晶体管的栅极电压与所述第二电压端的第二电压拉齐，所述第一电压与所述第二电压不同。
9.如权利要求8所述的驱动方法，其特征在于，所述第二驱动模块包括驱动单元和第二晶体管；
所述第二晶体管在第一控制点的电压拉高为正电压时导通，以将第一晶体管的栅极电压拉高为正电压；在第一控制点的电压与第一电压拉齐时关断；
所述驱动单元当第二晶体管关断时在所述第一时钟信号端的第一时钟信号和第二时钟信号端的第二时钟信号的控制下将第一晶体管的栅极电压与第二电压端的第二电压拉齐。
10.一种显示装置，其特征在于，所述显示装置包括如权利要求1至7任一项权利要求所述的GOA电路。
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