JPS6323414A - 半導体装置 - Google Patents
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- JPS6323414A JPS6323414A JP62116873A JP11687387A JPS6323414A JP S6323414 A JPS6323414 A JP S6323414A JP 62116873 A JP62116873 A JP 62116873A JP 11687387 A JP11687387 A JP 11687387A JP S6323414 A JPS6323414 A JP S6323414A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は走査パルス発生回路、例えば光学文字読み取り
装置、ファクシミリ等の光検知素子アレー、固体撮像装
置等のように多数の光電変換素子を時間的かつデジタル
的に選択走査するパルスを発生させる発生回路で、特に
MO8形トランジスタ等による集積回路(IC,LSI
)で構成された回路に関するものである。
装置、ファクシミリ等の光検知素子アレー、固体撮像装
置等のように多数の光電変換素子を時間的かつデジタル
的に選択走査するパルスを発生させる発生回路で、特に
MO8形トランジスタ等による集積回路(IC,LSI
)で構成された回路に関するものである。
従来、上述のごとき走査パルス発生回路としては、−次
元あるいは二次元状に配置された多数の光電変換素子を
順次選択するために、第5図に示。
元あるいは二次元状に配置された多数の光電変換素子を
順次選択するために、第5図に示。
したような2相以上のクロックパルスにより入力パルス
を一定時間ずつ遅延させて順次出力させるシフトレジス
タ型の走査回路が広く利用されている。この走査回路は
MO8電界効果トランジスタ(以下MO5Tと略称する
)を用いたシフトレジスタ型走査回路の初めの3段を示
した回路図である。
を一定時間ずつ遅延させて順次出力させるシフトレジス
タ型の走査回路が広く利用されている。この走査回路は
MO8電界効果トランジスタ(以下MO5Tと略称する
)を用いたシフトレジスタ型走査回路の初めの3段を示
した回路図である。
ブロックG工102はそれぞれクロックパルスφ1゜φ
2の発生器、G3は入力パルスViNの発生器、またV
。は駆動用の電源電圧、■8は一般にアース電圧を与え
る基準電圧印加端子である。トランジスタG1.G2は
ゲートとドレインを短絡させて形成した飽和型の負荷M
O8Tであり、トランジスタG 3+ Q 4は駆動用
MO8Tである。G1のソースとG3のドレインあるい
はG2のソースとG4のトレインを直列に組み合せた回
路は極性反転回路として動作する。また、Qs、Qsは
伝達M OS Tである。
2の発生器、G3は入力パルスViNの発生器、またV
。は駆動用の電源電圧、■8は一般にアース電圧を与え
る基準電圧印加端子である。トランジスタG1.G2は
ゲートとドレインを短絡させて形成した飽和型の負荷M
O8Tであり、トランジスタG 3+ Q 4は駆動用
MO8Tである。G1のソースとG3のドレインあるい
はG2のソースとG4のトレインを直列に組み合せた回
路は極性反転回路として動作する。また、Qs、Qsは
伝達M OS Tである。
以下の説明はNチャンネルMOSTを例にとり正論理(
正に高い電圧を111 t+、アース電圧を# O11
で表現する)を用いて行うが、Pチャンネルについても
電圧の符号を逆にすれば全く同様に説明できる。入力パ
ルス発生器G3により、第1段目の極性反転回路に加え
られた入力パルス■INはクロッパルスφ1.φ2によ
って交互に開閉する伝達MOSTにより、各段を通過す
る毎にクロックパルスによって定まる一定時間だけ遅延
されて。
正に高い電圧を111 t+、アース電圧を# O11
で表現する)を用いて行うが、Pチャンネルについても
電圧の符号を逆にすれば全く同様に説明できる。入力パ
ルス発生器G3により、第1段目の極性反転回路に加え
られた入力パルス■INはクロッパルスφ1.φ2によ
って交互に開閉する伝達MOSTにより、各段を通過す
る毎にクロックパルスによって定まる一定時間だけ遅延
されて。
同図(B)のタイミングチャートに示したように各段の
出力端■。1y VO2* VO3に現われる。
出力端■。1y VO2* VO3に現われる。
上述したMO8Tを利用するシフトレジスタ型走査回路
は1回路素子をすべてMOSTから製作でき、比較的製
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性のバラツキも小さい
ので、多段の出力が要求される走査回路としては極めて
優れたものになる。
は1回路素子をすべてMOSTから製作でき、比較的製
作工程が簡単である等の点で半導体集積回路に適してお
り、その集積度および歩留りの向上も容易である。また
、動作マージンも高く、各段の特性のバラツキも小さい
ので、多段の出力が要求される走査回路としては極めて
優れたものになる。
〔発明が解決しようとする問題点〕
しかしながら、上述の走査回路は、以下の欠点を有して
いる。
いる。
■ 2段のインバータの片方に常時電流が流れるため、
消費電力が大きい。
消費電力が大きい。
■ 負荷の駆動能力は、M OS T G2 (又はQ
工)で決まるのに、ドライバ・トランジスタのMO5T
G4 (又はQ 3)のチャンネル幅(すなわちトラ
ンジスタの大きさ)を大きくしなくてはならず、集積面
積が大きくなる。すなわち、出力オフセット電圧は、 ■D=電源電圧 g m (G2) : M OS T G2のコンダク
タンスg m (G4) : M OS T G4のコ
ンダクタンスL2 : M OS T G2のチャンネ
ル幅L4HMO5T G4のチャンネル幅 となり、オフセットを小さくするためには、MO8TQ
sのL4を大きくせねばならず、MO5TQ4の面積が
大きくなる。
工)で決まるのに、ドライバ・トランジスタのMO5T
G4 (又はQ 3)のチャンネル幅(すなわちトラ
ンジスタの大きさ)を大きくしなくてはならず、集積面
積が大きくなる。すなわち、出力オフセット電圧は、 ■D=電源電圧 g m (G2) : M OS T G2のコンダク
タンスg m (G4) : M OS T G4のコ
ンダクタンスL2 : M OS T G2のチャンネ
ル幅L4HMO5T G4のチャンネル幅 となり、オフセットを小さくするためには、MO8TQ
sのL4を大きくせねばならず、MO5TQ4の面積が
大きくなる。
■ 出力振幅が電源電圧に比べて小さい。すなわち、出
力の“OI+レベルは接地電位にならず(約Vo ”
g m (Q2)/gm (Q4) ) 、出力の#
1 #レベルも電源電位にならない。
力の“OI+レベルは接地電位にならず(約Vo ”
g m (Q2)/gm (Q4) ) 、出力の#
1 #レベルも電源電位にならない。
■ M OS T Q4のしきい値電圧のバラツキ影響
が大きい。
が大きい。
又、第5図に示した走査回路の他にも、相補形MO5T
(CMO8)によるシフトレジスタも考えられている
。0M08回路によれば、高速で低消費電力であり、1
段あたりの構成素子が少なくなるが、NチャネルMO5
TとPチャンネルMOSTを集積回路化しなければなら
ず、製造プロセスが繁雑になるといった点からして、ど
ちらか−方のチャンネルのMOSTで走査回路を構成す
ることが望ましい6 本発明は、上述の従来の走査パルス発生回路を構成する
半導体装置の欠点を改善することを目的としている。
(CMO8)によるシフトレジスタも考えられている
。0M08回路によれば、高速で低消費電力であり、1
段あたりの構成素子が少なくなるが、NチャネルMO5
TとPチャンネルMOSTを集積回路化しなければなら
ず、製造プロセスが繁雑になるといった点からして、ど
ちらか−方のチャンネルのMOSTで走査回路を構成す
ることが望ましい6 本発明は、上述の従来の走査パルス発生回路を構成する
半導体装置の欠点を改善することを目的としている。
本発明は、MOSTのブートストラップ回路及びフィー
ドバックを利用したリセット回路によってダイナミック
な走査回路(シフトレジスタ)を構成した半導体装置で
ある。
ドバックを利用したリセット回路によってダイナミック
な走査回路(シフトレジスタ)を構成した半導体装置で
ある。
以下、電子を信号電荷とするNチャネル型MOSトラン
ジスタ(以下MOS T)で説明する。第2図(A)、
第3図(A)において、1はP形Si基板、2,3はド
レインソースとなるN膨拡散層。
ジスタ(以下MOS T)で説明する。第2図(A)、
第3図(A)において、1はP形Si基板、2,3はド
レインソースとなるN膨拡散層。
4はゲート電極、5はゲート絶縁膜(SiOz)、6は
フィールド絶縁膜(S i 02等)、7.8はドレイ
ン、ソース電極、9はN形反転層である。
フィールド絶縁膜(S i 02等)、7.8はドレイ
ン、ソース電極、9はN形反転層である。
第2図(A)でゲート電極4がOVの時、ゲート酸化膜
5の下のP形Si基板1の表面に反転層の形成は無い。
5の下のP形Si基板1の表面に反転層の形成は無い。
ゲート電極4に正の電圧(MOSTの閾値電圧■Th以
上)が印加されると、第3図(A)の様にN形反転層9
が形成され、N型拡散層2および3が電気的に接続され
る。たとえばN型拡散層2とゲート電極4との間の容量
結合関係を第2図CB)および第3図(B)で示す。
上)が印加されると、第3図(A)の様にN形反転層9
が形成され、N型拡散層2および3が電気的に接続され
る。たとえばN型拡散層2とゲート電極4との間の容量
結合関係を第2図CB)および第3図(B)で示す。
ゲート電極4がOvの時、N膨拡散層2に対応する端子
12とゲート電極4に対応する端子14との間の結合容
量は、それらの構造的なオーバーラツプによる容量22
のみで、ゲート電極4(端子14)にはこの容量結合の
効果を押える寄生容量として、実質的に接地20と継な
がるゲート電極4とP型Si基板1とのオーバーラツプ
容量21、端子13で示したN型拡散層3とのオーバー
ラツプ容量23、およびゲート電極に接続する他の部分
の寄生容量24がある(第2図(B))。
12とゲート電極4に対応する端子14との間の結合容
量は、それらの構造的なオーバーラツプによる容量22
のみで、ゲート電極4(端子14)にはこの容量結合の
効果を押える寄生容量として、実質的に接地20と継な
がるゲート電極4とP型Si基板1とのオーバーラツプ
容量21、端子13で示したN型拡散層3とのオーバー
ラツプ容量23、およびゲート電極に接続する他の部分
の寄生容量24がある(第2図(B))。
一方ゲート電極(端子14)に正電圧(>Vい)が印加
されている場合、ゲート電極4(端子14)とN膨拡散
層2(端子12)の間の容量結合は、前記容量22に加
え、容量21に代わる反転M9との間の容量25と、N
形波散層3(端子13)との間のオーバーラツプ容量2
3との和となり、接地2oと継ながるものは寄生容量2
4のみとなる。容量22と23は通常開等であり、容量
21と25も実質的に等しく、かつ、通常容量22に比
べ、1桁近く大きな値となる。
されている場合、ゲート電極4(端子14)とN膨拡散
層2(端子12)の間の容量結合は、前記容量22に加
え、容量21に代わる反転M9との間の容量25と、N
形波散層3(端子13)との間のオーバーラツプ容量2
3との和となり、接地2oと継ながるものは寄生容量2
4のみとなる。容量22と23は通常開等であり、容量
21と25も実質的に等しく、かつ、通常容量22に比
べ、1桁近く大きな値となる。
したがって、N膨拡散層2とゲート電極4の間の結合容
量は、ゲート電極4に印加した電圧により大きく変化す
るバラクタ容量の性質を持ち、ゲート電極4にあらかじ
め正電圧が印加されている時に、N形拡散M2に正パル
スが印加されるとゲ □−ト電極4の電圧をさらに大
きく上げる。ブートストラップ的効果を与える。
量は、ゲート電極4に印加した電圧により大きく変化す
るバラクタ容量の性質を持ち、ゲート電極4にあらかじ
め正電圧が印加されている時に、N形拡散M2に正パル
スが印加されるとゲ □−ト電極4の電圧をさらに大
きく上げる。ブートストラップ的効果を与える。
本発明は、このバラクタ容量の性質を利用した走査回路
で、その原理を第4図に示す。第4図(A)は基本回路
に相当する2ビット分を示すもので、主要各点A−Eの
タイミングチャートを第4図(B)に示す。負荷45お
よび46は抵抗、あるいは容量およびこれらの混成など
何れであっても良い。0点の電圧があらかじめ正になっ
ている時、φ2が正になると0点の電圧は大きく叩き上
げられ、MOST43は非飽和条件でφ2を負荷46に
与える。
で、その原理を第4図に示す。第4図(A)は基本回路
に相当する2ビット分を示すもので、主要各点A−Eの
タイミングチャートを第4図(B)に示す。負荷45お
よび46は抵抗、あるいは容量およびこれらの混成など
何れであっても良い。0点の電圧があらかじめ正になっ
ている時、φ2が正になると0点の電圧は大きく叩き上
げられ、MOST43は非飽和条件でφ2を負荷46に
与える。
設計要件は、たとえばB点が正になった時の0点の電圧
降下をAV(=Vth+KIVo−vth;Vo:vD
:φ1.φ2の振巾、K:基板効果定数)とすると。
降下をAV(=Vth+KIVo−vth;Vo:vD
:φ1.φ2の振巾、K:基板効果定数)とすると。
C1+ C2+ C3+ C4
であれば良い。
負荷45および46が小さい場合は、これと並列に、容
量、高抵抗(通常の集積回路素子寸法、用途においては
105〜10)Ω程度)あるいは直流電圧をゲート電極
に印加し、定常的に少量の電流を流すことのできるMO
8Tを設け、合わせて負荷として扱えば良い。
量、高抵抗(通常の集積回路素子寸法、用途においては
105〜10)Ω程度)あるいは直流電圧をゲート電極
に印加し、定常的に少量の電流を流すことのできるMO
8Tを設け、合わせて負荷として扱えば良い。
本発明の走査パルス発生回路は著るしく構成が簡単であ
り1通常の極性反転回路の如く、負荷に比べ不釣合に大
きなドライバ用Mo5Tも不要で集積化に適し、低消費
電力であり、且つ、印加されたパルスφ0.φ2がその
まま負荷に印加されるために、これを構成する各MOS
Tの特性のパラ付、たとえばVいのパラ付けによる負荷
へ印加されるパルスの変動も無く、振巾の低下も無い。
り1通常の極性反転回路の如く、負荷に比べ不釣合に大
きなドライバ用Mo5Tも不要で集積化に適し、低消費
電力であり、且つ、印加されたパルスφ0.φ2がその
まま負荷に印加されるために、これを構成する各MOS
Tの特性のパラ付、たとえばVいのパラ付けによる負荷
へ印加されるパルスの変動も無く、振巾の低下も無い。
特にアナログ素子、たとえば固体撮像素子やフレームメ
モリなどの画像素子に適用する場合には、著しく低雑音
化することができる。
モリなどの画像素子に適用する場合には、著しく低雑音
化することができる。
以下、本発明を実施例を参照して詳細に説明する。
第1図に示した回路は、本発明の一実施例である。第1
図でHl、H,は同期(クロック)パルス、Hinは入
力パルス、v8はアースで、01,02゜o3は出力パ
ルスであり、これを用いて、例えば固体撮像素子の水平
スイッチMOSトランジスタ等を開閉する。
図でHl、H,は同期(クロック)パルス、Hinは入
力パルス、v8はアースで、01,02゜o3は出力パ
ルスであり、これを用いて、例えば固体撮像素子の水平
スイッチMOSトランジスタ等を開閉する。
いま点Aが高レベル(以下14 HItと略す)とする
。
。
次に同期パルスH2が入力される(′″H11になる)
と、トランジスタT工を通じて点Bの電位が上昇する。
と、トランジスタT工を通じて点Bの電位が上昇する。
点AとBのブートストラップ容量51(先述したところ
のMO5Tの寄生容量で良いが、外部から容量を付加し
ても良く、本発明の実施例を以下に各種違べるが、それ
等の例においても同様である。)を通じて点Aの電位が
パルス振幅のVDより上昇し、トランジスタT工は非飽
和領域で動作するようになる。したがって点Bには同期
パルスH2と全く同じ波形のパルス01が出力される。
のMO5Tの寄生容量で良いが、外部から容量を付加し
ても良く、本発明の実施例を以下に各種違べるが、それ
等の例においても同様である。)を通じて点Aの電位が
パルス振幅のVDより上昇し、トランジスタT工は非飽
和領域で動作するようになる。したがって点Bには同期
パルスH2と全く同じ波形のパルス01が出力される。
また、この時、同時にトランジスタT2がonしている
ので1点Cに“H”が書き込まれる。この電位はほぼV
。からT2のしきい電圧を引いた値となる。
ので1点Cに“H”が書き込まれる。この電位はほぼV
。からT2のしきい電圧を引いた値となる。
次にHlが“H”になると、トランジスタT3とT4が
onL、前述したと同じ理由により点Eに“H”が書き
込まれる。
onL、前述したと同じ理由により点Eに“H”が書き
込まれる。
さらに1次にH2が1(HItになると、同様に点Fに
パルス02が出力される。さて、この時、トランジスタ
T2もOnする0点Cにはl(Hffが効書き込まれて
いるので、そこに蓄積されていた電荷が点Bへ逆流し1
点BとCが同じ電位になろうとし、点Bの電位が0から
正の方へ持ち上がる。
パルス02が出力される。さて、この時、トランジスタ
T2もOnする0点Cにはl(Hffが効書き込まれて
いるので、そこに蓄積されていた電荷が点Bへ逆流し1
点BとCが同じ電位になろうとし、点Bの電位が0から
正の方へ持ち上がる。
例えば固体撮像素子等では水平出力パルスは第1図(B
)に描いであるように、1度だけパルスが出て、あとは
ゼロ電位になっていなければ、雑音が増大する。トラン
ジスタT7は点BとCの電位をゼロにクリアするための
トランジスタである。
)に描いであるように、1度だけパルスが出て、あとは
ゼロ電位になっていなければ、雑音が増大する。トラン
ジスタT7は点BとCの電位をゼロにクリアするための
トランジスタである。
高レベルになっている点Fがゲートに接続されているの
で、T7はOnし、点BとCはゼロ電位に固定されたま
まになる。
で、T7はOnし、点BとCはゼロ電位に固定されたま
まになる。
第1図に示した回路では、直流的に電流が流れる駅では
ないので、消費電力はCMO8なみに少なく、また素子
は全てNチャネルMO8Tだけで構成出来る。
ないので、消費電力はCMO8なみに少なく、また素子
は全てNチャネルMO8Tだけで構成出来る。
第6図に示した回路は、出力線にリセット用トランジス
タ61.62を挿入したものであり、動作原理は第5図
に示した回路と全く同じであるが、リセットトランジス
タにより動作がより確実になる。リセットトランジスタ
を挿入しても、シフトレジスタのピッチには何ら悪影響
はない。
タ61.62を挿入したものであり、動作原理は第5図
に示した回路と全く同じであるが、リセットトランジス
タにより動作がより確実になる。リセットトランジスタ
を挿入しても、シフトレジスタのピッチには何ら悪影響
はない。
第7図は第1図の実施例の変形であり、フィードバック
する点が若干異なるだけである。つまり、第1図におい
て点Fの電位が点Cにフィードバックされているが、第
7図では第1図の点Bにフィードバックしたものである
(フィードバックMO8T 二 Ta 、 Ts)
− 逆に、第7図において点Bは点Fからフィードバックさ
れているが、第8図に示す本発明の他の実施例のように
点Eからフィードバックを受けても本発明の原理には何
ら支障はない。
する点が若干異なるだけである。つまり、第1図におい
て点Fの電位が点Cにフィードバックされているが、第
7図では第1図の点Bにフィードバックしたものである
(フィードバックMO8T 二 Ta 、 Ts)
− 逆に、第7図において点Bは点Fからフィードバックさ
れているが、第8図に示す本発明の他の実施例のように
点Eからフィードバックを受けても本発明の原理には何
ら支障はない。
第9図から第12図は本発明の他の実施例である。第9
図の実施例は第1図において、ゲートトランジスタT2
のドレインを電源V。の線に接続し、出力01をトラン
ジスタT2のゲートに印加するようにしたものである。
図の実施例は第1図において、ゲートトランジスタT2
のドレインを電源V。の線に接続し、出力01をトラン
ジスタT2のゲートに印加するようにしたものである。
第1図、第6図、第7図及び第8図までの実施例では同
期パルスH□、H2がOnする度にトランジスタT、、
T4がonL、点BとCの電荷がその度にゲート下に移
動する。パルスH□、H2が offする時に、その電
荷の一部が基板へ流出し、点Cの電位が若干上の方へ移
動する事がある。第9図から第12図の実施例はそれを
避けたものである。動作原理は第1図とほぼ同じである
。
期パルスH□、H2がOnする度にトランジスタT、、
T4がonL、点BとCの電荷がその度にゲート下に移
動する。パルスH□、H2が offする時に、その電
荷の一部が基板へ流出し、点Cの電位が若干上の方へ移
動する事がある。第9図から第12図の実施例はそれを
避けたものである。動作原理は第1図とほぼ同じである
。
第10図は第9図のブートストラップ容量51としてM
OSトランジスタ101のゲート容量を用いたものであ
る。
OSトランジスタ101のゲート容量を用いたものであ
る。
第11図は、トランジスタT1.T2が既にバラクタ容
量を有しているが、特にブートストラップ容量としてコ
ンデンサ111を外付けで設けた例である。
量を有しているが、特にブートストラップ容量としてコ
ンデンサ111を外付けで設けた例である。
第9図のフィードバックトランジスタT。のゲートが点
Eに接続されているのに比べ、第12図は点りからフィ
ードバックされている例である。
Eに接続されているのに比べ、第12図は点りからフィ
ードバックされている例である。
第13図は本発明の別の実施例である。第13図は第6
図において、フィードバックトランジスタT7を点Cで
はなく、点Bヘフィードバックしたものである。
図において、フィードバックトランジスタT7を点Cで
はなく、点Bヘフィードバックしたものである。
第14図に他の実施例を示す。この実施例は第9図の実
施例の出力01,02,03・・・の線にリセットトラ
ンジスタ141,142を設け、そのゲートをそれぞれ
同期パルスH□、H2に接続したものである。
施例の出力01,02,03・・・の線にリセットトラ
ンジスタ141,142を設け、そのゲートをそれぞれ
同期パルスH□、H2に接続したものである。
また、以上の実施例では出力01 +02,03は、同
期パルスのH□あるいはH2の一方のみに同期したパル
スであったが、通常の走査回路として使用する場合には
、これに限定されるものではない。
期パルスのH□あるいはH2の一方のみに同期したパル
スであったが、通常の走査回路として使用する場合には
、これに限定されるものではない。
たとえば第1図において、H工、H2を相似のパルスと
すれば点B、D、Fから出力パルスが得られる。この使
用法は本発明の実施例会てに適用出来ることは言うまで
もない。
すれば点B、D、Fから出力パルスが得られる。この使
用法は本発明の実施例会てに適用出来ることは言うまで
もない。
本発明の他のタイプの実施例を以下説明する。
第15図は本発明の走査回路の一実施例を示す。
4個のMO8T、例えばT1□、TT2.T14で単位
回路(ビット)を構成する。第15図(B)に入力パル
スφ、。、駆動パルスφ1.φ2、および第15図(A
)に於ける主な点の代表として点15A、15B、およ
び走査パルスを得る点15C115F、15Iの電位の
タイムチャートを第15図CB)に示す。点15Dと1
5E、15Gと15Hの各点の電位はそれぞれ点15A
と15Bと同様な電位が360°、720”の位相遅と
なって現われる。端子V、は接地するが、φ1と結合し
ても(点15Δの電位波形は少し変るが)同様な効果を
得る。
回路(ビット)を構成する。第15図(B)に入力パル
スφ、。、駆動パルスφ1.φ2、および第15図(A
)に於ける主な点の代表として点15A、15B、およ
び走査パルスを得る点15C115F、15Iの電位の
タイムチャートを第15図CB)に示す。点15Dと1
5E、15Gと15Hの各点の電位はそれぞれ点15A
と15Bと同様な電位が360°、720”の位相遅と
なって現われる。端子V、は接地するが、φ1と結合し
ても(点15Δの電位波形は少し変るが)同様な効果を
得る。
点15Aの得る最高電位はT工、の閾電圧Vいと基板効
果によりΔ■1低下し、さらにT13のゲート容量の充
電のためにΔv2低下して点15Bに伝えられ、T□3
を導通させる。φ1により点15Bの電位は前記バラク
タ容量効果(容量151で代表)により叩き上げられΔ
v3上昇する。Δv3く■い+ΔV□+Δv2であれば
、φ□はTT3を素通りして(T工、が非飽和の条件で
)出力端、たとえば点15Gに伝えられる。
果によりΔ■1低下し、さらにT13のゲート容量の充
電のためにΔv2低下して点15Bに伝えられ、T□3
を導通させる。φ1により点15Bの電位は前記バラク
タ容量効果(容量151で代表)により叩き上げられΔ
v3上昇する。Δv3く■い+ΔV□+Δv2であれば
、φ□はTT3を素通りして(T工、が非飽和の条件で
)出力端、たとえば点15Gに伝えられる。
またT1□のゲート電極容量効果により、第15図(B
)に示すように、φ2のパルスが正になる度に点15A
、15Bには電位Δv4が現われT工。
)に示すように、φ2のパルスが正になる度に点15A
、15Bには電位Δv4が現われT工。
を周期的に導通させる。この時φ□は接地レベルにあり
、出力端を常に接地電位に安定化させるリセット動作を
行なう。T14の閾値電圧のみを他のMOSTより高く
すれば、この効果はさに良く発揮される。
、出力端を常に接地電位に安定化させるリセット動作を
行なう。T14の閾値電圧のみを他のMOSTより高く
すれば、この効果はさに良く発揮される。
本発明の走査回路は、出力パルスがφ1のみから得れ、
且つ、各MOS T、特にT工3閾電圧などの特性のバ
ラ付の影響を受けず、減衰も無く、−様性が著しく改善
される。また、所要電力が著しく少なく、インバータ回
路に必要な、負荷に不均合に大きなドライバ用MOST
も不要であり、高集積化に特に適している。
且つ、各MOS T、特にT工3閾電圧などの特性のバ
ラ付の影響を受けず、減衰も無く、−様性が著しく改善
される。また、所要電力が著しく少なく、インバータ回
路に必要な、負荷に不均合に大きなドライバ用MOST
も不要であり、高集積化に特に適している。
第16図は前例におけるリセット動作をより大きくする
ために、φ2によってφ1と出力端を接続するM OS
T 、 Txsを設けたものである。T15のドレイ
ンをφ1の代り、接地用の端子■8に接続しても同様を
効果を得る。
ために、φ2によってφ1と出力端を接続するM OS
T 、 Txsを設けたものである。T15のドレイ
ンをφ1の代り、接地用の端子■8に接続しても同様を
効果を得る。
第17図は第15図の例にソースドレインをφ2に接続
したMOST、Ti、を加えたもので。
したMOST、Ti、を加えたもので。
TlGはT工、と同様なバラクタ容量効果を発揮し、前
記T13のゲート容量充電により低下するΔv2を解消
し、設計要件を簡略化する。
記T13のゲート容量充電により低下するΔv2を解消
し、設計要件を簡略化する。
言うまでも無く第16図は第17図の実施例と組み合わ
せた、すなわち、T□5とT16を設ければ両方の効果
を同時に得る。また、第15図で示したT13の有する
バラクタ的容量151に加え、並列に容量を設けること
により、Δ■3をより大きくすることができる。これは
第2図(B)および第3図(B)における容量23を大
きくすることと等価である。
せた、すなわち、T□5とT16を設ければ両方の効果
を同時に得る。また、第15図で示したT13の有する
バラクタ的容量151に加え、並列に容量を設けること
により、Δ■3をより大きくすることができる。これは
第2図(B)および第3図(B)における容量23を大
きくすることと等価である。
いずれの例においても同様な効果を得ることは言うまで
もない。
もない。
第18図は本発明の走査回路の例のタイプの実施例を示
す。4個のMO8T、例えばT21. T22゜T23
. T2.で単位回路(ビット)を構成する。第18図
(B)に入力パルスφin、駆動パルスφ1゜φ2.お
よび第18図(A)に於ける主な点の代表として点18
A〜18Hの電位のタイムチャートを第18図(B)に
示す。
す。4個のMO8T、例えばT21. T22゜T23
. T2.で単位回路(ビット)を構成する。第18図
(B)に入力パルスφin、駆動パルスφ1゜φ2.お
よび第18図(A)に於ける主な点の代表として点18
A〜18Hの電位のタイムチャートを第18図(B)に
示す。
たとえば点18Cの得る最高電位はT21のしきい電圧
vthと基板効果によりΔv1低下し、さらにT23の
ゲート容量の充電のためにΔv2低下して点18Dに伝
えられ、T23を導通させる。φ1により点18Dの電
位は前記バラクタ容量効果により叩き上げられ、Δv3
上昇する。Δ■3くvい+Δv1+Δ■2であれば、φ
1はT23を素通りして(T23が非飽和の条件で)出
力端、点18Eに伝えられる。
vthと基板効果によりΔv1低下し、さらにT23の
ゲート容量の充電のためにΔv2低下して点18Dに伝
えられ、T23を導通させる。φ1により点18Dの電
位は前記バラクタ容量効果により叩き上げられ、Δv3
上昇する。Δ■3くvい+Δv1+Δ■2であれば、φ
1はT23を素通りして(T23が非飽和の条件で)出
力端、点18Eに伝えられる。
またT2のゲート電極容量効果により、第18図(B)
に示すように、φ2のパルスが正になる度に点18G、
18Dには電位Δv4が現われT23を周期的に導通さ
せる。この時φ1は接地レベルにあり、出力端を常に接
地電位に安定化させるリセット動作を行なう。T24の
閾値電圧のみを他のMO5Tより高くすれば、この効果
はさらに良く発揮される。
に示すように、φ2のパルスが正になる度に点18G、
18Dには電位Δv4が現われT23を周期的に導通さ
せる。この時φ1は接地レベルにあり、出力端を常に接
地電位に安定化させるリセット動作を行なう。T24の
閾値電圧のみを他のMO5Tより高くすれば、この効果
はさらに良く発揮される。
第19図は前例におけるリセット動作をより大きくする
ために、φ2によりφ□と出力端を接続すルM OS
T 、 T 25を設けたものである。T25のドレイ
ンをφ、に代り、接地に接続しても同様な効果を得る。
ために、φ2によりφ□と出力端を接続すルM OS
T 、 T 25を設けたものである。T25のドレイ
ンをφ、に代り、接地に接続しても同様な効果を得る。
第20図は第18図の例にソース、ドレインをφ2に接
続したM OS T 、 T 20を加えたもので、T
2oはT23と同様なバラクタ容量効果を発揮し、前記
T23のゲート容量充電により低下するΔv2を解消し
、設計要件を簡略化する。
続したM OS T 、 T 20を加えたもので、T
2oはT23と同様なバラクタ容量効果を発揮し、前記
T23のゲート容量充電により低下するΔv2を解消し
、設計要件を簡略化する。
言うまでも無く第19図と第20図の例を組み合わせた
、すなわち、T26とT26を設ければ両方の効果を同
時に得る。また、第18図で示した ・T23の有する
バラクタ的容量に加え、並列に容量を設けることにより
、Δv3をより大きくすることができる。これは第2図
(B)および第3図(B)における容量23を大きくす
ることと等価である。いずれの実施例においても同様な
効果を得ることは言うまでもない。
、すなわち、T26とT26を設ければ両方の効果を同
時に得る。また、第18図で示した ・T23の有する
バラクタ的容量に加え、並列に容量を設けることにより
、Δv3をより大きくすることができる。これは第2図
(B)および第3図(B)における容量23を大きくす
ることと等価である。いずれの実施例においても同様な
効果を得ることは言うまでもない。
第21図は、本発明による走査回路のさらに別のタイプ
の実施例である。また第21図(B)は、第21図(A
)の各ノードの電圧波形を示したものである。本走査回
路の動作を簡単に説明する。
の実施例である。また第21図(B)は、第21図(A
)の各ノードの電圧波形を示したものである。本走査回
路の動作を簡単に説明する。
第21図において、入力パルスφ1Nが与えられると、
クロックパルスφ2によってlMOSトランジスタ(以
下MOSTと略す)T3□がONし、ノード21Z(M
O8T、T3゜のゲート)に電荷がたまる。次に、クロ
ックパルスφ、が高レベル(“H″)になると、ノード
21Aは“H11になり、MOST、T33もONL、
て、ノード21BもizH”となる。φ1が低レベル(
”H”)なるとノード21Aの電位はin L”になる
が、ノード21BはM OS T 、 T 33のダイ
オード特性のおかげで((H“になったままである。ノ
ード21Bの電位は、MOST、T35のゲートと同電
位であり、φ2が“H”になると、ノード21Gおよび
ノード21Dも“H″となる。再び、φ2が11 L”
になると、ノード21Cの電位はit L“になるが、
ノード21Dの電位は“H”のままである。同様に、ノ
ード21E、21F、21G、21Hに電圧が伝わって
いき、ノード21Fの電位が“H”になればM OS
T 、 T0nのゲートがII HItになり。
クロックパルスφ2によってlMOSトランジスタ(以
下MOSTと略す)T3□がONし、ノード21Z(M
O8T、T3゜のゲート)に電荷がたまる。次に、クロ
ックパルスφ、が高レベル(“H″)になると、ノード
21Aは“H11になり、MOST、T33もONL、
て、ノード21BもizH”となる。φ1が低レベル(
”H”)なるとノード21Aの電位はin L”になる
が、ノード21BはM OS T 、 T 33のダイ
オード特性のおかげで((H“になったままである。ノ
ード21Bの電位は、MOST、T35のゲートと同電
位であり、φ2が“H”になると、ノード21Gおよび
ノード21Dも“H″となる。再び、φ2が11 L”
になると、ノード21Cの電位はit L“になるが、
ノード21Dの電位は“H”のままである。同様に、ノ
ード21E、21F、21G、21Hに電圧が伝わって
いき、ノード21Fの電位が“H”になればM OS
T 、 T0nのゲートがII HItになり。
ON状態になり、ノード21Bの電位はv55.すなわ
ちu L uにリセットされる。
ちu L uにリセットされる。
第21図(B)を見るとわかるように、走査回路の出力
としては、21A、21C,21E。
としては、21A、21C,21E。
21G、・・・という幅の狭いパネル列(歯抜けのパル
ス列)とB、D、F、H,・・・という幅の広い列を得
ることができる。また2LA、21C,21E、2.I
G、・・・のパルス振幅はMOST、T3□。
ス列)とB、D、F、H,・・・という幅の広い列を得
ることができる。また2LA、21C,21E、2.I
G、・・・のパルス振幅はMOST、T3□。
T35. T38・・・のゲート・チャンネル間の容量
によるブート・ストラップ効果によりφ1(あるいはφ
2)のパルス振幅とまったく同じものが得られ・る。
によるブート・ストラップ効果によりφ1(あるいはφ
2)のパルス振幅とまったく同じものが得られ・る。
電力の消費は入力パルスが伝達しているステージだけで
あり、しかも負荷を充電するだけでよく極めて小さくな
る。
あり、しかも負荷を充電するだけでよく極めて小さくな
る。
本発明の他の例を第22図に示す。これは、第21図に
おけるMOS T、 T32* ’r3st T38?
T41・・・のブート・ストラップ効果を強めるために
ゲート・ソース間に外付けの容量221を付加したもの
である。
おけるMOS T、 T32* ’r3st T38?
T41・・・のブート・ストラップ効果を強めるために
ゲート・ソース間に外付けの容量221を付加したもの
である。
第23図は他の例であり、ノード21B、21D、・・
・の電位を“L 71にリセットするためのノード21
E、21G、・・・からフィード・バックしたものであ
る(第21図とはフィード・バックの場所が異なるだけ
である)。
・の電位を“L 71にリセットするためのノード21
E、21G、・・・からフィード・バックしたものであ
る(第21図とはフィード・バックの場所が異なるだけ
である)。
第24図は別の例であり、第23図の例にブート・スト
ラップ効果を強める外付けの容量241を付は加えたも
のである。
ラップ効果を強める外付けの容量241を付は加えたも
のである。
第25図は他の例である。リセット用トランジスタのソ
ースをφ1.φ2に接続したものである。
ースをφ1.φ2に接続したものである。
第26図は他の例であり、第25図の回路構成にブート
・ストラップ効果を強めるための容量261を加えたも
のである。
・ストラップ効果を強めるための容量261を加えたも
のである。
第27図は他の例である。第21図に271のMOSバ
ラクタを加えたもので、これらはゲートが“H″のとき
だけ容量が大きいという性質がある。例えばノード21
Bの電位子“H”であれば271の容量によってMOS
T、T35のゲートは十分”H” L’t’J−”L”
であれば271の容量は小さく何も悪影響を示さない
。なお、このMOSバラクタは第22図〜第26図の例
にも加えることができる。
ラクタを加えたもので、これらはゲートが“H″のとき
だけ容量が大きいという性質がある。例えばノード21
Bの電位子“H”であれば271の容量によってMOS
T、T35のゲートは十分”H” L’t’J−”L”
であれば271の容量は小さく何も悪影響を示さない
。なお、このMOSバラクタは第22図〜第26図の例
にも加えることができる。
第28図は他の例である6第23図の回路のノード、2
LA、21C,21E、21G、・・・のIt H11
電位をより完全にするためにM OS T 、 Ts1
〜T54を加えたものである。このリセットを完全にす
るMOSTは第21図、第22図、第24図〜第27図
にも加えたことができる。
LA、21C,21E、21G、・・・のIt H11
電位をより完全にするためにM OS T 、 Ts1
〜T54を加えたものである。このリセットを完全にす
るMOSTは第21図、第22図、第24図〜第27図
にも加えたことができる。
なお、第22図から第27図の回路に対するタイミング
・チャートは第21図(B)と同様である。
・チャートは第21図(B)と同様である。
本実施例の特徴をまとめると次のようになる6(i )
3 MOS T/stageでよく、集積度が向上
する。(ただし、第28図の実施例では4MOS T
/ stageとなる) (ii) 6 MOS T/stageとして用いる
と、φ1(あるいはφ2)だけに同期した出力パルスが
得られ、出力パルスの不均一性はいちじるしく減少する
。
3 MOS T/stageでよく、集積度が向上
する。(ただし、第28図の実施例では4MOS T
/ stageとなる) (ii) 6 MOS T/stageとして用いる
と、φ1(あるいはφ2)だけに同期した出力パルスが
得られ、出力パルスの不均一性はいちじるしく減少する
。
(ni) 出力パルスとして、ノード21A、21C
。
。
21E、21G、・・・を用いると出力パルス増幅がφ
1(or φ2)とまったく同じであり、MOSTによ
るvTx clropかない。
1(or φ2)とまったく同じであり、MOSTによ
るvTx clropかない。
(tv) 出力パルス幅は、クロックパルス幅と同じ
もの(狭いパルスl1if)と、クロックパルス周期(
広いパルス幅)とが得られる。
もの(狭いパルスl1if)と、クロックパルス周期(
広いパルス幅)とが得られる。
(v) IC化したときの悪い寄生効果(chatg
apumping )がない。
apumping )がない。
(vi)消費電力が極めて小さい。
(燵)本走査回路を動作させるためには、φ0.゛φ2
.φ[N、V s* (G N D )だけでよく、v
o。
.φ[N、V s* (G N D )だけでよく、v
o。
は不要である。
第29図は以上の走査回路の終端回路を示したものであ
る。
る。
この図は第21図の実施例にT6□、T6□、 T63
゜Te41 T11sのMOSTを接続したものである
。
゜Te41 T11sのMOSTを接続したものである
。
ノード21Fの電位は、ノード21Hの電位が“HP+
の時の限り1M08T、”r、□によってφ□に同期し
たパルス211によってリセットする。
の時の限り1M08T、”r、□によってφ□に同期し
たパルス211によってリセットする。
またノードHの電位は、ノード21Gの電位がIt L
nのときに限りM OS T 、 Tsiによってφ
22図したパルス21Jによってリセットされることを
示している。なお、M OS T 、 Te3− Tl
l+4のgm比はg m 164/ g m 、C3−
8程度にすればよい。また1M OS T 、 Te2
は特になくてもよい動作を確実にするために入れである
。
nのときに限りM OS T 、 Tsiによってφ
22図したパルス21Jによってリセットされることを
示している。なお、M OS T 、 Te3− Tl
l+4のgm比はg m 164/ g m 、C3−
8程度にすればよい。また1M OS T 、 Te2
は特になくてもよい動作を確実にするために入れである
。
第30図は別の終端回路について説明したものである。
今シフトレジスタの3OA点に“H”が蓄積されている
とする0次にφ、がtt H′tになるトT’txはO
N状態であるため、30B点、30C点の電位は“H“
となる。φ1が“L”となると1.30B電位は“L
reとなるが、3co電位は“H”のまま保持される。
とする0次にφ、がtt H′tになるトT’txはO
N状態であるため、30B点、30C点の電位は“H“
となる。φ1が“L”となると1.30B電位は“L
reとなるが、3co電位は“H”のまま保持される。
次にφ2が”H”となるとT?3がON状態となり、3
co電位は30C点、30D点の容量分割される。(3
co点容量C0,30この時300の電位がT75のし
きい電圧より大きくしておくとTtsはON状態となり
、3OA電位は放電し、11 L Itとなる。次にφ
、が“HIllとなると、T?4はON状態となり、3
0D電位は“L”ある)6次にφ2が“H”となると3
0C電位は再びC6coに分割される。以上のくり返し
で3OAの電位を放電させた後、30Cの電位は′L”
に下がってゆく。
co電位は30C点、30D点の容量分割される。(3
co点容量C0,30この時300の電位がT75のし
きい電圧より大きくしておくとTtsはON状態となり
、3OA電位は放電し、11 L Itとなる。次にφ
、が“HIllとなると、T?4はON状態となり、3
0D電位は“L”ある)6次にφ2が“H”となると3
0C電位は再びC6coに分割される。以上のくり返し
で3OAの電位を放電させた後、30Cの電位は′L”
に下がってゆく。
となる様にCc、CDを選べばよく、C0とCDの関係
は厳しくなく、ラフな比率でよい。
は厳しくなく、ラフな比率でよい。
■ 30B、30Gの電位がチャージポンピング等によ
り“HItに上がろうとしてもφ2で分割し、φ、で放
電するタイミングのくり返しで 11 L nにもどす
事ができる。
り“HItに上がろうとしてもφ2で分割し、φ、で放
電するタイミングのくり返しで 11 L nにもどす
事ができる。
■ 2ケのMO5Tを付は加えるだけで終端する事がで
きる。
きる。
本発明によれば、極性反転回路のごとく直流電流が流れ
る期間がなく、このため低消費電力で高速走査に適し、
高集積化に適し、効率の良いブートストラップの結合容
量により出力波形の一様性が良く、誤動作の少なく動作
マージンが大きくとれるという効果がある。
る期間がなく、このため低消費電力で高速走査に適し、
高集積化に適し、効率の良いブートストラップの結合容
量により出力波形の一様性が良く、誤動作の少なく動作
マージンが大きくとれるという効果がある。
第1図は本発明の走査パルス発生回路の一実施例を示す
図、第2図および第3図はMOST形トランジスタの寄
生容量を説明する図、第4図は本図、第7図、第8図、
第9図、第10図、第1・1図、第12図、第13図、
第14図、第15図、図、第25図、第26図、第27
図、第28図。 第29図及び第30図は本発明の走査パルス発生回路の
他の実施例を示す図である。 φ1.φ2・・・同期パルス(端子)、41,42゜4
3.44・・・MO8形トランジスタ、45.46・・
・負荷、C1,C2y C3,C4・・・寄生容量。 第20 $3目 / 7 7戸2゜第4凶 E−一−J5Y−− %Nへ !! ぐ 2+≧\ よ ′″N5 五 営 ≧叉\ ≧ ミ8 き ぐ 歪ミ舛 ’ > ≧ 第7タの rr 藻 ノl 図 第1プ久 第2ρ円 第27〆 第22目 $23日 ’f、za国 第2ダ侶 第2プ囚
図、第2図および第3図はMOST形トランジスタの寄
生容量を説明する図、第4図は本図、第7図、第8図、
第9図、第10図、第1・1図、第12図、第13図、
第14図、第15図、図、第25図、第26図、第27
図、第28図。 第29図及び第30図は本発明の走査パルス発生回路の
他の実施例を示す図である。 φ1.φ2・・・同期パルス(端子)、41,42゜4
3.44・・・MO8形トランジスタ、45.46・・
・負荷、C1,C2y C3,C4・・・寄生容量。 第20 $3目 / 7 7戸2゜第4凶 E−一−J5Y−− %Nへ !! ぐ 2+≧\ よ ′″N5 五 営 ≧叉\ ≧ ミ8 き ぐ 歪ミ舛 ’ > ≧ 第7タの rr 藻 ノl 図 第1プ久 第2ρ円 第27〆 第22目 $23日 ’f、za国 第2ダ侶 第2プ囚
Claims (1)
- 【特許請求の範囲】 1、ソース又はドレインとなる第1及び第2電極並びに
ゲート電極をそれぞれ有する少なくとも6個の第1、第
2、第3、第4、第5、第6のMOS形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第1トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第1トランジスタの第1電極
は上記第2トランジスタの第1電極に接続され、上記第
2トランジスタの第2電極は上記第3トランジスタのゲ
ート電極に接続され、上記第3トランジスタの第1電極
は上記第4トランジスタの第1電極に接続され、上記第
4トランジスタの第2電極は後段の上記基本回路の入力
端に接続され、上記第5及び第6トランジスタの第1端
子はそれぞれ上記第2及び第4トランジスタの第1又は
第2電極のいずれか一方に接続され、上記第5及び第6
トランジスタの第2電極はそれぞれ接地され、上記第5
及び第6トランジスタのゲート電極はそれぞれ後段の第
1及び第3トランジスタの第1電極又はゲート電極に接
続され、上記第1及び第3トランジスタのゲート電極と
第1電極との間に容量性素子が設けられ、上記第1トラ
ンジスタの第2電極及び上記第2トランジスタのゲート
電極には第1の同期パルスが印加され、上記第3トラン
ジスタの第2電極及び上記第4トランジスタのゲート電
極には第2の同期パルスが印加されてなり、上記第1及
び第3トランジスタの第1電極の少なくとも一方から走
査パルス出力を出力することを特徴とする半導体装置。 2、ソース又はドレインとなる第1及び第2電極並びに
ゲート電極をそれぞれ有する少なくとも6個の第1、第
2、第3、第4、第5、第6のMOS形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第1トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第1トランジスタの第1電極
は上記第2トランジスタのゲート電極に接続され、上記
第2トランジスタの第1電極は上記第3トランジスタの
ゲート電極に接続され、上記第3トランジスタの第1電
極は上記第4トランジスタのゲート電極に接続され、上
記第4トランジスタの第1電極は後段の上記基本回路の
入力端に接続され、上記第5及び第6トランジスタの第
1端子はそれぞれ上記第2及び第4トランジスタの第1
電極に接続され、上記第5及び第6トランジスタの第2
電極はそれぞれ接地され、上記第5及び第6トランジス
タのゲート電極はそれぞれ後段の第2及び第4トランジ
スタの第1電極又はゲート電極に接続され、上記第1及
び第3トランジスタのゲート電極と第1電極との間に容
量性素子が設けられ、上記第1トランジスタの第2電極
には第1の同期パルスが印加され、上記第3トランジス
タの第2電極には第2の同期パルスが印加され、上記第
2及び第4トランジスタの第2電極には電源電圧が印加
されてなり、上記第1及び第3トランジスタの第1電極
の少なくとも一方から走査パルス出力を出力されること
を特徴とする半導体装置。 3、ソース又はドレインとなる第1及び第2電極並びに
ゲート電極をそれぞれ有する少なくとも6個の第1、第
2、第3、第4、第5、第6のMOS形電界効果トラン
ジスタからなる基本回路を複数個接続して構成され、上
記第1トランジスタのゲート電極は前段の上記基本回路
の出力端に接続され、上記第1トランジスタの第1電極
は上記第2トランジスタの第1電極及びゲート電極に接
続され、上記第2トランジスタの第2電極は上記第3ト
ランジスタのゲート電極に接続され、上記第3トランジ
スタの第1電極は上記第4トランジスタの第1電極及び
ゲート電極に接続され、上記第4トランジスタの第2電
極は後段の上記基本回路の入力端に接続され、上記第5
及び第6トランジスタの第1端子はそれぞれ上記第2及
び第4トランジスタの第2電極に接続され、上記第5及
び第6トランジスタの第2電極はそれぞれ接地され、上
記第5及び第6トランジスタのゲート電極はそれぞれ後
段の第2及び第4トランジスタの第2電極又はゲート電
極に接続され、上記第1及び第3トランジスタのゲート
電極と第1電極との間に容量性素子が設けらけ、上記第
1トランジスタの第2電極には第1の同期パルスが印加
され、上記第3トランジスタの第2電極には第2の同期
パルスが印加されてなり、上記第1及び第3トランジス
タの第1電極の少なくとも一方から走査パルス出力が出
力されることを特徴とする半導体装置。 4、特許請求の範囲第3項において、前記第1及び第3
トランジスタの第1電極に第7及び第8トランジスタの
第1電極がそれぞれ接続され、上記第7及び第8トラン
ジスタの第2電極はそれぞれ接地され、上記第7トラン
ジスタのゲート電極には前記第2の同期パルスが印加さ
れ、上記第8トランジスタのゲート電極には前記第1の
同期パルスが印加されることを特徴とする半導体装置。 5、特許請求の範囲第3項において、さらに第9、第1
0、第11、第12及び第13のMOS電界効果トラン
ジスからなる終端回路が上記基本回路の最終段に接続さ
れ、上記第9トランジスタのゲート電極は前段の第4ト
ランジスタの第2電極に接続され、上記第9トランジス
タの第1電極は第10トランジスタの第1電極及び前段
の第5トランジスタのゲート電極に接続され、上記第9
トランジスタの第2電極には上記第1の同期パルスが印
加され、上記第10トランジスタの第2電極は接地され
、上記第10トランジスタのゲート電極は上記第2同期
パルスが印加され、上記第11トランジスタのゲート電
極及び第2電極には上記第2の同期パルスが印加され、
上記第11トランジスタの第1電極は上記第12トラン
ジスタの第1電極、上記第13トランジスタの第1電極
及び前段の第6トランジスタのゲート電極に接続され、
上記第12トランジスタのゲート電極は前段の第3トラ
ンジスタの第1電極に接続され、上記第13トランジス
タのゲート電極には上記第1の同期パルスが印加され、
上記第10、第12及び第13トランジスタの第2電極
はそれぞれ接地されていることを特徴とする半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116873A JPS6323414A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62116873A JPS6323414A (ja) | 1987-05-15 | 1987-05-15 | 半導体装置 |
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---|---|---|---|
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1987
- 1987-05-15 JP JP62116873A patent/JPS6323414A/ja active Granted
Cited By (19)
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