CN100334806C - 移位暂存器与使用其的移位暂存器组 - Google Patents

Abstract

一种移位暂存器与使用其的移位暂存器组，此移位暂存器包括开关电路、闩锁电路与反相电路。在本发明中，移位暂存器组将两种移位暂存器电路交互连接，可输入两个脉冲信号与一个起始脉冲信号来控制其输出波形，且当前级的输出还可用来控制下一级移位暂存器的开启时间。另外，可将电路驱动信号从动态(dynamic)改为稳态(static)，使得电路的信号在更确定为“0”与“1”的状态下才动作，不会受信号的上升或下降时间所影响，使电路在较稳定的状态下动作。

Description

移位暂存器与使用其的移位暂存器组

技术领域

本发明是有关于一种移位暂存器，且特别是有关于一种将电路驱动信号由动态改变为稳态，使电路在信号为0或1的状态下动作的移位暂存器与移位暂存器组。

背景技术

在目前所使用的PMOS(P型金属氧化物半导体)移位暂存器中，其驱动信号为动态的，使得电路无法正确的在信号为0或1时才动作，而且在信号上升或下降的时间内，都可能会对电路有所影响，使得暂存器电路可能做出不正确的动作。另外，由于移位暂存器的驱动信号为动态，对目前元件制成技术来说，有一定的风险存在。

请参照图7，其是绘示已知的移位暂存器组的电路方块图。在图7中，移位暂存器组700包括移位暂存器702、712、722与732。每一移位暂存器各自包括第一输入端704、714、724与734，以及第二输入端706、716、726与736。在已知的技术中，移位暂存器702、712、722与732是以一NMOS晶体管与一PMOS晶体管组合而成的CMOS作成。

请接着参照图8，其绘示已知的一种移位暂存器的电路图。在市售的移位暂存器，其可如图8中的移位暂存器800(SONY公司的产品)。在移位暂存器800中，其是以上述提到的CMOS制成(晶体管P1与N1)，而且也包括或非门X1、重置晶体管P2与反相器X2、X3、X4、X5、X6、X7。在图8中，移位暂存器800是接收第一输入信号、第二输入信号与脉冲信号，并根据第一输入信号与第二输入信号决定是否导通晶体管P1与N1。然后再经过反相器X3至X7运算后，由X5输出一输出信号。

综合以上所述，已知的移位暂存器由于其驱动信号为动态的，使得电路无法正确的在信号为0或1时才动作，而且在信号上升或下降的时间内，都可能会对电路有所影响，使得暂存器电路可能做出不正确的动作。

发明内容

因此本发明的目的在提供一种移位暂存器，其将动态驱动信号，改变为稳态的驱动信号，使移位暂存器电路确定在“0”与“1”的情况下才动作。

本发明的再一目的是提供一种移位暂存器组，其是由两种不同结构的移位暂存器交叉串联而成，以使得电路在较稳定的状态下工作，且只需输入二个脉冲信号。

本发明的再一目的是提供一种移位暂存器组，其是由相同结构的移位暂存器组成，以使得电路在较稳定的状态下工作，且只需输入二个脉冲信号。

本发明提出一种移位暂存器，此移位暂存器包括开关电路、闩锁电路与反相电路。此移位暂存器的开关电路包括复数个晶体管组成，此开关电路具有第一输出端与第二输出端，并在所接收的起始脉冲信号与输出信号二者中有一为低电位时，将所接收的第一脉冲信号与第二脉冲信号分别输出至对应的开关电路的第一输出端与第二输出端。其次，闩锁电路具有第一输入端、第二输入端、第一输出端与第二输出端，闩锁电路的第一输入端耦接至开关电路的第一输出端，闩锁电路的第二输入端耦接至开关电路的第二输出端，用以决定闩锁第一脉冲信号或第二脉冲信号。反相电路具有第一输入端、第二输入端与输出端，反相电路的第一输入端耦接至闩锁电路的第一输出端，反相电路的第二输入端耦接至闩锁电路的第二输出端，由反相电路的输出端输出输出信号，该输出信号为由反相电路的第一输入端所输入的信号经反相后的输出信号。其中，第一脉冲信号与起始脉冲信号为同相，而与第二脉冲信号为反相。

在本发明的一较佳实施例中，上述闩锁电路包括第一闩锁单元与第二闩锁单元。其第一闩锁单元具有正输入端、负输入端与输出端。第一闩锁单元的正输入端耦接至开关电路的第一输出端，第一闩锁单元的负输入端耦接至开关电路的第二输出端，第一闩锁单元的输出端耦接至第一闩锁单元的负输入端。而第二闩锁单元同样具有正输入端、负输入端与输出端。第二闩锁单元的正输入端耦接至第一闩锁单元的输出端，第二闩锁单元的负输入端耦接至第二闩锁单元的输出端，第二闩锁单元的输出端耦接至第一闩锁单元的正输入端。其中，闩锁电路的第一输出端是为第一闩锁单元的输出端，闩锁电路的第二输出端是为第二闩锁单元的输出端。

在本发明的一较佳实施例中，上述闩锁电路是于第一脉冲信号为逻辑低电位时，闩锁第一脉冲信号，而于第一脉冲信号为逻辑高电位时，闩锁第二脉冲信号。

在本发明的一较佳实施例中，上述闩锁电路更可具有另一种组合，其包括第一闩锁单元与第二闩锁单元。其第一闩锁单元具有正输入端、负输入端与输出端。第一闩锁单元的正输入端耦接至开关电路的第二输出端，第一闩锁单元的负输入端耦接至开关电路的第一输出端，第一闩锁单元的输出端耦接至第一闩锁单元的负输入端。第二闩锁单元同样具有正输入端、负输入端与输出端。第二闩锁单元的正输入端耦接至第一闩锁单元的输出端，第二闩锁单元的负输入端耦接至第二闩锁单元的输出端，第二闩锁单元的输出端耦接至第一闩锁单元的正输入端。其中，闩锁电路的第一输出端是为第一闩锁单元的输出端，闩锁电路的第二输出端是为第二闩锁单元的输出端。

在本发明的一较佳实施例中，上述闩锁电路是于第二脉冲信号为逻辑低电位时，闩锁第二脉冲信号，而于第二脉冲信号为逻辑高电位时，闩锁第一脉冲信号。

在本发明的一较佳实施例中，上述开关电路包括第一晶体管、第二晶体管、第三晶体管与第四晶体管。第一晶体管的源极端耦接至第一脉冲信号的信号源，第一晶体管的栅极端耦接至反相电路的输出端，以接收与根据输出信号决定是否导通第一晶体管。第二晶体管的源极端耦接至该第一晶体管的漏极端，且第二晶体管的栅极端耦接至起始脉冲信号的信号源，以接收与根据起始脉冲信号决定是否导通该第二晶体管。第三晶体管的源极端耦接至第二脉冲信号的信号源，第三晶体管的栅极端耦接至起始脉冲信号的信号源，以接收与根据起始脉冲信号决定是否导通第三晶体管。第四晶体管的漏极端耦接至第二脉冲信号的信号源，第四晶体管的源极端耦接至第三晶体管的漏极端，第四晶体管的栅极端耦接至反相电路的输出端，以接收与根据输出信号决定是否导通第四晶体管。其中，第二晶体管的源极端是为开关电路的第一输出端，且第三晶体管的漏极端是为开关电路的第二输出端。

在本发明的一较佳实施例中，上述反相电路包括奇数个反相单元，且这些反相单元中的任一个包括第一P型晶体管与第二P型晶体管。第一P型晶体管的漏极端耦接至高电位，第一P型晶体管的栅极端接收第一输入信号，并根据第一输入信号决定是否导通第一P型晶体管。第二P型晶体管的漏极端耦接至第一P型晶体管的源极端，第二P型晶体管的源极端耦接至低电位，第二晶体管的栅极端接收第二输入信号，并根据第二输入信号决定是否导通第二P型晶体管。其中，任一个反相单元是以导通的为第一P型晶体管或第二P型晶体管，以决定输出为逻辑高电位或逻辑低电位。

本发明提出一种移位暂存器组，此移位暂存器组是接收第一脉冲信号、第二脉冲信号与起始脉冲信号。且移位暂存器组包括第一移位暂存器与第二移位暂存器。其第一移位暂存器具有第一输入端、第二输入端、起始脉冲信号端以及输出端。第一移位暂存器的第一输入端接收第一脉冲信号，第一移位暂存器的第二输入端接收第二脉冲信号，第一移位暂存器的起始脉冲信号端接收起始脉冲信号，并根据第一脉冲信号、第二脉冲信号与起始脉冲信号输出第一输出信号。而第二移位暂存器同样具有第一输入端、第二输入端、起始脉冲信号端以及输出端。第二移位暂存器的第一输入端接收第一脉冲信号，第二移位暂存器的第二输入端接收第二脉冲信号，第二移位暂存器的起始脉冲信号端接收第一输出信号，并根据第一脉冲信号、第二脉冲信号与第一输出信号输出第二输出信号。其中，第一移位暂存器与第二移位暂存器在经由起始脉冲信号端接收到同相的信号时，会分别输出第一脉冲信号与第二脉冲信号。且第一脉冲信号与起始脉冲信号为同相，而与第二脉冲信号反相。另外，第一移位暂存器是与第二暂存器交叉串联以形成移位暂存器组。

本发明另提出一种移位暂存器组，其是接收第一脉冲信号、第二脉冲信号与起始脉冲信号。此移位暂存器组包括至少一奇数级移位暂存器与至少一偶数级移位暂存器。奇数级移位暂存器具有第一输入端、第二输入端、起始脉冲信号端以及输出端，奇数级移位暂存器的第一输入端接收第一脉冲信号，奇数级移位暂存器的第二输入端接收第二脉冲信号，奇数级移位暂存器的起始脉冲信号端接收起始脉冲信号或前一级移位暂存器，奇数级移位暂存器的输出端则输出相对应的输出信号。偶数级移位暂存器具有第一输入端、第二输入端、起始脉冲信号端以及输出端。偶数级移位暂存器的第一输入端接收第二脉冲信号，偶数级移位暂存器的第二输入端接收第一脉冲信号，偶数级移位暂存器的起始脉冲信号端耦接至前一级移位暂存器的输出端。其中，第一脉冲信号与起始脉冲信号为同相，而与第二脉冲信号反相。且奇数级移位暂存器与偶数级移位暂存器是使用相同架构的移位暂存器。

在本发明的一较佳实施例中，上述移位暂存器组有多个奇数级移位暂存器与多个偶数级移位暂存器时，这些奇数级移位暂存器与这些偶数级移位暂存器是以交错方式配置排列。

本发明再提出一种显示***，此显示***包括时序控制器、栅极驱动电路、伽玛调整电压、资料驱动电路以及平面显示单元。上述时序控制器负责输出多个不同时序扫描信号、起始脉冲信号、第一脉冲信号与第二脉冲信号。上述栅极驱动电路负责根据这些不同时序扫描信号而输出一驱动信号。上述伽玛调整电压负责输出伽玛调整电压。上述资料驱动电路负责接收起始脉冲信号、第一脉冲信号与第二脉冲信号，此资料驱动电路包括一移位暂存器组，此移位暂存器组是由第一移位暂存器是与第二暂存器交叉串联形成。上述平面显示单元是由资料驱动电路与栅极驱动电路所驱动。

在本发明的一较佳实施例中，上述第一移位暂存器与第二移位暂存器在接收到同相的信号时，会分别输出第一脉冲信号与第二脉冲信号。

在本发明的一较佳实施例中，上述第一脉冲信号与起始脉冲信号为同相，而与第二脉冲信号反相。

在本发明的一较佳实施例中，上述移位暂存器组有多个奇数级移位暂存器与多个偶数级移位暂存器时，这些奇数级移位暂存器与这些偶数级移位暂存器是以交错方式配置排列。

本发明又提出一种电子装置，其至少包括一移位暂存器组。上述移位暂存器组是由第一移位暂存器与一第二暂存器交叉串联形成，其中第一移位暂存器与第二移位暂存器在经由起始脉冲信号端接收到同相的信号时，会分别输出第一脉冲信号与第二脉冲信号。

在本发明的一较佳实施例中，上述第一脉冲信号与起始脉冲信号为同相，且第一脉冲信号与第二脉冲信号为反相。

本发明因采用将两种移位暂存器电路交互连接，可输入两个脉冲信号与一个起始脉冲信号来控制其输出波形，且当前级的输出还可用来控制下一级移位暂存器的开启时间。另外，可将电路驱动信号从动态(dynamic)改为稳态(static)，使得电路的信号更确定为“0”与“1”的状态下才动作，不会受信号的上升或下降时间所影响，使电路在较稳定的状态下动作。

附图说明

本发明的上述和其他目的、特征、和优点由以下特举的一较佳实施例，并配合附图，作详细说明后，其中：

图1A是绘示依照本发明一较佳实施例的一种显示***的电路方块图。

图1B是绘示依照本发明一较佳实施例的一种资料驱动电路的电路方块图。

图1C是绘示依照本发明一较佳实施例的一种移位暂存器的电路图。

图2是绘示依照本发明一较佳实施例的另一种移位暂存器的电路图。

图3是绘示依照本发明一较佳实施例的一种移位暂存器输入信号波形图。

图4是绘示依照本发明一较佳实施例的一种反相单元电路图。

图5A是绘示依照本发明一较佳实施例的一种移位暂存器组的电路方块图。

图5B是绘示依照本发明一较佳实施例的另一种移位暂存器组的电路方块图。

图6是绘示依照本发明一较佳实施例的一种移位暂存器的各级输出的电压-时间曲线图。

图7是绘示已知的移位暂存器组的电路方块图。

图8是绘示已知的移位暂存器的电路图。

具体实施方式

本发明的特征在于移位暂存器组，而在以下仅以一显示***作说明，当然，本发明的移位暂存器组亦可应用于任一具有移位暂存器的电子装置，但均不以此为限。

请参照图1A，其是绘示本发明一较佳实施例的一种显示***的电路方块图。在本实施例中，图中平面显示单元1100分布多个纵横交错的栅极通道1310以及资料通道1410，每一栅极通道1310与资料通道1410相交之处具有一像素(pixel)。像素依栅极信号为启动期间的资料信号而决定此像素的显像状态。其中，如熟悉此技术者可以轻易知晓，平面显示单元1100可以例如是液晶显示单元或有机发光二极管显示单元。

时序控制器1200负责提供多个不同时序的扫描信号1250给栅极驱动电路1300，每一栅极驱动电路1300接收各自的扫描信号1250并产生栅极通道1310所需的驱动信号。时序控制器1200另提供起始脉冲信号、第一脉冲信号、第二脉冲信号以及水平同步信号1230。资料驱动电路1000接收起始脉冲信号第一脉冲信号、第二脉冲信号、水平同步信号1230以及伽玛调整电路1520，然后产生各资料通道1410所需的驱动信号。

为更清楚说明资料驱动电路1000，故将资料驱动电路1000更详细绘示于图1B。图1B是绘示图1A中资料驱动电路1000的详细电路方块图。

在图1B中，其仅将其中1组通道驱动器1400的内部电路方块图绘出以代表说明各通道驱动器。伽玛电路产生器1500通常可接收多个伽玛调整电压1520并依其产生伽玛电压1510。移位暂存器组(shift register)1420接收起始脉冲信号、第一脉冲信号、第二脉冲信号并依时序撷取后，转换为并列形式的显示资料1430输出。线缓冲器(line buffer)1440依水平同步信号1230的时序栓锁(latch)显示资料1430，以产生显示资料1450。数字模拟转换器(D/A converter)1460则接收显示资料1450及多个伽玛电压1510，依显示资料1450选择对应的伽玛电压而输出驱动信号1470。

其中，为能增加驱动信号的驱动能力，故于每一通道驱动器的输出端各配置一输出缓冲器(output buffer)1480。所以输出缓冲器1480接收驱动信号1470而输出驱动信号1600。此驱动信号1600将传送至资料通道1410。

请参照图1C，其绘示依照本发明一较佳实施例的一种移位暂存器的电路图。在图1C中，移位暂存器中的单级移位暂存器100包括开关电路110、闩锁电路150以及反相电路170。

在本实施例中，开关电路110包括多个P型晶体管(在本实施例中，是以P型晶体管为例子进行说明，但实际的电路自当不以此为限)，且具有第一输出端(即图上的标号130)与第二输出端(即图上的标号142)，并根据接收的起始脉冲信号与由反相电路170输出的输出信号，决定是否将接收的第一脉冲信号与第二脉冲信号分别输出至相对应的第一输出端(标号130)与第二输出端(标号142)。

其中，此开关电路110是由第一P型晶体管112、第二P型晶体管114、第三P型晶体管116与第四P型晶体管118组成。其耦接关系为第一P型晶体管112的源极端124接收第一脉冲信号，其栅极端120耦接至反相电路170最后一级的反相单元188的输出端194，并根据反相电路170输出的输出信号决定是否导通第一P型晶体管112。第二P型晶体管114漏极端128接收第一脉冲信号，其源极端130耦接至第一P型晶体管112的漏极端122，其栅极端126接收并根据起始脉冲信号决定是否导通第二P型晶体管114。第三P型晶体管116的源极端136接收第二脉冲信号，其栅极端132接收并根据起始脉冲信号决定是否导通第三P型晶体管116。第四P型晶体管118的漏极端140接收第二脉冲信号，其源极端142耦接至第三P型晶体管116的漏极端134，其栅极端138耦接至反相电路170最后一级的反相单元188的输出端194，并根据输出信号决定是否导通第四P型晶体管118。

在本实施例中，第二P型晶体管114的源极端130是为开关电路110的第一输出端，且第四P型晶体管118的源极端142是为开关电路110的第二输出端。

在本实施例中，闩锁电路150包括第一闩锁单元152与第二闩锁单元160。第一闩锁单元152具有正输入端154、负输入端156与输出端158。第一闩锁单元152的正输入端154耦接至开关电路110的第一输出端(标号130)，第一闩锁单元152的负输入端156耦接至开关电路110的第二输出端(标号142)，第一闩锁单元152的输出端158耦接至第一闩锁单元152的负输入端156。而第二闩锁单元160同样具有正输入端162、负输入端164与输出端166。第二闩锁单元160的正输入端162耦接至第一闩锁单元152的输出端158，第二闩锁单元160的负输入端164耦接至第二闩锁单元160的输出端166，第二闩锁单元160的输出端166耦接至第一闩锁单元152的正输入端154。其中，闩锁电路150的第一输出端是为第一闩锁单元152的输出端158，闩锁电路150的第二输出端是为第二闩锁单元160的输出端166。

在本发明的较佳实施例中，闩锁电路150是于第一脉冲信号为逻辑低电位时，闩锁第一脉冲信号，而于第一脉冲信号为逻辑高电位时，闩锁第二脉冲信号。

在本实施例中，反相电路170包括奇数个反相单元172、180与188，其第一输入端174是耦接至第一闩锁单元152的输出端158与第二闩锁单元160的正输入端162，反相电路170并由最后一级的反相单元188的输出端194输出移位暂存器的信号。且在本实施例中，为方便说明起见，则仅以3个反相单元为实施例，当在电路设计时，自不以此为限。

请接着参照图2，其绘示依照本发明一较佳实施例的另一种移位暂存器的电路图。图2中与图1C的不同处为闩锁电路150与闩锁电路250。

在本实施例中，闩锁电路250包括第一闩锁单元252与第二闩锁单元260。第一闩锁单元252具有正输入端254、负输入端256与输出端258。第一闩锁单元252的正输入端254耦接至开关电路110的第二输出端(标号142)，第一闩锁单元252的负输入端256耦接至开关电路110的第一输出端(标号130)，第一闩锁单元252的输出端258耦接至第一闩锁单元252的负输入端256。第二闩锁单元260同样具有正输入端262、负输入端264与输出端266。第二闩锁单元260的正输入端262耦接至第一闩锁单元252的输出端258。第二闩锁单元260的负输入端264耦接至第二闩锁单元260的输出端266，第二闩锁单元260的输出端266耦接至第一闩锁单元252的正输入端254。其中，如熟悉此技艺者可轻易知晓，第一闩锁单元152与第二闩锁单元160可以是反相器，但均不以此为限。

在本发明的较佳实施例中，闩锁电路250的第一输出端是与第一闩锁单元252的输出端258，闩锁电路250的第二输出端是为第二闩锁单元260的输出端266。

在本实施例中，闩锁电路250是于第二脉冲信号为逻辑低电位时，闩锁第二脉冲信号，而于第二脉冲信号为逻辑高电位时，闩锁第一脉冲信号。

请接着参照图4，其绘示依照本发明一较佳实施例的一种反相单元电路400。在单一的反相单元172、180与188中包括第一P型晶体管402与第二P型晶体管410。其耦接关系为第一P型晶体管402的漏极端406耦接至高电位，第一P型晶体管402的栅极端412接收第一输入信号。第二P型晶体管410的漏极端414耦接至第一P型晶体管402的源极端408，第二P型晶体管410的源极端416耦接至低电位，第二P型晶体管410的栅极端404接收第二输入信号。其中，当第一输入信号为逻辑低电位、第二输入信号为逻辑高电位时，输出信号为逻辑高电位；第一输入信号为逻辑高电位、第二输入信号为逻辑高电位时，输出信号为逻辑低电位；第一输入信号为逻辑高电位、第二输入信号为逻辑低电位时，输出信号为逻辑低电位。

请合并参照图1C与图3，图3是绘示依照本发明一较佳实施例的一种移位暂存器输入信号波形图。如图3所绘，当第一脉冲信号与起始脉冲信号为逻辑低电位时，第二脉冲信号为逻辑高电位，此时，第二P型晶体管114与第三P型晶体管116被导通，闩锁电路150可用来闩锁第一脉冲信号；反之，当第一脉冲信号与起始脉冲信号为逻辑高电位，第二脉冲信号为逻辑低电位时，第一P型晶体管112与第四P型晶体管118被导通，闩锁电路150可用来闩锁第二脉冲信号。

请合并参照图2与图3，在本实施例中，当第一脉冲信号与起始脉冲信号为逻辑高电位，第二脉冲信号为逻辑低电位时，闩锁电路250可用来闩锁第二脉冲信号；反之，当第一脉冲信号与起始脉冲信号为逻辑低电位，第二脉冲信号为逻辑高电位时，闩锁电路250可用来闩锁第一脉冲信号。

在本实施例中，此移位暂存器100电路将只在输入信号为逻辑高电位或逻辑低电位时才会动作，而不会受到信号上升或下降时间所影响。

请接着参照图5A，其绘示依照本发明一较佳实施例的一种移位暂存器组的电路方块图。在图5A中，为方便解说，仅绘示4个移位暂存器，在实际电路中，自不当以此为限。在移位暂存器组电路500中，其可分为第一移位暂存器502、522与第二移位暂存器512、532。而每一暂存器均包括有第一输入端504、514、524、534，第二输入端506、516、526、536，起始脉冲信号端508、518、528、538，输出端510、520、530、540。其第一输入端504、514、524、534均接收第一脉冲信号，第二输入端506、516、526、536均接收至第二脉冲信号，且第一移位暂存器502、522的输出端510、530分别耦接至第二移位暂存器512、532的起始脉冲信号端518、538，而第二移位暂存器512的输出端520耦接至第一移位暂存器522的起始脉冲信号端528，第一移位暂存器502的起始脉冲信号端508则接收起始脉冲信号。由以上的连接关系可以看出，在移位暂存器组中，其是以当前级的输出来控制下一级移位暂存器的开启时间。

在本发明的较佳实施例中，当第一移位暂存器502、522例如是图1的电路时，则第二移位暂存器512、532可以例如是图2的电路；反之，当第一移位暂存器502、522例如是图2的电路时，则第二移位暂存器512、532可以例如是图1C的电路，但均不以此为限。

请接着参照图5B，其绘示依照本发明一较佳实施例的另一种移位暂存器组550的电路方块图。其与图5A最大不同之处在于第二级的移位暂存器562的第一输入端564与第四级的移位暂存器582的第一输入端584为接收第二脉冲信号，而第二级的移位暂存器562的第二输入端566与第四级的移位暂存器582的第二输入端586则接收第一脉冲信号。在图5B中，第一级的移位暂存器552的第一输入端554与第三级的移位暂存器572的第一输入端574同样接收第一脉冲信号，第一级与第三级的移位暂存器的各别第二输入端556与576则亦接收第二脉冲信号。在图5B中，其移位暂存器552、562、572与582可以是在本实施例中所提到的如图1C或图2所绘示的移位暂存器。

接下来请参照图6，其绘示依照本发明一较佳实施例的一种移位暂存器组的各级输出的信号(电压-时间)曲线图。请合并参照图5A与图6，在本实施例中，曲线602为第一级移位暂存器502的输出端510输出的信号的曲线，曲线604为第二级移位暂存器512的输出端520输出的信号的曲线，曲线606为第三级移位暂存器522输出端530输出的信号的曲线，曲线608为第四级移位暂存器532的输出端540输出的信号的曲线。由图6可知，由利用将图1与图2的移位暂存器的电路交互连接，于输入第一脉冲信号、第二脉冲信号与起始脉冲信号后，可控制其输出端输出的曲线(波形)，而当前级的输出可当作控制下一级移位暂存器的开启时间。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种移位暂存器，其特征在于，包括：

一开关电路，包括复数个晶体管，该开关电路具有一第一输出端与一第二输出端，并接收一起始脉冲信号、一第一脉冲信号、一第二脉冲信号与由该移位暂存器输出的一输出信号，该开关电路根据该起始脉冲信号与该输出信号，将所接收的该第一脉冲信号与该第二脉冲信号分别输出至对应的该开关电路的该第一输出端与该第二输出端；

一闩锁电路，具有一第一输入端、一第二输入端、一第一输出端与一第二输出端，该闩锁电路的该第一输入端耦接至该开关电路的该第一输出端，该闩锁电路的该第二输入端耦接至该开关电路的该第二输出端，用以闩锁该第一脉冲信号与该第二脉冲信号其中之一；以及

一反相电路，具有一第一输入端、一第二输入端与一输出端，该反相电路的该第一输入端耦接至该闩锁电路的该第一输出端，该反相电路的该第二输入端耦接至该闩锁电路的该第二输出端，用以由该反相电路的该输出端输出该暂存器的该输出信号，该输出信号为一与该反相电路的该第一输入端所输入的信号反相的信号；

其中，该第一脉冲信号与该起始脉冲信号为同相，该第一脉冲信号与该第二脉冲信号为反相。

2.如权利要求1所述的移位暂存器，其特征在于，其中该闩锁电路包括：

一第一闩锁单元，具有正输入端、负输入端与输出端，该第一闩锁单元的正输入端耦接至该开关电路的第一输出端，该第一闩锁单元的负输入端耦接至该开关电路的第二输出端，该第一闩锁单元的输出端耦接至该第一闩锁单元的负输入端；以及

一第二闩锁单元，具有正输入端、负输入端与输出端，该第二闩锁单元的正输入端耦接至该第一闩锁单元的输出端，该第二闩锁单元的负输入端耦接至该第二闩锁单元的输出端，该第二闩锁单元的输出端耦接至该第一闩锁单元的正输入端；

其中，该闩锁电路的第一输出端是为该第一闩锁单元的输出端，该闩锁电路的第二输出端是为该第二闩锁单元的输出端。

3.如权利要求2所述的移位暂存器，其特征在于，其中该闩锁电路是于该第一脉冲信号为逻辑低电位时，闩锁该第一脉冲信号，而于该第一脉冲信号为逻辑高电位时，闩锁该第二脉冲信号。

4.如权利要求1所述的移位暂存器，其特征在于，其中该闩锁电路更包括：

一第一闩锁单元，具有正输入端、负输入端与输出端，该第一闩锁单元的正输入端耦接至该开关电路的第二输出端，该第一闩锁单元的负输入端耦接至该开关电路的第一输出端，该第一闩锁单元的输出端耦接至该第一闩锁单元的负输入端；以及

一第二闩锁单元，具有正输入端、负输入端与输出端，该第二闩锁单元的正输入端耦接至该第一闩锁单元的输出端，该第二闩锁单元的负输入端耦接至该第二闩锁单元的输出端，该第二闩锁单元的输出端耦接至该第一闩锁单元的正输入端；

其中，该闩锁电路的第一输出端是为该第一闩锁单元的输出端，该闩锁电路的第二输出端是为该第二闩锁单元的输出端。

5.如权利要求4所述的移位暂存器，其特征在于，其中该闩锁电路是于该第二脉冲信号为逻辑低电位时，闩锁该第二脉冲信号，而于该第二脉冲信号为逻辑高电位时，闩锁该第一脉冲信号。

6.如权利要求1所述的移位暂存器，其特征在于，其中该开关电路包括：

一第一晶体管，该第一晶体管的源极端耦接至该第一脉冲信号的信号源，该第一晶体管的栅极端耦接至该反相电路的输出端，用以接收并根据该输出信号决定导通该第一晶体管与否；

一第二晶体管，该第二晶体管的源极端耦接至该第一晶体管的漏极端，且该第二晶体管的栅极端耦接至该起始脉冲信号的信号源，用以接收并根据该起始脉冲信号决定导通该第二晶体管与否；

一第三晶体管，该第三晶体管的源极端耦接至该第二脉冲信号的信号源，该第三晶体管的栅极端耦接至该起始脉冲信号的信号源，用以接收并根据该起始脉冲信号决定导通该第三晶体管与否；以及

一第四晶体管，该第四晶体管的漏极端耦接至该第二脉冲信号的信号源，该第四晶体管的源极端耦接至该第三晶体管的漏极端，该第四晶体管的栅极端耦接至该反相电路的输出端，用以接收并根据该输出信号决定导通该第四晶体管与否；

其中，该第二晶体管的该源极端是为该开关电路的第一输出端，且该第三晶体管的漏极端是为该开关电路的第二输出端。

7.如权利要求1所述的移位暂存器，其特征在于，其中该反相电路包括奇数个反相单元，且该些反相单元中的任一个包括：

一第一P型晶体管，该第一P型晶体管的漏极端耦接至一高电位，该第一P型晶体管的栅极端接收一第一输入信号，并根据该第一输入信号决定导通该第一P型晶体管与否；以及

一第二P型晶体管，该第二P型晶体管的漏极端耦接至该第一P型晶体管的源极端，该第二P型晶体管的源极端耦接至一低电位，该第二晶体管的栅极端接收一第二输入信号，并根据该第二输入信号决定导通该第二P型晶体管与否；

其中，该些反相单元中的任一个反相单元是以该第一P型晶体管与该第二P型晶体管的导通与否，以决定该反相单元的输出为一逻辑高电位或一逻辑低电位。

8.一种移位暂存器组，该移位暂存器组是接收一第一脉冲信号、一第二脉冲信号与一起始脉冲信号，其特征在于，该移位暂存器组包括：

一第一移位暂存器，具有第一输入端、第二输入端、起始脉冲信号端以及输出端，该第一移位暂存器的第一输入端接收该第一脉冲信号，该第一移位暂存器的第二输入端接收该第二脉冲信号，该第一移位暂存器的起始脉冲信号端接收该起始脉冲信号，该第一移位暂存器是根据该第一脉冲信号、该第二脉冲信号与该起始脉冲信号输出一第一输出信号；以及

一第二移位暂存器，具有第一输入端、第二输入端、起始脉冲信号端以及输出端，该第二移位暂存器的第一输入端接收该第一脉冲信号，该第二移位暂存器的第二输入端接收该第二脉冲信号，该第二移位暂存器的起始脉冲信号端接收该第一输出信号，该第二移位暂存器是根据该第一脉冲信号、该第二脉冲信号与该第一输出信号输出一第二输出信号；

其中，该第一移位暂存器与该第二移位暂存器在经由该起始脉冲信号端接收到同相的信号时，会分别输出该第一脉冲信号与该第二脉冲信号，且该第一脉冲信号与该起始脉冲信号为同相，该第一脉冲信号与该第二脉冲信号为反相，而该第一移位暂存器是与该第二暂存器交叉串联以形成该移位暂存器组，

其中，每一移位暂存器分别根据其输出端的信号决定该移位暂存器的操作方式。

9.一种显示***，其特征在于，包括：

一时序控制器，用以输出多数个不同时序扫描信号、一起始脉冲信号、一第一脉冲信号与一第二脉冲信号；

一栅极驱动电路，电性耦接至该时序控制器，用以根据该些不同时序扫描信号而输出一驱动信号；

一伽玛调整电压，用以输出一伽玛调整电压；

一资料驱动电路，电性耦接至该时序控制器与该伽玛调整电压，用以接收一起始脉冲信号、该第一脉冲信号与该第二脉冲信号，该资料驱动电路包括一移位暂存器组，该移位暂存器组是由一第一移位暂存器是与一第二暂存器级联形成，其中该第一移位暂存器与该第二移位暂存器在接收到与该起始脉冲信号同相的信号时，会分别输出该第一脉冲信号与该第二脉冲信号；以及

一平面显示单元，由该资料驱动电路与该栅极驱动电路所驱动，

其中，每一移位暂存器分别根据其输出端的信号决定该移位暂存器的操作方式。

10.一种电子装置，接收一第一脉冲信号、一第二脉冲信号与一起始脉冲信号，其特征在于，至少包括一移位暂存器组，而该移位暂存器组是由一第一移位暂存器与一第二移位暂存器级联形成，其中该第一移位暂存器与该第二移位暂存器在接收到与该起始脉冲信号同相的信号时，会分别输出该第一脉冲信号与该第二脉冲信号，其中该第一脉冲信号与该起始脉冲信号为同相，且该第一脉冲信号与该第二脉冲信号为反相，

其中，每一移位暂存器分别根据其输出端的信号决定该移位暂存器的操作方式。

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