JPH067440B2 - 薄膜シフトレジスタ回路 - Google Patents
薄膜シフトレジスタ回路Info
- Publication number
- JPH067440B2 JPH067440B2 JP58170652A JP17065283A JPH067440B2 JP H067440 B2 JPH067440 B2 JP H067440B2 JP 58170652 A JP58170652 A JP 58170652A JP 17065283 A JP17065283 A JP 17065283A JP H067440 B2 JPH067440 B2 JP H067440B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- shift register
- mos
- register circuit
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 本発明は薄膜シフトレジスタ回路、特に周辺駆動回路内
蔵型アクティブマトリクス基板における薄膜シフトレジ
スタ回路に関する。
蔵型アクティブマトリクス基板における薄膜シフトレジ
スタ回路に関する。
現在アクティブマトリクス基板としては、単結晶シリコ
ン基板上に設けたゲート線、データ線、該ゲート線と該
データ線の交点に設けたMOSトランジスタ及びMOS
トランジスタによる周辺駆動回路によるもの、もしく
は、絶縁基板上に設けたゲート線、データ線及び該ゲー
ト線と該データ線の交点に設けた薄膜トランジスタによ
るものが、活発に製作・試作されている。
ン基板上に設けたゲート線、データ線、該ゲート線と該
データ線の交点に設けたMOSトランジスタ及びMOS
トランジスタによる周辺駆動回路によるもの、もしく
は、絶縁基板上に設けたゲート線、データ線及び該ゲー
ト線と該データ線の交点に設けた薄膜トランジスタによ
るものが、活発に製作・試作されている。
ところで、絶縁基板上に設けた薄膜トランジスタによる
アクティブマトリクス基板において、該アクティブマト
リクス基板を用いたアクティブマトリクス型結晶表示装
置の小型化、高性能化、低コスト化のため、該アクティ
ブマトリクス基板への薄膜トランジスタによる周辺駆動
回路内蔵が要求されている。
アクティブマトリクス基板において、該アクティブマト
リクス基板を用いたアクティブマトリクス型結晶表示装
置の小型化、高性能化、低コスト化のため、該アクティ
ブマトリクス基板への薄膜トランジスタによる周辺駆動
回路内蔵が要求されている。
従来の単結晶シリコン基板上に設けたMOSトランジス
タによるシフトレジズタにおいては、ソースもしくはド
レイン部と基板との接合容量が存在し、配線容量も容易
に付加されるため、特に誤動作防止用容量を設ける必要
はなかった。第1図のその例を示す。同図において、1
00及び101はクロック線で、互いに逆相のクロック
信号が印加される。102はデータ入力端子、103は
電源線、110乃至113,120乃至123,130
乃至133等はMOSトランジスタ、114,124及
び134等はMOSトランジスタを用いたMOS容量、
115,125及び135等はそれぞれMOSトランジ
スタ及びMOS容量111及び114,121及び12
4,131及び134等のゲート、116,126,1
36等はシフトレジスタの出力端子で、同図は単チャネ
ルダイナミック型シフトレジスタの例である。第2図は
各部の電圧波形の例である。200及び201はそれぞ
れクロック線100及び101に印加するクロック信
号、202はデータ入力端子102に印加するデータ信
号、203はMOSトランジスタ111及びMOS容量
114のゲート115で観測される信号波形、204は
シフトレジスタ出力端子116で観測される信号波形、
205はMOSトランジスタ121及びMOS容量12
4のゲート125で観測される信号波形、206はシフ
トレジスタ出力端子126で観測される信号波形、20
7はMOSトランジスタ131及びMOS容量134の
ゲート135で観測される信号波形である。同図はPチ
ャネルダイナミックシフトレジスタを駆動している例で
ある。第1図において、MOSトランジスタ110乃至
113及びMOS容量114で、シフトレジスタ1ビッ
トが形成されている。ここで、MOSトランジスタ11
1等とMOS容量114等の共通ゲート115等に配線
容量が付加されず、111,114等のソースもしくは
ドレイン部と基板との接合容量がない状況を考える。M
OSトランジスタ111及びMOS容量114には、ソ
ースもしくはドレイン部とゲート部との重なり容量が存
在するが、第2図と時刻t4における動作を考えると、
クロック線100の電位はローからハイに立ち上がり、
MOSトランジスタ110は非導通となる。また、クロ
ック線101の電位はローとなり、115の電位は該重
なり容量のため、ローの電位まで下降する。すると、M
OSトランジスタ111が導通し、出力端子116の電
位が下降し、またMOSトランジスタ120は導通して
いるため、MOSトランジスタ121及びMOS容量1
24の共通ゲート125の電位が下降する。従ってt4
乃至t5の期間に出力端子116の電位はローとなる。
そしてt5乃至t6等の期間には出力端子126と、M
OSトランジスタ131及びMOS容量134の共通ゲ
ート135の電位が下降する。以上のようなメカニズム
で第1図シフトレジスタは誤動作してしまうが、実際は
MOSトランジスタ及びMOS容量の共通ゲート11
5,125,135等と電源(電源線103に供給する
電位の)間に配線容量が付加し、MOSトランジスタ及
びMOS容量のソースもしくはドレイン部と電源間に接
合容量が存在するため、t4乃至t5の期間等にMOS
トランジスタ及びMOS容量の共通ゲート115等の電
位降下を抑える。115等の電位降下分をVd、クロッ
クの電圧振幅をV、115と111及び114等との重
なり容量をCg、111及び114等のソースもしくは
ドレイン部と電源間との接合容量及び、115と電源間
に付加される配線容量の和をCsとすると、115等の
電位降下分VdはVd=Cg・V/(Cg+Cs)で表われ
る。よって前述の如き誤動作は起こらない。従って、従
来のMOSトランジスタによるシフトレジスタにおいて
は、Pn接合領域及び配線領域が誤動作防止用容量の役
割を果たしているため、特別に容量を設ける必要はなか
った。ところが、薄膜集積回路においては一般的に、基
板が絶縁されていて、Pn接合領域による容量がなく、
配線領域に容量が付加されない。
タによるシフトレジズタにおいては、ソースもしくはド
レイン部と基板との接合容量が存在し、配線容量も容易
に付加されるため、特に誤動作防止用容量を設ける必要
はなかった。第1図のその例を示す。同図において、1
00及び101はクロック線で、互いに逆相のクロック
信号が印加される。102はデータ入力端子、103は
電源線、110乃至113,120乃至123,130
乃至133等はMOSトランジスタ、114,124及
び134等はMOSトランジスタを用いたMOS容量、
115,125及び135等はそれぞれMOSトランジ
スタ及びMOS容量111及び114,121及び12
4,131及び134等のゲート、116,126,1
36等はシフトレジスタの出力端子で、同図は単チャネ
ルダイナミック型シフトレジスタの例である。第2図は
各部の電圧波形の例である。200及び201はそれぞ
れクロック線100及び101に印加するクロック信
号、202はデータ入力端子102に印加するデータ信
号、203はMOSトランジスタ111及びMOS容量
114のゲート115で観測される信号波形、204は
シフトレジスタ出力端子116で観測される信号波形、
205はMOSトランジスタ121及びMOS容量12
4のゲート125で観測される信号波形、206はシフ
トレジスタ出力端子126で観測される信号波形、20
7はMOSトランジスタ131及びMOS容量134の
ゲート135で観測される信号波形である。同図はPチ
ャネルダイナミックシフトレジスタを駆動している例で
ある。第1図において、MOSトランジスタ110乃至
113及びMOS容量114で、シフトレジスタ1ビッ
トが形成されている。ここで、MOSトランジスタ11
1等とMOS容量114等の共通ゲート115等に配線
容量が付加されず、111,114等のソースもしくは
ドレイン部と基板との接合容量がない状況を考える。M
OSトランジスタ111及びMOS容量114には、ソ
ースもしくはドレイン部とゲート部との重なり容量が存
在するが、第2図と時刻t4における動作を考えると、
クロック線100の電位はローからハイに立ち上がり、
MOSトランジスタ110は非導通となる。また、クロ
ック線101の電位はローとなり、115の電位は該重
なり容量のため、ローの電位まで下降する。すると、M
OSトランジスタ111が導通し、出力端子116の電
位が下降し、またMOSトランジスタ120は導通して
いるため、MOSトランジスタ121及びMOS容量1
24の共通ゲート125の電位が下降する。従ってt4
乃至t5の期間に出力端子116の電位はローとなる。
そしてt5乃至t6等の期間には出力端子126と、M
OSトランジスタ131及びMOS容量134の共通ゲ
ート135の電位が下降する。以上のようなメカニズム
で第1図シフトレジスタは誤動作してしまうが、実際は
MOSトランジスタ及びMOS容量の共通ゲート11
5,125,135等と電源(電源線103に供給する
電位の)間に配線容量が付加し、MOSトランジスタ及
びMOS容量のソースもしくはドレイン部と電源間に接
合容量が存在するため、t4乃至t5の期間等にMOS
トランジスタ及びMOS容量の共通ゲート115等の電
位降下を抑える。115等の電位降下分をVd、クロッ
クの電圧振幅をV、115と111及び114等との重
なり容量をCg、111及び114等のソースもしくは
ドレイン部と電源間との接合容量及び、115と電源間
に付加される配線容量の和をCsとすると、115等の
電位降下分VdはVd=Cg・V/(Cg+Cs)で表われ
る。よって前述の如き誤動作は起こらない。従って、従
来のMOSトランジスタによるシフトレジスタにおいて
は、Pn接合領域及び配線領域が誤動作防止用容量の役
割を果たしているため、特別に容量を設ける必要はなか
った。ところが、薄膜集積回路においては一般的に、基
板が絶縁されていて、Pn接合領域による容量がなく、
配線領域に容量が付加されない。
本発明の目的は、薄膜シフトレジスタ回路に容量を設
け、該容量により、薄膜シフトレジスタの誤動作を防止
し、高性能化を図り、該高性能薄膜シフトレジスタ回路
を、従来の薄膜トランジスタによるアクティブマトリク
ス基板へ内蔵することにある。
け、該容量により、薄膜シフトレジスタの誤動作を防止
し、高性能化を図り、該高性能薄膜シフトレジスタ回路
を、従来の薄膜トランジスタによるアクティブマトリク
ス基板へ内蔵することにある。
本発明の要旨は、層間絶縁膜等の絶縁薄膜を誘電体とし
て用い、誤動作防止用容量を特別に設けた点にある。
て用い、誤動作防止用容量を特別に設けた点にある。
以下、実施例に基づいて本発明を詳細に説明する。
第3図及び第4図は本発明の実施例である。第3図にお
いて、300及び301はクロック線で、互いに逆相の
クロック信号が印加される。302はデータ入力端子、
303は電源線、310乃至313,320乃至32
3,330乃至333等は薄膜トランジスタ、314,
324及び334等は薄膜トランジスタを用いたMOS
容量、315,325,335等は薄膜トランジスタ及
びMOS容量311及び334等の共通ゲート、31
6,326及び336等はシフトレジスタの出力端子、
317,327及び337等は絶縁膜等を利用して設け
た誤動作防止用容量、318,328及び338等は電
源線303に供給される電位の電源であり、薄膜トラン
ジスタ310乃至313、MOS容量314、及び誤動
作防止用容量317とで、シフトレジスタ1ビットが形
成されている。第3図シフトレジスタの動作例は第1図
のものと同じく、第2図の通りである。
いて、300及び301はクロック線で、互いに逆相の
クロック信号が印加される。302はデータ入力端子、
303は電源線、310乃至313,320乃至32
3,330乃至333等は薄膜トランジスタ、314,
324及び334等は薄膜トランジスタを用いたMOS
容量、315,325,335等は薄膜トランジスタ及
びMOS容量311及び334等の共通ゲート、31
6,326及び336等はシフトレジスタの出力端子、
317,327及び337等は絶縁膜等を利用して設け
た誤動作防止用容量、318,328及び338等は電
源線303に供給される電位の電源であり、薄膜トラン
ジスタ310乃至313、MOS容量314、及び誤動
作防止用容量317とで、シフトレジスタ1ビットが形
成されている。第3図シフトレジスタの動作例は第1図
のものと同じく、第2図の通りである。
第4図は本発明の構造の一例であり、薄膜トランジスタ
311等のチャネル部を、チャネル幅方向に切断した時
の断面図である。401は絶縁基板、402はチャネル
幅方向に切断された薄膜トランジスタのチャネル部、4
03はゲート酸化膜、404はゲート電極、405は層
間絶縁膜、406は電源線である。ゲート電極404、
層間絶縁膜405、電源線406とにより、誤動作防止
用容量が形成されている。
311等のチャネル部を、チャネル幅方向に切断した時
の断面図である。401は絶縁基板、402はチャネル
幅方向に切断された薄膜トランジスタのチャネル部、4
03はゲート酸化膜、404はゲート電極、405は層
間絶縁膜、406は電源線である。ゲート電極404、
層間絶縁膜405、電源線406とにより、誤動作防止
用容量が形成されている。
第5図は本発明のもう一つの実施例である。第3図と同
一の記号は第3図と同一のものを表わす。510,51
2,520,522,530,532等は絶縁薄膜を利
用して設けた誤動作防止用容量、511,513,52
1,523,531,533等は電源線303に供給さ
れる電位の電源である。第5図において、薄膜トランジ
スタ310乃至313、MOS容量314、誤動作防止
用容量510及び512とで、シフトレジスタ1ビット
が形成されている。薄膜シフトレジスタ回路において、
欠陥が最も生じやすいのが誤動作防止用容量部で、これ
はゴミ等により絶縁薄膜部で上下短絡が起こるためであ
る。そして該誤動作防止用容量を並列に複数個設け、短
絡が起こった容量のみ切り離せるようにすればよく、歩
留りも向上する。そのため第5図では誤動作防止用容量
を1ビット中に2個並列に設けている。第5図シフトレ
ジスタの動作例も同様に第2図の通りである。
一の記号は第3図と同一のものを表わす。510,51
2,520,522,530,532等は絶縁薄膜を利
用して設けた誤動作防止用容量、511,513,52
1,523,531,533等は電源線303に供給さ
れる電位の電源である。第5図において、薄膜トランジ
スタ310乃至313、MOS容量314、誤動作防止
用容量510及び512とで、シフトレジスタ1ビット
が形成されている。薄膜シフトレジスタ回路において、
欠陥が最も生じやすいのが誤動作防止用容量部で、これ
はゴミ等により絶縁薄膜部で上下短絡が起こるためであ
る。そして該誤動作防止用容量を並列に複数個設け、短
絡が起こった容量のみ切り離せるようにすればよく、歩
留りも向上する。そのため第5図では誤動作防止用容量
を1ビット中に2個並列に設けている。第5図シフトレ
ジスタの動作例も同様に第2図の通りである。
以上述べた如く、本発明を用いることにより、誤動作の
ない、高性能の薄膜シフトレジスタが実現され、高性能
かつ高歩留りの周辺駆動回路内蔵型アクティブマトリク
ス基板が実現される。
ない、高性能の薄膜シフトレジスタが実現され、高性能
かつ高歩留りの周辺駆動回路内蔵型アクティブマトリク
ス基板が実現される。
第1図は、単結晶シリコン基板上に設けたMOSトラン
ジスタによる、従来のシフトレジスタ回路の例を説明す
るための図。 第2図は、第1図シフトレジスタ各部の印加波形を示し
た図。 第3図及び第4図は本発明の実施例を説明するための
図。 第5図は本発明のもう一つの実施例を説明するための
図。
ジスタによる、従来のシフトレジスタ回路の例を説明す
るための図。 第2図は、第1図シフトレジスタ各部の印加波形を示し
た図。 第3図及び第4図は本発明の実施例を説明するための
図。 第5図は本発明のもう一つの実施例を説明するための
図。
Claims (2)
- 【請求項1】絶縁基板上または絶縁薄膜上に形成された
薄膜トランジスタからなる薄膜シフトレジスタ回路にお
いて、 該薄膜シフトレジスタの各1ビットに対して、データ入
力信号線に接続された薄膜トランジスタの出力側端子に
並列に誤動作防止容量を形成したことを特徴とする薄膜
シフトレジスタ回路。 - 【請求項2】該誤動作防止容量を、該出力端子線に対し
て並列に複数個形成したことを特徴とする特許請求の範
囲第1項に記載の薄膜シフトレジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58170652A JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58170652A JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6061999A JPS6061999A (ja) | 1985-04-09 |
JPH067440B2 true JPH067440B2 (ja) | 1994-01-26 |
Family
ID=15908846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58170652A Expired - Lifetime JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH067440B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9011486B2 (en) | 2009-02-20 | 2015-04-21 | Covidien Lp | Systems for venous occlusion for the treatment of venous insufficiency |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
JP7408926B2 (ja) * | 2019-06-05 | 2024-01-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
1983
- 1983-09-16 JP JP58170652A patent/JPH067440B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9011486B2 (en) | 2009-02-20 | 2015-04-21 | Covidien Lp | Systems for venous occlusion for the treatment of venous insufficiency |
Also Published As
Publication number | Publication date |
---|---|
JPS6061999A (ja) | 1985-04-09 |
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