JPH067440B2 - 薄膜シフトレジスタ回路 - Google Patents
薄膜シフトレジスタ回路Info
- Publication number
- JPH067440B2 JPH067440B2 JP58170652A JP17065283A JPH067440B2 JP H067440 B2 JPH067440 B2 JP H067440B2 JP 58170652 A JP58170652 A JP 58170652A JP 17065283 A JP17065283 A JP 17065283A JP H067440 B2 JPH067440 B2 JP H067440B2
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- JP
- Japan
- Prior art keywords
- thin film
- shift register
- mos
- register circuit
- capacitance
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 本発明は薄膜シフトレジスタ回路、特に周辺駆動回路内
蔵型アクティブマトリクス基板における薄膜シフトレジ
スタ回路に関する。
蔵型アクティブマトリクス基板における薄膜シフトレジ
スタ回路に関する。
現在アクティブマトリクス基板としては、単結晶シリコ
ン基板上に設けたゲート線、データ線、該ゲート線と該
データ線の交点に設けたＭＯＳトランジスタ及びＭＯＳ
トランジスタによる周辺駆動回路によるもの、もしく
は、絶縁基板上に設けたゲート線、データ線及び該ゲー
ト線と該データ線の交点に設けた薄膜トランジスタによ
るものが、活発に製作・試作されている。
ン基板上に設けたゲート線、データ線、該ゲート線と該
データ線の交点に設けたＭＯＳトランジスタ及びＭＯＳ
トランジスタによる周辺駆動回路によるもの、もしく
は、絶縁基板上に設けたゲート線、データ線及び該ゲー
ト線と該データ線の交点に設けた薄膜トランジスタによ
るものが、活発に製作・試作されている。
ところで、絶縁基板上に設けた薄膜トランジスタによる
アクティブマトリクス基板において、該アクティブマト
リクス基板を用いたアクティブマトリクス型結晶表示装
置の小型化、高性能化、低コスト化のため、該アクティ
ブマトリクス基板への薄膜トランジスタによる周辺駆動
回路内蔵が要求されている。
アクティブマトリクス基板において、該アクティブマト
リクス基板を用いたアクティブマトリクス型結晶表示装
置の小型化、高性能化、低コスト化のため、該アクティ
ブマトリクス基板への薄膜トランジスタによる周辺駆動
回路内蔵が要求されている。
従来の単結晶シリコン基板上に設けたＭＯＳトランジス
タによるシフトレジズタにおいては、ソースもしくはド
レイン部と基板との接合容量が存在し、配線容量も容易
に付加されるため、特に誤動作防止用容量を設ける必要
はなかった。第１図のその例を示す。同図において、１
００及び１０１はクロック線で、互いに逆相のクロック
信号が印加される。１０２はデータ入力端子、１０３は
電源線、１１０乃至１１３，１２０乃至１２３，１３０
乃至１３３等はＭＯＳトランジスタ、１１４，１２４及
び１３４等はＭＯＳトランジスタを用いたＭＯＳ容量、
１１５，１２５及び１３５等はそれぞれＭＯＳトランジ
スタ及びＭＯＳ容量１１１及び１１４，１２１及び１２
４，１３１及び１３４等のゲート、１１６，１２６，１
３６等はシフトレジスタの出力端子で、同図は単チャネ
ルダイナミック型シフトレジスタの例である。第２図は
各部の電圧波形の例である。２００及び２０１はそれぞ
れクロック線１００及び１０１に印加するクロック信
号、２０２はデータ入力端子１０２に印加するデータ信
号、２０３はＭＯＳトランジスタ１１１及びＭＯＳ容量
１１４のゲート１１５で観測される信号波形、２０４は
シフトレジスタ出力端子１１６で観測される信号波形、
２０５はＭＯＳトランジスタ１２１及びＭＯＳ容量１２
４のゲート１２５で観測される信号波形、２０６はシフ
トレジスタ出力端子１２６で観測される信号波形、２０
７はＭＯＳトランジスタ１３１及びＭＯＳ容量１３４の
ゲート１３５で観測される信号波形である。同図はＰチ
ャネルダイナミックシフトレジスタを駆動している例で
ある。第１図において、ＭＯＳトランジスタ１１０乃至
１１３及びＭＯＳ容量１１４で、シフトレジスタ１ビッ
トが形成されている。ここで、ＭＯＳトランジスタ１１
１等とＭＯＳ容量１１４等の共通ゲート１１５等に配線
容量が付加されず、１１１，１１４等のソースもしくは
ドレイン部と基板との接合容量がない状況を考える。Ｍ
ＯＳトランジスタ１１１及びＭＯＳ容量１１４には、ソ
ースもしくはドレイン部とゲート部との重なり容量が存
在するが、第２図と時刻ｔ４における動作を考えると、
クロック線１００の電位はローからハイに立ち上がり、
ＭＯＳトランジスタ１１０は非導通となる。また、クロ
ック線１０１の電位はローとなり、１１５の電位は該重
なり容量のため、ローの電位まで下降する。すると、Ｍ
ＯＳトランジスタ１１１が導通し、出力端子１１６の電
位が下降し、またＭＯＳトランジスタ１２０は導通して
いるため、ＭＯＳトランジスタ１２１及びＭＯＳ容量１
２４の共通ゲート１２５の電位が下降する。従ってｔ４
乃至ｔ５の期間に出力端子１１６の電位はローとなる。
そしてｔ５乃至ｔ６等の期間には出力端子１２６と、Ｍ
ＯＳトランジスタ１３１及びＭＯＳ容量１３４の共通ゲ
ート１３５の電位が下降する。以上のようなメカニズム
で第１図シフトレジスタは誤動作してしまうが、実際は
ＭＯＳトランジスタ及びＭＯＳ容量の共通ゲート１１
５，１２５，１３５等と電源（電源線１０３に供給する
電位の）間に配線容量が付加し、ＭＯＳトランジスタ及
びＭＯＳ容量のソースもしくはドレイン部と電源間に接
合容量が存在するため、ｔ４乃至ｔ５の期間等にＭＯＳ
トランジスタ及びＭＯＳ容量の共通ゲート１１５等の電
位降下を抑える。１１５等の電位降下分をＶd、クロッ
クの電圧振幅をＶ、１１５と１１１及び１１４等との重
なり容量をＣg、１１１及び１１４等のソースもしくは
ドレイン部と電源間との接合容量及び、１１５と電源間
に付加される配線容量の和をＣsとすると、１１５等の
電位降下分ＶdはＶd＝Ｃg・Ｖ／（Ｃg＋Ｃs）で表われ
る。よって前述の如き誤動作は起こらない。従って、従
来のＭＯＳトランジスタによるシフトレジスタにおいて
は、Ｐｎ接合領域及び配線領域が誤動作防止用容量の役
割を果たしているため、特別に容量を設ける必要はなか
った。ところが、薄膜集積回路においては一般的に、基
板が絶縁されていて、Ｐｎ接合領域による容量がなく、
配線領域に容量が付加されない。
タによるシフトレジズタにおいては、ソースもしくはド
レイン部と基板との接合容量が存在し、配線容量も容易
に付加されるため、特に誤動作防止用容量を設ける必要
はなかった。第１図のその例を示す。同図において、１
００及び１０１はクロック線で、互いに逆相のクロック
信号が印加される。１０２はデータ入力端子、１０３は
電源線、１１０乃至１１３，１２０乃至１２３，１３０
乃至１３３等はＭＯＳトランジスタ、１１４，１２４及
び１３４等はＭＯＳトランジスタを用いたＭＯＳ容量、
１１５，１２５及び１３５等はそれぞれＭＯＳトランジ
スタ及びＭＯＳ容量１１１及び１１４，１２１及び１２
４，１３１及び１３４等のゲート、１１６，１２６，１
３６等はシフトレジスタの出力端子で、同図は単チャネ
ルダイナミック型シフトレジスタの例である。第２図は
各部の電圧波形の例である。２００及び２０１はそれぞ
れクロック線１００及び１０１に印加するクロック信
号、２０２はデータ入力端子１０２に印加するデータ信
号、２０３はＭＯＳトランジスタ１１１及びＭＯＳ容量
１１４のゲート１１５で観測される信号波形、２０４は
シフトレジスタ出力端子１１６で観測される信号波形、
２０５はＭＯＳトランジスタ１２１及びＭＯＳ容量１２
４のゲート１２５で観測される信号波形、２０６はシフ
トレジスタ出力端子１２６で観測される信号波形、２０
７はＭＯＳトランジスタ１３１及びＭＯＳ容量１３４の
ゲート１３５で観測される信号波形である。同図はＰチ
ャネルダイナミックシフトレジスタを駆動している例で
ある。第１図において、ＭＯＳトランジスタ１１０乃至
１１３及びＭＯＳ容量１１４で、シフトレジスタ１ビッ
トが形成されている。ここで、ＭＯＳトランジスタ１１
１等とＭＯＳ容量１１４等の共通ゲート１１５等に配線
容量が付加されず、１１１，１１４等のソースもしくは
ドレイン部と基板との接合容量がない状況を考える。Ｍ
ＯＳトランジスタ１１１及びＭＯＳ容量１１４には、ソ
ースもしくはドレイン部とゲート部との重なり容量が存
在するが、第２図と時刻ｔ４における動作を考えると、
クロック線１００の電位はローからハイに立ち上がり、
ＭＯＳトランジスタ１１０は非導通となる。また、クロ
ック線１０１の電位はローとなり、１１５の電位は該重
なり容量のため、ローの電位まで下降する。すると、Ｍ
ＯＳトランジスタ１１１が導通し、出力端子１１６の電
位が下降し、またＭＯＳトランジスタ１２０は導通して
いるため、ＭＯＳトランジスタ１２１及びＭＯＳ容量１
２４の共通ゲート１２５の電位が下降する。従ってｔ４
乃至ｔ５の期間に出力端子１１６の電位はローとなる。
そしてｔ５乃至ｔ６等の期間には出力端子１２６と、Ｍ
ＯＳトランジスタ１３１及びＭＯＳ容量１３４の共通ゲ
ート１３５の電位が下降する。以上のようなメカニズム
で第１図シフトレジスタは誤動作してしまうが、実際は
ＭＯＳトランジスタ及びＭＯＳ容量の共通ゲート１１
５，１２５，１３５等と電源（電源線１０３に供給する
電位の）間に配線容量が付加し、ＭＯＳトランジスタ及
びＭＯＳ容量のソースもしくはドレイン部と電源間に接
合容量が存在するため、ｔ４乃至ｔ５の期間等にＭＯＳ
トランジスタ及びＭＯＳ容量の共通ゲート１１５等の電
位降下を抑える。１１５等の電位降下分をＶd、クロッ
クの電圧振幅をＶ、１１５と１１１及び１１４等との重
なり容量をＣg、１１１及び１１４等のソースもしくは
ドレイン部と電源間との接合容量及び、１１５と電源間
に付加される配線容量の和をＣsとすると、１１５等の
電位降下分ＶdはＶd＝Ｃg・Ｖ／（Ｃg＋Ｃs）で表われ
る。よって前述の如き誤動作は起こらない。従って、従
来のＭＯＳトランジスタによるシフトレジスタにおいて
は、Ｐｎ接合領域及び配線領域が誤動作防止用容量の役
割を果たしているため、特別に容量を設ける必要はなか
った。ところが、薄膜集積回路においては一般的に、基
板が絶縁されていて、Ｐｎ接合領域による容量がなく、
配線領域に容量が付加されない。
本発明の目的は、薄膜シフトレジスタ回路に容量を設
け、該容量により、薄膜シフトレジスタの誤動作を防止
し、高性能化を図り、該高性能薄膜シフトレジスタ回路
を、従来の薄膜トランジスタによるアクティブマトリク
ス基板へ内蔵することにある。
け、該容量により、薄膜シフトレジスタの誤動作を防止
し、高性能化を図り、該高性能薄膜シフトレジスタ回路
を、従来の薄膜トランジスタによるアクティブマトリク
ス基板へ内蔵することにある。
本発明の要旨は、層間絶縁膜等の絶縁薄膜を誘電体とし
て用い、誤動作防止用容量を特別に設けた点にある。
て用い、誤動作防止用容量を特別に設けた点にある。
以下、実施例に基づいて本発明を詳細に説明する。
第３図及び第４図は本発明の実施例である。第３図にお
いて、３００及び３０１はクロック線で、互いに逆相の
クロック信号が印加される。３０２はデータ入力端子、
３０３は電源線、３１０乃至３１３，３２０乃至３２
３，３３０乃至３３３等は薄膜トランジスタ、３１４，
３２４及び３３４等は薄膜トランジスタを用いたＭＯＳ
容量、３１５，３２５，３３５等は薄膜トランジスタ及
びＭＯＳ容量３１１及び３３４等の共通ゲート、３１
６，３２６及び３３６等はシフトレジスタの出力端子、
３１７，３２７及び３３７等は絶縁膜等を利用して設け
た誤動作防止用容量、３１８，３２８及び３３８等は電
源線３０３に供給される電位の電源であり、薄膜トラン
ジスタ３１０乃至３１３、ＭＯＳ容量３１４、及び誤動
作防止用容量３１７とで、シフトレジスタ１ビットが形
成されている。第３図シフトレジスタの動作例は第１図
のものと同じく、第２図の通りである。
いて、３００及び３０１はクロック線で、互いに逆相の
クロック信号が印加される。３０２はデータ入力端子、
３０３は電源線、３１０乃至３１３，３２０乃至３２
３，３３０乃至３３３等は薄膜トランジスタ、３１４，
３２４及び３３４等は薄膜トランジスタを用いたＭＯＳ
容量、３１５，３２５，３３５等は薄膜トランジスタ及
びＭＯＳ容量３１１及び３３４等の共通ゲート、３１
６，３２６及び３３６等はシフトレジスタの出力端子、
３１７，３２７及び３３７等は絶縁膜等を利用して設け
た誤動作防止用容量、３１８，３２８及び３３８等は電
源線３０３に供給される電位の電源であり、薄膜トラン
ジスタ３１０乃至３１３、ＭＯＳ容量３１４、及び誤動
作防止用容量３１７とで、シフトレジスタ１ビットが形
成されている。第３図シフトレジスタの動作例は第１図
のものと同じく、第２図の通りである。
第４図は本発明の構造の一例であり、薄膜トランジスタ
３１１等のチャネル部を、チャネル幅方向に切断した時
の断面図である。４０１は絶縁基板、４０２はチャネル
幅方向に切断された薄膜トランジスタのチャネル部、４
０３はゲート酸化膜、４０４はゲート電極、４０５は層
間絶縁膜、４０６は電源線である。ゲート電極４０４、
層間絶縁膜４０５、電源線４０６とにより、誤動作防止
用容量が形成されている。
３１１等のチャネル部を、チャネル幅方向に切断した時
の断面図である。４０１は絶縁基板、４０２はチャネル
幅方向に切断された薄膜トランジスタのチャネル部、４
０３はゲート酸化膜、４０４はゲート電極、４０５は層
間絶縁膜、４０６は電源線である。ゲート電極４０４、
層間絶縁膜４０５、電源線４０６とにより、誤動作防止
用容量が形成されている。
第５図は本発明のもう一つの実施例である。第３図と同
一の記号は第３図と同一のものを表わす。５１０，５１
２，５２０，５２２，５３０，５３２等は絶縁薄膜を利
用して設けた誤動作防止用容量、５１１，５１３，５２
１，５２３，５３１，５３３等は電源線３０３に供給さ
れる電位の電源である。第５図において、薄膜トランジ
スタ３１０乃至３１３、ＭＯＳ容量３１４、誤動作防止
用容量５１０及び５１２とで、シフトレジスタ１ビット
が形成されている。薄膜シフトレジスタ回路において、
欠陥が最も生じやすいのが誤動作防止用容量部で、これ
はゴミ等により絶縁薄膜部で上下短絡が起こるためであ
る。そして該誤動作防止用容量を並列に複数個設け、短
絡が起こった容量のみ切り離せるようにすればよく、歩
留りも向上する。そのため第５図では誤動作防止用容量
を１ビット中に２個並列に設けている。第５図シフトレ
ジスタの動作例も同様に第２図の通りである。
一の記号は第３図と同一のものを表わす。５１０，５１
２，５２０，５２２，５３０，５３２等は絶縁薄膜を利
用して設けた誤動作防止用容量、５１１，５１３，５２
１，５２３，５３１，５３３等は電源線３０３に供給さ
れる電位の電源である。第５図において、薄膜トランジ
スタ３１０乃至３１３、ＭＯＳ容量３１４、誤動作防止
用容量５１０及び５１２とで、シフトレジスタ１ビット
が形成されている。薄膜シフトレジスタ回路において、
欠陥が最も生じやすいのが誤動作防止用容量部で、これ
はゴミ等により絶縁薄膜部で上下短絡が起こるためであ
る。そして該誤動作防止用容量を並列に複数個設け、短
絡が起こった容量のみ切り離せるようにすればよく、歩
留りも向上する。そのため第５図では誤動作防止用容量
を１ビット中に２個並列に設けている。第５図シフトレ
ジスタの動作例も同様に第２図の通りである。
以上述べた如く、本発明を用いることにより、誤動作の
ない、高性能の薄膜シフトレジスタが実現され、高性能
かつ高歩留りの周辺駆動回路内蔵型アクティブマトリク
ス基板が実現される。
ない、高性能の薄膜シフトレジスタが実現され、高性能
かつ高歩留りの周辺駆動回路内蔵型アクティブマトリク
ス基板が実現される。
第１図は、単結晶シリコン基板上に設けたＭＯＳトラン
ジスタによる、従来のシフトレジスタ回路の例を説明す
るための図。 第２図は、第１図シフトレジスタ各部の印加波形を示し
た図。 第３図及び第４図は本発明の実施例を説明するための
図。 第５図は本発明のもう一つの実施例を説明するための
図。
ジスタによる、従来のシフトレジスタ回路の例を説明す
るための図。 第２図は、第１図シフトレジスタ各部の印加波形を示し
た図。 第３図及び第４図は本発明の実施例を説明するための
図。 第５図は本発明のもう一つの実施例を説明するための
図。
Claims (2)
- 【請求項１】絶縁基板上または絶縁薄膜上に形成された
薄膜トランジスタからなる薄膜シフトレジスタ回路にお
いて、 該薄膜シフトレジスタの各１ビットに対して、データ入
力信号線に接続された薄膜トランジスタの出力側端子に
並列に誤動作防止容量を形成したことを特徴とする薄膜
シフトレジスタ回路。 - 【請求項２】該誤動作防止容量を、該出力端子線に対し
て並列に複数個形成したことを特徴とする特許請求の範
囲第１項に記載の薄膜シフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170652A JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170652A JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061999A JPS6061999A (ja) | 1985-04-09 |
| JPH067440B2 true JPH067440B2 (ja) | 1994-01-26 |
Family
ID=15908846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170652A Expired - Lifetime JPH067440B2 (ja) | 1983-09-16 | 1983-09-16 | 薄膜シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067440B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9011486B2 (en) | 2009-02-20 | 2015-04-21 | Covidien Lp | Systems for venous occlusion for the treatment of venous insufficiency |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| JP7408926B2 (ja) * | 2019-06-05 | 2024-01-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
1983
- 1983-09-16 JP JP58170652A patent/JPH067440B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9011486B2 (en) | 2009-02-20 | 2015-04-21 | Covidien Lp | Systems for venous occlusion for the treatment of venous insufficiency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061999A (ja) | 1985-04-09 |
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