JP2003101394A - パルス出力回路、シフトレジスタ、および表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 一導電型のＴＦＴによって構成し、かつ出力
信号振幅を正常に得られる回路を提供する。 【解決手段】 ＴＦＴ１０１、１０３は、ＣＫ１にＨレ
ベルが入力されてＯＮし、信号出力部(Ｏｕｔ)の電位が
Ｌレベルに確定される。次に、信号入力部(Ｉｎ)にパル
スが入力されてＨレベルとなり、ＴＦＴ１０２のゲート
電位は(ＶＤＤ−ＶｔｈＮ)まで上昇し、浮遊状態とな
る。これによりＴＦＴ１０２がＯＮする。次にＣＫ１が
Ｌレベルとなり、ＴＦＴ１０１、１０３がＯＦＦする。
同時にＣＫ３がＨレベルとなって信号出力部の電位は上
昇し、同時に容量１０４の働きによってＴＦＴ１０２の
ゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇すること
によって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤ
に等しくなる。ＳＰがＬｏ、ＣＫ３がＬｏ、ＣＫ１がＨ
レベルになると、信号出力部(Ｏｕｔ)の電位は再びＬレ
ベルとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス出力回路、
シフトレジスタ、および表示装置に関する。なお本明細
書中、表示装置とは、画素に液晶素子を用いてなる液晶
表示装置および、エレクトロルミネッセンス(ＥＬ)素子
を始めとした自発光素子を用いてなる自発光表示装置を
含むものとする。表示装置の駆動回路とは、表示装置に
配置された画素に映像信号を入力し、映像の表示を行う
ための処理を行う回路を指し、シフトレジスタ、インバ
ータ等を始めとするパルス出力回路や、アンプ等を始め
とする増幅回路を含むものとする。

【０００２】

【従来の技術】近年、ガラス基板等の絶縁体上に半導体
薄膜を形成した表示装置、特に薄膜トランジスタ(以
下、ＴＦＴと表記)を用いたアクティブマトリクス型表
示装置は、多くの製品に利用され、普及している。ＴＦ
Ｔを使用したアクティブマトリクス型表示装置は、マト
リクス状に配置された数十万から数百万の画素を有し、
各画素に配置されたＴＦＴによって各画素の電荷を制御
することによって映像の表示を行っている。

【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて
駆動回路を基板上に同時形成するポリシリコンＴＦＴに
関する技術が発展してきており、装置の小型化、低消費
電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示
装置は不可欠なデバイスとなってきている。

【０００４】一般的に、表示装置の駆動回路を構成する
回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを組み合わせたＣＭＯＳ回路が一般的に使用されてい
る。このＣＭＯＳ回路の一例として、シフトレジスタを
例に挙げる。図１１(Ａ)は、シフトレジスタの一例であ
り、点線枠１１００で囲まれた部分が１段分のパルスを
出力する回路である。図１１(Ａ)は３段分を抜き出して
示している。１段分の回路は、クロックドインバータ１
１０１、１１０３、およびインバータ１１０２によって
構成されている。図１１(Ｂ)に詳細な回路構造を示す。
図１１(Ｂ)において、ＴＦＴ１１０４〜１１０７によっ
て、クロックドインバータ１１０１が構成され、ＴＦＴ
１１０８、１１０９によって、インバータ１１０２が構
成され、ＴＦＴ１１１０〜１１１３によって、クロック
ドインバータ１１０３が構成される。

【０００５】回路を構成するＴＦＴは、ゲート電極、ソ
ース電極、ドレイン電極の３電極を有するが、ソース領
域とドレイン領域とは、ＴＦＴの構造上区別が出来な
い。一般的なＣＭＯＳ回路において、Ｎチャネル型ＴＦ
Ｔについては、ソース領域とドレイン領域のうち電位の
低い方をソース電極、電位の高い方をドレイン電極とし
て用い、Ｐチャネル型ＴＦＴについては、電位の高い方
をソース電極、電位の低い方をドレイン電極として用い
ることが多いが、本明細書においてＴＦＴの接続を説明
する際、ソース電極とドレイン電極との混同を避けるた
め、いずれか一方を第１の電極、他方を第２の電極とし
て表記している。

【０００６】回路の動作について説明する。なお、ＴＦ
Ｔの動作については、ゲート電極に電位が与えられて不
純物領域間にチャネルが形成され、導通している状態を
ＯＮ、不純物領域のチャネルが消失して非導通となった
状態をＯＦＦと表記する。

【０００７】図１１(Ａ)(Ｂ)、および図１１(Ｃ)に示し
たタイミングチャートを参照する。ＴＦＴ１１０７、１
１０４にはそれぞれクロック信号(以後ＣＫと表記)、ク
ロック反転信号(以後ＣＫＢと表記)が入力される。ＴＦ
Ｔ１１０５、１１０６にはスタートパルス(以後ＳＰと
表記)が入力される。ＣＫがＨレベル、ＣＫＢがＬレベ
ル、ＳＰがＨレベルのとき、ＴＦＴ１１０６、１１０７
がＯＮし、Ｌレベルが出力されてＴＦＴ１１０８、１１
０９にて構成されるインバータに入力され、反転されて
出力ノード(ＳＲｏｕｔ１)にＨレベルが出力される。そ
の後、ＳＰがＨレベルの状態でＣＫがＬレベル、ＣＫＢ
がＨレベルになると、インバータ１１０２およびクロッ
クドインバータ１１０３によって構成されたループにお
いて、保持動作を行う。よって出力ノードにはＨレベル
が出力され続ける。次にＣＫがＨレベル、ＣＫＢがＬレ
ベルになると、再びクロックドインバータ１１０１で書
き込み動作を行う。このとき、既にＳＰはＬレベルとな
っているので、出力ノードにはＬレベルが出力される。
以後、ＣＫがＬレベル、ＣＫＢがＨレベルとなると再び
保持動作を行い、このときの出力ノードのＬレベルは、
インバータ１１０２およびクロックドインバータ１１０
３によって構成されたループにおいて保持される。

【０００８】以上が１段分の動作である。次段は、Ｃ
Ｋ、ＣＫＢの接続が逆になっており、上記とはクロック
信号の極性が逆の状態で同様の動作をする。これが交互
に繰り返され、以後同様に、図１１(Ｃ)に示すようにサ
ンプリングパルスが順次出力される。

【０００９】ＣＭＯＳ回路の特徴としては、論理が変わ
る(ＨレベルからＬレベルへ、あるいはＬレベルからＨ
レベルへ)瞬間にのみ電流が流れ、ある論理の保持中に
は電流が流れない(実際には微小なリーク電流の存在が
あるが)ため、回路全体での消費電流を低く抑えること
が可能な点が挙げられる。

【００１０】

【発明が解決しようとする課題】ところで、液晶や自発
光素子を用いた表示装置の需要は、モバイル電子機器の
小型化、軽量化に伴って急速にその需要が増加している
が、歩留まり等の面から、その製造コストを十分に低く
抑えることが難しい。今後の需要はさらに急速に増加す
ることは容易に予測され、そのため表示装置をより安価
に供給できるようにすることが望まれている。

【００１１】絶縁体上に駆動回路を作製する方法として
は、複数のフォトマスクを用いて、活性層、配線等のパ
ターンを露光、エッチングを行って作りこんでいく方法
が一般的であるが、このときの工程数の多さが製造コス
トに直接影響しているため、可能な限り少ない工程数で
製造出来ることが理想的である。そこで、従来ＣＭＯＳ
回路によって構成されていた駆動回路を、Ｎチャネル型
もしくはＰチャネル型のいずれか一方の導電型のみのＴ
ＦＴを用いて構成することが出来れば、イオンドーピン
グ工程の一部を省略することが出来、さらにフォトマス
クの枚数も削減することが出来る。

【００１２】図９(Ａ)は、一般的に用いられているＣＭ
ＯＳインバータ(I)と、一極性のみのＴＦＴを用いて構
成したインバータ(II)(III)の例を示している。(II)は
ＴＦＴを負荷に用いたインバータ、(III)は抵抗を負荷
に用いたインバータである。以下に、それぞれの動作に
ついて述べる。

【００１３】図９(Ｂ)は、インバータに入力する信号の
波形を示している。ここで、入力信号振幅は、Ｌレベル
／Ｈレベル＝ＶＳＳ／ＶＤＤ(ＶＳＳ＜ＶＤＤ)とする。
ここではＶＳＳ＝０[Ｖ]として考える。

【００１４】回路動作について説明する。なお、説明を
明確かつ簡単にするため、回路を構成するＮチャネル型
ＴＦＴのしきい値電圧は、そのばらつきがないものとし
て一律(ＶｔｈＮ)とする。また、Ｐチャネル型ＴＦＴに
ついても同様に、一律(ＶｔｈＰ)とする。

【００１５】ＣＭＯＳインバータに図９(Ｂ)のような信
号が入力されると、入力信号の電位がＨレベルのとき、
Ｐチャネル型ＴＦＴ９０１はＯＦＦし、Ｎチャネル型Ｔ
ＦＴ９０２がＯＮすることにより、出力ノードの電位は
Ｌレベルとなる。逆に、入力信号の電位がＬレベルのと
き、Ｐチャネル型ＴＦＴ９０１がＯＮし、Ｎチャネル型
ＴＦＴ９０２がＯＦＦすることにより、出力ノードの電
位はＨレベルとなる(図９(Ｃ))。

【００１６】続いて、ＴＦＴを負荷に用いたインバータ
(II)の動作について説明する。同じく図９(Ｂ)に示すよ
うな信号が入力される場合を考える。まず、入力信号が
Ｌレベルのとき、Ｎチャネル型ＴＦＴ９０４はＯＦＦす
る。一方、負荷ＴＦＴ９０３は常に飽和動作しているこ
とから、出力ノードの電位はＨレベル方向に引き上げら
れる。一方、入力信号がＨレベルのとき、Ｎチャネル型
ＴＦＴ９０４はＯＮする。ここで、負荷ＴＦＴ９０３の
電流能力よりも、Ｎチャネル型ＴＦＴ９０４の電流能力
を十分に高くしておくことにより、出力ノードの電位は
Ｌレベル方向に引き下げられる。

【００１７】抵抗を負荷に用いたインバータ(III)につ
いても同様に、Ｎチャネル型ＴＦＴ９０６のＯＮ抵抗値
を、負荷抵抗９０５の抵抗値よりも十分に低くしておく
ことにより、入力信号がＨレベルのときは、Ｎチャネル
型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬ
レベル方向に引き下げられる。入力信号がＬレベルのと
きは、Ｎチャネル型ＴＦＴ９０６はＯＦＦし、出力ノー
ドはＨレベル方向に引き上げられる。

【００１８】ただし、ＴＦＴを負荷に用いたインバータ
や抵抗を負荷に用いたインバータを用いる際、以下のよ
うな問題点がある。図９(Ｄ)は、ＴＦＴを負荷に用いた
インバータの出力波形を示したものであるが、出力がＨ
レベルのときに、９０７で示す分だけＶＤＤよりも電位
が低くなる。負荷ＴＦＴ９０３において、出力ノード側
の端子をソース、電源ＶＤＤ側の端子をドレインとする
と、ゲート電極とドレイン領域が接続されているので、
このときのゲート電極の電位はＶＤＤである。また、こ
の負荷ＴＦＴがＯＮしているための条件は、(ＴＦＴ９
０３のゲート・ソース間電圧＞ＶｔｈＮ)であるから、
出力ノードの電位は、最大でも(ＶＤＤ−ＶｔｈＮ)まで
しか上昇しない。つまり、９０７はＶｔｈＮに等しい。
さらに、負荷ＴＦＴ９０３とＮチャネル型ＴＦＴ９０４
の電流能力の比によっては、出力電位がＬレベルのと
き、９０８で示す分だけＶＳＳよりも電位が高くなる。
これを十分にＶＳＳに近づけるためには、負荷ＴＦＴ９
０３に対し、Ｎチャネル型ＴＦＴ９０４の電流能力を十
分に大きくする必要がある。同様に、図９(Ｅ)は抵抗を
負荷に用いたインバータの出力波形を示したものである
が、負荷抵抗９０５の抵抗値とＮチャネル型ＴＦＴ９０
６のＯＮ抵抗の比によっては、９０９で示す分だけ電位
が高くなる。つまり、ここに示した一極性のみのＴＦＴ
を用いて構成したインバータを用いると、入力信号の振
幅に対し、出力信号の振幅減衰が生ずることになる。

【００１９】本発明は、以上のような課題を鑑みてなさ
れたものであり、一極性のみのＴＦＴを用いて回路を構
成することにより、製造工程を削減して低コストで作製
が可能であり、かつ振幅減衰のない出力を得ることが出
来るパルス出力回路およびシフトレジスタを提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】先程の図９(Ａ)の(II)に
示したＴＦＴを負荷に用いたインバータにおいて、出力
信号の振幅が正常にＬレベル／Ｈレベル＝ＶＳＳ／ＶＤ
Ｄを取るための条件を考える。第１に、図１０(Ａ)のよ
うな回路において、出力信号の電位がＬレベルとなると
き、その電位を十分にＶＳＳに近づけるためには、電源
ＶＤＤ・出力ノード(Ｏｕｔ)間の抵抗値に対し、電源Ｖ
ＳＳ・出力ノード(Ｏｕｔ)間の抵抗値が十分に低くなっ
ていればよい。すなわち、Ｎチャネル型ＴＦＴ１００２
がＯＮしている期間、Ｎチャネル型ＴＦＴ１００１がＯ
ＦＦしていればよい。

【００２１】第２に、出力信号の電位がＨレベルとなる
とき、その電位がＶＤＤに等しくなるには、Ｎチャネル
型ＴＦＴ１００１のゲート・ソース間電圧の絶対値がＶ
ｔｈＮを常に上回り、かつＴＦＴ１００２が確実にＯＦ
Ｆしていればよい。つまり、出力ノードのＨレベルがＶ
ＤＤとなる条件を満たすには、Ｎチャネル型ＴＦＴ１０
０１のゲート電極の電位は(ＶＤＤ＋ＶｔｈＮ)よりも高
くなる必要がある。

【００２２】そこで、本発明では以下のような手段を講
じた。図１０(Ｂ)に示すように、Ｎチャネル型ＴＦＴ１
００１のゲート・ソース間に容量１００３を設ける。Ｎ
チャネル型ＴＦＴ１００１のゲート電極がある電位をも
って浮遊状態となったとき、出力ノードの電位を上昇さ
せると、この容量１００３による容量結合によって、出
力ノードの電位上昇分に伴って、Ｎチャネル型ＴＦＴ１
００１のゲート電極の電位も持ち上げられる。この効果
を利用すれば、Ｎチャネル型ＴＦＴ１００１のゲート電
極の電位をＶＤＤよりも高く(正確には(ＶＤＤ＋Ｖｔｈ
Ｎ)よりも高く)することが可能となる。よって出力ノー
ドの電位を十分にＶＤＤまで引き上げることが可能とな
る。

【００２３】なお、図１０(Ｂ)において示した容量１０
０３は、ＴＦＴ１００１のゲート・ソース間に寄生する
容量を利用するようにしても良いし、実際に容量部分を
作製しても良い。容量部分を独立して作製する場合は、
活性層材料、ゲート材料、および配線材料のうちいずれ
か２つを用いて、間に絶縁層を挟んだ構成として作製す
るのが簡単であり、望ましいが、他の材料を用いて作製
しても構わない。このとき、活性層を用いる場合は、活
性層中に不純物添加等を行って抵抗を下げておくのが望
ましい。

【００２４】本発明の構成を以下に示す。

【００２５】本発明のパルス出力回路は、第１のトラン
ジスタ乃至第３のトランジスタと、第１の信号入力部乃
至第３の信号入力部と、信号出力部と、電源とを有する
パルス出力回路であって、前記第１乃至第３のトランジ
スタはいずれも同一導電型であり、前記第１のトランジ
スタのゲート電極は、前記第１の信号入力部と電気的に
接続され、前記第１のトランジスタの第１の電極は、前
記第２の信号入力部と電気的に接続され、前記第１のト
ランジスタの第２の電極は、前記第２のトランジスタの
ゲート電極と電気的に接続され、前記第２のトランジス
タの第１の電極は、前記第３の信号入力部と電気的に接
続され、前記第２のトランジスタの第２の電極は、前記
信号出力部と電気的に接続され、前記第３のトランジス
タのゲート電極は、前記第１の信号入力部と電気的に接
続され、前記第３のトランジスタの第１の電極は、前記
電源と電気的に接続され、前記第３のトランジスタの第
２の電極は、前記信号出力部と電気的に接続され、前記
第２のトランジスタのゲート電極と第１の電極との間、
あるいは前記第２のトランジスタのゲート電極と第２の
電極との間に容量手段を有することを特徴としている。

【００２６】本発明のパルス出力回路は、第１のトラン
ジスタ乃至第３のトランジスタと、第１の信号入力部乃
至第４の信号入力部と、信号出力部と、電源と、入力切
替回路とを有するパルス出力回路であって、前記第１乃
至第３のトランジスタはいずれも同一導電型であり、前
記第１のトランジスタのゲート電極は、前記第１の信号
入力部と電気的に接続され、前記第１のトランジスタの
第１の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第２の信号入力部および第３の信
号入力部と電気的に接続され、前記第１のトランジスタ
の第２の電極は、前記第２のトランジスタのゲート電極
と電気的に接続され、前記第２のトランジスタの第１の
電極は、前記第４の信号入力部と電気的に接続され、前
記第２のトランジスタの第２の電極は、前記信号出力部
と電気的に接続され、前記第３のトランジスタのゲート
電極は、前記第１の信号入力部と電気的に接続され、前
記第３のトランジスタの第１の電極は、前記電源と電気
的に接続され、前記第３のトランジスタの第２の電極
は、前記信号出力部と電気的に接続され、前記第２のト
ランジスタのゲート電極と第１の電極との間、あるいは
前記第２のトランジスタのゲート電極と第２の電極との
間に容量手段を有することを特徴としている。

【００２７】本発明のパルス出力回路は、第１のトラン
ジスタ乃至第３のトランジスタと、第１の信号入力部乃
至第４の信号入力部と、信号出力部と、電源と、入力切
替回路とを有するパルス出力回路であって、前記第１乃
至第３のトランジスタはいずれも同一導電型であり、前
記第１のトランジスタのゲート電極は、前記第１の信号
入力部と電気的に接続され、前記第１のトランジスタの
第１の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第２の信号入力部および第３の信
号入力部と電気的に接続され、前記第１のトランジスタ
の第２の電極は、前記第２のトランジスタのゲート電極
と電気的に接続され、前記第２のトランジスタの第１の
電極は、前記第４の信号入力部と電気的に接続され、前
記第２のトランジスタの第２の電極は、前記信号出力部
と電気的に接続され、前記第３のトランジスタのゲート
電極は、前記第１の信号入力部と電気的に接続され、前
記第３のトランジスタの第１の電極は、前記電源と電気
的に接続され、前記第３のトランジスタの第２の電極
は、前記信号出力部と電気的に接続され、前記第２のト
ランジスタのゲート電極と第１の電極との間、あるいは
前記第２のトランジスタのゲート電極と第２の電極との
間に容量手段を有し、前記入力切替回路が第１の状態の
とき、前記第１のトランジスタの第１の電極は、前記第
２の信号入力部と導通し、かつ前記第３の信号入力部と
非導通となり、前記入力切替回路が第２の状態のとき、
前記第１のトランジスタの第１の電極は、前記第３の信
号入力部と導通し、かつ前記第２の信号入力部と非導通
となることを特徴としている。

【００２８】本発明のパルス出力回路において、前記入
力切替回路は、第４のトランジスタと、第５のトランジ
スタと、第５の信号入力部と、第６の信号入力部とを有
し、前記第４のトランジスタと、前記第５のトランジス
タとは、いずれも前記第１のトランジスタ乃至前記第３
のトランジスタと同一導電型であり、前記第４のトラン
ジスタのゲート電極は、前記第５の信号入力部と電気的
に接続され、前記第４のトランジスタの第１の電極は、
前記第２の信号入力部と電気的に接続され、前記第４の
トランジスタの第２の電極は、前記第１のトランジスタ
の第１の電極と電気的に接続され、前記第５のトランジ
スタのゲート電極は、前記第６の信号入力部と電気的に
接続され、前記第５のトランジスタの第１の電極は、前
記第３の信号入力部と電気的に接続され、前記第５のト
ランジスタの第２の電極は、前記第１のトランジスタの
第１の電極と電気的に接続され、前記第５の信号入力部
に、入力切替信号が入力され、かつ前記第６の信号入力
部に、入力切替反転信号が入力されるとき、前記第４の
トランジスタが導通し、かつ前記第５のトランジスタが
非導通となり、前記入力切替信号の極性が反転し、かつ
前記入力切替反転信号の極性が反転するとき、前記第４
のトランジスタが非導通となり、かつ前記第５のトラン
ジスタが導通することを特徴としている。

【００２９】本発明のパルス出力回路においては、前記
容量手段は、前記第２のトランジスタのゲート電極と、
前記第２のトランジスタの活性層との間で形成されてい
ても良いし、活性層材料、ゲート電極を形成する材料、
あるいは配線材料のうちいずれか２つの材料の間で形成
されていても良い。

【００３０】本発明のパルス出力回路を用いて、第１の
クロック信号乃至第４のクロック信号と、スタートパル
スとにしたがって順次サンプリングパルスを出力するこ
とを特徴とするシフトレジスタが提供される。

【００３１】本発明のシフトレジスタは、第１のクロッ
ク信号線乃至第４のクロック信号線と、スタートパルス
入力線とを有し、４ｎ−３段目(ｎは自然数、１≦ｎ)の
前記パルス出力回路において、前記第１の信号入力部
は、前記第１のクロック信号線と電気的に接続され、前
記第２の信号入力部は、ｎ＝１のとき、前記スタートパ
ルス入力線と電気的に接続され、ｎ≠１のとき、４(ｎ
−１)段目の前記パルス出力回路の前記信号出力部と電
気的に接続され、前記第３の信号入力部は、前記第３の
クロック信号線と電気的に接続され、４ｎ−２段目の前
記パルス出力回路において、前記第１の信号入力部は、
前記第２のクロック信号線と電気的に接続され、前記第
２の信号入力部は、前記４ｎ−３段目の前期パルス出力
回路の前期信号出力部と電気的に接続され、前記第３の
信号入力部は、前記第４のクロック信号線と電気的に接
続され、４ｎ−１段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第３のクロック信号線と
電気的に接続され、前記第２の信号入力部は、前記４ｎ
−２段目の前期パルス出力回路の前期信号出力部と電気
的に接続され、前記第３の信号入力部は、前記第１のク
ロック信号線と電気的に接続され、４ｎ段目の前記パル
ス出力回路において、前記第１の信号入力部は、前記第
４のクロック信号線と電気的に接続され、前記第２の信
号入力部は、前記４ｎ−１段目の前期パルス出力回路の
前期信号出力部と電気的に接続され、前記第３の信号入
力部は、前記第２のクロック信号線と電気的に接続さ
れ、第１のクロック信号乃至第４のクロック信号と、ス
タートパルスとにしたがって順次サンプリングパルスを
出力することを特徴としている。

【００３２】本発明のシフトレジスタは、第１のクロッ
ク信号線乃至第４のクロック信号線と、スタートパルス
入力線とを有し、４ｎ−３段目(ｎは自然数、１≦ｎ)の
前記パルス出力回路において、前記第１の信号入力部
は、前記第１のクロック信号線と電気的に接続され、前
記第２の信号入力部は、ｎ＝１のとき、前記スタートパ
ルス入力線と電気的に接続され、ｎ≠１のとき、４(ｎ
−１)段目の前記パルス出力回路の前記信号出力部と電
気的に接続され、前記第３の信号入力部は、前記スター
トパルス入力線、もしくは４ｎ−２段目の前記パルス出
力回路の前記信号出力部のいずれか一方と電気的に接続
され、前記第４の信号入力部は、前記第３のクロック信
号線と電気的に接続され、４ｎ−２段目の前記パルス出
力回路において、前記第１の信号入力部は、前記第２の
クロック信号線と電気的に接続され、前記第２の信号入
力部は、前記４ｎ−３段目の前期パルス出力回路の前期
信号出力部と電気的に接続され、前記第３の信号入力部
は、前記スタートパルス入力線、もしくは４ｎ−１段目
の前記パルス出力回路の前記信号出力部のいずれか一方
と電気的に接続され、前記第４の信号入力部は、前記第
４のクロック信号線と電気的に接続され、４ｎ−１段目
の前記パルス出力回路において、前記第１の信号入力部
は、前記第３のクロック信号線と電気的に接続され、前
記第２の信号入力部は、前記４ｎ−２段目の前期パルス
出力回路の前期信号出力部と電気的に接続され、前記第
３の信号入力部は、前記スタートパルス入力線、もしく
は４ｎ段目の前記パルス出力回路の前記信号出力部のい
ずれか一方と電気的に接続され、前記第４の信号入力部
は、前記第１のクロック信号線と電気的に接続され、４
ｎ段目の前記パルス出力回路において、前記第１の信号
入力部は、前記第４のクロック信号線と電気的に接続さ
れ、前記第２の信号入力部は、前記４ｎ−１段目の前期
パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記スタートパルス入力線、
もしくは４ｎ＋１段目の前記パルス出力回路の前記信号
出力部のいずれか一方と電気的に接続され、前記第４の
信号入力部は、前記第２のクロック信号線と電気的に接
続され、第１のクロック信号乃至第４のクロック信号
と、スタートパルスとにしたがって順次サンプリングパ
ルスを出力することを特徴としている。

【００３３】本発明のパルス出力回路は、Ｎチャネル型
のトランジスタのみを用いて構成されていても良いし、
Ｐチャネル型のトランジスタのみを用いて構成されてい
ても良い。

【００３４】本発明のシフトレジスタは、Ｎチャネル型
のトランジスタのみを用いて構成されていても良いし、
Ｐチャネル型のトランジスタのみを用いて構成されてい
ても良い。

【００３５】

【発明の実施の形態】図１(Ａ)は、本発明のシフトレジ
スタの概略図である。図１(Ａ)のブロック図中、１００
で示されるブロックが１段分のサンプリングパルスを出
力するパルス出力回路であり、このパルス出力回路を複
数段連続に接続して、図１(Ａ)に示すシフトレジスタが
構成される。図１(Ａ)に示したシフトレジスタは、第１
のクロック信号線〜第４のクロック信号線、およびスタ
ートパルス入力線を有している。第１のクロック信号線
〜第４のクロック信号線より、それぞれ第１のクロック
信号〜第４のクロック信号(ＣＫ１〜ＣＫ４)が入力さ
れ、スタートパルス入力線より、スタートパルス(ＳＰ)
が入力される。

【００３６】図１(Ｂ)に、ブロック１００の詳細な回路
構成を示す。ＴＦＴ１０１のゲート電極およびＴＦＴ１
０３のゲート電極は、第１の信号入力部(ＣＫＡ)と接続
されている。ＴＦＴ１０１の入力電極は、第２の信号入
力部(Ｉｎ)と接続され、出力電極はＴＦＴ１０２のゲー
ト電極および、容量１０４の電極の一端と接続されてい
る。ＴＦＴ１０２の入力電極は、第３の信号入力部(Ｃ
ＫＢ)と接続されている。ＴＦＴ１０２の出力電極と、
ＴＦＴ１０３の出力電極、および容量１０４の他の一端
は、信号出力部(Ｏｕｔ)と接続されている。ＴＦＴ１０
３の入力電極は、低電位側電源(ＶＳＳ)と接続されてい
る。

【００３７】なお、本実施形態で示す回路は。Ｎチャネ
ル型ＴＦＴのみを用いて構成したものであるが、Ｐチャ
ネル型ＴＦＴのみを用いて同様の回路を構成することも
可能である。

【００３８】第１の信号入力部(ＣＫＡ)に入力されるク
ロック信号と、第３の信号入力部(ＣＫＢ)に入力される
クロック信号とは、互いの極性が反転した信号である。
また、第１のクロック信号に対し、第２のクロック信号
はその位相が１／４周期遅れたものであり、第３のクロ
ック信号は、第２のクロック信号に対してさらに位相が
１／４周期遅れている。第４のクロック信号は、第３の
クロック信号に対してさらに位相が１／４周期遅れてい
る。つまり、第３のクロック信号は第１のクロック信号
に対して、１／２周期の遅れをもっており、ちょうど極
性が反転したものに等しい。同様に、第４のクロック信
号は第２のクロック信号に対して、１／２周期の遅れを
もっており、ちょうど極性が反転したものに等しい。

【００３９】図１(Ｂ)に示したパルス出力回路を複数段
連続に用いてなるシフトレジスタにおいて、第２の信号
入力部(Ｉｎ)には、前段からの出力パルスが入力され
る。ここで、第１段目においては、第２の信号入力部
(Ｉｎ)には、スタートパルスが入力される。

【００４０】また、表１に示すように、４ｎ−３段目
(ｎは自然数、１≦ｎ)において、第１の信号入力部(Ｃ
ＫＡ)には、第１のクロック信号が入力され、第３の信
号入力部(ＣＫＢ)には、第３のクロック信号が入力され
る。４ｎ−２段目(ｎは自然数、１≦ｎ)において、第１
の信号入力部(ＣＫＡ)には、第２のクロック信号が入力
され、第３の信号入力部(ＣＫＢ)には、第４のクロック
信号が入力される。４ｎ−１段目において、第１の信号
入力部(ＣＫＡ)には、第３のクロック信号が入力され、
第３の信号入力部(ＣＫＢ)には、第１のクロック信号が
入力される。４ｎ段目において、第１の信号入力部(Ｃ
ＫＡ)には、第４のクロック信号が入力され、第３の信
号入力部(ＣＫＢ)には、第１のクロック信号が入力され
る。

【００４１】

【表１】

【００４２】つまり、本実施形態のシフトレジスタは、
連続した４段のパルス出力回路を含む部分を構成単位と
し、この構成単位が繰り返されてなる。また、仮にパル
ス出力回路の接続段数が４段以下の場合であっても、ク
ロック信号の入力順序は、表１にしたがう。

【００４３】図１に示す回路図および、図２に示すタイ
ミングチャートを用いて、回路の動作について説明す
る。ここで、クロック信号およびスタートパルスの電圧
振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤとし、こ
のとき、ＶＳＳ＜ＶＤＤであるものとして説明する。

【００４４】＜１＞１段目のパルス出力回路において、
ＴＦＴ１０１、１０３のゲート電極には第１のクロック
信号(ＣＫ１)が入力されてＨレベルとなり、ＴＦＴ１０
１、１０３がＯＮする。このとき、スタートパルス(Ｓ
Ｐ)はまだ入力されていないので、ＴＦＴ１０２のゲー
ト電極の電位はＬレベルである。よって、信号出力部
(Ｏｕｔ)の電位がＬレベルに確定される。

【００４５】＜２＞次に、信号入力部(Ｉｎ)より入力さ
れるスタートパルス(ＳＰ)がＨレベルになると、ＴＦＴ
１０２のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)まで
上昇した後、浮遊状態となる。これにより、ＴＦＴ１０
２がＯＮするが、信号入力部(ＣＫＢ)に入力される第３
のクロック信号(ＣＫ３)はこの時点ではＬレベルであ
り、信号出力部(Ｏｕｔ)の電位変化はない。

【００４６】＜３＞次に、第１のクロック信号(ＣＫ１)
がＬレベルとなり、ＴＦＴ１０１、１０３がＯＦＦす
る。同時に第３のクロック信号(ＣＫ３)がＨレベルとな
る。ＴＦＴ１０２はすでにＯＮしているので、信号出力
部(Ｏｕｔ)の電位は上昇する。ここで、ＴＦＴ１０１は
すでにＯＦＦしていることから、ＴＦＴ１０２のゲート
電極は、その電位が(ＶＤＤ−ＶｔｈＮ)のまま浮遊状態
となっているが、信号出力部(Ｏｕｔ)の電位が上昇する
のに伴い、容量１０４の働きによって、ＴＦＴ１０２の
ゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)からさらに上
昇し、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位を取る。よっ
て、信号出力部(Ｏｕｔ)がＨレベルとなったとき、その
電位はＶＤＤに等しくなる。

【００４７】＜４＞やがて、スタートパルス(ＳＰ)がＬ
レベルとなる。続いて第１のクロック信号(ＣＫ１)が再
びＨレベルとなると、ＴＦＴ１０１、１０３がＯＮし
て、ＴＦＴ１０２のゲート電極の電位はＬレベルとなっ
てＯＦＦする。一方、ＴＦＴ１０３がＯＮしているの
で、信号出力部(Ｏｕｔ)の電位はＬレベルとなる。

【００４８】以上の動作が最終段まで行われ、順次サン
プリングパルスが出力される。本発明のパルス出力回路
を用いて構成したシフトレジスタは、一導電型のＴＦＴ
のみによって構成されているが、ＴＦＴのしきい値に起
因した出力パルスの振幅減衰を生ずることなく、正常な
振幅の出力パルスを得ることが出来る。また、サンプリ
ングパルスを出力しない期間においても、信号入力部
(ＣＫＡ)より入力されるクロック信号がＨレベルとなる
たびにＴＦＴ１０３がＯＮし、信号出力部(Ｏｕｔ)の電
位をＬレベルに確定する。よって信号出力部が長い期間
浮遊状態とならないため、比較的動作周波数の低い回
路、例えばゲート信号線駆動回路等においても用いるこ
とが出来る。

【００４９】

【実施例】以下に、本発明の実施例について記載する。

【００５０】[実施例１]図３(Ａ)は、本発明の実施形態
にて示したシフトレジスタに、走査方向反転機能を付加
したものの例である。図１(Ａ)に示した回路と比較し
て、入力切替信号(ＬＲ)および入力切替反転信号(ＲＬ)
を追加している。

【００５１】図３(Ｂ)は、図３(Ａ)において、ブロック
３００で示される１段分のパルス出力回路の構成を詳細
に示したものである。ＴＦＴ３０１〜３０３および容量
３０４で構成されるパルス出力回路は、図１(Ｂ)に示し
たものと同様であるが、ＴＦＴ３０５、３０６でなるス
イッチ、第５の信号入力部、および第６の信号入力部と
を用いて構成される入力切替回路３１０を有する。

【００５２】ＴＦＴ３０５、３０６の出力電極は、いず
れもＴＦＴ３０１の入力電極と接続されている。ＴＦＴ
３０５の入力電極は、第２の信号入力部(ＩｎＬ)と接続
され、ゲート電極は第５の信号入力部(Ｌ)と電気的に接
続されている。ＴＦＴ３０６の入力電極は、第３の信号
入力部(ＩｎＲ)と接続され、ゲート電極は第６の信号入
力部(Ｒ)と電気的に接続されている。第５の信号入力部
(Ｌ)には入力切替信号(ＬＲ)が入力され、第６の信号入
力部(Ｒ)には入力切替反転信号(ＲＬ)が入力されてい
る。ＬＲおよびＲＬは、互いに排他的にＨレベルもしく
はＬレベルをとり、したがって本実施例の入力切替回路
３１０は、次の２つの状態をとる。

【００５３】第１に、ＬＲがＨレベル、ＲＬがＬレベル
のとき、ＴＦＴ３０５がＯＮし、かつＴＦＴ３０６がＯ
ＦＦする。したがってＴＦＴ３０１の入力電極には、第
２の信号入力部(ＩｎＬ)から、前段のサンプリングパル
スが入力される。第２に、ＬＲがＬレベル、ＲＬがＨレ
ベルのとき、ＴＦＴ３０５がＯＦＦし、ＴＦＴ３０６が
ＯＮする。したがってＴＦＴ３０１の入力電極には、第
３の信号入力部(ＩｎＲ)から、前段のサンプリングパル
スが入力される。

【００５４】図３(Ａ)のシフトレジスタにおいては、Ｌ
ＲがＨレベル、ＲＬがＬレベルのとき、サンプリングパ
ルスの出力は１段目、２段目、・・・、最終段の順とな
り、ＬＲがＬレベル、ＲＬがＨレベルのとき、サンプリ
ングパルスの出力は最終段、・・・、２段目、１段目の
順となる。

【００５５】また走査方向を切り替える際は、クロック
信号の入力タイミングを変更する必要がある。図２に示
したタイミングチャートは、順方向走査のときのもので
ある。図４に、逆方向走査のときのタイミングチャート
を示す。それぞれのクロック信号は、図２の時とは逆
に、第４のクロック信号から１／４周期遅れて第３のク
ロック信号が入力され、さらに１／４周期遅れて第２の
クロック信号が入力され、さらに１／４周期遅れて第１
のクロック信号が入力される。このとき、スタートパル
スの入力タイミングは、シフトレジスタに用いているパ
ルス出力回路の段数、つまり、最初にサンプリングパル
スを出力すべきパルス出力回路が、どのクロック信号に
よって駆動されるかによって決定する。図４は、端部の
パルス出力回路において、信号入力部(ＣＫＡ)には第４
のクロック信号が、信号入力部(ＣＫＢ)には第２のクロ
ック信号が入力される場合を例としている。

【００５６】[実施例２]本実施例においては、一極性の
みのＴＦＴを用いて表示装置を作製した例について説明
する。

【００５７】図１２は、表示装置の全体概略図である。
基板１２００上に、ソース信号線駆動回路１２０１、ゲ
ート信号線駆動回路１２０２、および画素部１２０３を
一体形成している。画素部１２０３において、点線枠１
２１０で囲まれた部分が１画素である。図１２の例で
は、液晶表示装置の画素を示しており、１個のＴＦＴ
(以下、画素ＴＦＴと表記する)によって液晶素子の一方
の電極に電荷を印加する際のＯＮ、ＯＦＦ制御を行って
いる。ソース信号線駆動回路１２０１およびゲート信号
線駆動回路１２０２を駆動する信号(クロック信号、ス
タートパルス等)は、フレキシブルプリント基板(Flexib
le Print Circuit：ＦＰＣ)１２０４を介して、外部よ
り入力される。

【００５８】図５は、図１２に示した表示装置におけ
る、ソース信号線駆動回路１２０１の全体構成を示した
図である。このソース信号線駆動回路は、クロック信号
用レベルシフタ５０１、スタートパルス用レベルシフタ
５０２、シフトレジスタを構成するパルス出力回路５０
３、ＮＡＮＤ回路５０４、バッファ５０５、サンプリン
グスイッチ５０６を有しており、外部より入力される信
号は、第１〜第４のクロック信号(ＣＫ１〜ＣＫ４)、ス
タートパルス(ＳＰ)、入力切替信号(ＬＲ)および入力切
替反転信号(ＲＬ)、アナログ映像信号(Ｖｉｄｅｏ１〜
Ｖｉｄｅｏ１２)である。この中で、第１〜第４のクロ
ック信号(ＣＫ１〜ＣＫ４)およびスタートパルス(ＳＰ)
に関しては、外部から低電圧振幅の信号として入力され
た直後、レベルシフタによって振幅変換を受け、高電圧
振幅の信号として駆動回路に入力される。また、本実施
例の表示装置におけるソース信号線駆動回路は、シフト
レジスタ中の１段のパルス出力回路より出力されるサン
プリングパルスが、サンプリングスイッチ５０６を駆動
することによって、ソース信号線１２列分のアナログ映
像信号を同時にサンプリングしている。

【００５９】図６(Ａ)は、クロック信号用レベルシフタ
５０１の構成を示している。これは、互いに逆の極性を
有するクロック信号(ＣＫ１とＣＫ３、あるいはＣＫ２
とＣＫ４)を１組とし、１入力型レベルシフタ回路を並
列に配置してそれぞれ振幅変換を行い(Ｓｔａｇｅ１)、
以後のバッファ段(Ｓｔａｇｅ２〜Ｓｔａｇｅ４)では、
互いの出力をそれぞれの反転入力として用いる構成をと
っている。

【００６０】図６(Ａ)に示した回路の動作について説明
する。なお、ここで用いている電源の電位は、ＶＳＳ、
ＶＤＤ１、ＶＤＤ２の３電位であり、ＶＳＳ＜ＶＤＤ１
＜ＶＤＤ２である。本実施例では、ＶＳＳ＝０[Ｖ]、Ｖ
ＤＤ１＝５[Ｖ]、ＶＤＤ２＝１６[Ｖ]とした。また、図
６(Ａ)において、ＴＦＴ６０１、６０３、６０６、６０
８はダブルゲート構造をとっているが、これらはシング
ルゲートでも良いし、３つ以上のゲート電極を有するマ
ルチゲート構造であっても良い。その他のＴＦＴに関し
ても、ゲート電極の数による制限は特に設けない。

【００６１】信号入力部(ＣＫ ｉｎ１)より、Ｌレベル
／Ｈレベル＝ＶＳＳ／ＶＤＤ１の振幅を有する第１のク
ロック信号(ＣＫ１)が入力される。ＣＫ１がＨレベルの
とき、ＴＦＴ６０２、６０４がＯＮし、ＴＦＴ６０３の
ゲート電極の電位がＬレベルとなってＯＦＦする。ここ
で、ＴＦＴ６０２のＯＮ抵抗は、ＴＦＴ６０１のそれよ
りも十分に低く設計しておく。よってノードαには、Ｌ
レベルが現れる。ＣＫ１がＬレベルのとき、ＴＦＴ６０
２、６０４はＯＦＦする。よって、飽和動作しているＴ
ＦＴ６０１を通じて、ＴＦＴ６０３のゲート電極の電位
はＶＤＤ２側に引き上げられ、その電位が(ＶＤＤ２−
ＶｔｈＮ)となったところでＴＦＴ６０１はＯＦＦし、
ＴＦＴ６０３のゲート電極が浮遊状態となる。これによ
りＴＦＴ６０３がＯＮし、ノードαの電位はＶＤＤ２側
に引き上げられる。ここで、容量６０５の働きにより、
ノードαの電位上昇に伴って、浮遊状態となっているＴ
ＦＴ６０３のゲート電極の電位が引き上げられ、その電
位はＶＤＤ２よりも高い電位をとり、(ＶＤＤ２＋Ｖｔ
ｈＮ)を上回ることによって、ノードαに現れるＨレベ
ルはＶＤＤ２に等しくなる。よって、出力信号のＬレベ
ルはＶＳＳ、ＨレベルはＶＤＤ２となり、振幅変換が完
了する。

【００６２】一方、信号入力部(ＣＫ ｉｎ２)より、同
じくＶＳＳ−ＶＤＤ１の振幅を有する第３のクロック信
号(ＣＫ３)が入力される。前述と同様の動作によって、
ＴＦＴ６０６〜６０９および容量６１０で構成された１
入力型レベルシフタ回路によって振幅変換が行われ、ノ
ードβにはＶＳＳ−ＶＤＤ２の振幅を有する信号が出力
される。なお、ノードαに現れた信号は、入力されたＣ
Ｋ１に対して極性が反転しており、ノードβに現れた信
号は、入力されたＣＫ３に対して極性が反転している。

【００６３】本実施例の表示装置に用いたレベルシフタ
は、振幅変換後のパルスに対する負荷を考慮して、レベ
ルシフタ回路(Ｓｔａｇｅ１)の後に、バッファ段を設け
ている(Ｓｔａｇｅ２〜Ｄｔａｇｅ４)。このバッファ段
を構成するインバータ回路は２入力型であり、入力信号
およびその反転信号を要する。２入力型を用いる理由
は、低消費電力化である。前述のレベルシフタ回路にお
いて、ＴＦＴ６０２がＯＮしているとき、ＴＦＴ６０１
〜ＴＦＴ６０２を通じて、ＶＳＳ−ＶＤＤ２間に貫通電
流が流れる。これを２入力型を用いることによって、動
作中に貫通電流が流れないようにしている。

【００６４】図６では、Ｓｔａｇｅ２のインバータ回路
において、ＴＦＴ６１１のゲート電極に入力される信号
と、ＴＦＴ６１２のゲート電極に入力される信号は、互
いに逆の極性を有する信号である。そこで、ＣＫ１およ
びＣＫ３が、互いに極性の反転した信号であることを利
用し、ノードαに現れた出力信号と、ノードβに現れた
出力信号とを、互いの信号の反転入力として用いてい
る。

【００６５】インバータ回路の動作について説明する。
ここでは、Ｓｔａｇｅ２の一方である、ＴＦＴ６１１〜
６１４および容量６１５でなるインバータ回路における
動作について述べる。他のインバータ回路に関しても動
作は同様である。

【００６６】ＴＦＴ６１１のゲート電極に入力される信
号がＨレベルのとき、ＴＦＴ６１１がＯＮし、ＴＦＴ６
１３のゲート電極の電位はＶＤＤ２側に引き上げられ、
その電位が(ＶＤＤ２−ＶｔｈＮ)となったところでＴＦ
Ｔ６１１がＯＦＦし、ＴＦＴ６１３のゲート電極は浮遊
状態となる。一方、ＴＦＴ６１２、６１４のゲート電極
に入力される信号はＬレベルであるから、ＴＦＴ６１
２、６１４はＯＦＦする。ＴＦＴ６１３のゲート電極の
電位は、(ＶＤＤ２−ＶｔｈＮ)まで上昇しているから、
ＴＦＴ６１３はＯＮし、ノードγの電位がＶＤＤ２側に
引き上げられる。ここで、前述のレベルシフタ回路の動
作と同様、容量６１５の働きにより、ノードγの電位上
昇に伴って、浮遊状態となっているＴＦＴ６１３のゲー
ト電極の電位が引き上げられ、その電位はＶＤＤ２より
も高い電位をとり、(ＶＤＤ２＋ＶｔｈＮ)を上回ること
によって、ノードγに現れるＨレベルはＶＤＤ２に等し
くなる。

【００６７】一方、ＴＦＴ６１１のゲート電極に入力さ
れる信号がＬレベルのとき、ＴＦＴ６１１がＯＦＦし、
ＴＦＴ６１２、６１４のゲート電極にはＨレベルが入力
されてＯＮする。したがって、ＴＦＴ６１３のゲート電
極の電位はＬレベルとなり、ノードγにはＬレベルが現
れる。

【００６８】同様の動作により、ノードδにもパルスが
出力される。このとき、ノードδには、ノードγに現れ
るパルスと極性が反転したパルスが出力される。

【００６９】以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４におい
ても同様の動作によって、最終的に信号出力部(３)およ
び信号出力部(４)にパルスが出力される。

【００７０】図６(Ｂ)は、クロック信号の振幅変換の様
子を示したものである。入力信号の振幅は、Ｌレベル／
Ｈレベル＝ＶＳＳ／ＶＤＤ１(０Ｖ／５Ｖ)であり、出力
信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ２
(０Ｖ／１６Ｖ)となっている。

【００７１】図６(Ｃ)は、スタートパルス(ＳＰ)用のレ
ベルシフタを示している。スタートパルスの場合、その
反転信号を持たないことから、１入力型のレベルシフタ
回路(Ｓｔａｇｅ１)の出力が、１入力型のインバータ回
路(Ｓｔａｇｅ２)に入力され、さらにＳｔａｇｅ１の出
力とＳｔａｇｅ２の出力とを用いて、２入力型のインバ
ータ回路(Ｓｔａｇｅ３)へと続く。回路動作に関して
は、１入力型レベルシフタ回路はクロック信号の場合と
同様である。１入力型インバータ回路に関しても、１入
力型レベルシフタ回路と比較して、入力される信号の振
幅がＬレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ２であって、
入出力パルス間の振幅変換がないことを除いて、回路内
の動作は同様であるので、ここでは説明を省略する。

【００７２】図６(Ｄ)は、スタートパルス(ＳＰ)の振幅
変換の様子を示したものである。入力信号の振幅は、ク
ロック信号と同様、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤ
Ｄ１(０Ｖ／５Ｖ)、出力信号の振幅は、Ｌレベル／Ｈレ
ベル＝ＶＳＳ／ＶＤＤ２(０Ｖ／１６Ｖ)となっている。

【００７３】図７(Ａ)は、２入力型ＮＡＮＤ回路を示し
ている。構成としては、１入力型インバータ回路と類似
であり、１入力インバータ回路における信号入力部が２
入力となり、ＴＦＴ７０２、７０３およびＴＦＴ７０
５、７０６が直列配置されている点のみが異なる。

【００７４】信号入力部(Ｉｎ１)および信号入力部(Ｉ
ｎ２)に、ともにＨレベルが入力されると、ＴＦＴ７０
２、７０３、７０５、７０６がＯＮし、ＴＦＴ７０４の
ゲート電極の電位がＬレベルとなってＯＦＦし、信号出
力部(Ｏｕｔ)にはＬレベルが現れる。信号入力部(Ｉｎ
１)および信号入力部(Ｉｎ２)のいずれか一方あるいは
両方にＬレベルが入力されると、ＴＦＴ７０４のゲート
電極と電源ＶＳＳとは導通しないため、ＴＦＴ７０４の
ゲート電極の電位はＶＤＤ２側に引き上げられてＯＮ
し、さらに容量７０７の働きによって、(ＶＤＤ２＋Ｖ
ｔｈＮ)よりも高い電位をとり、信号出力部(Ｏｕｔ)に
は電位ＶＤＤ２のＨレベルが現れる。

【００７５】図７(Ｂ)はバッファの構成を示しており、
１入力型インバータ回路(Ｓｔａｇｅ１)および２入力型
インバータ回路(Ｓｔａｇｅ２〜Ｓｔａｇｅ４)によって
構成されている。１入力型インバータ回路、２入力型イ
ンバータ回路とも、動作に関してはレベルシフタの項で
説明したので、ここでは説明を省略する。

【００７６】図７(Ｃ)は、サンプリングスイッチの構成
を示している。信号入力部(２５)より、サンプリングパ
ルスが入力され、並列配置された１２個のＴＦＴ７３１
が同時に制御される。１２個のＴＦＴ７３１の入力電極
(１)〜(１２)に、アナログ映像信号が入力され、サンプ
リングパルスが入力されたときの映像信号の電位を、ソ
ース信号線に書き込む働きをする。

【００７７】本実施例にて示した表示装置の駆動回路を
構成する回路のうち、インバータ回路、レベルシフタ回
路に関しては、同発明者らにより、特願２００１−１３
３４３１号にて出願された発明に記載されているものと
同様のものを用いている。

【００７８】本実施例にて示した表示装置は、画素部を
含む表示装置全体を構成する駆動回路を、画素ＴＦＴと
同一の極性を有する一極性のＴＦＴ(例えばＮチャネル
型ＴＦＴ)のみを用いて作製している。これにより、半
導体層にＰ型を付与するイオンドーピング工程を省略す
ることが可能となり、製造コストの削減や歩留まり向上
に寄与することが出来る。

【００７９】また、本実施例の表示装置を構成している
ＴＦＴの極性はＮチャネル型であるが、Ｐチャネル型Ｔ
ＦＴのみを用いて駆動回路および画素ＴＦＴを構成する
ことも、本発明によって可能となる。この場合、省略さ
れるイオンドーピング工程は、半導体層にＮ型を付与す
る工程であることを付記する。また、本発明は液晶表示
装置のみならず、絶縁体上に駆動回路を一体形成して作
製する半導体装置ならばいずれのものにも適用が可能で
ある。

【００８０】[実施例３]実施形態およびこれまでの実施
例においては、Ｎチャネル型のＴＦＴのみを用いて回路
を構成した例を示したが、電源電位の高低を置き換える
ことにより、Ｐチャネル型ＴＦＴのみを用いても同様の
回路が構成出来る。

【００８１】図１３(Ａ)(Ｂ)は、Ｐチャネル型のＴＦＴ
のみを用いて構成したシフトレジスタの例である。図１
３(Ａ)に示したブロック図に関しては、図１に示したＮ
チャネル型のＴＦＴのみを用いて構成したシフトレジス
タと同様の構成であり、ブロック１３００が、１段分の
サンプリングパルスを出力するパルス出力回路である。
Ｎチャネル型ＴＦＴによって構成されたシフトレジスタ
と異なる点として、図１３(Ｂ)に示すように、電源電位
の高低が逆となっている。

【００８２】図１４に、タイミングチャートおよび出力
パルスを示す。各部の動作は、実施形態にて図１、図２
を用いて説明したので、ここでは詳細な説明は省略す
る。図２に示したものとは、ちょうどＨレベルとＬレベ
ルが逆転した形となる。

【００８３】[実施例４]今回、図１５に示すようなしふ
とレジスタのテストピースを作製した。パルス出力回路
９段をもってなる構成であり、各ＴＦＴのチャネル長／
チャネル幅および、容量値は図１５に付した通りであ
る。

【００８４】このシフトレジスタの回路シミュレーショ
ン結果を図１６に示す。動作条件として、入力信号の振
幅は、Ｌレベル／Ｈレベル＝０Ｖ／１０Ｖとし、回路の
電源電位も同様とした。図１６の出力は、グラフ上よ
り、第１のクロック信号（ＣＫ１）、スタートパルス
（ＳＰ）、シフトレジスタ第１段出力（ＳＲＯｕｔ
１）、シフトレジスタ第２段出力（ＳＲＯｕｔ２）、シ
フトレジスタ第３段出力（ＳＲＯｕｔ３）、シフトレジ
スタ第４段出力（ＳＲＯｕｔ４）である。

【００８５】図１７に、実際に作製したシフトレジスタ
のテストピースの動作検証結果を示す。図１７（Ａ）
は、グラフ上より、第１のクロック信号（ＣＫ１）、ス
タートパルス（ＳＰ）、シフトレジスタ第１段出力（Ｓ
ＲＯｕｔ１）、シフトレジスタ第２段出力（ＳＲＯｕｔ
２）、シフトレジスタ第３段出力（ＳＲＯｕｔ３）、シ
フトレジスタ第４段出力（ＳＲＯｕｔ４）を示してお
り、図１７（Ｂ）は、グラフ上より、第１のクロック信
号（ＣＫ１）、スタートパルス（ＳＰ）、シフトレジス
タ第６段出力（ＳＲＯｕｔ６）、シフトレジスタ第７段
出力（ＳＲＯｕｔ７）、シフトレジスタ第８段出力（Ｓ
ＲＯｕｔ８）、シフトレジスタ最終段出力（ＳＲＯｕｔ
９）を示している。図１７（Ａ）（Ｂ）によると、電源
電圧１０Ｖ、駆動周波数５ＭＨｚ程度で、正常動作を確
認した。

【００８６】[実施例５]本発明は、様々な電子機器に用
いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末(電子手帳、モバイ
ルコンピュータ、携帯電話等)、ビデオカメラ、デジタ
ルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図８に示す。

【００８７】図８(Ａ)は液晶ディスプレイ(ＬＣＤ)であ
り、筐体３００１、支持台３００２、表示部３００３等
により構成されている。本発明は、表示部３００３に適
用が可能である。

【００８８】図８(Ｂ)はビデオカメラであり、本体３０
１１、表示部３０１２、音声入力部３０１３、操作スイ
ッチ３０１４、バッテリー３０１５、受像部３０１６等
により構成されている。本発明は、表示部３０１２に適
用が可能である。

【００８９】図８(Ｃ)はノート型のパーソナルコンピュ
ータであり、本体３０２１、筐体３０２２、表示部３０
２３、キーボード３０２４等により構成されている。本
発明は、表示部３０２３に適用が可能である。

【００９０】図８(Ｄ)は携帯情報端末であり、本体３０
３１、スタイラス３０３２、表示部３０３３、操作ボタ
ン３０３４、外部インターフェイス３０３５等により構
成されている。本発明は、表示部３０３３に適用が可能
である。

【００９１】図８(Ｅ)は音響再生装置、具体的には車載
用のオーディオ装置であり、本体３０４１、表示部３０
４２、操作スイッチ３０４３、３０４４等により構成さ
れている。本発明は表示部３０４２に適用が可能であ
る。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用い
ても良い。

【００９２】図８(Ｆ)はデジタルカメラであり、本体３
０５１、表示部(Ａ)３０５２、接眼部３０５３、操作ス
イッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０
５６等により構成されている。本発明は、表示部(Ａ)３
０５２および表示部(Ｂ)３０５５に適用が可能である。

【００９３】図８(Ｇ)は携帯電話であり、本体３０６
１、音声出力部３０６２、音声入力部３０６３、表示部
３０６４、操作スイッチ３０６５、アンテナ３０６６等
により構成されている。本発明は、表示部３０６４に適
用が可能である。

【００９４】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定するものではないことを付記す
る。

【発明の効果】本発明によって、表示装置の駆動回路お
よび画素部を、一導電型のＴＦＴのみによって構成した
場合にも、ＴＦＴのしきい値に起因した出力パルスの振
幅減衰を生ずることなく、正常な振幅の出力パルスを得
ることが可能となり、表示装置の作製工程を削減するこ
とによって、低コスト化、歩留まりの向上に寄与し、よ
り安価に表示装置の供給が可能となる。

【図面の簡単な説明】

【図１】 本発明のパルス出力回路を用いて構成した
シフトレジスタの一形態を示す図。

【図２】 図１に示したシフトレジスタを駆動するタ
イミングチャートを示す図。

【図３】 本発明の一実施例である、走査方向切替機
能を付加したシフトレジスタを示す図。

【図４】 図３に示したシフトレジスタを駆動するタ
イミングチャートの一例を示す図。

【図５】 本発明によって提供される表示装置におけ
る、ソース信号線駆動回路の構成例を示す図。

【図６】 本発明によって提供される表示装置におけ
る、レベルシフタの回路構成の詳細図。

【図７】 本発明によって提供される表示装置におけ
る、ＮＡＮＤ回路、バッファ、サンプリングスイッチの
回路構成の詳細図。

【図８】 本発明の適用が可能な電子機器の例を示す
図。

【図９】 従来型ＣＭＯＳインバータおよび負荷型イ
ンバータの構成と、それぞれの入出力信号の波形を示す
図。

【図１０】 本発明のパルス出力回路の動作原理を説
明する図。

【図１１】 従来型のシフトレジスタの回路構成とタ
イミングチャートを示す図。

【図１２】 本発明によって提供される表示装置の全
体外観を示す図。

【図１３】 実施形態とは異なる導電型のトランジス
タによって構成されたパルス出力回路を用いたシフトレ
ジスタを示す図。

【図１４】 図１３に示したシフトレジスタを駆動す
るタイミングチャートを示す図。

【図１５】 作製したシフトレジスタのテストピース
におけるＴＦＴサイズおよび容量値を示す図。

【図１６】 図１５に示したシフトレジスタのシミュ
レーション結果を示す図。

【図１７】 図１５に示したシフトレジスタを実際に
作製し，測定した結果を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ Ｆターム(参考） 5C006 BB16 BC03 BC11 BC20 BF03 BF26 BF27 BF34 BF37 EB04 EB05 FA51 5C080 AA06 AA10 BB05 DD28 FF11 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 KK47 5J055 AX00 BX09 BX16 CX27 CX30 DX12 DX56 DX72 DX73 DX83 EX07 EY01 EY10 EY21 EZ00 EZ07 EZ12 EZ20 FX20 FX37 GX01 GX02 GX04 GX05 GX06 GX09 5J056 AA05 BB00 BB59 CC18 CC21 CC28 DD12 DD51 EE06 FF04 FF07 FF10 GG09 KK01 KK03

Claims (15)

【特許請求の範囲】
1. 【請求項１】第１のトランジスタ乃至第３のトランジス
   タと、第１の信号入力部乃至第３の信号入力部と、信号
   出力部と、電源とを有するパルス出力回路であって、 前記第１乃至第３のトランジスタはいずれも同一導電型
   であり、 前記第１のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第１の電極は、前記第２の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第２の電極は、前記第２のト
   ランジスタのゲート電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記第３の信
   号入力部と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電源と電
   気的に接続され、 前記第３のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第２のトランジスタのゲート電極と第１の電極との
   間、あるいは前記第２のトランジスタのゲート電極と第
   ２の電極との間に容量手段を有することを特徴とするパ
   ルス出力回路。
2. 【請求項２】第１のトランジスタ乃至第３のトランジス
   タと、第１の信号入力部乃至第４の信号入力部と、信号
   出力部と、電源と、入力切替回路とを有するパルス出力
   回路であって、 前記第１乃至第３のトランジスタはいずれも同一導電型
   であり、 前記第１のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第１の電極は、前記入力切替
   回路と電気的に接続され、 前記入力切替回路は、第２の信号入力部および第３の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第２の電極は、前記第２のト
   ランジスタのゲート電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記第４の信
   号入力部と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電源と電
   気的に接続され、 前記第３のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第２のトランジスタのゲート電極と第１の電極との
   間、あるいは前記第２のトランジスタのゲート電極と第
   ２の電極との間に容量手段を有することを特徴とするパ
   ルス出力回路。
3. 【請求項３】第１のトランジスタ乃至第３のトランジス
   タと、第１の信号入力部乃至第４の信号入力部と、信号
   出力部と、電源と、入力切替回路とを有するパルス出力
   回路であって、 前記第１乃至第３のトランジスタはいずれも同一導電型
   であり、 前記第１のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第１の電極は、前記入力切替
   回路と電気的に接続され、 前記入力切替回路は、第２の信号入力部および第３の信
   号入力部と電気的に接続され、 前記第１のトランジスタの第２の電極は、前記第２のト
   ランジスタのゲート電極と電気的に接続され、 前記第２のトランジスタの第１の電極は、前記第４の信
   号入力部と電気的に接続され、 前記第２のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第３のトランジスタのゲート電極は、前記第１の信
   号入力部と電気的に接続され、 前記第３のトランジスタの第１の電極は、前記電源と電
   気的に接続され、 前記第３のトランジスタの第２の電極は、前記信号出力
   部と電気的に接続され、 前記第２のトランジスタのゲート電極と第１の電極との
   間、あるいは前記第２のトランジスタのゲート電極と第
   ２の電極との間に容量手段を有し、 前記入力切替回路が第１の状態のとき、前記第１のトラ
   ンジスタの第１の電極は、前記第２の信号入力部と導通
   し、かつ前記第３の信号入力部と非導通となり、 前記入力切替回路が第２の状態のとき、前記第１のトラ
   ンジスタの第１の電極は、前記第３の信号入力部と導通
   し、かつ前記第２の信号入力部と非導通となることを特
   徴とするパルス出力回路。
4. 【請求項４】請求項２または請求項３において、 前記入力切替回路は、 第４のトランジスタと、第５のトランジスタと、第５の
   信号入力部と、第６の信号入力部とを有し、 前記第４のトランジスタと、前記第５のトランジスタと
   は、いずれも前記第１のトランジスタ乃至前記第３のト
   ランジスタと同一導電型であり、 前記第４のトランジスタのゲート電極は、前記第５の信
   号入力部と電気的に接続され、 前記第４のトランジスタの第１の電極は、前記第２の信
   号入力部と電気的に接続され、 前記第４のトランジスタの第２の電極は、前記第１のト
   ランジスタの第１の電極と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第６の信
   号入力部と電気的に接続され、 前記第５のトランジスタの第１の電極は、前記第３の信
   号入力部と電気的に接続され、 前記第５のトランジスタの第２の電極は、前記第１のト
   ランジスタの第１の電極と電気的に接続され、 前記第５の信号入力部に、入力切替信号が入力され、か
   つ前記第６の信号入力部に、入力切替反転信号が入力さ
   れるとき、前記第４のトランジスタが導通し、かつ前記
   第５のトランジスタが非導通となり、 前記入力切替信号の極性が反転し、かつ前記入力切替反
   転信号の極性が反転するとき、前記第４のトランジスタ
   が非導通となり、かつ前記第５のトランジスタが導通す
   ることを特徴とするパルス出力回路。
5. 【請求項５】請求項１乃至請求項３において、 前記容量手段は、前記第２のトランジスタのゲート電極
   と、前記第２のトランジスタの活性層との間で形成され
   ていることを特徴とするパルス出力回路。
6. 【請求項６】請求項１乃至請求項３において、 前記容量手段は、活性層材料、ゲート電極を形成する材
   料、あるいは配線材料のうちいずれか２つの材料の間で
   形成されていることを特徴とするパルス出力回路。
7. 【請求項７】請求項１乃至請求項６のいずれか１項に記
   載の前記パルス出力回路を複数段用いてなるシフトレジ
   スタであって、 第１のクロック信号乃至第４のクロック信号と、スター
   トパルスとにしたがって順次サンプリングパルスを出力
   することを特徴とするシフトレジスタ。
8. 【請求項８】請求項１、請求項５、あるいは請求項６の
   いずれか１項に記載の前記パルス出力回路を複数段用い
   てなるシフトレジスタであって、 第１のクロック信号線乃至第４のクロック信号線と、ス
   タートパルス入力線とを有し、 ４ｎ−３段目(ｎは自然数、１≦ｎ)の前記パルス出力回
   路において、 前記第１の信号入力部は、前記第１のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、ｎ＝１のとき、前記スタート
   パルス入力線と電気的に接続され、ｎ≠１のとき、４
   (ｎ−１)段目の前記パルス出力回路の前記信号出力部と
   電気的に接続され、 前記第３の信号入力部は、前記第３のクロック信号線と
   電気的に接続され、 ４ｎ−２段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第２のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−３段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記第４のクロック信号線と
   電気的に接続され、 ４ｎ−１段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第３のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−２段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記第１のクロック信号線と
   電気的に接続され、 ４ｎ段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第４のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−１段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記第２のクロック信号線と
   電気的に接続され、 第１のクロック信号乃至第４のクロック信号と、スター
   トパルスとにしたがって順次サンプリングパルスを出力
   することを特徴とするシフトレジスタ。
9. 【請求項９】請求項２乃至請求項６のいずれか１項に記
   載の前記パルス出力回路を複数段用いてなるシフトレジ
   スタであって、 第１のクロック信号線乃至第４のクロック信号線と、ス
   タートパルス入力線とを有し、 ４ｎ−３段目(ｎは自然数、１≦ｎ)の前記パルス出力回
   路において、 前記第１の信号入力部は、前記第１のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、ｎ＝１のとき、前記スタート
   パルス入力線と電気的に接続され、ｎ≠１のとき、４
   (ｎ−１)段目の前記パルス出力回路の前記信号出力部と
   電気的に接続され、 前記第３の信号入力部は、前記スタートパルス入力線、
   もしくは４ｎ−２段目の前記パルス出力回路の前記信号
   出力部のいずれか一方と電気的に接続され、 前記第４の信号入力部は、前記第３のクロック信号線と
   電気的に接続され、 ４ｎ−２段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第２のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−３段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記スタートパルス入力線、
   もしくは４ｎ−１段目の前記パルス出力回路の前記信号
   出力部のいずれか一方と電気的に接続され、 前記第４の信号入力部は、前記第４のクロック信号線と
   電気的に接続され、 ４ｎ−１段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第３のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−２段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記スタートパルス入力線、
   もしくは４ｎ段目の前記パルス出力回路の前記信号出力
   部のいずれか一方と電気的に接続され、 前記第４の信号入力部は、前記第１のクロック信号線と
   電気的に接続され、 ４ｎ段目の前記パルス出力回路において、 前記第１の信号入力部は、前記第４のクロック信号線と
   電気的に接続され、 前記第２の信号入力部は、前記４ｎ−１段目の前期パル
   ス出力回路の前期信号出力部と電気的に接続され、 前記第３の信号入力部は、前記スタートパルス入力線、
   もしくは４ｎ＋１段目の前記パルス出力回路の前記信号
   出力部のいずれか一方と電気的に接続され、 前記第４の信号入力部は、前記第２のクロック信号線と
   電気的に接続され、 第１のクロック信号乃至第４のクロック信号と、スター
   トパルスとにしたがって順次サンプリングパルスを出力
   することを特徴とするシフトレジスタ。
10. 【請求項１０】請求項１乃至請求項６のいずれか１項に
    おいて、 前記導電型とは、Ｎチャネル型であることを特徴とする
    パルス出力回路。
11. 【請求項１１】請求項１乃至請求項６のいずれか１項に
    おいて、 前記導電型とは、Ｐチャネル型であることを特徴とする
    パルス出力回路。
12. 【請求項１２】請求項７乃至請求項９のいずれか１項に
    おいて、 前記導電型とは、Ｎチャネル型であることを特徴とする
    シフトレジスタ。
13. 【請求項１３】請求項７乃至請求項９のいずれか１項に
    おいて、 前記導電型とは、Ｐチャネル型であることを特徴とする
    シフトレジスタ。
14. 【請求項１４】請求項１乃至請求項１３のいずれか１項
    に記載のパルス出力回路あるいはシフトレジスタを用い
    たことを特徴とする表示装置。
15. 【請求項１５】請求項１４に記載の表示装置を用いたこ
    とを特徴とする電子機器。