JP4339828B2 - 半導体装置 - Google Patents

Description

本発明は、パルス出力回路、シフトレジスタ、および表示装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス(ＥＬ)素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。

近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下、ＴＦＴと表記)を用いたアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。

さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。

一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が一般的に使用されている。このＣＭＯＳ回路の一例として、シフトレジスタを例に挙げる。図１１(Ａ)は、シフトレジスタの一例であり、点線枠１１００で囲まれた部分が１段分のパルスを出力する回路である。図１１(Ａ)は３段分を抜き出して示している。１段分の回路は、クロックドインバータ１１０１、１１０３、およびインバータ１１０２によって構成されている。図１１(Ｂ)に詳細な回路構造を示す。図１１(Ｂ)において、ＴＦＴ１１０４〜１１０７によって、クロックドインバータ１１０１が構成され、ＴＦＴ１１０８、１１０９によって、インバータ１１０２が構成され、ＴＦＴ１１１０〜１１１３によって、クロックドインバータ１１０３が構成される。

回路を構成するＴＦＴは、ゲート電極、ソース電極、ドレイン電極の３電極を有するが、ソース領域とドレイン領域とは、ＴＦＴの構造上区別が出来ない。一般的なＣＭＯＳ回路において、Ｎチャネル型ＴＦＴについては、ソース領域とドレイン領域のうち電位の低い方をソース電極、電位の高い方をドレイン電極として用い、Ｐチャネル型ＴＦＴについては、電位の高い方をソース電極、電位の低い方をドレイン電極として用いることが多いが、本明細書においてＴＦＴの接続を説明する際、ソース電極とドレイン電極との混同を避けるため、いずれか一方を第１の電極、他方を第２の電極として表記している。

回路の動作について説明する。なお、ＴＦＴの動作については、ゲート電極に電位が与えられて不純物領域間にチャネルが形成され、導通している状態をＯＮ、不純物領域のチャネルが消失して非導通となった状態をＯＦＦと表記する。

図１１(Ａ)(Ｂ)、および図１１(Ｃ)に示したタイミングチャートを参照する。ＴＦＴ１１０７、１１０４にはそれぞれクロック信号(以後ＣＫと表記)、クロック反転信号(以後ＣＫＢと表記)が入力される。ＴＦＴ１１０５、１１０６にはスタートパルス(以後ＳＰと表記)が入力される。ＣＫがＨレベル、ＣＫＢがＬレベル、ＳＰがＨレベルのとき、ＴＦＴ１１０６、１１０７がＯＮし、Ｌレベルが出力されてＴＦＴ１１０８、１１０９にて構成されるインバータに入力され、反転されて出力ノード(ＳＲｏｕｔ１)にＨレベルが出力される。その後、ＳＰがＨレベルの状態でＣＫがＬレベル、ＣＫＢがＨレベルになると、インバータ１１０２およびクロックドインバータ１１０３によって構成されたループにおいて、保持動作を行う。よって出力ノードにはＨレベルが出力され続ける。次にＣＫがＨレベル、ＣＫＢがＬレベルになると、再びクロックドインバータ１１０１で書き込み
動作を行う。このとき、既にＳＰはＬレベルとなっているので、出力ノードにはＬレベルが出力される。以後、ＣＫがＬレベル、ＣＫＢがＨレベルとなると再び保持動作を行い、このときの出力ノードのＬレベルは、インバータ１１０２およびクロックドインバータ１１０３によって構成されたループにおいて保持される。

以上が１段分の動作である。次段は、ＣＫ、ＣＫＢの接続が逆になっており、上記とはクロック信号の極性が逆の状態で同様の動作をする。これが交互に繰り返され、以後同様に、図１１(Ｃ)に示すようにサンプリングパルスが順次出力される。

ＣＭＯＳ回路の特徴としては、論理が変わる(ＨレベルからＬレベルへ、あるいはＬレベルからＨレベルへ)瞬間にのみ電流が流れ、ある論理の保持中には電流が流れない(実際には微小なリーク電流の存在があるが)ため、回路全体での消費電流を低く抑えることが可能な点が挙げられる。

ところで、液晶や自発光素子を用いた表示装置の需要は、モバイル電子機器の小型化、軽量化に伴って急速にその需要が増加しているが、歩留まり等の面から、その製造コストを十分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測され、そのため表示装置をより安価に供給できるようにすることが望まれている。

絶縁体上に駆動回路を作製する方法としては、複数のフォトマスクを用いて、活性層、配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、このときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で製造出来ることが理想的である。そこで、従来ＣＭＯＳ回路によって構成されていた駆動回路を、Ｎチャネル型もしくはＰチャネル型のいずれか一方の導電型のみのＴＦＴを用いて構成することが出来れば、イオンドーピング工程の一部を省略することが出来、さらにフォトマスクの枚数も削減することが出来る。

図９(Ａ)は、一般的に用いられているＣＭＯＳインバータ(I)と、一極性のみのＴＦＴを用いて構成したインバータ(II)(III)の例を示している。(II)はＴＦＴを負荷に用いたインバータ、(III)は抵抗を負荷に用いたインバータである。以下に、それぞれの動作について述べる。

図９(Ｂ)は、インバータに入力する信号の波形を示している。ここで、入力信号振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ(ＶＳＳ＜ＶＤＤ)とする。ここではＶＳＳ＝０[Ｖ]として考える。

回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するＮチャネル型ＴＦＴのしきい値電圧は、そのばらつきがないものとして一律(ＶｔｈＮ)とする。また、Ｐチャネル型ＴＦＴについても同様に、一律(ＶｔｈＰ)とする。

ＣＭＯＳインバータに図９(Ｂ)のような信号が入力されると、入力信号の電位がＨレベルのとき、Ｐチャネル型ＴＦＴ９０１はＯＦＦし、Ｎチャネル型ＴＦＴ９０２がＯＮすることにより、出力ノードの電位はＬレベルとなる。逆に、入力信号の電位がＬレベルのとき、Ｐチャネル型ＴＦＴ９０１がＯＮし、Ｎチャネル型ＴＦＴ９０２がＯＦＦすることにより、出力ノードの電位はＨレベルとなる(図９(Ｃ))。

続いて、ＴＦＴを負荷に用いたインバータ(II)の動作について説明する。同じく図９(Ｂ)に示すような信号が入力される場合を考える。まず、入力信号がＬレベルのとき、Ｎチャネル型ＴＦＴ９０４はＯＦＦする。一方、負荷ＴＦＴ９０３は常に飽和動作していることから、出力ノードの電位はＨレベル方向に引き上げられる。一方、入力信号がＨレベルのとき、Ｎチャネル型ＴＦＴ９０４はＯＮする。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎチャネル型ＴＦＴ９０４の電流能力を十分に高くしておくことにより、出力ノードの電位はＬレベル方向に引き下げられる。

抵抗を負荷に用いたインバータ(III)についても同様に、Ｎチャネル型ＴＦＴ９０６のＯＮ抵抗値を、負荷抵抗９０５の抵抗値よりも十分に低くしておくことにより、入力信号がＨレベルのときは、Ｎチャネル型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬレベル方向に引き下げられる。入力信号がＬレベルのときは、Ｎチャネル型ＴＦＴ９０６はＯＦＦし、出力ノードはＨレベル方向に引き上げられる。

ただし、ＴＦＴを負荷に用いたインバータや抵抗を負荷に用いたインバータを用いる際、以下のような問題点がある。図９(Ｄ)は、ＴＦＴを負荷に用いたインバータの出力波形を示したものであるが、出力がＨレベルのときに、９０７で示す分だけＶＤＤよりも電位が低くなる。負荷ＴＦＴ９０３において、出力ノード側の端子をソース、電源ＶＤＤ側の端子をドレインとすると、ゲート電極とドレイン領域が接続されているので、このときのゲート電極の電位はＶＤＤである。また、この負荷ＴＦＴがＯＮしているための条件は、(ＴＦＴ９０３のゲート・ソース間電圧＞ＶｔｈＮ)であるから、出力ノードの電位は、最大でも(ＶＤＤ−ＶｔｈＮ)までしか上昇しない。つまり、９０７はＶｔｈＮに等しい。さらに、負荷ＴＦＴ９０３とＮチャネル型ＴＦＴ９０４の電流能力の比によっては、出力電位がＬレベルのとき、９０８で示す分だけＶＳＳよりも電位が高くなる。これを十分にＶＳＳに近づけるためには、負荷ＴＦＴ９０３に対し、Ｎチャネル型ＴＦＴ９０４の電流能力を十分に大きくする必要がある。同様に、図９(Ｅ)は抵抗を負荷に用いたインバータの出力波形を示したものであるが、負荷抵抗９０５の抵抗値とＮチャネル型ＴＦＴ９０６のＯＮ抵抗の比によっては、９０９で示す分だけ電位が高くなる。つまり、ここに示した一極性のみのＴＦＴを用いて構成したインバータを用いると、入力信号の振幅に対し、出力信号の振幅減衰が生ずることになる。

本発明は、以上のような課題を鑑みてなされたものであり、一極性のみのＴＦＴを用いて回路を構成することにより、製造工程を削減して低コストで作製が可能であり、かつ振幅減衰のない出力を得ることが出来るパルス出力回路およびシフトレジスタを提供することを目的とする。

先程の図９(Ａ)の(II)に示したＴＦＴを負荷に用いたインバータにおいて、出力信号の振幅が正常にＬレベル／Ｈレベル＝ＶＳＳ／ＶＤＤを取るための条件を考える。第１に、図１０(Ａ)のような回路において、出力信号の電位がＬレベルとなるとき、その電位を十分にＶＳＳに近づけるためには、電源ＶＤＤ・出力ノード(Ｏｕｔ)間の抵抗値に対し、電源ＶＳＳ・出力ノード(Ｏｕｔ)間の抵抗値が十分に低くなっていればよい。すなわち、Ｎチャネル型ＴＦＴ１００２がＯＮしている期間、Ｎチャネル型ＴＦＴ１００１がＯＦＦしていればよい。

第２に、出力信号の電位がＨレベルとなるとき、その電位がＶＤＤに等しくなるには、Ｎチャネル型ＴＦＴ１００１のゲート・ソース間電圧の絶対値がＶｔｈＮを常に上回り、かつＴＦＴ１００２が確実にＯＦＦしていればよい。つまり、出力ノードのＨレベルがＶＤＤとなる条件を満たすには、Ｎチャネル型ＴＦＴ１００１のゲート電極の電位は(ＶＤＤ＋ＶｔｈＮ)よりも高くなる必要がある。

そこで、本発明では以下のような手段を講じた。図１０(Ｂ)に示すように、Ｎチャネル型ＴＦＴ１００１のゲート・ソース間に容量１００３を設ける。Ｎチャネル型ＴＦＴ１００１のゲート電極がある電位をもって浮遊状態となったとき、出力ノードの電位を上昇させると、この容量１００３による容量結合によって、出力ノードの電位上昇分に伴って、Ｎチャネル型ＴＦＴ１００１のゲート電極の電位も持ち上げられる。この効果を利用すれば、Ｎチャネル型ＴＦＴ１００１のゲート電極の電位をＶＤＤよりも高く(正確には(ＶＤＤ＋ＶｔｈＮ)よりも高く)することが可能となる。よって出力ノードの電位を十分にＶＤＤまで引き上げることが可能となる。

なお、図１０(Ｂ)において示した容量１００３は、ＴＦＴ１００１のゲート・ソース間に寄生する容量を利用するようにしても良いし、実際に容量部分を作製しても良い。容量部分を独立して作製する場合は、活性層材料、ゲート材料、および配線材料のうちいずれか２つを用いて、間に絶縁層を挟んだ構成として作製するのが簡単であり、望ましいが、他の材料を用いて作製しても構わない。このとき、活性層を用いる場合は、活性層中に不純物添加等を行って抵抗を下げておくのが望ましい。

本発明の構成を以下に示す。

本発明のパルス出力回路は、
第１のトランジスタ乃至第３のトランジスタと、第１の信号入力部乃至第３の信号入力部と、信号出力部と、電源とを有するパルス出力回路であって、 前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記第２の信号入力部と電気的に接続され、
前記第１のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第３の信号入力部と電気的に接続され、
前記第２のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記電源と電気的に接続され、
前記第３のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第２のトランジスタのゲート電極と第１の電極との間、あるいは前記第２のトランジスタのゲート電極と第２の電極との間に容量手段を有することを特徴としている。

本発明のパルス出力回路は、
第１のトランジスタ乃至第３のトランジスタと、第１の信号入力部乃至第４の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパルス出力回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第２の信号入力部および第３の信号入力部と電気的に接続され、
前記第１のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第４の信号入力部と電気的に接続され、
前記第２のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記電源と電気的に接続され、
前記第３のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第２のトランジスタのゲート電極と第１の電極との間、あるいは前記第２のトランジスタのゲート電極と第２の電極との間に容量手段を有することを特徴としている。

本発明のパルス出力回路は、
第１のトランジスタ乃至第３のトランジスタと、第１の信号入力部乃至第４の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパルス出力回路であって、
前記第１乃至第３のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第２の信号入力部および第３の信号入力部と電気的に接続され、
前記第１のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第４の信号入力部と電気的に接続され、
前記第２のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第１の信号入力部と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記電源と電気的に接続され、
前記第３のトランジスタの第２の電極は、前記信号出力部と電気的に接続され、
前記第２のトランジスタのゲート電極と第１の電極との間、あるいは前記第２のトランジスタのゲート電極と第２の電極との間に容量手段を有し、
前記入力切替回路が第１の状態のとき、前記第１のトランジスタの第１の電極は、前記第２の信号入力部と導通し、かつ前記第３の信号入力部と非導通となり、
前記入力切替回路が第２の状態のとき、前記第１のトランジスタの第１の電極は、前記第３の信号入力部と導通し、かつ前記第２の信号入力部と非導通となることを特徴としている。

本発明のパルス出力回路において、
前記入力切替回路は、
第４のトランジスタと、第５のトランジスタと、第５の信号入力部と、第６の信号入力部とを有し、
前記第４のトランジスタと、前記第５のトランジスタとは、いずれも前記第１のトランジスタ乃至前記第３のトランジスタと同一導電型であり、
前記第４のトランジスタのゲート電極は、前記第５の信号入力部と電気的に接続され、
前記第４のトランジスタの第１の電極は、前記第２の信号入力部と電気的に接続され、
前記第４のトランジスタの第２の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第６の信号入力部と電気的に接続され、
前記第５のトランジスタの第１の電極は、前記第３の信号入力部と電気的に接続され、
前記第５のトランジスタの第２の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、
前記第５の信号入力部に、入力切替信号が入力され、かつ前記第６の信号入力部に、入力切替反転信号が入力されるとき、前記第４のトランジスタが導通し、かつ前記第５のトランジスタが非導通となり、
前記入力切替信号の極性が反転し、かつ前記入力切替反転信号の極性が反転するとき、前記第４のトランジスタが非導通となり、かつ前記第５のトランジスタが導通することを特徴としている。

本発明のパルス出力回路においては、
前記容量手段は、前記第２のトランジスタのゲート電極と、前記第２のトランジスタの活性層との間で形成されていても良いし、活性層材料、ゲート電極を形成する材料、あるいは配線材料のうちいずれか２つの材料の間で形成されていても良い。

本発明のパルス出力回路を用いて、
第１のクロック信号乃至第４のクロック信号と、スタートパルスとにしたがって順次サンプリングパルスを出力することを特徴とするシフトレジスタが提供される。

本発明のシフトレジスタは、
第１のクロック信号線乃至第４のクロック信号線と、スタートパルス入力線とを有し、
４ｎ−３段目(ｎは自然数、１≦ｎ)の前記パルス出力回路において、
前記第１の信号入力部は、前記第１のクロック信号線と電気的に接続され、
前記第２の信号入力部は、ｎ＝１のとき、前記スタートパルス入力線と電気的に接続され、ｎ≠１のとき、４(ｎ−１)段目の前記パルス出力回路の前記信号出力部と電気的に接続され、
前記第３の信号入力部は、前記第３のクロック信号線と電気的に接続され、
４ｎ−２段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第２のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−３段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記第４のクロック信号線と電気的に接続され、
４ｎ−１段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第３のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−２段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記第１のクロック信号線と電気的に接続され、
４ｎ段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第４のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−１段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記第２のクロック信号線と電気的に接続され、
第１のクロック信号乃至第４のクロック信号と、スタートパルスとにしたがっ
て順次サンプリングパルスを出力することを特徴としている。

本発明のシフトレジスタは、
第１のクロック信号線乃至第４のクロック信号線と、スタートパルス入力線とを有し、
４ｎ−３段目(ｎは自然数、１≦ｎ)の前記パルス出力回路において、
前記第１の信号入力部は、前記第１のクロック信号線と電気的に接続され、
前記第２の信号入力部は、ｎ＝１のとき、前記スタートパルス入力線と電気的
に接続され、ｎ≠１のとき、４(ｎ−１)段目の前記パルス出力回路の前記信号出力部と電気的に接続され、
前記第３の信号入力部は、前記スタートパルス入力線、もしくは４ｎ−２段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第４の信号入力部は、前記第３のクロック信号線と電気的に接続され、
４ｎ−２段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第２のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−３段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記スタートパルス入力線、もしくは４ｎ−１段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第４の信号入力部は、前記第４のクロック信号線と電気的に接続され、
４ｎ−１段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第３のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−２段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記スタートパルス入力線、もしくは４ｎ段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第４の信号入力部は、前記第１のクロック信号線と電気的に接続され、
４ｎ段目の前記パルス出力回路において、
前記第１の信号入力部は、前記第４のクロック信号線と電気的に接続され、
前記第２の信号入力部は、前記４ｎ−１段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第３の信号入力部は、前記スタートパルス入力線、もしくは４ｎ＋１段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第４の信号入力部は、前記第２のクロック信号線と電気的に接続され、
第１のクロック信号乃至第４のクロック信号と、スタートパルスとにしたがって順次サンプリングパルスを出力することを特徴としている。

本発明のパルス出力回路は、Ｎチャネル型のトランジスタのみを用いて構成されていても良いし、Ｐチャネル型のトランジスタのみを用いて構成されていても良い。

本発明のシフトレジスタは、Ｎチャネル型のトランジスタのみを用いて構成されていても良いし、Ｐチャネル型のトランジスタのみを用いて構成されていても良い。

本発明によって、表示装置の駆動回路および画素部を、一導電型のＴＦＴのみによって構成した場合にも、ＴＦＴのしきい値に起因した出力パルスの振幅減衰を生ずることなく、正常な振幅の出力パルスを得ることが可能となり、表示装置の作製工程を削減することによって、低コスト化、歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる。

図１(Ａ)は、本発明のシフトレジスタの概略図である。図１(Ａ)のブロック図中、１００で示されるブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、このパルス出力回路を複数段連続に接続して、図１(Ａ)に示すシフトレジスタが構成される。図１(Ａ)に示したシフトレジスタは、第１のクロック信号線〜第４のクロック信号線、およびスタートパルス入力線を有している。第１のクロック信号線〜第４のクロック信号線より、それぞれ第１のクロック信号〜第４のクロック信号(ＣＫ１〜ＣＫ４)が入力され、スタートパルス入力線より、スタートパルス(ＳＰ)が入力される。

図１(Ｂ)に、ブロック１００の詳細な回路構成を示す。ＴＦＴ１０１のゲート電極およびＴＦＴ１０３のゲート電極は、第１の信号入力部(ＣＫＡ)と接続されている。ＴＦＴ１０１の入力電極は、第２の信号入力部(Ｉｎ)と接続され、出力電極はＴＦＴ１０２のゲート電極および、容量１０４の電極の一端と接続されている。ＴＦＴ１０２の入力電極は、第３の信号入力部(ＣＫＢ)と接続されている。ＴＦＴ１０２の出力電極と、ＴＦＴ１０３の出力電極、および容量１０４の他の一端は、信号出力部(Ｏｕｔ)と接続されている。ＴＦＴ１０３の入力電極は、低電位側電源(ＶＳＳ)と接続されている。

なお、本実施形態で示す回路は。Ｎチャネル型ＴＦＴのみを用いて構成したものであるが、Ｐチャネル型ＴＦＴのみを用いて同様の回路を構成することも可能である。

第１の信号入力部(ＣＫＡ)に入力されるクロック信号と、第３の信号入力部(ＣＫＢ)に入力されるクロック信号とは、互いの極性が反転した信号である。また、第１のクロック信号に対し、第２のクロック信号はその位相が１／４周期遅れたものであり、第３のクロック信号は、第２のクロック信号に対してさらに位相が１／４周期遅れている。第４のクロック信号は、第３のクロック信号に対してさらに位相が１／４周期遅れている。つまり、第３のクロック信号は第１のクロック信号に対して、１／２周期の遅れをもっており、ちょうど極性が反転したものに等しい。同様に、第４のクロック信号は第２のクロック信号に対して、１／２周期の遅れをもっており、ちょうど極性が反転したものに等しい。

図１(Ｂ)に示したパルス出力回路を複数段連続に用いてなるシフトレジスタにおいて、第２の信号入力部(Ｉｎ)には、前段からの出力パルスが入力される。ここで、第１段目においては、第２の信号入力部(Ｉｎ)には、スタートパルスが入力される。

また、表１に示すように、４ｎ−３段目(ｎは自然数、１≦ｎ)において、第１の信号入力部(ＣＫＡ)には、第１のクロック信号が入力され、第３の信号入力部(ＣＫＢ)には、第３のクロック信号が入力される。４ｎ−２段目(ｎは自然数、１≦ｎ)において、第１の信号入力部(ＣＫＡ)には、第２のクロック信号が入力され、第３の信号入力部(ＣＫＢ)には、第４のクロック信号が入力される。４ｎ−１段目において、第１の信号入力部(ＣＫＡ)には、第３のクロック信号が入力され、第３の信号入力部(ＣＫＢ)には、第１のクロック信号が入力される。４ｎ段目において、第１の信号入力部(ＣＫＡ)には、第４のクロック信号が入力され、第３の信号入力部(ＣＫＢ)には、第１のクロック信号が入力される。

つまり、本実施形態のシフトレジスタは、連続した４段のパルス出力回路を含む部分を構成単位とし、この構成単位が繰り返されてなる。また、仮にパルス出力回路の接続段数が４段以下の場合であっても、クロック信号の入力順序は、表１にしたがう。

図１に示す回路図および、図２に示すタイミングチャートを用いて、回路の動作について説明する。ここで、クロック信号およびスタートパルスの電圧振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤとし、このとき、ＶＳＳ＜ＶＤＤであるものとして説明する。

＜１＞１段目のパルス出力回路において、ＴＦＴ１０１、１０３のゲート電極には第１のクロック信号(ＣＫ１)が入力されてＨレベルとなり、ＴＦＴ１０１、１０３がＯＮする。このとき、スタートパルス(ＳＰ)はまだ入力されていないので、ＴＦＴ１０２のゲート電極の電位はＬレベルである。よって、信号出力部(Ｏｕｔ)の電位がＬレベルに確定される。

＜２＞次に、信号入力部(Ｉｎ)より入力されるスタートパルス(ＳＰ)がＨレベルになると、ＴＦＴ１０２のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)まで上昇した後、浮遊状態となる。これにより、ＴＦＴ１０２がＯＮするが、信号入力部(ＣＫＢ)に入力される第３のクロック信号(ＣＫ３)はこの時点ではＬレベルであり、信号出力部(Ｏｕｔ)の電位変化はない。

＜３＞次に、第１のクロック信号(ＣＫ１)がＬレベルとなり、ＴＦＴ１０１、１０３がＯＦＦする。同時に第３のクロック信号(ＣＫ３)がＨレベルとなる。ＴＦＴ１０２はすでにＯＮしているので、信号出力部(Ｏｕｔ)の電位は上昇する。ここで、ＴＦＴ１０１はすでにＯＦＦしていることから、ＴＦＴ１０２のゲート電極は、その電位が(ＶＤＤ−ＶｔｈＮ)のまま浮遊状態となっているが、信号出力部(Ｏｕｔ)の電位が上昇するのに伴い、容量１０４の働きによって、ＴＦＴ１０２のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)からさらに上昇し、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位を取る。よって、信号出力部(Ｏｕｔ)がＨレベルとなったとき、その電位はＶＤＤに等しくなる。

＜４＞やがて、スタートパルス(ＳＰ)がＬレベルとなる。続いて第１のクロック信号(ＣＫ１)が再びＨレベルとなると、ＴＦＴ１０１、１０３がＯＮして、ＴＦＴ１０２のゲート電極の電位はＬレベルとなってＯＦＦする。一方、ＴＦＴ１０３がＯＮしているので、信号出力部(Ｏｕｔ)の電位はＬレベルとなる。

以上の動作が最終段まで行われ、順次サンプリングパルスが出力される。本発明のパルス出力回路を用いて構成したシフトレジスタは、一導電型のＴＦＴのみによって構成されているが、ＴＦＴのしきい値に起因した出力パルスの振幅減衰を生ずることなく、正常な振幅の出力パルスを得ることが出来る。また、サンプリングパルスを出力しない期間においても、信号入力部(ＣＫＡ)より入力されるクロック信号がＨレベルとなるたびにＴＦＴ１０３がＯＮし、信号出力部(Ｏｕｔ)の電位をＬレベルに確定する。よって信号出力部が長い期間浮遊状態とならないため、比較的動作周波数の低い回路、例えばゲート信号線駆動回路等においても用いることが出来る。

以下に、本発明の実施例について記載する。

図３(Ａ)は、本発明の実施形態にて示したシフトレジスタに、走査方向反転機能を付加したものの例である。図１(Ａ)に示した回路と比較して、入力切替信号(ＬＲ)および入力切替反転信号(ＲＬ)を追加している。

図３(Ｂ)は、図３(Ａ)において、ブロック３００で示される１段分のパルス出力回路の構成を詳細に示したものである。ＴＦＴ３０１〜３０３および容量３０４で構成されるパルス出力回路は、図１(Ｂ)に示したものと同様であるが、ＴＦＴ３０５、３０６でなるスイッチ、第５の信号入力部、および第６の信号入力部とを用いて構成される入力切替回路３１０を有する。

ＴＦＴ３０５、３０６の出力電極は、いずれもＴＦＴ３０１の入力電極と接続されている。ＴＦＴ３０５の入力電極は、第２の信号入力部(ＩｎＬ)と接続され、ゲート電極は第５の信号入力部(Ｌ)と電気的に接続されている。ＴＦＴ３０６の入力電極は、第３の信号入力部(ＩｎＲ)と接続され、ゲート電極は第６の信号入力部(Ｒ)と電気的に接続されている。第５の信号入力部(Ｌ)には入力切替信号(ＬＲ)が入力され、第６の信号入力部(Ｒ)には入力切替反転信号(ＲＬ)が入力されている。ＬＲおよびＲＬは、互いに排他的にＨレベルもしくはＬレベルをとり、したがって本実施例の入力切替回路３１０は、次の２つの状態をとる。

第１に、ＬＲがＨレベル、ＲＬがＬレベルのとき、ＴＦＴ３０５がＯＮし、かつＴＦＴ３０６がＯＦＦする。したがってＴＦＴ３０１の入力電極には、第２の信号入力部(ＩｎＬ)から、前段のサンプリングパルスが入力される。第２に、ＬＲがＬレベル、ＲＬがＨレベルのとき、ＴＦＴ３０５がＯＦＦし、ＴＦＴ３０６がＯＮする。したがってＴＦＴ３０１の入力電極には、第３の信号入力部(ＩｎＲ)から、前段のサンプリングパルスが入力される。

図３(Ａ)のシフトレジスタにおいては、ＬＲがＨレベル、ＲＬがＬレベルのとき、サンプリングパルスの出力は１段目、２段目、・・・、最終段の順となり、ＬＲがＬレベル、ＲＬがＨレベルのとき、サンプリングパルスの出力は最終段、・・・、２段目、１段目の順となる。

また走査方向を切り替える際は、クロック信号の入力タイミングを変更する必要がある。図２に示したタイミングチャートは、順方向走査のときのものである。図４に、逆方向走査のときのタイミングチャートを示す。それぞれのクロック信号は、図２の時とは逆に、第４のクロック信号から１／４周期遅れて第３のクロック信号が入力され、さらに１／４周期遅れて第２のクロック信号が入力され、さらに１／４周期遅れて第１のクロック信号が入力される。このとき、スタートパルスの入力タイミングは、シフトレジスタに用いているパルス出力回路の段数、つまり、最初にサンプリングパルスを出力すべきパルス出力回路が、どのクロック信号によって駆動されるかによって決定する。図４は、端部のパルス出力回路において、信号入力部(ＣＫＡ)には第４のクロック信号が、信号入力部(ＣＫＢ)には第２のクロック信号が入力される場合を例としている。

本実施例においては、一極性のみのＴＦＴを用いて表示装置を作製した例について説明する。

図１２は、表示装置の全体概略図である。基板１２００上に、ソース信号線駆動回路１２０１、ゲート信号線駆動回路１２０２、および画素部１２０３を一体形成している。画素部１２０３において、点線枠１２１０で囲まれた部分が１画素である。図１２の例では、液晶表示装置の画素を示しており、１個のＴＦＴ(以下、画素ＴＦＴと表記する)によって液晶素子の一方の電極に電荷を印加する際のＯＮ、ＯＦＦ制御を行っている。ソース信号線駆動回路１２０１およびゲート信号線駆動回路１２０２を駆動する信号(クロック信号、スタートパルス等)は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１２０４を介して、外部より入力される。

図５は、図１２に示した表示装置における、ソース信号線駆動回路１２０１の全体構成を示した図である。このソース信号線駆動回路は、クロック信号用レベルシフタ５０１、スタートパルス用レベルシフタ５０２、シフトレジスタを構成するパルス出力回路５０３、ＮＡＮＤ回路５０４、バッファ５０５、サンプリングスイッチ５０６を有しており、外部より入力される信号は、第１〜第４のクロック信号(ＣＫ１〜ＣＫ４)、スタートパルス(ＳＰ)、入力切替信号(ＬＲ)および入力切替反転信号(ＲＬ)、アナログ映像信号(Ｖｉｄｅｏ１〜Ｖｉｄｅｏ１２)である。この中で、第１〜第４のクロック信号(ＣＫ１〜ＣＫ４)およびスタートパルス(ＳＰ)に関しては、外部から低電圧振幅の信号として入力された直後、レベルシフタによって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。また、本実施例の表示装置におけるソース信号線駆動回路は、シフトレジスタ中の１段のパルス出力回路より出力されるサンプリングパルスが、サンプリングスイッチ５０６を駆動することによって、ソース信号線１２列分のアナログ映像信号を同時にサンプリングしている。

図６(Ａ)は、クロック信号用レベルシフタ５０１の構成を示している。これは、互いに逆の極性を有するクロック信号(ＣＫ１とＣＫ３、あるいはＣＫ２とＣＫ４)を１組とし、１入力型レベルシフタ回路を並列に配置してそれぞれ振幅変換を行い(Ｓｔａｇｅ１)、以後のバッファ段(Ｓｔａｇｅ２〜Ｓｔａｇｅ４)では、互いの出力をそれぞれの反転入力として用いる構成をとっている。

図６(Ａ)に示した回路の動作について説明する。なお、ここで用いている電源の電位は、ＶＳＳ、ＶＤＤ１、ＶＤＤ２の３電位であり、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２である。本実施例では、ＶＳＳ＝０[Ｖ]、ＶＤＤ１＝５[Ｖ]、ＶＤＤ２＝１６[Ｖ]とした。また、図６(Ａ)において、ＴＦＴ６０１、６０３、６０６、６０８はダブルゲート構造をとっているが、これらはシングルゲートでも良いし、３つ以上のゲート電極を有するマルチゲート構造であっても良い。その他のＴＦＴに関しても、ゲート電極の数による制限は特に設けない。

信号入力部(ＣＫ ｉｎ１)より、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ１の振幅を有する第１のクロック信号(ＣＫ１)が入力される。ＣＫ１がＨレベルのとき、ＴＦＴ６０２、６０４がＯＮし、ＴＦＴ６０３のゲート電極の電位がＬレベルとなってＯＦＦする。ここで、ＴＦＴ６０２のＯＮ抵抗は、ＴＦＴ６０１のそれよりも十分に低く設計しておく。よってノードαには、Ｌレベルが現れる。ＣＫ１がＬレベルのとき、ＴＦＴ６０２、６０４はＯＦＦする。よって、飽和動作しているＴＦＴ６０１を通じて、ＴＦＴ６０３のゲート電極の電位はＶＤＤ２側に引き上げられ、その電位が(ＶＤＤ２−ＶｔｈＮ)となったところでＴＦＴ６０１はＯＦＦし、ＴＦＴ６０３のゲート電極が浮遊状態となる。これによりＴＦＴ６０３がＯＮし、ノードαの電位はＶＤＤ２側に引き上げられる。ここで、容量６０５の働きにより、ノードαの電位上昇に伴って、浮遊状態となっているＴＦＴ
６０３のゲート電極の電位が引き上げられ、その電位はＶＤＤ２よりも高い電位をとり、(ＶＤＤ２＋ＶｔｈＮ)を上回ることによって、ノードαに現れるＨレベルはＶＤＤ２に等しくなる。よって、出力信号のＬレベルはＶＳＳ、ＨレベルはＶＤＤ２となり、振幅変換が完了する。

一方、信号入力部(ＣＫ ｉｎ２)より、同じくＶＳＳ−ＶＤＤ１の振幅を有する第３のクロック信号(ＣＫ３)が入力される。前述と同様の動作によって、ＴＦＴ６０６〜６０９および容量６１０で構成された１入力型レベルシフタ回路によって振幅変換が行われ、ノードβにはＶＳＳ−ＶＤＤ２の振幅を有する信号が出力される。なお、ノードαに現れた信号は、入力されたＣＫ１に対して極性が反転しており、ノードβに現れた信号は、入力されたＣＫ３に対して極性が反転している。

本実施例の表示装置に用いたレベルシフタは、振幅変換後のパルスに対する負荷を考慮して、レベルシフタ回路(Ｓｔａｇｅ１)の後に、バッファ段を設けている(Ｓｔａｇｅ２〜Ｄｔａｇｅ４)。このバッファ段を構成するインバータ回路は２入力型であり、入力信号およびその反転信号を要する。２入力型を用いる理由は、低消費電力化である。前述のレベルシフタ回路において、ＴＦＴ６０２がＯＮしているとき、ＴＦＴ６０１〜ＴＦＴ６０２を通じて、ＶＳＳ−ＶＤＤ２間に貫通電流が流れる。これを２入力型を用いることによって、動作中に貫通電流が流れないようにしている。

図６では、Ｓｔａｇｅ２のインバータ回路において、ＴＦＴ６１１のゲート電極に入力される信号と、ＴＦＴ６１２のゲート電極に入力される信号は、互いに逆の極性を有する信号である。そこで、ＣＫ１およびＣＫ３が、互いに極性の反転した信号であることを利用し、ノードαに現れた出力信号と、ノードβに現れた出力信号とを、互いの信号の反転入力として用いている。

インバータ回路の動作について説明する。ここでは、Ｓｔａｇｅ２の一方である、ＴＦＴ６１１〜６１４および容量６１５でなるインバータ回路における動作について述べる。他のインバータ回路に関しても動作は同様である。

ＴＦＴ６１１のゲート電極に入力される信号がＨレベルのとき、ＴＦＴ６１１がＯＮし、ＴＦＴ６１３のゲート電極の電位はＶＤＤ２側に引き上げられ、その電位が(ＶＤＤ２−ＶｔｈＮ)となったところでＴＦＴ６１１がＯＦＦし、ＴＦＴ６１３のゲート電極は浮遊状態となる。一方、ＴＦＴ６１２、６１４のゲート電極に入力される信号はＬレベルであるから、ＴＦＴ６１２、６１４はＯＦＦする。ＴＦＴ６１３のゲート電極の電位は、(ＶＤＤ２−ＶｔｈＮ)まで上昇しているから、ＴＦＴ６１３はＯＮし、ノードγの電位がＶＤＤ２側に引き上げられる。ここで、前述のレベルシフタ回路の動作と同様、容量６１５の働きにより、ノードγの電位上昇に伴って、浮遊状態となっているＴＦＴ６１３のゲート電極の電位が引き上げられ、その電位はＶＤＤ２よりも高い電位をとり、(ＶＤＤ２＋ＶｔｈＮ)を上回ることによって、ノードγに現れるＨレベルはＶＤＤ２に等しく
なる。

一方、ＴＦＴ６１１のゲート電極に入力される信号がＬレベルのとき、ＴＦＴ６１１がＯＦＦし、ＴＦＴ６１２、６１４のゲート電極にはＨレベルが入力されてＯＮする。したがって、ＴＦＴ６１３のゲート電極の電位はＬレベルとなり、ノードγにはＬレベルが現れる。

同様の動作により、ノードδにもパルスが出力される。このとき、ノードδには、ノードγに現れるパルスと極性が反転したパルスが出力される。

以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４においても同様の動作によって、最終的に信号出力部(３)および信号出力部(４)にパルスが出力される。

図６(Ｂ)は、クロック信号の振幅変換の様子を示したものである。入力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ１(０Ｖ／５Ｖ)であり、出力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ２(０Ｖ／１６Ｖ)となっている。

図６(Ｃ)は、スタートパルス(ＳＰ)用のレベルシフタを示している。スタートパルスの場合、その反転信号を持たないことから、１入力型のレベルシフタ回路(Ｓｔａｇｅ１)の出力が、１入力型のインバータ回路(Ｓｔａｇｅ２)に入力され、さらにＳｔａｇｅ１の出力とＳｔａｇｅ２の出力とを用いて、２入力型のインバータ回路(Ｓｔａｇｅ３)へと続く。回路動作に関しては、１入力型レベルシフタ回路はクロック信号の場合と同様である。１入力型インバータ回路に関しても、１入力型レベルシフタ回路と比較して、入力される信号の振幅がＬレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ２であって、入出力パルス間の振幅変換がないことを除いて、回路内の動作は同様であるので、ここでは説明を省略する。

図６(Ｄ)は、スタートパルス(ＳＰ)の振幅変換の様子を示したものである。入力信号の振幅は、クロック信号と同様、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ１(０Ｖ／５Ｖ)、出力信号の振幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ２(０Ｖ／１６Ｖ)となっている。

図７(Ａ)は、２入力型ＮＡＮＤ回路を示している。構成としては、１入力型インバータ回路と類似であり、１入力インバータ回路における信号入力部が２入力となり、ＴＦＴ７０２、７０３およびＴＦＴ７０５、７０６が直列配置されている点のみが異なる。

信号入力部(Ｉｎ１)および信号入力部(Ｉｎ２)に、ともにＨレベルが入力されると、ＴＦＴ７０２、７０３、７０５、７０６がＯＮし、ＴＦＴ７０４のゲート電極の電位がＬレベルとなってＯＦＦし、信号出力部(Ｏｕｔ)にはＬレベルが現れる。信号入力部(Ｉｎ１)および信号入力部(Ｉｎ２)のいずれか一方あるいは両方にＬレベルが入力されると、ＴＦＴ７０４のゲート電極と電源ＶＳＳとは導通しないため、ＴＦＴ７０４のゲート電極の電位はＶＤＤ２側に引き上げられてＯＮし、さらに容量７０７の働きによって、(ＶＤＤ２＋ＶｔｈＮ)よりも高い電位をとり、信号出力部(Ｏｕｔ)には電位ＶＤＤ２のＨレベルが現れる。

図７(Ｂ)はバッファの構成を示しており、１入力型インバータ回路(Ｓｔａｇｅ１)および２入力型インバータ回路(Ｓｔａｇｅ２〜Ｓｔａｇｅ４)によって構成されている。１入力型インバータ回路、２入力型インバータ回路とも、動作に関してはレベルシフタの項で説明したので、ここでは説明を省略する。

図７(Ｃ)は、サンプリングスイッチの構成を示している。信号入力部(２５)より、サンプリングパルスが入力され、並列配置された１２個のＴＦＴ７３１が同時に制御される。１２個のＴＦＴ７３１の入力電極(１)〜(１２)に、アナログ映像信号が入力され、サンプリングパルスが入力されたときの映像信号の電位を、ソース信号線に書き込む働きをする。

本実施例にて示した表示装置の駆動回路を構成する回路のうち、インバータ回路、レベルシフタ回路に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願された発明に記載されているものと同様のものを用いている。

本実施例にて示した表示装置は、画素部を含む表示装置全体を構成する駆動回路を、画素ＴＦＴと同一の極性を有する一極性のＴＦＴ(例えばＮチャネル型ＴＦＴ)のみを用いて作製している。これにより、半導体層にＰ型を付与するイオンドーピング工程を省略することが可能となり、製造コストの削減や歩留まり向上に寄与することが出来る。

また、本実施例の表示装置を構成しているＴＦＴの極性はＮチャネル型であるが、Ｐチャネル型ＴＦＴのみを用いて駆動回路および画素ＴＦＴを構成することも、本発明によって可能となる。この場合、省略されるイオンドーピング工程は、半導体層にＮ型を付与する工程であることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動回路を一体形成して作製する半導体装置ならばいずれのものにも適用が可能である。

実施形態およびこれまでの実施例においては、Ｎチャネル型のＴＦＴのみを用いて回路を構成した例を示したが、電源電位の高低を置き換えることにより、Ｐチャネル型ＴＦＴのみを用いても同様の回路が構成出来る。

図１３(Ａ)(Ｂ)は、Ｐチャネル型のＴＦＴのみを用いて構成したシフトレジスタの例である。図１３(Ａ)に示したブロック図に関しては、図１に示したＮチャネル型のＴＦＴのみを用いて構成したシフトレジスタと同様の構成であり、ブロック１３００が、１段分のサンプリングパルスを出力するパルス出力回路である。Ｎチャネル型ＴＦＴによって構成されたシフトレジスタと異なる点として、図１３(Ｂ)に示すように、電源電位の高低が逆となっている。

図１４に、タイミングチャートおよび出力パルスを示す。各部の動作は、実施形態にて図１、図２を用いて説明したので、ここでは詳細な説明は省略する。図２に示したものとは、ちょうどＨレベルとＬレベルが逆転した形となる。

今回、図１５に示すようなしふとレジスタのテストピースを作製した。パルス出力回路９段をもってなる構成であり、各ＴＦＴのチャネル長／チャネル幅および、容量値は図１５に付した通りである。

このシフトレジスタの回路シミュレーション結果を図１６に示す。動作条件として、入力信号の振幅は、Ｌレベル／Ｈレベル＝０Ｖ／１０Ｖとし、回路の電源電位も同様とした。図１６の出力は、グラフ上より、第１のクロック信号（ＣＫ１）、スタートパルス（ＳＰ）、シフトレジスタ第１段出力（ＳＲＯｕｔ１）、シフトレジスタ第２段出力（ＳＲＯｕｔ２）、シフトレジスタ第３段出力（ＳＲＯｕｔ３）、シフトレジスタ第４段出力（ＳＲＯｕｔ４）である。

図１７に、実際に作製したシフトレジスタのテストピースの動作検証結果を示す。図１７（Ａ）は、グラフ上より、第１のクロック信号（ＣＫ１）、スタートパルス（ＳＰ）、シフトレジスタ第１段出力（ＳＲＯｕｔ１）、シフトレジスタ第２段出力（ＳＲＯｕｔ２）、シフトレジスタ第３段出力（ＳＲＯｕｔ３）、シフトレジスタ第４段出力（ＳＲＯｕｔ４）を示しており、図１７（Ｂ）は、グラフ上より、第１のクロック信号（ＣＫ１）、スタートパルス（ＳＰ）、シフトレジスタ第６段出力（ＳＲＯｕｔ６）、シフトレジスタ第７段出力（ＳＲＯｕｔ７）、シフトレジスタ第８段出力（ＳＲＯｕｔ８）、シフトレジスタ最終段出力（ＳＲＯｕｔ９）を示している。図１７（Ａ）（Ｂ）によると、電源電圧１０Ｖ、駆動周波数５ＭＨｚ程度で、正常動作を確認した。

本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図８に示す。

図８(Ａ)は液晶ディスプレイ(ＬＣＤ)であり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。

図８(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部
３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。

図８(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。

図８(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。

図８(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図８(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である。

図８(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

本発明のパルス出力回路を用いて構成したシフトレジスタの一形態を示す図。 図１に示したシフトレジスタを駆動するタイミングチャートを示す図。 本発明の一実施例である、走査方向切替機能を付加したシフトレジスタを示す図。 図３に示したシフトレジスタを駆動するタイミングチャートの一例を示す図。 本発明によって提供される表示装置における、ソース信号線駆動回路の構成例を示す図。 本発明によって提供される表示装置における、レベルシフタの回路構成の詳細図。 本発明によって提供される表示装置における、ＮＡＮＤ回路、バッファ、サンプリングスイッチの回路構成の詳細図。 本発明の適用が可能な電子機器の例を示す図。 従来型ＣＭＯＳインバータおよび負荷型インバータの構成と、それぞれの入出力信号の波形を示す図。 本発明のパルス出力回路の動作原理を説明する図。 従来型のシフトレジスタの回路構成とタイミングチャートを示す図。 本発明によって提供される表示装置の全体外観を示す図。 実施形態とは異なる導電型のトランジスタによって構成されたパルス出力回路を用いたシフトレジスタを示す図。 図１３に示したシフトレジスタを駆動するタイミングチャートを示す図。 作製したシフトレジスタのテストピースにおけるＴＦＴサイズおよび容量値を示す図。 図１５に示したシフトレジスタのシミュレーション結果を示す図。 図１５に示したシフトレジスタを実際に作製し，測定した結果を示す図。

Claims (22)

1. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
   前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
   前記第１のインバータ回路には、前記レベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力され、
   前記レベルシフタ回路は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
2. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
   前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
   前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記スタートパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
   前記第１のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力され、
   前記レベルシフタ回路は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
3. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
   前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
4. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
   前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
5. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
   前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
   前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
6. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
   前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
   前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
7. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
   前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
   前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
8. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
   前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
   前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
   前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
   前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
   前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
   前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
   前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
   前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
9. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
   前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
   前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
   前記第１のインバータ回路には、前記レベルシフタ回路の出力が入力され、
   前記第２のインバータ回路には、前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力され、
   前記レベルシフタ回路は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
   前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
10. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
    前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
    前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記スタートパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
    前記第１のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力され、
    前記レベルシフタ回路は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
11. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
    前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
12. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
    前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
13. レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
    前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
    前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
14. 請求項３乃至請求項５、請求項１１乃至請求項１３のいずれか一項において、
    前記第１のレベルシフタ回路及び前記第２のレベルシフタ回路は、一入力型レベルシフタ回路であることを特徴とする半導体装置。
15. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
    前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
    前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
16. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
    前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
    前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
17. スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
    前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
    前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
    前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
    前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
    前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
    前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
    前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
    前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
    前記第１のレベルシフタ回路及び第２のレベルシフタ回路の各々は、第１のトランジスタ乃至第４のトランジスタと、容量とを有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記容量を介して前記第３のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの他方と電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
    前記第１のトランジスタ及び前記第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
18. 請求項６乃至請求項８、請求項１５乃至請求項１７のいずれか一項において、
    前記第１のレベルシフタ回路及び前記第２のレベルシフタ回路は、一入力型レベルシフタ回路であることを特徴とする半導体装置。
19. 請求項１乃至請求項１８のいずれか一項において、
    前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
    前記複数の画素が有するトランジスタと前記駆動回路を構成するトランジスタとは、
    同一導電型であることを特徴とする半導体装置。
20. 請求項１乃至請求項１８のいずれか一項において、
    前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
    前記複数の画素が有するトランジスタと前記駆動回路を構成するトランジスタとは、
    同一導電型の薄膜トランジスタであり、同一の絶縁体上に形成されることを特徴とする半導体装置。
21. 請求項１９または請求項２０において、
    前記駆動回路は、ゲート信号線駆動回路であることを特徴とする半導体装置。
22. 請求項１９または請求項２０において、
    前記駆動回路は、ソース信号線駆動回路であることを特徴とする半導体装置。

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