JP4339828B2 - 半導体装置 - Google Patents
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Description
動作を行う。このとき、既にSPはLレベルとなっているので、出力ノードにはLレベルが出力される。以後、CKがLレベル、CKBがHレベルとなると再び保持動作を行い、このときの出力ノードのLレベルは、インバータ1102およびクロックドインバータ1103によって構成されたループにおいて保持される。
第1のトランジスタ乃至第3のトランジスタと、第1の信号入力部乃至第3の信号入力部と、信号出力部と、電源とを有するパルス出力回路であって、 前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記第2の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタの第1の電極は、前記第3の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトランジスタのゲート電極と第2の電極との間に容量手段を有することを特徴としている。
第1のトランジスタ乃至第3のトランジスタと、第1の信号入力部乃至第4の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパルス出力回路であって、
前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタの第1の電極は、前記第4の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトランジスタのゲート電極と第2の電極との間に容量手段を有することを特徴としている。
第1のトランジスタ乃至第3のトランジスタと、第1の信号入力部乃至第4の信号入力部と、信号出力部と、電源と、入力切替回路とを有するパルス出力回路であって、
前記第1乃至第3のトランジスタはいずれも同一導電型であり、
前記第1のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第1のトランジスタの第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信号入力部と電気的に接続され、
前記第1のトランジスタの第2の電極は、前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタの第1の電極は、前記第4の信号入力部と電気的に接続され、
前記第2のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第1の信号入力部と電気的に接続され、
前記第3のトランジスタの第1の電極は、前記電源と電気的に接続され、
前記第3のトランジスタの第2の電極は、前記信号出力部と電気的に接続され、
前記第2のトランジスタのゲート電極と第1の電極との間、あるいは前記第2のトランジスタのゲート電極と第2の電極との間に容量手段を有し、
前記入力切替回路が第1の状態のとき、前記第1のトランジスタの第1の電極は、前記第2の信号入力部と導通し、かつ前記第3の信号入力部と非導通となり、
前記入力切替回路が第2の状態のとき、前記第1のトランジスタの第1の電極は、前記第3の信号入力部と導通し、かつ前記第2の信号入力部と非導通となることを特徴としている。
前記入力切替回路は、
第4のトランジスタと、第5のトランジスタと、第5の信号入力部と、第6の信号入力部とを有し、
前記第4のトランジスタと、前記第5のトランジスタとは、いずれも前記第1のトランジスタ乃至前記第3のトランジスタと同一導電型であり、
前記第4のトランジスタのゲート電極は、前記第5の信号入力部と電気的に接続され、
前記第4のトランジスタの第1の電極は、前記第2の信号入力部と電気的に接続され、
前記第4のトランジスタの第2の電極は、前記第1のトランジスタの第1の電極と電気的に接続され、
前記第5のトランジスタのゲート電極は、前記第6の信号入力部と電気的に接続され、
前記第5のトランジスタの第1の電極は、前記第3の信号入力部と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記第1のトランジスタの第1の電極と電気的に接続され、
前記第5の信号入力部に、入力切替信号が入力され、かつ前記第6の信号入力部に、入力切替反転信号が入力されるとき、前記第4のトランジスタが導通し、かつ前記第5のトランジスタが非導通となり、
前記入力切替信号の極性が反転し、かつ前記入力切替反転信号の極性が反転するとき、前記第4のトランジスタが非導通となり、かつ前記第5のトランジスタが導通することを特徴としている。
前記容量手段は、前記第2のトランジスタのゲート電極と、前記第2のトランジスタの活性層との間で形成されていても良いし、活性層材料、ゲート電極を形成する材料、あるいは配線材料のうちいずれか2つの材料の間で形成されていても良い。
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがって順次サンプリングパルスを出力することを特徴とするシフトレジスタが提供される。
第1のクロック信号線乃至第4のクロック信号線と、スタートパルス入力線とを有し、
4n−3段目(nは自然数、1≦n)の前記パルス出力回路において、
前記第1の信号入力部は、前記第1のクロック信号線と電気的に接続され、
前記第2の信号入力部は、n=1のとき、前記スタートパルス入力線と電気的に接続され、n≠1のとき、4(n−1)段目の前記パルス出力回路の前記信号出力部と電気的に接続され、
前記第3の信号入力部は、前記第3のクロック信号線と電気的に接続され、
4n−2段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第2のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−3段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記第4のクロック信号線と電気的に接続され、
4n−1段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第3のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−2段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記第1のクロック信号線と電気的に接続され、
4n段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第4のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−1段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記第2のクロック信号線と電気的に接続され、
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがっ
て順次サンプリングパルスを出力することを特徴としている。
第1のクロック信号線乃至第4のクロック信号線と、スタートパルス入力線とを有し、
4n−3段目(nは自然数、1≦n)の前記パルス出力回路において、
前記第1の信号入力部は、前記第1のクロック信号線と電気的に接続され、
前記第2の信号入力部は、n=1のとき、前記スタートパルス入力線と電気的
に接続され、n≠1のとき、4(n−1)段目の前記パルス出力回路の前記信号出力部と電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n−2段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第3のクロック信号線と電気的に接続され、
4n−2段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第2のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−3段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n−1段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第4のクロック信号線と電気的に接続され、
4n−1段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第3のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−2段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第1のクロック信号線と電気的に接続され、
4n段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第4のクロック信号線と電気的に接続され、
前記第2の信号入力部は、前記4n−1段目の前期パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、もしくは4n+1段目の前記パルス出力回路の前記信号出力部のいずれか一方と電気的に接続され、
前記第4の信号入力部は、前記第2のクロック信号線と電気的に接続され、
第1のクロック信号乃至第4のクロック信号と、スタートパルスとにしたがって順次サンプリングパルスを出力することを特徴としている。
603のゲート電極の電位が引き上げられ、その電位はVDD2よりも高い電位をとり、(VDD2+VthN)を上回ることによって、ノードαに現れるHレベルはVDD2に等しくなる。よって、出力信号のLレベルはVSS、HレベルはVDD2となり、振幅変換が完了する。
なる。
3013、操作スイッチ3014、バッテリー3015、受像部3016等により構成されている。本発明は、表示部3012に適用が可能である。
Claims (22)
- レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記バッファは、第1のインバータ回路と第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記レベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記レベルシフタ回路の出力及び前記第1のインバータ回路の出力が入力され、
前記レベルシフタ回路は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記スタートパルス用レベルシフタが有する前記バッファは、第1のインバータ回路と第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力及び前記第1のインバータ回路の出力が入力され、
前記レベルシフタ回路は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路と、第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路乃至第4のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路乃至第6のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第5のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第6のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路と、第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路乃至第4のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路乃至第6のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第5のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第6のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記バッファは、第1のインバータ回路と第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記レベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記レベルシフタ回路の出力及び前記第1のインバータ回路の出力が入力され、
前記レベルシフタ回路は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記スタートパルス用レベルシフタが有する前記バッファは、第1のインバータ回路と第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記スタートパルス用レベルシフタが有する前記レベルシフタ回路の出力及び前記第1のインバータ回路の出力が入力され、
前記レベルシフタ回路は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路と、第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路乃至第4のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記バッファは、第1のインバータ回路乃至第6のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第5のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第6のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - 請求項3乃至請求項5、請求項11乃至請求項13のいずれか一項において、
前記第1のレベルシフタ回路及び前記第2のレベルシフタ回路は、一入力型レベルシフタ回路であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路と、第2のインバータ回路とを有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路乃至第4のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタの各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であり、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第1のレベルシフタ回路と、第2のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第1のインバータ回路乃至第6のインバータ回路を有し、
前記第1のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第2のインバータ回路には、前記第1のレベルシフタ回路の出力及び前記第2のレベルシフタ回路の出力が入力され、
前記第3のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第4のインバータ回路には、前記第1のインバータ回路の出力及び前記第2のインバータ回路の出力が入力され、
前記第5のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第6のインバータ回路には、前記第3のインバータ回路の出力及び前記第4のインバータ回路の出力が入力され、
前記第1のレベルシフタ回路及び第2のレベルシフタ回路の各々は、第1のトランジスタ乃至第4のトランジスタと、容量とを有し、
前記第1のトランジスタのソース及びドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、且つ第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第2のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、前記第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、第3の配線と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、前記容量を介して前記第3のトランジスタのゲートと電気的に接続され、
前記第4のトランジスタのソース及びドレインの一方は、前記第3のトランジスタのソース及びドレインの他方と電気的に接続され、前記第4のトランジスタのソース及びドレインの他方は、前記第2の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、
前記第1のトランジスタ及び前記第3のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。 - 請求項6乃至請求項8、請求項15乃至請求項17のいずれか一項において、
前記第1のレベルシフタ回路及び前記第2のレベルシフタ回路は、一入力型レベルシフタ回路であることを特徴とする半導体装置。 - 請求項1乃至請求項18のいずれか一項において、
前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
前記複数の画素が有するトランジスタと前記駆動回路を構成するトランジスタとは、
同一導電型であることを特徴とする半導体装置。 - 請求項1乃至請求項18のいずれか一項において、
前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
前記複数の画素が有するトランジスタと前記駆動回路を構成するトランジスタとは、
同一導電型の薄膜トランジスタであり、同一の絶縁体上に形成されることを特徴とする半導体装置。 - 請求項19または請求項20において、
前記駆動回路は、ゲート信号線駆動回路であることを特徴とする半導体装置。 - 請求項19または請求項20において、
前記駆動回路は、ソース信号線駆動回路であることを特徴とする半導体装置。
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