JP6416128B2 - 薄膜トランジスターの製作方法 - Google Patents

薄膜トランジスターの製作方法 Download PDF

Info

Publication number
JP6416128B2
JP6416128B2 JP2015557319A JP2015557319A JP6416128B2 JP 6416128 B2 JP6416128 B2 JP 6416128B2 JP 2015557319 A JP2015557319 A JP 2015557319A JP 2015557319 A JP2015557319 A JP 2015557319A JP 6416128 B2 JP6416128 B2 JP 6416128B2
Authority
JP
Japan
Prior art keywords
layer
ohmic contact
photoresist
groove
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015557319A
Other languages
English (en)
Other versions
JP2016507905A (ja
Inventor
祥永 孔
祥永 孔
▲軍▼ 成
▲軍▼ 成
▲東▼方 王
▲東▼方 王
▲廣▼才 袁
▲廣▼才 袁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2016507905A publication Critical patent/JP2016507905A/ja
Application granted granted Critical
Publication of JP6416128B2 publication Critical patent/JP6416128B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/445—Deposition of conductive or insulating materials for electrodes from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、薄膜トランジスター及びその製作方法、表示装置に関する。
近年、表示技術の急速な発達につれて、画素を駆動、制御するための薄膜トランジスタターも発達して、アモルファスシリコン薄膜トランジスター及び低温ポリシリコン薄膜トランジスターから酸化物薄膜トランジスターに発展している。
酸化物薄膜トランジスターは、電子移動率、オン電流、スイッチング特性等の特性が優れる。また、酸化物薄膜トランジスターは、特性の不均一が少なく、材料と工程のコストが低く、工程温度が低く、コーティング工程を利用でき、透光率が高く、バンドが大きい等のメリットがある。酸化物薄膜トランジスターは、早い応答と大きい電流を要するディスプレイ、例えば、高周波、高解像度、大型の液晶ディスプレイ及びＯＬＥＤディスプレイ等に適用できる。
図１は、従来の酸化物薄膜トランジスターの断面概略図である。図１に示すように、従来の酸化物薄膜トランジスターは、基板１、ゲート電極２、ゲート絶縁層３、活性層４、オーミックコンタクト層５ａ，５ｂ、エッチングストップ層６、ソース電極７ａ及びドレイン電極７ｂを備えている。オーミックコンタクト層５ａ，５ｂは、通常に、活性層上に導電性が活性層より優れる酸化物薄膜を蒸着してから、エッチング工程で形成される。オーミックコンタクト層５ａ，５ｂを形成することで、ソースドレイン電極と活性層との間のショットキー効果を減少させ、ソースドレイン電極と活性層との間の接触特性を改善できる。
しかし、酸化物薄膜トランジスターにおいて、活性層とオーミックコンタクト層の両方は酸化物材料で形成されるため、エッチング液を使ってオーミックコンタクト層を形成している酸化物薄膜をエッチングする際、エッチング過程を制御しにくい上、酸化物活性層がエッチング液からの悪影響を受けやすくなってしまう。
本発明は、ゲート電極、ゲート絶縁層、活性層、オーミックコンタクト層、ソース電極及びドレイン電極を備え、前記ソース電極とドレイン電極が前記オーミックコンタクト層を介して前記活性層に接続され、前記オーミックコンタクト層が前記活性層の側面に位置し、且つ、前記活性層の側面に接触されている薄膜トランジスターを提供する。
また、本発明は、前記薄膜トランジスターを備える表示装置を提供する。
また、本発明は、ゲート電極、ゲート絶縁層、活性層、オーミックコンタクト層、ソース電極及びドレイン電極を備え、注入法によって前記オーミックコンタクト層を形成するステップを含む薄膜トランジスターの製作方法を提供する。
以下、本発明の実施例の技術案をより明確に説明するために、実施例の図面を簡単に説明する。明らかに、以下の図面は本発明の部分的実施例に過ぎず、本発明に対する制限ではない。
図１は、従来の酸化物薄膜トランジスターの断面概略図である。 図２は、本発明の実施例１に係る薄膜トランジスターの製作方法の概略的なフローチャートである。 図３Ａは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｂは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｃは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｄは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｅは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｆは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｇは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｈは、本発明の実施例１に係る薄膜トランジスターの製作方法の実施過程概略図である。 図３Ｉは、本発明の実施例１に係るアレイ基板の製作方法の実施過程概略図である。 図３Ｊは、本発明の実施例１に係るアレイ基板の製作方法の実施過程概略図である。 図４Ａは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｂは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｃは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｄは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｅは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｆは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｇは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｈは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｉは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｊは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｋは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｌは、本発明の実施例２に係る薄膜トランジスターの製作方法の実施過程概略図である。 図４Ｍは、本発明の実施例２に係るアレイ基板の製作方法の実施過程概略図である。 図４Ｎは、本発明の実施例２に係るアレイ基板の製作方法の実施過程概略図である。 図５Ａは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｂは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｃは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｄは、図５Ｃにおける符号Ａが示す位置の拡大図である。 図５Ｅは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｆは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｇは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｈは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｉは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｊは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｋは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｌは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｍは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｎは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｏは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｐは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｑは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｒは、本発明の実施例３に係る薄膜トランジスターの製作方法の実施過程概略図である。 図５Ｓは、本発明の実施例３に係るアレイ基板の製作方法の実施過程概略図である。 図５Ｔは、本発明の実施例３に係るアレイ基板の製作方法の実施過程概略図である。
以下、本発明の実施例の目的、技術案及びメリットをより明確に説明するために、本発明の実施例の図面に基づいて、本発明の実施例の技術案を明確且つ完全に説明する。明らかに、以下に説明される実施例は本発明の部分的実施例に過ぎず、全ての実施例ではない。この分野の従業者が説明される本発明の実施例に基づいて創造的な労働なく得られる全ての他の実施例は、全て本発明の保護範囲内に属するべきである。
本発明の実施例は、薄膜トランジスター及びその製作方法、アレイ基板及びその製作方法、表示装置を提供する。薄膜トランジスターの製作方法において、ゲート絶縁層に対してパターニング工程を行って、ゲート絶縁層にお互いに連通する第１溝部と第２溝部を形成し、第１溝部は活性層を形成すべき領域に対応し、且つ、形成すべき活性層と一致する形状を有し、第２溝部はオーミックコンタクト層を形成すべき領域に対応し、且つ、形成すべきオーミックコンタクト層と一致する形状を有し、その後、オーミックコンタクト層を形成する原料を第２溝部中に注入する。このようにして、エッチングをしなくても、所望の形状を有するオーミックコンタクト層を直接に形成できるため、工程を制御しやすく、且つ、エッチング液が活性層とオーミックコンタクト層に悪影響を与えることを避けることができる。
実施例１
本発明の実施例１は、ゲート電極、ゲート絶縁層、エッチングストップ層及びソースドレイン電極を形成するステップと、活性層およびオーミックコンタクト層を形成するステップとを含む薄膜トランジスターの製作方法を提供する。活性層およびオーミックコンタクト層を形成するステップは、パターニング工程を行ってゲート絶縁層にお互いに連通する第１溝部と第２溝部を形成し、第１溝部は活性層を形成すべき領域に対応し、且つ、形成すべき活性層と一致する形状を有し、第２溝部はオーミックコンタクト層を形成すべき領域に対応し、且つ、形成すべきオーミックコンタクト層と一致する形状を有するステップと、第１溝部中に活性層を、第２溝部中にオーミックコンタクト層を形成するステップと、を含む。
図２及び図３Ａ−図３Ｊに示すように、本発明の実施例１に係る薄膜トランジスターの製作方法は、以下のようなステップを含む。
ステップＳ３０１：基板３０１を提供し、且つ、図３Ａに示すように、前記基板３０１上にゲート電極３０２を形成する。
ステップＳ３０１において、前記基板３０１はガラス基板、石英基板等の無機材料の基板でもよく、有機材料の基板でもよい。
例えば、ゲート電極３０２は、モリブデン（Ｍｏ）、モリブデンニオブ合金（ＭｏＮｂ）、アルミニウム（Ａｌ）、アルミニウム・ネオジウム合金（ＡｌＮｄ）、チタン（Ｔｉ）および銅（Ｃｕ）中の一つまたは複数の材料により、単層にあるいは積層されて形成される。好ましくは、ゲート電極３０２は、Ｍｏ、Ａｌ、またはＭｏ、Ａｌを含む合金により、単層にあるいは積層されて形成される。ゲート電極３０２の厚さは、約１００ｎｍ〜５００ｎｍでもよい。
ステップ３０２：図３Ｂに示すように、ステップ３０１を完了した基板上にゲート絶縁層３０３を形成する。
例えば、ゲート絶縁層３０３は、シリコンの酸化物（ＳｉＯｘ）、シリコンの窒化物（ＳｉＮｘ）、ハフニウムの酸化物（ＨｆＯｘ）、シリコンの窒酸化物（ＳｉＯＮ）、ＡｌＯｘ中の一つまたは複数の材料により、単層にあるいは積層されて形成される。ゲート絶縁層３０３を形成する時、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、プラズマ強化化学気相蒸着法）を採用してもよい。なお、ＰＥＣＶＤ工程で形成された薄膜では、通常に多いシリコンのダングリングボンドが存在するため、薄膜中に多い欠陥が存在する。このため、水素原子を導入して、水素原子とシリコンのダングリングボンドとを結合することで、品質が優れた薄膜を形成する。例えば、水素含有量は１％よりも大きい。しかしながら、水素含有量が多過ぎると、薄膜の緻密度が不十分になるため、水素含有量が多過ぎでもいけない。よって、好ましくは、水素含有量は約１０％以下に制御される。例えば、ゲート絶縁層３０３は、ＳｉＮｘとＳｉＯｘとの積層構造でもよく、ＳｉＮｘ、ＳｉＯＮおよびＳｉＯｘの積層構造でもよい。ゲート絶縁層の全体厚さは、約３００ｎｍ〜６００ｎｍでもよく、各層の厚さは実際状況によって調整できる。
ステップ３０３：図３Ｅに示すように、ゲート絶縁層３０３に対してパターニング工程を行って、ゲート絶縁層３０３上にお互いに連通する第１溝部３１１と第２溝部３２１を形成し、第１溝部３１１は活性層を形成すべき領域に対応し、第２溝部３２１はオーミックコンタクト層を形成すべき領域に対応し、第２溝部３２１は第１溝部３１１の外側に位置し、且つ、第１溝部３１１と連通する。
以下、ポジ型フォトレジストを例として、ステップＳ３０３を説明する。まず、ゲート絶縁層３０３上にフォトレジスト層３１０を形成し、マスク３１２によりフォトレジスト層３１０を対して露光と現像を行う。図３Ｃに示すように、前記マスク３１２は、透光領域３１２ａと遮光領域３１２とを含む。露光および現像の後、図３Ｄに示すように、フォトレジスト完全保留領域３３０とフォトレジスト完全除去領域３３１を形成する。図３Ｅに示すように、フォトレジスト完全除去領域３３１におけるゲート絶縁層をエッチングして、お互いに連通する第１溝部３１１と第２溝部３２１を一回に形成する。
好ましくは、第１溝部３１１と第２溝部３１２とは、同じ深さを有する。
ステップ３０４：図３Ｆに示すように、第１溝部３１１中に活性層３０４を形成し、且つ、第２溝部３２１中にオーミックコンタクト層３０５ａを形成する。
例えば、まず半導体材料層を形成し、そして、第１溝部３１１で活性層３０４を形成するように、当該半導体材料層に対してパターニングを行う。例えば、スパッタリング、エピタキシャル成長等の方式で当該半導体材料層を形成できる。
例えば、活性層３０４は、マスクスパッタリング方式やインクジェットプリントの注入法等で直接に形成してもよい。インクジェットプリント方式を採用する時、硬化及びアニーリング処理を行う必要があり、アニーリング温度は２００〜５００℃に設定してもよい。
活性層３０４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、ジンク（Ｚｎ）、スズ（Ｓｎ）等の元素を含む酸化物、例えば、ＩＧＺＯ（酸化インジウム・ガリウム・ジンク）、ＩＺＯ（酸化インジウム・ジンク）、ＩｎＳｎＯ（酸化インジウム・スズ）、ＩｎＧａＳｎＯ（酸化インジウム・ガリウム・スズ）等で形成される。好ましくは、活性層３０４は、ＩＧＺＯまたはＩＺＯで形成される。活性層３０４の厚さは、約１０〜１００ｎｍでもよい。
オーミックコンタクト層を形成する原料を第２溝部３２１中に注入して、オーミックコンタクト層３０５ａを形成する。
例えば、オーミックコンタクト層３０５ａは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、ジンク（Ｚｎ）、スズ（Ｓｎ）等の元素を含む酸化物、例えば、ＩＧＺＯ（酸化インジウム・ガリウム・ジンク）、ＩＺＯ（酸化インジウム・ジンク）、ＩｎＳｎＯ（酸化インジウム・スズ）、ＩｎＧａＳｎＯ（酸化インジウム・ガリウム・スズ）等で形成される。ソースドレイン電極と活性層との間の接触特性を改善するために、オーミックコンタクト層３０５ａの導電性は活性層３０４よりも優れるべきである。例えば、オーミックコンタクト層３０５ａ中にＡｌ（アルミニウム）、Ｌｉ（リチウム）等の金属をドーピングして、導電性を改善する。好ましくは、オーミックコンタクト層の厚さと活性層の厚さは同じであり、例えば、約１０〜１００ｎｍである。
以上のように、注入法によりオーミックコンタクト層を形成し、且つ、好ましくは、インクジェットプリントの方式でオーミックコンタクト層を形成する。これで、エッチング液でエッチングを行う必要がなく、活性層に与えるエッチング液からの悪影響も避けられる。インクジェットプリントの方式でオーミックコンタクト層を形成する時、硬化及びアニーリング処理を行う必要があり、アニーリング温度は２００〜５００℃に設定してもよい。
活性層とオーミックコンタクト層の両方を注入法により形成する時、オーミックコンタクト層を形成する原料と活性層を形成する原料とを一緒にそれぞれの溝部に注入してもよく、あるいは、別々に注入する方式を採用することで異なる原料たちのお互いの影響を防止してもよい。
好ましくは、活性層３０４の表面とオーミックコンタクト層３０５ａの表面とは同一面に位置する。即ち、ソースドレイン電極と活性層との間のオーミックコンタクト特性を改善するように、活性層３０４とオーミックコンタクト層３０５ａとは同一層に位置する。
例えば、オーミックコンタクト層３０５ａは単一の導電性を有する。つまり、オーミックコンタクト層３０５ａ全体の導電率は同じである。
ステップ３０５：図３Ｇに示すように、活性層３０４上にエッチングストップ層３０６を形成する。
例えば、エッチングストップ層３０６は、ＳｉＯｘ、ＳｉＮｘ、ＨｆＯｘ、ＡｌＯｘ中の一つまたは複数の材料により、単層にまたは積層されて形成される。また、エッチングストップ層３０６の水素含有量は、低い範囲内に制御され、好ましくは、約１％〜１０％に制御される。
ステップ３０６：図３Ｈに示すように、ソースドレイン電極金属層を蒸着して、パターニング工程を行うことで、ソース電極３０７ａとドレイン電極３０７ｂとがそれぞれにオーミックコンタクト層３０５ａに接触するように、ソース電極３０７ａとドレイン電極３０７ｂを得る。
例えば、ソースドレイン金属層は、Ｍｏ、ＭｏＮｂ、Ａｌ、ＡｌＮｄ、Ｔｉ、Ｃｕ中の一つまたは複数の材料により、単層にまたは積層されて形成される。好ましくは、ソースドレイン電極金属層は、Ｍｏ、Ａｌ、あるいは、Ｍｏ、Ａｌを含む合金により、単層にまたは積層されて形成される。
また、本実施例は、前記ステップＳ３０１〜Ｓ３０６を含むアレイ基板の製作方法を提供する。ステップ３０１において、さらにゲート電極３０２と同一層に設けられるゲートライン（図面で省略）を形成する。ステップ３０６において、さらに、ソース電極３０７ａ及びドレイン電極３０７ｂと同一層に設けられるデータライン（図面で省略）を形成する。
また、当該アレイ基板の製作方法は、以下のようなステップを含む。
ステップ３０７：図３Ｉに示すように、ソースドレイン電極上にパシベーション層３０８を形成し、且つ、パシベーション層３０８をパターニングしてビアホール３０８ａを形成する。
例えば、パシベーション層３０８は、ＳｉＯｘ、ＳｉＮｘ、ＨｆＯｘ、ＡｌＯｘ中の一つまたは複数の材料により、単層にまたは積層されて形成される。パシベーション層３０８は、ＰＥＣＶＤ方法により形成されてもよい。また、パシベーション層３０８の水素含有量は、低い範囲内に制御され、好ましくは、約１％〜１０％に制御される。
ステップ３０８：図３Ｊに示すように、パシベーション層３０８上に画素電極層を形成し、パターニング工程を行って画素電極３０９を形成する。
例えば、画素電極３０９は、ＩＴＯ（酸化インジウム・スズ）等の透明な導電材料から形成される。画素電極層３０９は、スパッタリング方法により形成され、スパッタリングが完了した後、アニーリング処理を行う。画素電極の厚さは約２０〜１５０ｎｍでもよい。
画素電極３０９は、ビアホール３０８ａを介してドレイン電極３０７ｂと接続される。
本実施例において、後に形成されるソースドレイン電極がオーミックコンタクト層を介して活性層と優れるオーミックコンタクトを実現するように、活性層とオーミックコンタクト層は、それぞれに、ゲート絶縁層におけるお互いに連通する第１溝部と第２溝部内に形成され、お互いに直接接触する。
本実施例において、ゲート絶縁層にお互いに連通する第１溝部と第２溝部を予め形成し、且つ、オーミックコンタクト層を形成する原料を第２溝部中に注入することで、所望の形状を有するオーミックコンタクト層を直接に形成できるため、オーミックコンタクト層をエッチングする必要がなく、酸化物活性層及びオーミックコンタクト層に対するエッチング液の影響を避けることができる。
実施例２
本発明の実施例２は他の薄膜トランジスターの製作方法を提供するが、デュアルトーンマスクによってゲート絶縁層をパターニングする点において、実施例１と差異が存在する。
例えば、本実施例において、以下のような方式で活性層とオーミックコンタクト層を形成する。
まず、ゲート絶縁層上にフォトレジスト層を形成し、デュアルトーンマスクによってフォトレジスト層を対して露光と現像を行うことで、フォトレジスト完全除去領域、フォトレジスト部分保留領域およびフォトレジスト完全保留領域を形成する。ここで、フォトレジスト完全除去領域は活性層を形成すべき領域に対応し、フォトレジスト部分保留領域はオーミックコンタクト層を形成すべき領域に対応し、フォトレジスト完全保留領域はほかの領域に対応する。
フォトレジスト完全除去領域のゲート絶縁層をエッチングして、第１溝部を形成し、その後、注入法により第１溝部内に活性層を形成する。
フォトレジスト部分保留領域のフォトレジスト除去し、且つ、当該領域のゲート絶縁層をエッチングして、第２溝部を形成し、その後、注入法により第２溝部内にオーミックコンタクト層を形成する。
最後に、フォトレジスト完全保留領域のフォトレジストを除去する。
図４Ａ−図４Ｎに示すように、本実施例で提供される薄膜トランジスターの製作方法は以下のようなステップを含む。
ステップ４０１：図４Ａに示すように、基板４０１上にゲート電極４０２を形成する。当該ステップは実施例１のステップ３０１と類似するので、ここではその説明を省略する。
ステップ４０２：図４Ｂに示すように、ステップ４０１を完了した基板上にゲート絶縁層４０３を形成する。当該ステップは実施例１のステップ３０２と類似するので、ここではその説明を省略する。
ステップ４０３：図４Ｊに示すように、ゲート絶縁層４０３をパターニングしてお互いに連通する第１溝部４１１と第２溝部４２１を形成し、第１溝部４１１中に活性層４０４を形成し、第２溝部４２１中にオーミックコンタクト層４０５ａを形成する。第２溝部４２１は第１溝部４１１の外側に位置し、且つ、第１溝部４１１と連通される。
以下、同じくポジ型フォトレジストを例として、当該ステップを説明する。例えば、当該ステップは以下のステップをさらに含む。
ステップ４０３１：図４Ｄに示すように、ゲート絶縁層４０３上にフォトレジスト層４１０を形成し、デュアルトーンマスク４１２によりフォトレジストに対して露光および現像を行うことで、フォトレジスト完全除去領域４３１、フォトレジスト部分保留領域４３２およびフォトレジスト完全保留領域４３０を形成する。フォトレジスト完全除去領域４３１は第１溝部４１１を形成すべき領域に対応し、フォトレジスト部分保留領域４３２は第２溝部４２１を形成すべき領域に対応し、フォトレジスト完全保留領域４３０はほかの領域に対応する。
前記デュアルトーンマスク４１２は、ハーフトーンマスク或いはグレートーンマスクでもよい。図４Ｃに示すように、前記デュアルトーンマスク４１２は、透光領域４１２ａ、部分透光領域４１２ｂ及び遮光領域を備える。
ステップ４０３２：図４Ｅに示すように、フォトレジスト完全除去領域４３１におけるゲート絶縁層をエッチングして第１溝部４１１を形成する。
ステップ４０３３：図４Ｆに示すように、第１溝部４１１中に活性層４０４を形成する。
例えば、インクジェットプリントの注入法を採用して第１溝部中に活性層４０４を形成する。
もちろん、まず半導体層を形成してから、パターニング工程を行う方式で、第１溝部４１１中に活性層４０４を形成してもよい。
ステップ４０３４：図４Ｇに示すように、アッシング工程によってフォトレジスト部分保留領域４３２のフォトレジストを除去して、当該領域のゲート絶縁層を露出する。
ステップ４０３５：図４Ｈに示すように、露出されたゲート絶縁層をエッチングして第２溝部を形成する。第２溝部はオーミックコンタクト層を形成すべき領域に対応し、且つ、形成すべきオーミックコンタクト層と一致する形状を有する。
例えば、ドライエッチングによってゲート絶縁層をエッチングする。
ステップ４０３６：図４Ｉに示すように、オーミックコンタクト層を形成する原料を第２溝部に注入して、オーミックコンタクト層４０５ａを形成する。
例えば、オーミックコンタクト層４０５ａは単一の導電性を有する。即ち、オーミックコンタクト層４０５ａ全体の導電率は同じである。
ステップ４０３７：図４Ｊに示すように、残りのフォトレジスト層を除去する。
ステップ４０４：図４Ｋに示すように、活性層４０４上にエッチングストップ層４０６を形成する。
ステップ４０５：図４Ｌに示すように、エッチングストップ層４０６上にソース電極４０７ａおよびドレイン電極４０７ｂを形成する。
また、本実施例は、前記ステップＳ４０１〜Ｓ４０５を含むアレイ基板の製作方法を提供する。ステップ４０１において、さらにゲート電極４０２と同一層に設けられるゲートライン（図面で省略）を形成する。ステップ４０７において、さらに、ソース電極４０７ａ及びドレイン電極４０７ｂと同一層に設けられるデータライン（図面で省略）を形成する。
また、当該アレイ基板の製作方法は、以下のようなステップを含む。
ステップ４０６：図４Ｍに示すように、ソースドレイン電極上にパシベーション層４０８を形成し、且つ、パターニング工程を行ってビアホール４０８ａを形成する。
ステップ４０７：図４Ｎに示すように、パシベーション層４０８上に画素電極層を形成し、パターニング工程を行って画素電極４０９を形成する。画素電極４０９は、ビアホール４０８ａを介してドレイン電極４０７ｂに接続される。
本実施例において、ゲート電極４０２、ゲート絶縁層４０３、活性層４０４、オーミックコンタクト層４０５ａ、エッチングストップ層４０６、ソースドレイン電極４０７ａ、４０７ｂ、パシベーション層４０８および画素電極４０９の材料は、実施例１と類似するため、ここではその説明を省略する。
本実施例によれば、前記実施例１と同じ効果を得られる。そのほか、本実施例において、オーミックコンタクト層は活性層と別に形成されるため、工程の操作性を向上できる。
実施例３
本実施例は、さらに他の薄膜トランジスターの製作方法を提供するが、オーミックコンタクト層の導電性が均一ではなく、活性層からソースドレイン電極への方向において徐々に高まるという点において、実施例１と差異が存在する。
例えば、本実施例において、前記オーミックコンタクト層は、活性層からソースドレイン電極への方向においてお互いに接触する少なくとも二つのサブオーミックコンタクト層を備え、前記少なくとも二つのサブオーミックコンタクト層の導電性は、活性層からソースドレイン電極への方向において徐々に高まる。本実施例におけるオーミックコンタクト層によれば、活性層とソースドレイン電極との間のオーミックコンタクト特性をもっとよく改善し、電子移動率を向上できる。
例えば、本実施例において、以下の方式で活性層とオーミックコンタクト層を形成する。
ゲート絶縁層上にフォトレジスト層を形成し、
マルチトーンマスクによってフォトレジスト層に対して露光及び現像を行って、フォトレジスト完全除去領域、第１〜第ｎフォトレジスト部分保留領域およびフォトレジスト完全保留領域を形成し、ここで、ｎは２以上であり、第１フォトレジスト部分保留領域から第ｎフォトレジスト部分保留領域までフォトレジストの厚さは順次に増加し、フォトレジスト完全除去領域は活性層を形成すべき領域に対応し、第１〜第ｎフォトレジスト部分保留領域はオーミックコンタクト層を形成すべき領域に対応し、フォトレジスト完全保留領域は他の領域に対応し、
フォトレジスト完全除去領域のゲート絶縁層をエッチングして第１溝部を形成し、その後、注入法によって第１溝部内に活性層を形成し、
第１フォトレジスト部分保留領域のフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第１部分を形成し、その後、注入法によって当該第２溝部の第１部分内に第１サブオーミックコンタクト層を形成し、
第２フォトレジスト部分保留領域のフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第２部分を形成し、その後、注入法によって当該第２溝部の第２部分内に第２サブオーミックコンタクト層を形成し、
このように、第ｎフォトレジスト部分保留領域までのフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第ｎ部分を形成し、その後、注入法によって当該第２溝部の第ｎ部分内に第ｎサブオーミックコンタクト層を形成し、
フォトレジスト完全保留領域のフォトレジストを除去する。
前記第１サブオーミックコンタクト層は活性層に接触し、前記第ｎサブオーミックコンタクト層はソースドレイン電極に接触する。前記オーミックコンタクト層の導電性は、第１サブオーミックコンタクト層から第ｎサブオーミックコンタクト層で徐々に高まる。例えば、導電性の異なる材料で第１サブオーミックコンタクト層から第ｎサブオーミックコンタクト層までを製作する。
以下、３つのお互いに接触するサブオーミックコンタクト層からなるオーミックコンタクト層が形成されている場合を例として説明する。以下、活性層とオーミックコンタクト性を形成するステップについて説明する。他の部分を形成するステップ（図５Ａ，５Ｂ、５Ｒ及び５Ｓに示すように）は、実施例１、２と同じであるため、その説明を省略する。
例えば、図５Ｔに示すように、オーミックコンタクト層は、第１サブオーミックコンタクト層５０５ａ−１、第３サブオーミックコンタクト層５０５ａ−３、およびこれらの間に位置する第２サブオーミックコンタクト層５０５ａ−２を備え、第１サブオーミックコンタクト層５０５ａ−１は活性層５０４に接触し、第３サブオーミックコンタクト層５０５ａ−３はソース電極５０７ａまたはドレイン電極５０７ｂに接触する。第１サブオーミックコンタクト層５０５ａ−１の導電性は第２サブオーミックコンタクト層５０５ａ−２の導電性よりも低く、第２サブオーミックコンタクト層５０５ａ−２の導電性は第３サブオーミックコンタクト層５０５ａ−３の導電性よりも低い。
例えば、第２溝部は、３回に渡って形成された第２溝部の第１部分、第２溝部の第２部分、第２溝部の第３部分からなり、第２溝部の第１部分、第２溝部の第２部分及び第２溝部の第３部分は、お互いに連通する。
図５Ｃと図５Ｄに示すように、ゲート絶縁層５０３上にフォトレジスト層５１０を形成し、完全露光領域５１２ａ、２分の一の露光領域５１２ｃ―３、３分の一の露光領域５１２ｃ−２および５分の一の露光領域５１２ｃ―１を有するマスク５１２によって、フォトレジスト層５１０に対して露光処理を行い、露光後のフォトレジスト層５１０を現像して、図５Ｅに示すように、フォトレジスト完全保留領域５３０、フォトレジスト完全除去領域５３１、第１フォトレジスト部分保留領域５３２、第２フォトレジスト部分保留領域５３３および第３フォトレジスト部分保留領域５３４を形成する。図５Ｆに示すように、フォトレジスト完全除去領域５３１におけるゲート絶縁層５０３をエッチングして第１溝部５１１を形成する。図５Ｇに示すように、当該第１溝部５１１中に活性層５０４を形成する原料を注入して活性層５０４を形成する。もちろん、まず半導体層を形成してから、パターニングする方式で第１溝部５１１中に活性層５０４を形成してもよい。
活性層５０４を形成した後、図５Ｈに示すように、第１フォトレジスト部分保留領域５３２におけるフォトレジストをアッシングして除去する。図５Ｉに示すように、当該第１フォトレジスト部分保留領域５３２におけるゲート絶縁層５０３をエッチングして第２溝部の第１部分５２１―１を形成する。図５Ｊに示すように、当該第２溝部の第１部分５２１―１中に第１サブオーミックコンタクト層５０５ａ―１を形成する。図５Ｋに示すように、第２フォトレジスト部分保留領域５３３におけるフォトレジストを除去する。図５Ｌに示すように、当該第２フォトレジスト部分保留領域５３３におけるゲート絶縁層５０３をエッチングして第２溝部の第２部分５２１―２を形成する。図５Ｍに示すように、当該第２溝部の第２部分５２１―２中に第２サブオーミックコンタクト層５０５ａ―２を形成する。図５Ｎに示すように、第３フォトレジスト部分保留領域５３４におけるフォトレジストを除去する。図５Ｏに示すように、当該第３フォトレジスト部分保留領域５３４におけるゲート絶縁層５０３をエッチングして第２溝部の第３部分５２１―３を形成する。図５Ｐに示すように、当該第２溝部の第３部分５２１―３中に第３サブオーミックコンタクト層５０５ａ―３を形成する。最後に残りのフォトレジスト層４を剥離して、図５に示すような構造を形成する。
前記第１サブオーミックコンタクト層、第２サブオーミックコンタクト層、第３サブオーミックコンタクト層において、前記第１サブオーミックコンタクト層の導電性が最も低く、前記第３サブオーミックコンタクト層の導電性が最も高く、前記第２サブオーミックコンタクト層の導電性は前記第１サブオーミックコンタクト層と前記第３サブオーミックコンタクト層との間にある。
本実施例で提供されるオーミックコンタクト層を含む薄膜トランジスターの製作方法において、ソース電極およびドレイン電極に近づくオーミックコンタクト層の導電性が最も高く、活性層に近づくオーミックコンタクト層の導電性が最も低く、且つ、オーミックコンタクト層の最低の導電性がやはり活性層の導電性よりも優れている。これによって、活性層とソースドレイン電極との間のオーミックコンタクト特性をもっとよく改善し、電子移動率を向上できる。
前記実施例１、２、３のそれぞれはともにポジ型フォトレジストを例として説明をしたが、ネガ型フォトレジストを採用してもよい。ネガ型フォトレジストを採用する場合、製作するパターンに対応するマスクのパターンを調整する必要がある。
実施例４
本実施例は、前記実施例の製作方法によって製作された薄膜トランジスターを提供する。当該酸化物薄膜トランジスターは、ゲート電極、ゲート絶縁層、活性層、オーミックコンタクト層、エッチングストップ層およびソースドレイン電極を備える。ゲート絶縁層は、活性層の形状と一致する形状を有する第１溝部と、オーミックコンタクト層の形状と一致する形状を有する第２溝部とを備える。第１溝部と第２溝部はお互いに連通する。活性層は第１溝部に形成され、オーミックコンタクト層は第２溝部に形成される。
好ましくは、活性層の表面とオーミックコンタクト層の表面とは同一面に位置する。
オーミックコンタクト層は単一の導電性を有してもよい。また、活性層とソースドレイン電極との間のオーミックコンタクト特性がよりよく改善され、電子移動率が向上されるように、オーミックコンタクト層は段階的に変化する導電性を有してもよい。
図３Ｈ、図４Ｌ及び図５Ｒに示すように、本発明の実施例４で提供される薄膜トランジスターは、前記実施例に係る製作方法により形成された薄膜トランジスターと同じ構造を有するため、ここでその説明を省略する。
実施例５
本実施例は、前記薄膜トランジスターを備える表示装置を提供する。例えば、当該表示装置は、アレイ基板、液晶パネル、電子ペーパー、ＯＬＥＤパネル、液晶テレビ、液晶ディスプレイ、ディジタルフォトフレーム、携帯電話、タブレットコンピュータ等の表示機能を有するいかなる製品または部品であってもよい。
本発明の実施例は、同一面内に活性層とオーミックコンタクト層を設けることで、ソースドレイン電極と活性層との間のオーミックコンタクト特性をよく改善できる薄膜トランジスター及びその製作方法、表示装置を提供する。活性層とオーミックコンタクト層がゲート絶縁層のパターン内に嵌め込まれるため、後のソースドレイン電極は活性層との優れた接触を実現でき、先のパターン変化から受ける影響が少なくなる。酸化物オーミックコンタクト層は、例えばインクジェットプリントの注入法により実現されるため、活性層とオーミックコンタクト層に対するエッチング液の影響を避けることができる。
前記実施例に係る膜層の形成方法は、蒸着、コーティング、スパッタリング、プリント等を含み、係るパターニング工程は、フォトレジストのコーティング、露光現像、エッチング、アッシング及びフォトレジスト除去等の操作を含む。
なお、前記具体的な実施例は本発明の基本原理を説明するためであり、本発明を限定するものではない。例えば、活性層はスパッタリング方法により実現してもよく、オーミックコンタクト層のインクジェットプリント法に対しても他の変更をすることができる。また、ゲート絶縁層をパターニングする時、デュアルトーンマスクとマルチトーンマスクを採用する以外、異なる通常のマスクで複数回に渡って露光する方法によって実現してもよく、或いは、ほかのパターニング工程を採用してもよい。
以上の説明は、本発明を制限するものではなく、本発明の示範的な実施例に過ぎない。本発明の保護範囲は、特許請求の範囲によって決められる。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 活性層
５ａ，５ｂ オーミックコンタクト層
６ エッチングストップ層
７ａ ソース電極
７ｂ ドレイン電極
３０１ 基板
３０２ ゲート電極
３０３ ゲート絶縁層
３０４ 活性層
３０５ａ オーミックコンタクト層
３０６ エッチングストップ層
３０７ａ ソース電極
３０７ｂ ドレイン電極
３０８ パシベーション層
３０８ａ ビアホール
３０９ 画素電極
３１０ フォトレジスト層
３１１ 第１溝部
３１２ マスク
３１２ａ 透光領域
３２１ 第２溝部
３３０ フォトレジスト完全保留領域
３３１ フォトレジスト完全除去領域
４０１ 基板
４０２ ゲート電極
４０３ ゲート絶縁層
４０４ 活性層
４０５ａ オーミックコンタクト層
４０６ エッチングストップ層
４０７ａ ソース電極
４０７ｂ ドレイン電極
４０８ パシベーション層
４０８ａ ビアホール
４０９ 画素電極
４１０ フォトレジスト層
４１１ 第１溝部
４１２ デュアルトーンマスク
４１２ａ 透光領域
４１２ｂ 部分透光領域
４２１ 第２溝部
４３０ フォトレジスト完全保留領域
４３１ フォトレジスト完全除去領域
４３２ フォトレジスト部分保留領域
５０１ 基板
５０２ ゲート電極
５０３ ゲート絶縁層
５０４ 活性層
５０５ａ−１ 第１サブオーミックコンタクト層
５０５ａ−２ 第２サブオーミックコンタクト層
５０５ａ−３ 第３サブオーミックコンタクト層
５０７ａ ソース電極
５０７ｂ ドレイン電極
５１０ フォトレジスト層
５１１ 第１溝部
５１２ マスク
５１２ａ 完全露光領域
５１２ｃ 露光領域
５１２ｃ−１ ５分の一の露光領域
５１２ｃ−２ ３分の一の露光領域
５１２ｃ−３ ２分の一の露光領域
５２１−１ 第２溝部の第１部分
５２１−２ 第２溝部の第２部分
５２１−３ 第２溝部の第３部分
５３０ フォトレジスト完全保留領域
５３１ フォトレジスト完全除去領域
５３２ 第１フォトレジスト部分保留領域
５３３ 第２フォトレジスト部分保留領域
５３４ 第３フォトレジスト部分保留領域

Claims (8)

  1. ゲート電極、ゲート絶縁層、活性層、オーミックコンタクト層、ソース電極およびドレイン電極を備える薄膜トランジスターの製作方法であって、
    前記ゲート絶縁層上にお互いに連通する第１溝部と第２溝部とを形成し、前記第１溝部と前記活性層との形状が一致し、前記第２溝部と前記オーミックコンタクト層との形状が一致し、
    前記活性層を前記第１溝部内に形成し、
    インクジェットプリント法によって前記オーミックコンタクト層を前記第２溝部内に形成することを特徴とする薄膜トランジスターの製作方法。
  2. 前記オーミックコンタクト層が単一の導電性を有する請求項１に記載の薄膜トランジスターの製作方法。
  3. 前記オーミックコンタクト層の導電性が非単一であり、前記薄膜トランジスターの製作方法が、
    ゲート絶縁層上にフォトレジスト層を形成し、
    前記フォトレジスト層に対して露光および現像を行って、フォトレジスト完全除去領域、第１〜第ｎフォトレジスト部分保留領域およびフォトレジスト完全保留領域を形成し、ここで、ｎは２以上であり、第１フォトレジスト部分保留領域から第ｎフォトレジスト部分保留領域までフォトレジストの厚さが順次に増加し、フォトレジスト完全除去領域が活性層を形成すべき領域に対応し、第１〜第ｎフォトレジスト部分保留領域がオーミックコンタクト層を形成すべき領域に対応し、フォトレジスト完全保留領域が他の領域に対応し、
    フォトレジスト完全除去領域のゲート絶縁層をエッチングして第１溝部を形成し、その後、第１溝部内に活性層を形成し、
    第１フォトレジスト部分保留領域のフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第１部分を形成し、その後、インクジェットプリント法によって当該第２溝部の第１部分内に第１サブオーミックコンタクト層を形成し、
    第２フォトレジスト部分保留領域のフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第２部分を形成し、その後、インクジェットプリント法によって当該第２溝部の第２部分内に第２サブオーミックコンタクト層を形成し、
    前記第１サブオーミックコンタクト層および前記第２サブオーミックコンタクト層の形成と同じように他のサブオーミックコンタクト層を形成していき、最後に、第ｎフォトレジスト部分保留領域までのフォトレジストを除去し、且つ、当該領域に対応するゲート絶縁層をエッチングして第２溝部の第ｎ部分を形成し、その後、インクジェットプリント法によって当該第２溝部の第ｎ部分内に第ｎサブオーミックコンタクト層を形成し、
    フォトレジスト完全保留領域のフォトレジストを除去することを特徴とする請求項１に記載の薄膜トランジスターの製作方法。
  4. 前記第１サブオーミックコンタクト層、第２サブオーミックコンタクト層、…、第ｎサブオーミックコンタクト層が同一層に位置することを特徴とする請求項３に記載の薄膜トランジスターの製作方法。
  5. 前記第２溝部が前記第１溝部の外側に位置することを特徴とする請求項１に記載の薄膜トランジスターの製作方法。
  6. 前記第１溝部と前記第２溝部とが同じ深さを有することを特徴とする請求項１に記載の薄膜トランジスターの製作方法。
  7. 前記活性層と前記オーミックコンタクト層とが同一層に位置することを特徴とする請求項１に記載の薄膜トランジスターの製作方法。
  8. 前記活性層がインクジェットプリント法によって形成されることを特徴とする請求項１〜３のいずれの１項に記載の薄膜トランジスターの製作方法。
JP2015557319A 2013-02-19 2013-10-29 薄膜トランジスターの製作方法 Expired - Fee Related JP6416128B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN2013100536993A CN103165471A (zh) 2013-02-19 2013-02-19 薄膜晶体管及其制作方法和显示装置
CN201310053699.3 2013-02-19
CN201310221456.6A CN103325841B (zh) 2013-02-19 2013-06-05 薄膜晶体管及其制作方法和显示器件
CN201310221456.6 2013-06-05
PCT/CN2013/086142 WO2014127645A1 (zh) 2013-02-19 2013-10-29 薄膜晶体管及其制作方法和显示器件

Publications (2)

Publication Number Publication Date
JP2016507905A JP2016507905A (ja) 2016-03-10
JP6416128B2 true JP6416128B2 (ja) 2018-10-31

Family

ID=48588453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015557319A Expired - Fee Related JP6416128B2 (ja) 2013-02-19 2013-10-29 薄膜トランジスターの製作方法

Country Status (6)

Country Link
US (1) US9312146B2 (ja)
EP (1) EP2960942B1 (ja)
JP (1) JP6416128B2 (ja)
KR (1) KR101613029B1 (ja)
CN (2) CN103165471A (ja)
WO (1) WO2014127645A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置
CN103311310A (zh) * 2013-05-13 2013-09-18 北京京东方光电科技有限公司 一种薄膜晶体管及其制备方法、阵列基板
CN103730373B (zh) * 2013-12-31 2016-09-07 京东方科技集团股份有限公司 一种半导体器件的制备方法及半导体器件
CN104020604B (zh) * 2014-06-18 2017-01-11 南京中电熊猫液晶显示科技有限公司 一种双面透明显示装置
CN104183648B (zh) * 2014-07-25 2017-06-27 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN104576761B (zh) * 2015-02-06 2018-05-08 合肥京东方光电科技有限公司 薄膜晶体管及其制造方法、显示基板和显示装置
CN105355664A (zh) * 2015-12-17 2016-02-24 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制作方法
CN106229297B (zh) * 2016-09-18 2019-04-02 深圳市华星光电技术有限公司 Amoled像素驱动电路的制作方法
CN107170751B (zh) * 2017-05-08 2020-05-26 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN107132724B (zh) * 2017-05-10 2019-11-26 深圳市华星光电技术有限公司 一种掩膜版以及阵列基板的制备方法
US10345697B2 (en) * 2017-05-10 2019-07-09 Shenzhen China Star Optoelectronics Technology Co., Ltd Mask plates and manufacturing methods of array substrates
US10347662B2 (en) * 2017-05-19 2019-07-09 Shenzhen China Star Optoelectronics Technology Co., Ltd Array substrate, manufacturing method thereof, and display panel
CN108155246B (zh) * 2017-12-28 2020-07-24 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法、阵列基板
KR102553881B1 (ko) * 2018-06-01 2023-07-07 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치
CN109637923B (zh) * 2018-11-14 2021-06-11 惠科股份有限公司 一种显示基板及其制作方法和显示装置
CN111162128A (zh) * 2019-12-30 2020-05-15 重庆康佳光电技术研究院有限公司 一种薄膜晶体管及其制备方法
CN111524978A (zh) * 2020-04-27 2020-08-11 深圳市华星光电半导体显示技术有限公司 薄膜晶体管
US11296163B2 (en) * 2020-05-27 2022-04-05 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. OLED display panel and OLED display device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63182863A (ja) * 1987-01-23 1988-07-28 Nec Corp 薄膜電界効果型トランジスタの製造方法
DE69125260T2 (de) * 1990-12-28 1997-10-02 Sharp Kk Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
JP2694912B2 (ja) * 1990-12-28 1997-12-24 シャープ株式会社 アクティブマトリクス基板の製造方法
JPH10173192A (ja) * 1996-12-09 1998-06-26 Sharp Corp 薄膜トランジスタおよびその製造方法
US6617644B1 (en) * 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
JP2000323714A (ja) * 1999-05-10 2000-11-24 Toshiba Corp 多結晶シリコン素子およびその製造方法
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
JP2003203926A (ja) * 2001-10-30 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置
JP4713818B2 (ja) * 2003-03-28 2011-06-29 パナソニック株式会社 有機トランジスタの製造方法、及び有機ｅｌ表示装置の製造方法
KR100585410B1 (ko) * 2003-11-11 2006-06-07 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
JP4522904B2 (ja) * 2004-04-19 2010-08-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006237593A (ja) * 2005-01-31 2006-09-07 Semiconductor Energy Lab Co Ltd 記憶装置および半導体装置
KR100719548B1 (ko) 2005-03-24 2007-05-17 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
KR101242030B1 (ko) 2006-06-22 2013-03-11 엘지디스플레이 주식회사 유기전계발광 소자
US20090242019A1 (en) * 2007-12-19 2009-10-01 Silexos, Inc Method to create high efficiency, low cost polysilicon or microcrystalline solar cell on flexible substrates using multilayer high speed inkjet printing and, rapid annealing and light trapping
US7790483B2 (en) * 2008-06-17 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof, and display device and manufacturing method thereof
JP5477547B2 (ja) * 2009-06-22 2014-04-23 ソニー株式会社 薄膜トランジスタの製造方法
KR101309263B1 (ko) * 2010-02-19 2013-09-17 한국전자통신연구원 유기 박막 트랜지스터 및 그 형성방법
CN103119699B (zh) * 2010-09-22 2016-08-17 凸版印刷株式会社 薄膜晶体管及其制造方法和图像显示装置
JP5700291B2 (ja) * 2011-03-24 2015-04-15 凸版印刷株式会社 薄膜トランジスタとその製造方法、および当該薄膜トランジスタを用いた画像表示装置
JP2013016611A (ja) * 2011-07-04 2013-01-24 Sony Corp 半導体装置及びその製造方法、並びに、画像表示装置の製造方法
CN103165471A (zh) * 2013-02-19 2013-06-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和显示装置

Also Published As

Publication number Publication date
US9312146B2 (en) 2016-04-12
EP2960942A4 (en) 2016-10-05
EP2960942A1 (en) 2015-12-30
KR20140113902A (ko) 2014-09-25
CN103325841B (zh) 2016-01-27
CN103165471A (zh) 2013-06-19
CN103325841A (zh) 2013-09-25
JP2016507905A (ja) 2016-03-10
EP2960942B1 (en) 2019-12-04
KR101613029B1 (ko) 2016-04-15
US20150102338A1 (en) 2015-04-16
WO2014127645A1 (zh) 2014-08-28

Similar Documents

Publication Publication Date Title
JP6416128B2 (ja) 薄膜トランジスターの製作方法
US10707236B2 (en) Array substrate, manufacturing method therefor and display device
US9391207B2 (en) Thin film transistor, array substrate and manufacturing method thereof, and display device
US20160043227A1 (en) Thin film transistor and manufacturing method thereof
US9620646B2 (en) Array substrate, manufacturing method thereof and display device
WO2014166176A1 (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
US10236388B2 (en) Dual gate oxide thin-film transistor and manufacturing method for the same
KR20100094817A (ko) 어레이 기판의 제조방법
US10192993B2 (en) Thin film transfer, manufacturing method thereof, array substrate and manufacturing method thereof
WO2015188522A1 (zh) 薄膜晶体管及其制作方法、显示装置
WO2018176784A1 (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
EP2709159B1 (en) Fabricating method of thin film transistor, fabricating method of array substrate and display device
WO2015165174A1 (zh) 一种薄膜晶体管及其制作方法、显示基板、显示装置
WO2015188594A1 (zh) 多晶硅层及显示基板的制备方法、显示基板
US9754970B2 (en) Thin film transistor, fabricating method thereof, array substrate and display device
WO2017092172A1 (zh) Tft基板的制作方法
WO2015096298A1 (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
WO2015067054A1 (zh) 互补式薄膜晶体管及其制备方法、阵列基板和显示装置
US20170338113A1 (en) Fabrication Method of Oxide Semiconductor Thin Film and Fabrication Method of Thin Film Transistor
WO2015096307A1 (zh) 氧化物薄膜晶体管、显示器件、及阵列基板的制造方法
CN108474986B (zh) 薄膜晶体管及其制造方法、具有该薄膜晶体管的显示基板和显示面板
US10283628B2 (en) Thin film transistor with source electrode, drain electrode and active layer prepared in a same layer and method for manufacturing the same, array substrate and display device
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
WO2016090807A1 (zh) 阵列基板及其制作方法、显示装置
EP3163620B1 (en) Low temperature poly-silicon thin film transistor array substrate and manufacturing method therefor and display device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181003

R150 Certificate of patent or registration of utility model

Ref document number: 6416128

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees