JPH10173192A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH10173192A JPH10173192A JP8328106A JP32810696A JPH10173192A JP H10173192 A JPH10173192 A JP H10173192A JP 8328106 A JP8328106 A JP 8328106A JP 32810696 A JP32810696 A JP 32810696A JP H10173192 A JPH10173192 A JP H10173192A
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- semiconductor thin
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Abstract
(57)【要約】
【課題】 本発明は、ダブルゲートＴＦＴの動作特性を
改善し、下側ゲート電極と、チャネル領域と、上側ゲー
ト電極の位置合わマージンなくして、ＴＦＴの微細化を
実現する。 【解決手段】 ドナーあるいはアクセプタとなる不純物
を添加した半導体薄膜からなるソース領域及びドレイン
領域と、該ソース領域とドレイン領域の間に形成された
半導体薄膜からなるチャネル領域と、前記半導体薄膜に
接して半導体薄膜の上下面に形成されたゲート絶縁膜
と、該ゲート絶縁膜を介して前記半導体薄膜を挟むよう
に形成された一対のゲート電極とからなる薄膜トランジ
スタにおいて、前記一対のゲート電極とチャネル領域の
位置及び形状が平面視で重なっていることを特徴とす
る。
改善し、下側ゲート電極と、チャネル領域と、上側ゲー
ト電極の位置合わマージンなくして、ＴＦＴの微細化を
実現する。 【解決手段】 ドナーあるいはアクセプタとなる不純物
を添加した半導体薄膜からなるソース領域及びドレイン
領域と、該ソース領域とドレイン領域の間に形成された
半導体薄膜からなるチャネル領域と、前記半導体薄膜に
接して半導体薄膜の上下面に形成されたゲート絶縁膜
と、該ゲート絶縁膜を介して前記半導体薄膜を挟むよう
に形成された一対のゲート電極とからなる薄膜トランジ
スタにおいて、前記一対のゲート電極とチャネル領域の
位置及び形状が平面視で重なっていることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置、イメージセンサ、３次元集積回
路、その他に使用される薄膜トランジスタ（以下、ＴＦ
Ｔという）、特にダブルゲート構造のＴＦＴおよびその
製造方法に関する。
クス型液晶表示装置、イメージセンサ、３次元集積回
路、その他に使用される薄膜トランジスタ（以下、ＴＦ
Ｔという）、特にダブルゲート構造のＴＦＴおよびその
製造方法に関する。
【０００２】
【従来の技術】ＴＦＴの駆動能力を大きくするためチャ
ネル領域を形成する半導体薄膜の上下面にゲート電極を
設ける、いわゆるダブルゲート構造のＴＦＴが公知であ
る。このダブルゲート構造ＴＦＴを図５に示す断面図を
参照して以下に説明する。図５において、ガラス、石
英、サファィア等の絶縁基板１の表面上にタンタル等の
導電性材料よりなる第１のゲート電極２ａを所定の形状
に形成する。このゲート電極２ａ及び絶縁基板１の全表
面上にシリコン酸化膜よりなる第１のゲート絶縁膜３ａ
を形成し、その上にアモルファスシリコンあるいはポリ
シリコン等の半導体薄膜４をＴＦＴの形成箇所に所定の
形状に形成する。更に該半導体薄膜４を含み全表面上に
シリコン酸化膜よりなる第２のゲート絶縁膜３ｂを形成
する。この第２のゲート絶縁膜３ｂの上にアルミニウム
よりなる第２のゲート電極２ｂを所定の形状に形成す
る。この後、第２のゲート電極２ｂをマスクとしてドナ
ーあるいはアクセプタとなる不純物を前記半導体薄膜４
に添加し、ソース領域５及びドレイン領域６を形成す
る。ゲート電極直下の不純物が添加されなかった領域が
チャネル領域７となる。図５の構造はチャネル領域を形
成する半導体薄膜の上下面にゲート電極を備えるから、
反転層が半導体薄膜の上下面に形成され、半導体薄膜中
の空間電荷も大幅に減少することができるので、ＴＦＴ
が導通したときのオン電流を大きくすることができる。
ネル領域を形成する半導体薄膜の上下面にゲート電極を
設ける、いわゆるダブルゲート構造のＴＦＴが公知であ
る。このダブルゲート構造ＴＦＴを図５に示す断面図を
参照して以下に説明する。図５において、ガラス、石
英、サファィア等の絶縁基板１の表面上にタンタル等の
導電性材料よりなる第１のゲート電極２ａを所定の形状
に形成する。このゲート電極２ａ及び絶縁基板１の全表
面上にシリコン酸化膜よりなる第１のゲート絶縁膜３ａ
を形成し、その上にアモルファスシリコンあるいはポリ
シリコン等の半導体薄膜４をＴＦＴの形成箇所に所定の
形状に形成する。更に該半導体薄膜４を含み全表面上に
シリコン酸化膜よりなる第２のゲート絶縁膜３ｂを形成
する。この第２のゲート絶縁膜３ｂの上にアルミニウム
よりなる第２のゲート電極２ｂを所定の形状に形成す
る。この後、第２のゲート電極２ｂをマスクとしてドナ
ーあるいはアクセプタとなる不純物を前記半導体薄膜４
に添加し、ソース領域５及びドレイン領域６を形成す
る。ゲート電極直下の不純物が添加されなかった領域が
チャネル領域７となる。図５の構造はチャネル領域を形
成する半導体薄膜の上下面にゲート電極を備えるから、
反転層が半導体薄膜の上下面に形成され、半導体薄膜中
の空間電荷も大幅に減少することができるので、ＴＦＴ
が導通したときのオン電流を大きくすることができる。
【０００３】
【発明が解決しようとする課題】ダブルゲート構造ＴＦ
Ｔは、ソース・ドレイン間の電荷の輸送効率を最大にす
るため、ゲート電極がチャネル領域の全部と相対向する
ように配置する必要がある。またチャネル領域を構成す
る半導体薄膜の上下面に形成されるゲート電極はチャネ
ル領域に対して対称に配置されるとともに位置を揃える
必要がある。しかし、現実には半導体薄膜の下側に形成
される第１のゲート電極は、半導体薄膜が形成される前
にＴＦＴの配置を想定して先に形成しなければならな
い。そのため第１のゲート電極は実際のゲート電極より
大きく形成して、チャネル領域より大きくしている。こ
のため第１のゲート電極はソース領域とドレイン領域に
一部重なり合う形状とされ、第１のゲート電極と、ソー
ス領域、ドレイン領域が重なり合う部分に容量が生じて
遅延を起こす原因となっていた。また第１のゲート電極
とソース領域及びドレイン領域との重なり合う大きさの
ズレは素子間の特性のバラツキとなり、第１のゲート電
極、チャネル領域、第２のゲート電極の位置合わせマー
ジンを少し大きくとる必要がある。このことはＴＦＴの
微細化の妨げになる。
Ｔは、ソース・ドレイン間の電荷の輸送効率を最大にす
るため、ゲート電極がチャネル領域の全部と相対向する
ように配置する必要がある。またチャネル領域を構成す
る半導体薄膜の上下面に形成されるゲート電極はチャネ
ル領域に対して対称に配置されるとともに位置を揃える
必要がある。しかし、現実には半導体薄膜の下側に形成
される第１のゲート電極は、半導体薄膜が形成される前
にＴＦＴの配置を想定して先に形成しなければならな
い。そのため第１のゲート電極は実際のゲート電極より
大きく形成して、チャネル領域より大きくしている。こ
のため第１のゲート電極はソース領域とドレイン領域に
一部重なり合う形状とされ、第１のゲート電極と、ソー
ス領域、ドレイン領域が重なり合う部分に容量が生じて
遅延を起こす原因となっていた。また第１のゲート電極
とソース領域及びドレイン領域との重なり合う大きさの
ズレは素子間の特性のバラツキとなり、第１のゲート電
極、チャネル領域、第２のゲート電極の位置合わせマー
ジンを少し大きくとる必要がある。このことはＴＦＴの
微細化の妨げになる。
【０００４】
【課題を解決するための手段】本発明は上記課題を解決
するため、請求項１記載の薄膜トランジスタは、ドナー
あるいはアクセプタとなる不純物を添加した半導体薄膜
からなるソース領域及びドレイン領域と、該ソース領域
とドレイン領域の間に形成された半導体薄膜からなるチ
ャネル領域と、前記半導体薄膜に接して半導体薄膜の上
下面に形成されたゲート絶縁膜と、該ゲート絶縁膜を介
して前記半導体薄膜を挟むように形成された一対のゲー
ト電極とからなる薄膜トランジスタにおいて、前記一対
のゲート電極とチャネル領域の位置及び形状が平面視で
重なっていることを特徴とする。
するため、請求項１記載の薄膜トランジスタは、ドナー
あるいはアクセプタとなる不純物を添加した半導体薄膜
からなるソース領域及びドレイン領域と、該ソース領域
とドレイン領域の間に形成された半導体薄膜からなるチ
ャネル領域と、前記半導体薄膜に接して半導体薄膜の上
下面に形成されたゲート絶縁膜と、該ゲート絶縁膜を介
して前記半導体薄膜を挟むように形成された一対のゲー
ト電極とからなる薄膜トランジスタにおいて、前記一対
のゲート電極とチャネル領域の位置及び形状が平面視で
重なっていることを特徴とする。
【０００５】また、請求項２記載の薄膜トランジスタの
製造方法は、透明絶縁基板にレジスト露光用光源の光線
を透過しない材質よりなる第１のゲート電極を形成する
工程と、前記第１のゲート電極を含み絶縁基板上に前記
光線を透過する材質よりなる第１のゲート絶縁膜を形成
する工程と、前記第１のゲート絶縁膜上に前記光線を透
過する材質よりなる半導体薄膜を形成する工程と、前記
半導体薄膜上に前記光線を透過する材質よりなる第２の
ゲート絶縁膜を形成する工程と、前記第２のゲート絶縁
膜上に前記光線を透過する材質よりなる導電膜を形成す
る工程と、前記絶縁基板の裏面より露光して前記第１の
ゲート電極をマスクとして前記導電膜に第２のゲート電
極を形成する工程と、前記第２のゲート電極をマスクと
して前記半導体薄膜に不純物をイオン注入する工程とか
らなることを特徴とする。
製造方法は、透明絶縁基板にレジスト露光用光源の光線
を透過しない材質よりなる第１のゲート電極を形成する
工程と、前記第１のゲート電極を含み絶縁基板上に前記
光線を透過する材質よりなる第１のゲート絶縁膜を形成
する工程と、前記第１のゲート絶縁膜上に前記光線を透
過する材質よりなる半導体薄膜を形成する工程と、前記
半導体薄膜上に前記光線を透過する材質よりなる第２の
ゲート絶縁膜を形成する工程と、前記第２のゲート絶縁
膜上に前記光線を透過する材質よりなる導電膜を形成す
る工程と、前記絶縁基板の裏面より露光して前記第１の
ゲート電極をマスクとして前記導電膜に第２のゲート電
極を形成する工程と、前記第２のゲート電極をマスクと
して前記半導体薄膜に不純物をイオン注入する工程とか
らなることを特徴とする。
【０００６】また、請求項３記載の薄膜トランジスタの
製造方法は、前記第２ゲート電極の側面にサイドウォー
ルを形成した後、該第２ゲート電極及びサイドウォール
をマスクとして前記半導体薄膜に不純物をイオン注入す
る工程を有することを特徴とする。
製造方法は、前記第２ゲート電極の側面にサイドウォー
ルを形成した後、該第２ゲート電極及びサイドウォール
をマスクとして前記半導体薄膜に不純物をイオン注入す
る工程を有することを特徴とする。
【０００７】また、請求項４記載の薄膜トランジスタの
製造方法は、前記第１ゲート絶縁膜を形成した後、前記
光線を透過する材質あるいは透過しない材質よりなるソ
ース電極とドレイン電極を形成し、その後前記半導体薄
膜、第２ゲート絶縁膜、第２ゲート電極を順次形成し、
次に第２ゲート電極をマスクとして前記半導体薄膜に不
純物をイオン注入する工程を有することを特徴とする。
製造方法は、前記第１ゲート絶縁膜を形成した後、前記
光線を透過する材質あるいは透過しない材質よりなるソ
ース電極とドレイン電極を形成し、その後前記半導体薄
膜、第２ゲート絶縁膜、第２ゲート電極を順次形成し、
次に第２ゲート電極をマスクとして前記半導体薄膜に不
純物をイオン注入する工程を有することを特徴とする。
【０００８】本発明は、半導体薄膜の上下面にチャネル
領域を挟むように形成した一対のゲート電極とチャネル
領域の位置及び形状が平面視で重なるようにしているか
ら、ゲート電極はチャネル領域に対して対称に配置され
るとともに位置を揃えられており、第１及び第２のゲー
ト電極とチャネル領域の位置合わせマージンを設ける必
要がなくなる。しかも第１及び第２のゲート電極がソー
ス領域及びドレイン領域に一部重なり合う部分がなくな
り、第１及び第２のゲート電極とソース領域及びドレイ
ン領域との間に生じる容量を小さくすることができる。
従って、ＴＦＴの微細化ができ、アクティブマトリクス
型液晶表示装置への応用においては開口率が向上し、イ
メージセンサへの応用においては高精細化が可能とな
り、３次元集積回路への応用においては集積度を向上す
ることができる。
領域を挟むように形成した一対のゲート電極とチャネル
領域の位置及び形状が平面視で重なるようにしているか
ら、ゲート電極はチャネル領域に対して対称に配置され
るとともに位置を揃えられており、第１及び第２のゲー
ト電極とチャネル領域の位置合わせマージンを設ける必
要がなくなる。しかも第１及び第２のゲート電極がソー
ス領域及びドレイン領域に一部重なり合う部分がなくな
り、第１及び第２のゲート電極とソース領域及びドレイ
ン領域との間に生じる容量を小さくすることができる。
従って、ＴＦＴの微細化ができ、アクティブマトリクス
型液晶表示装置への応用においては開口率が向上し、イ
メージセンサへの応用においては高精細化が可能とな
り、３次元集積回路への応用においては集積度を向上す
ることができる。
【０００９】また、本発明は、絶縁基板の裏面より第１
のゲート電極をマスクとして露光して導電膜に第２のゲ
ート電極をセルフアライメントにより形成するから、第
１のゲート電極と第２のゲート電極を同一位置に同一形
状に形成することができる。
のゲート電極をマスクとして露光して導電膜に第２のゲ
ート電極をセルフアライメントにより形成するから、第
１のゲート電極と第２のゲート電極を同一位置に同一形
状に形成することができる。
【００１０】また、本発明は、第２のゲート電極をマス
クとして半導体薄膜に不純物をイオン注入するから、い
わゆるセルフアライメントによりゲート電極とチャネル
領域を形成することができ、かつ第１のゲート電極と第
２のゲート電極は位置合わせされているから、結局、第
１のゲート電極、第２のゲート電極とチャネル領域の位
置及び形状が平面視で重なるように形成することができ
る。
クとして半導体薄膜に不純物をイオン注入するから、い
わゆるセルフアライメントによりゲート電極とチャネル
領域を形成することができ、かつ第１のゲート電極と第
２のゲート電極は位置合わせされているから、結局、第
１のゲート電極、第２のゲート電極とチャネル領域の位
置及び形状が平面視で重なるように形成することができ
る。
【００１１】また、本発明は、第２のゲート電極の側面
にサイドウォールを形成して、第２のゲート電極及びサ
イドウォールをマスクとしてイオン注入するから、いわ
ゆるＬＤＤ（Lightly Doped Drain）構造を作ることが
できる。
にサイドウォールを形成して、第２のゲート電極及びサ
イドウォールをマスクとしてイオン注入するから、いわ
ゆるＬＤＤ（Lightly Doped Drain）構造を作ることが
できる。
【００１２】
【発明の実施の形態】図１は本発明の一実施例における
ダブルゲートＴＦＴの断面構造を示す。図１において、
ガラス、石英、サファィア等の透明もしくは半透明の絶
縁基板１１の表面上に、絶縁基板からの不純物が混入す
るのを防止する目的で、窒化シリコンあるいは酸化タン
タルなどの絶縁膜よりなるベースコート膜を形成する。
このベースコート膜は必要に応じて形成すればよく、図
１には図示していない。この絶縁基板上に、タンタル、
クロム等のレジストの露光用光源からの光線を透過しな
い金属製の導電性材料を所定の形状に形成して第１のゲ
ート電極１２ａとする。このゲート電極１２ａ及び絶縁
基板１１の全表面上にシリコン酸化膜等の露光用光源の
光線を透過する膜厚２０〜５００ｎｍの第１のゲート絶
縁膜１３ａが形成され、その上にアモルファスシリコン
あるいはポリシリコン又は化合物半導体等の透明あるい
は半透明の膜厚１０〜１００ｎｍの半導体薄膜１４がＴ
ＦＴを形成する部分に所定の形状に形成される。この半
導体薄膜１４の両側領域にドナーあるいはアクセプタと
なる不純物が添加されソース領域１５およびドレイン領
域１６を形成し、ソース領域とドレイン領域の間にチャ
ネル領域１７が形成される。更に該半導体薄膜１４を含
み全表面上に露光用光源の光線を透過するシリコン酸化
膜等よりなる第２のゲート絶縁膜１３ｂが膜厚２０〜２
０００ｎｍに形成される。この第２のゲート絶縁膜１３
ｂの上に透明あるいは半透明のＩＴＯ等の導電膜を膜厚
１００〜５００ｎｍ堆積し、これを所定の形状に形成し
て第２のゲート電極１２ｂとする。ここで第１のゲート
電極１２ａと第２のゲート電極１２ｂはチャネル領域の
位置及び形状が平面視で重なり、チャネル領域の中心と
第１及び第２のゲート電極の中心が一致するように形成
される。第１と第２のゲート電極に異なる信号を印加し
て２種類の信号による制御を行うことも、必要に応じて
第１のゲート電極と第２のゲート電極を短絡して、同じ
信号を印加してもよい。このように、第１のゲート電極
と第２のゲート電極とチャネル領域が平面視で重なるよ
うに形成されているので、ＴＦＴの微細化が行える。
ダブルゲートＴＦＴの断面構造を示す。図１において、
ガラス、石英、サファィア等の透明もしくは半透明の絶
縁基板１１の表面上に、絶縁基板からの不純物が混入す
るのを防止する目的で、窒化シリコンあるいは酸化タン
タルなどの絶縁膜よりなるベースコート膜を形成する。
このベースコート膜は必要に応じて形成すればよく、図
１には図示していない。この絶縁基板上に、タンタル、
クロム等のレジストの露光用光源からの光線を透過しな
い金属製の導電性材料を所定の形状に形成して第１のゲ
ート電極１２ａとする。このゲート電極１２ａ及び絶縁
基板１１の全表面上にシリコン酸化膜等の露光用光源の
光線を透過する膜厚２０〜５００ｎｍの第１のゲート絶
縁膜１３ａが形成され、その上にアモルファスシリコン
あるいはポリシリコン又は化合物半導体等の透明あるい
は半透明の膜厚１０〜１００ｎｍの半導体薄膜１４がＴ
ＦＴを形成する部分に所定の形状に形成される。この半
導体薄膜１４の両側領域にドナーあるいはアクセプタと
なる不純物が添加されソース領域１５およびドレイン領
域１６を形成し、ソース領域とドレイン領域の間にチャ
ネル領域１７が形成される。更に該半導体薄膜１４を含
み全表面上に露光用光源の光線を透過するシリコン酸化
膜等よりなる第２のゲート絶縁膜１３ｂが膜厚２０〜２
０００ｎｍに形成される。この第２のゲート絶縁膜１３
ｂの上に透明あるいは半透明のＩＴＯ等の導電膜を膜厚
１００〜５００ｎｍ堆積し、これを所定の形状に形成し
て第２のゲート電極１２ｂとする。ここで第１のゲート
電極１２ａと第２のゲート電極１２ｂはチャネル領域の
位置及び形状が平面視で重なり、チャネル領域の中心と
第１及び第２のゲート電極の中心が一致するように形成
される。第１と第２のゲート電極に異なる信号を印加し
て２種類の信号による制御を行うことも、必要に応じて
第１のゲート電極と第２のゲート電極を短絡して、同じ
信号を印加してもよい。このように、第１のゲート電極
と第２のゲート電極とチャネル領域が平面視で重なるよ
うに形成されているので、ＴＦＴの微細化が行える。
【００１３】（実施例１）次に、本発明のダブルゲート
ＴＦＴの製造工程を図２にとともに説明する。まず最初
に、ガラス基板１１の上にガラス基板からの不純物が混
入するのを防止する目的で、窒化シリコンあるいは酸化
タンタルなどの絶縁膜よりなるベースコート膜を形成す
る。このベースコート膜は必要に応じて形成すればよ
く、図２には図示していない。このガラス基板上に、レ
ジストを露光する光源からの光線を透過しない導電膜、
例えば、タンタル又はクロム等の金属膜をＣＶＤ法によ
り膜厚１００〜５００ｎｍ堆積する。この金属膜はフォ
トリソグラフィー法により下側ゲート電極１２ａの位置
に所定の形状に形成される。この下側ゲート電極１２ａ
及びガラス基板１１の全表面上に、露光用光源の光源を
透過する第１のゲート絶縁膜１３ａを形成する。第１の
ゲート絶縁膜１３ａはＣＶＤ法による膜厚さ２０〜５０
０ｎｍのシリコン酸化膜が好ましい（図２（ａ））。
ＴＦＴの製造工程を図２にとともに説明する。まず最初
に、ガラス基板１１の上にガラス基板からの不純物が混
入するのを防止する目的で、窒化シリコンあるいは酸化
タンタルなどの絶縁膜よりなるベースコート膜を形成す
る。このベースコート膜は必要に応じて形成すればよ
く、図２には図示していない。このガラス基板上に、レ
ジストを露光する光源からの光線を透過しない導電膜、
例えば、タンタル又はクロム等の金属膜をＣＶＤ法によ
り膜厚１００〜５００ｎｍ堆積する。この金属膜はフォ
トリソグラフィー法により下側ゲート電極１２ａの位置
に所定の形状に形成される。この下側ゲート電極１２ａ
及びガラス基板１１の全表面上に、露光用光源の光源を
透過する第１のゲート絶縁膜１３ａを形成する。第１の
ゲート絶縁膜１３ａはＣＶＤ法による膜厚さ２０〜５０
０ｎｍのシリコン酸化膜が好ましい（図２（ａ））。
【００１４】その上にＣＶＤ法を用いてアモルファスシ
リコン膜を膜厚１０〜１００ｎｍ堆積する。ＴＦＴの高
速応答が必要な場合はアモルファスシリコン膜にエキシ
マレーザを順次走査により照射して結晶化を行い、ポリ
シリコンとする。エキシマレーザを用いる以外に、焼成
等の熱処理を行ってもよく、またレーザ照射と焼成等の
熱処理と組み合わせ処理を行うことも可能である。次に
アモルファスシリコン膜又はポリシリコン膜をフォトリ
ソグラフィー法によって画素電極のスイッチング素子を
形成する箇所に、ＴＦＴを形成するのに必要な大きさ、
形状に島状の半導体領域１４ａをパターニングする。こ
の島状の半導体領域１４ａを含み全表面上に図２（ｂ）
に示すように、露光用光源の光線を透過する第２のゲー
ト絶縁膜１３ｂを形成する。第２のゲート絶縁膜１３ｂ
はＣＶＤ法により堆積した膜厚２０〜２００ｎｍのシリ
コン酸化膜が好ましい。ゲート絶縁膜には窒化シリコン
を用いることも可能である。
リコン膜を膜厚１０〜１００ｎｍ堆積する。ＴＦＴの高
速応答が必要な場合はアモルファスシリコン膜にエキシ
マレーザを順次走査により照射して結晶化を行い、ポリ
シリコンとする。エキシマレーザを用いる以外に、焼成
等の熱処理を行ってもよく、またレーザ照射と焼成等の
熱処理と組み合わせ処理を行うことも可能である。次に
アモルファスシリコン膜又はポリシリコン膜をフォトリ
ソグラフィー法によって画素電極のスイッチング素子を
形成する箇所に、ＴＦＴを形成するのに必要な大きさ、
形状に島状の半導体領域１４ａをパターニングする。こ
の島状の半導体領域１４ａを含み全表面上に図２（ｂ）
に示すように、露光用光源の光線を透過する第２のゲー
ト絶縁膜１３ｂを形成する。第２のゲート絶縁膜１３ｂ
はＣＶＤ法により堆積した膜厚２０〜２００ｎｍのシリ
コン酸化膜が好ましい。ゲート絶縁膜には窒化シリコン
を用いることも可能である。
【００１５】この上に例えばＩＴＯのような透明あるい
は半透明の金属、透明導電膜又はアモルファスシリコ
ン、ポリシリコンのような半導体薄膜１２を全面に形成
し、この上にレジスト１８を塗布する。そして、ガラス
基板１１の裏面より下側ゲート電極１２ａをフォトマス
クとして露光１９を行う（図２（ｃ））。下側ゲート電
極１２ａは露光用光源の光線に対して不透明な材料が選
択されているので、レジストは下側ゲート電極１２ａの
ない部分だけが露光され、これを現像することにより下
側ゲート電極１２ａと平面視で同一位置及び形状にレジ
ストマスクを形成することができる。このマスクを使用
してドライエッチング又はウェットエッチングして図２
（ｄ）に示すように上側ゲート電極１２ｂを形成する。
下側ゲート電極１２ａと上側ゲート電極１２ｂを短絡し
て同信号を印加するため、上側ゲート電極を形成する前
に、第１及び第２のゲート絶縁膜１３ａ、１３ｂにスル
ーホールを形成しておいてもよい。
は半透明の金属、透明導電膜又はアモルファスシリコ
ン、ポリシリコンのような半導体薄膜１２を全面に形成
し、この上にレジスト１８を塗布する。そして、ガラス
基板１１の裏面より下側ゲート電極１２ａをフォトマス
クとして露光１９を行う（図２（ｃ））。下側ゲート電
極１２ａは露光用光源の光線に対して不透明な材料が選
択されているので、レジストは下側ゲート電極１２ａの
ない部分だけが露光され、これを現像することにより下
側ゲート電極１２ａと平面視で同一位置及び形状にレジ
ストマスクを形成することができる。このマスクを使用
してドライエッチング又はウェットエッチングして図２
（ｄ）に示すように上側ゲート電極１２ｂを形成する。
下側ゲート電極１２ａと上側ゲート電極１２ｂを短絡し
て同信号を印加するため、上側ゲート電極を形成する前
に、第１及び第２のゲート絶縁膜１３ａ、１３ｂにスル
ーホールを形成しておいてもよい。
【００１６】次に、上側ゲート電極１２ｂをマスクとし
て、図２（ｄ）に示すように、リンあるいはボロンのよ
うな不純物をイオンドーピング法などを用いてセルフア
ライメントにより選択的イオン添加２０を行い、これを
活性化処理してソース領域１５、ドレイン領域１６を形
成する。イオンドーピングされなかったソース領域とド
レイン領域の間にチャネル領域１７が形成される。
て、図２（ｄ）に示すように、リンあるいはボロンのよ
うな不純物をイオンドーピング法などを用いてセルフア
ライメントにより選択的イオン添加２０を行い、これを
活性化処理してソース領域１５、ドレイン領域１６を形
成する。イオンドーピングされなかったソース領域とド
レイン領域の間にチャネル領域１７が形成される。
【００１７】その後、図２（ｅ）に示すように、絶縁保
護膜２３を形成し、コンタクトホールを介してアルミニ
ウム、タンタル、チタン、クロム、モリブデン、銅、ド
ープされたシリコン、ＩＴＯ、これらの合金によりソー
ス電極２１、ドレイン電極２２が導出される。絶縁保護
膜はアクリル、ポリイミド、ポリイミドアミドのような
有機材料の層間絶縁膜でもよく、シリコン酸化膜等の無
機絶縁膜を使用することも可能である。
護膜２３を形成し、コンタクトホールを介してアルミニ
ウム、タンタル、チタン、クロム、モリブデン、銅、ド
ープされたシリコン、ＩＴＯ、これらの合金によりソー
ス電極２１、ドレイン電極２２が導出される。絶縁保護
膜はアクリル、ポリイミド、ポリイミドアミドのような
有機材料の層間絶縁膜でもよく、シリコン酸化膜等の無
機絶縁膜を使用することも可能である。
【００１８】（実施例２）図３は、本発明の別の製造方
法を示す。図３において、下側ゲート電極１２ａ、第１
のゲート絶縁膜１３ａ、島状の半導体領域１４ａ、第２
のゲート絶縁膜１３ｂ、上側ゲート電極１２ｂを形成す
るまでの工程は図２（ｄ）と同じであるので、省略して
いる。上側ゲート絶縁膜１２ｂを形成した後、ＣＶＤ法
などステップカバレジのよい方法で、図３（ａ）に示す
ようにＴＥＯＳ（Tetra Ethoxy Ortho Silicate）を原
料としてシリコン酸化膜を２０〜１５０ｎｍ、ここでは
１００ｎｍの絶縁膜２３を堆積する。この絶縁膜の膜厚
がＬＤＤ構造の幅の大きさを決定する。その後、異方性
エッチングにより図３（ｂ）のように、上側ゲート電極
１２ｂの側面の絶縁膜のみを残す。いわゆるサイドウォ
ール２４を形成する。
法を示す。図３において、下側ゲート電極１２ａ、第１
のゲート絶縁膜１３ａ、島状の半導体領域１４ａ、第２
のゲート絶縁膜１３ｂ、上側ゲート電極１２ｂを形成す
るまでの工程は図２（ｄ）と同じであるので、省略して
いる。上側ゲート絶縁膜１２ｂを形成した後、ＣＶＤ法
などステップカバレジのよい方法で、図３（ａ）に示す
ようにＴＥＯＳ（Tetra Ethoxy Ortho Silicate）を原
料としてシリコン酸化膜を２０〜１５０ｎｍ、ここでは
１００ｎｍの絶縁膜２３を堆積する。この絶縁膜の膜厚
がＬＤＤ構造の幅の大きさを決定する。その後、異方性
エッチングにより図３（ｂ）のように、上側ゲート電極
１２ｂの側面の絶縁膜のみを残す。いわゆるサイドウォ
ール２４を形成する。
【００１９】その後、上側ゲート電極１２ｂ及びサイド
ウォール２２をマスクとして、図３（ｂ）に示すよう
に、リンあるいはボロンのような不純物をイオンドーピ
ング法などを用いてセルフアライメントにより選択的イ
オン添加２５を行い、これを活性化処理してソース領域
１５ａ、ドレイン領域１６ａを形成する。イオンドーピ
ングされなかったソース領域とドレイン領域の間にチャ
ネル領域１７ａが形成される。サイドウォール２２直下
のソース領域１５ａ、ドレイン領域１６ａとチャネル領
域１７ａの間にＬＤＤ（Lightly Doped Drain）構造が
形成される。
ウォール２２をマスクとして、図３（ｂ）に示すよう
に、リンあるいはボロンのような不純物をイオンドーピ
ング法などを用いてセルフアライメントにより選択的イ
オン添加２５を行い、これを活性化処理してソース領域
１５ａ、ドレイン領域１６ａを形成する。イオンドーピ
ングされなかったソース領域とドレイン領域の間にチャ
ネル領域１７ａが形成される。サイドウォール２２直下
のソース領域１５ａ、ドレイン領域１６ａとチャネル領
域１７ａの間にＬＤＤ（Lightly Doped Drain）構造が
形成される。
【００２０】その後、絶縁保護膜を形成し、コンタクト
ホールを介してアルミニウム等の導電材料によりソース
電極、ドレイン電極が形成される。
ホールを介してアルミニウム等の導電材料によりソース
電極、ドレイン電極が形成される。
【００２１】（実施例３）図４は、本発明のさらに別の
製造方法を示す。図４において、下側ゲート電極１２
ａ、第１のゲート絶縁膜１３ａを形成するまでの工程は
図２（ａ）と同じであるので、省略している。第１のゲ
ート絶縁膜１３ａを形成した後、図４（ａ）に示すよう
に、タンタル、チタン等の不透明導電材料によりソース
電極２１ａ、ドレイン電極２２ａをパターニングする。
そして、この上にＣＶＤ法を用いてシリコン等の半導体
薄膜を堆積し、島状の半導体領域１４ａをパターニング
形成する。この後の工程は実施例１及び２と同様であ
り、第２のゲート絶縁膜１３ｂを形成し、その上に透明
あるいは半透明の導電膜を形成して、ガラス基板１１の
裏面より下側ゲート電極１２ａをフォトマスクとして露
光、現像、エッチングを行い、上側ゲート電極１２ｂを
形成する。その後、上側ゲート電極１２ｂをマスクとし
て、不純物をイオン添加しソース領域１５、ドレイン領
域１６を形成する。イオンドーピングされなかったソー
ス領域とドレイン領域の間がチャネル領域１７となる。
この構造を図４（ｂ−１）に示す。
製造方法を示す。図４において、下側ゲート電極１２
ａ、第１のゲート絶縁膜１３ａを形成するまでの工程は
図２（ａ）と同じであるので、省略している。第１のゲ
ート絶縁膜１３ａを形成した後、図４（ａ）に示すよう
に、タンタル、チタン等の不透明導電材料によりソース
電極２１ａ、ドレイン電極２２ａをパターニングする。
そして、この上にＣＶＤ法を用いてシリコン等の半導体
薄膜を堆積し、島状の半導体領域１４ａをパターニング
形成する。この後の工程は実施例１及び２と同様であ
り、第２のゲート絶縁膜１３ｂを形成し、その上に透明
あるいは半透明の導電膜を形成して、ガラス基板１１の
裏面より下側ゲート電極１２ａをフォトマスクとして露
光、現像、エッチングを行い、上側ゲート電極１２ｂを
形成する。その後、上側ゲート電極１２ｂをマスクとし
て、不純物をイオン添加しソース領域１５、ドレイン領
域１６を形成する。イオンドーピングされなかったソー
ス領域とドレイン領域の間がチャネル領域１７となる。
この構造を図４（ｂ−１）に示す。
【００２２】また、図４（ａ）において、ＩＴＯ等の透
明材料、アモルファスシリコンのように半透明材料を用
いてソース電極２１ａ、ドレイン電極２２ｂを形成した
場合は、図４（ｂ−２）に示す構造が得られる。
明材料、アモルファスシリコンのように半透明材料を用
いてソース電極２１ａ、ドレイン電極２２ｂを形成した
場合は、図４（ｂ−２）に示す構造が得られる。
【００２３】
【発明の効果】本発明は、半導体薄膜の上下面にチャネ
ル領域を挟むように形成した一対のゲート電極とチャネ
ル領域の位置及び形状が平面視で重なるようにしている
から、ゲート電極はチャネル領域に対して対称に配置さ
れるとともに位置を揃えられており、第１及び第２のゲ
ート電極とチャネル領域の位置合わせマージンを設ける
必要がなくなる。しかも第１及び第２のゲート電極がソ
ース領域及びドレイン領域に一部重なり合う部分がなく
なり、第１及び第２のゲート電極とソース領域及びドレ
イン領域との間に生じる容量を小さくすることができ
る。従って、ＴＦＴの微細化ができ、アクティブマトリ
クス型液晶表示装置への応用においては開口率が向上
し、イメージセンサへの応用においては高精細化が可能
となり、３次元集積回路への応用においては集積度を向
上することができる。
ル領域を挟むように形成した一対のゲート電極とチャネ
ル領域の位置及び形状が平面視で重なるようにしている
から、ゲート電極はチャネル領域に対して対称に配置さ
れるとともに位置を揃えられており、第１及び第２のゲ
ート電極とチャネル領域の位置合わせマージンを設ける
必要がなくなる。しかも第１及び第２のゲート電極がソ
ース領域及びドレイン領域に一部重なり合う部分がなく
なり、第１及び第２のゲート電極とソース領域及びドレ
イン領域との間に生じる容量を小さくすることができ
る。従って、ＴＦＴの微細化ができ、アクティブマトリ
クス型液晶表示装置への応用においては開口率が向上
し、イメージセンサへの応用においては高精細化が可能
となり、３次元集積回路への応用においては集積度を向
上することができる。
【００２４】また、本発明は、絶縁基板の裏面より第１
のゲート電極をマスクとして露光して導電膜に第２のゲ
ート電極をセルフアライメントにより形成するから、第
１のゲート電極と第２のゲート電極を同一位置に同一形
状に形成することができる。
のゲート電極をマスクとして露光して導電膜に第２のゲ
ート電極をセルフアライメントにより形成するから、第
１のゲート電極と第２のゲート電極を同一位置に同一形
状に形成することができる。
【００２５】また、本発明は、第２のゲート電極をマス
クとして半導体薄膜に不純物をイオン注入するから、い
わゆるセルフアライメントによりゲート電極とチャネル
領域を形成することができ、かつ第１のゲート電極と第
２のゲート電極は位置合わせされているから、結局、第
１のゲート電極、第２のゲート電極とチャネル領域の位
置及び形状が平面視で重なるように形成することができ
る。
クとして半導体薄膜に不純物をイオン注入するから、い
わゆるセルフアライメントによりゲート電極とチャネル
領域を形成することができ、かつ第１のゲート電極と第
２のゲート電極は位置合わせされているから、結局、第
１のゲート電極、第２のゲート電極とチャネル領域の位
置及び形状が平面視で重なるように形成することができ
る。
【図１】本発明の薄膜トランジスタの構造を説明するた
めの断面図である
めの断面図である
【図２】本発明の薄膜トランジスタの製造方法を工程順
に説明するための図である。
に説明するための図である。
【図３】本発明の他の実施例の製造方法を工程順に説明
するための図である。
するための図である。
【図４】本発明の更に他の実施例の製造方法を説明する
ための図である。
ための図である。
【図５】従来の薄膜トランジスタの構造を説明するため
の断面図である・
の断面図である・
１１ 絶縁（ガラス）基板 １２ａ 第１の（下側）ゲート電極 １３ 第１ゲート絶縁膜 １４ 半導体薄膜 １５ ソース領域 １６ ドレイン領域 １７ チャネル領域 １３ｂ 第２ゲート絶縁膜 １２ｂ 第２の（上側）ゲート電極 １８ レジスト １９ 露光 ２０、２５ イオン注入 ２１ ソース電極 ２２ ドレイン電極 ２３ 絶縁膜 ２４ サイドウォール ２６ 絶縁保護膜
フロントページの続き (72)発明者 西野 浩己 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 ドナーあるいはアクセプタとなる不純物
を添加した半導体薄膜からなるソース領域及びドレイン
領域と、該ソース領域とドレイン領域の間に形成された
半導体薄膜からなるチャネル領域と、前記半導体薄膜に
接して半導体薄膜の上下面に形成されたゲート絶縁膜
と、該ゲート絶縁膜を介して前記半導体薄膜を挟むよう
に形成された一対のゲート電極とからなる薄膜トランジ
スタにおいて、前記一対のゲート電極とチャネル領域の
位置及び形状が平面視で重なっていることを特徴とする
液晶表示装置。 - 【請求項２】 透明絶縁基板にレジスト露光用光源の光
線を透過しない材質よりなる第１のゲート電極を形成す
る工程と、 前記第１のゲート電極を含み絶縁基板上に前記光線を透
過する材質よりなる第１のゲート絶縁膜を形成する工程
と、 前記第１のゲート絶縁膜上に前記光線を透過する材質よ
りなる半導体薄膜を形成する工程と、 前記半導体薄膜上に前記光線を透過する材質よりなる第
２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に前記光線を透過する材質よ
りなる導電膜を形成する工程と、 前記絶縁基板の裏面より露光して前記第１のゲート電極
をマスクとして前記導電膜に第２のゲート電極を形成す
る工程と、 前記第２のゲート電極をマスクとして前記半導体薄膜に
不純物をイオン注入する工程とからなることを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項３】 前記第２ゲート電極の側面にサイドウォ
ールを形成した後、該第２ゲート電極及びサイドウォー
ルをマスクとして前記半導体薄膜に不純物をイオン注入
する工程を有することを特徴とする前記請求項２記載の
薄膜トランジスタの製造方法。 - 【請求項４】 前記第１ゲート絶縁膜を形成した後、前
記光線を透過する材質あるいは透過しない材質よりなる
ソース電極とドレイン電極を形成し、その後前記半導体
薄膜、第２ゲート絶縁膜、第２ゲート電極を順次形成
し、次に第２ゲート電極をマスクとして前記半導体薄膜
に不純物をイオン注入する工程を有することを特徴とす
る前記請求項２記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328106A JPH10173192A (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328106A JPH10173192A (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173192A true JPH10173192A (ja) | 1998-06-26 |
Family
ID=18206573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328106A Pending JPH10173192A (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173192A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033481A (ja) * | 2000-07-14 | 2002-01-31 | Sony Corp | 薄膜半導体装置 |
| JP2002367905A (ja) * | 2001-04-06 | 2002-12-20 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| US6909118B2 (en) | 2003-03-20 | 2005-06-21 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| KR100541274B1 (ko) * | 1998-10-23 | 2006-03-09 | 삼성전자주식회사 | 박막트랜지스터 |
| JP2007157986A (ja) * | 2005-12-05 | 2007-06-21 | Sharp Corp | トランジスタを備えた装置 |
| KR101216173B1 (ko) * | 2005-11-09 | 2012-12-28 | 엘지디스플레이 주식회사 | 전기영동 디스플레이 장치 |
| JP2015041629A (ja) * | 2013-08-20 | 2015-03-02 | ソニー株式会社 | 放射線撮像装置および放射線撮像表示システム |
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
| JP2016103577A (ja) * | 2014-11-28 | 2016-06-02 | 学校法人東北学院 | 半導体バイオセンサ装置 |
-
1996
- 1996-12-09 JP JP8328106A patent/JPH10173192A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541274B1 (ko) * | 1998-10-23 | 2006-03-09 | 삼성전자주식회사 | 박막트랜지스터 |
| JP2002033481A (ja) * | 2000-07-14 | 2002-01-31 | Sony Corp | 薄膜半導体装置 |
| JP2002367905A (ja) * | 2001-04-06 | 2002-12-20 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| US6909118B2 (en) | 2003-03-20 | 2005-06-21 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| KR100769775B1 (ko) * | 2003-03-20 | 2007-10-23 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR101216173B1 (ko) * | 2005-11-09 | 2012-12-28 | 엘지디스플레이 주식회사 | 전기영동 디스플레이 장치 |
| JP2007157986A (ja) * | 2005-12-05 | 2007-06-21 | Sharp Corp | トランジスタを備えた装置 |
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
| JP2015041629A (ja) * | 2013-08-20 | 2015-03-02 | ソニー株式会社 | 放射線撮像装置および放射線撮像表示システム |
| JP2016103577A (ja) * | 2014-11-28 | 2016-06-02 | 学校法人東北学院 | 半導体バイオセンサ装置 |
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