KR101613029B1 - 박막 트랜지스터와 그의 제조 방법, 및 표시 장치 - Google Patents

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Abstract

본 발명의 실시예들은 박막 트랜지스터와 그의 제조 방법 및 표시 장치를 제공한다. 박막 트랜지스터는 게이트 전극(502), 게이트 절연층(503), 활성층(504), 오믹 컨택층(505a-1, 505a-2, 505a-3), 소스 전극(507a) 및 드레인 전극(507b)을 포함하고, 소스 전극(507a) 및 드레인 전극(507b)은 오믹 컨택층(505a-1, 505a-2, 505a-3)에 의해서 활성층(504)에 연결된다. 오믹 컨택층(505a-1, 505a-2, 505a-3)은 활성층(504)의 측면에 제공되어 활성층(504)의 측면과 접촉한다.

Description

박막 트랜지스터와 그의 제조 방법, 및 표시 장치{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE}
본 발명의 실시예는 박막 트랜지스터와 그의 제조 방법, 및 표시 장치에 관한 것이다.
최근에는, 표시 기술의 급속한 발전에 따라서, 표시 장치의 픽셀을 구동 및 제어하는데 이용되는 박막 트랜지스터도 역시 개발되어 왔고 무정형 실리콘 박막 트랜지스터 및 저온 폴리-Si 박막 트랜지스터로부터 산화물 박막 트랜지스터로 개발되어 왔다.
산화물 박막 트랜지스터는 전자 이동도, 온-상태 전류(on-state current), 스위칭 성능 등에서 우수한 특성을 나타낸다. 게다가, 산화물 박막 트랜지스터는 거의 균일한 장치 특성, 낮은 비용, 낮은 처리 온도, 코팅 공정 이용가능, 높은 투과율, 큰 대역 갭 등의 장점을 더 지니고 있다. 산화물 박막 트랜지스터는 고 주파수, 고 해상도 또는 큰 사이즈의 액정 표시 디스플레이, 유기 발광 디스플레이 등과 같은, 빠른 응답 및 많은 전류를 필요로 하는 표시 장치에 이용될 수 있다.
도 1은 종래의 산화물 박막 트랜지스터를 보여주는 개략적인 단면도이다. 도 1에 도시된 바와 같이, 종래의 산화물 박막 트랜지스터는 기판(1), 게이트 전극(2), 게이트 절연층(3), 활성층(4), 오믹 컨택층(5a 및 5b), 에칭 장벽층(6), 소스 전극(7a) 및 드레인 전극(7b)을 포함한다. 오믹 컨택층(5a 및 5b)은 다음의 공정: 먼저 활성층 상에 활성층보다 도전율이 좋은 산화물 박막을 증착하는 공정, 및 그 다음 에칭 공정으로 오믹 컨택층들을 형성하는 공정을 이용해서 형성된다. 오믹 컨택층(5a 및 5b)을 형성함으로써, 소스 및 드레인 전극들과 활성층 간의 쇼트키 효과가 감소할 수 있고, 소스 및 드레인 전극들과 활성층간의 접촉 특성이 개선될 수 있다.
그러나, 산화물 박막 트랜지스터 내의 활성층과 오믹 컨택층들은 모두 산화물 재료로 형성되며, 에칭 용액을 이용하여 오믹 컨택층을 형성하기 위해서 산화물 박막을 에칭하기 위한 에칭 공정을 제어하기가 어렵고, 에칭 용액은 산화물 활성층에 손상을 주기가 매우 쉽다.
본 발명의 한 양태에 따른 박막 트랜지스터가 제시된다. 이 박막 트랜지스터는 게이트 전극, 게이트 절연층, 활성층, 오믹 컨택층, 소스 전극 및 드레인 전극을 포함하고, 소스 전극과 드레인 전극은 오믹 컨택층에 의해서 활성층에 연결된다. 오믹 컨택층은 활성층의 측면에 제공되어 활성층의 측면에 접촉한다.
본 발명의 다른 양태에 따른 표시 장치가 제시된다. 이 표시 장치는 위에서 기술된 박막 트랜지스터를 포함한다.
본 발명의 또 다른 양태에 따른 박막 트랜지스터 제조 방법이 제시된다. 이 박막 트랜지스터는 게이트 전극, 게이트 절연층, 활성층, 오믹 컨택층, 소스 전극 및 드레인 전극을 포함한다. 이 방법은 주입 공정을 이용하여 오믹 컨택층을 형성하는 단계를 포함한다.
본 발명의 실시예들의 기술적인 해법을 명료하게 보여주기 위해서, 실시예들의 도면이 다음에 간략히 기술된다. 기술된 도면들은 단지 본 발명의 일부 실시예들에 관련되어 있는 것으로 본 발명을 한정하는 것이 아님은 자명하다.
도 1은 종래의 산화물 박막 트랜지스터를 보여주는 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 흐름도이다.
도 3a-3h는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 개략적인 단면도이다.
도 3i-3j는 본 발명의 제1 실시예에 따른 어레이 기판의 제조 방법을 보여주는 개략적인 단면도이다.
도 4a-4l은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 개략적인 단면도이다.
도 4m-4n은 본 발명의 제2 실시예에 따른 어레이 기판의 제조 방법을 보여주는 개략적인 단면도이다.
도 5a-5r은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 개략적인 단면도이고, 여기서, 도 5d는 도 5c의 마크 A로 표시한 부분의 확대도이다.
도 5s-5t는 본 발명의 제3 실시예에 따른 어레이 기판의 제조 방법을 보여주는 개략적인 단면도이다.
본 발명의 실시예들의 목적, 기술적 상세 및 장점을 명확히 하기 위해서, 실시예의 기술적인 해법이 본 발명의 실시예들에 관련된 도면에 연관지어서 명료하고 완전히 이해가능하게 기술될 것이다. 기술된 실시예들은 단지 본 발명의 실시예들의 일부이지 전부가 아님은 자명하다. 본 명세서에 기술되는 실시예들을 기반으로, 당업자들은 어떤 창의적인 연구 없이도 다른 실시예(들)를 구할 수 있고, 이들은 본 발명의 범위에 속한다.
본 발명의 실시예들은 박막 트랜지스터와 그의 제조 방법, 어레이 기판과 그의 제조 방법, 및 표시 장치를 제공한다. 박막 트랜지스터의 제조 방법에서, 패터닝 공정은 게이트 절연층 내에서 서로 통하는 제1 홈 및 제2 홈이 형성되도록 게이트 절연층 상에서 실행되고, 제1 홈은 활성층이 형성될 영역에 대응하고 활성층과 동일한 형상을 갖추고 있고, 제2 홈은 오믹 컨택층이 형성될 영역에 대응하며 오믹 컨택층과 동일한 형상을 갖추고 있고, 오믹 컨택층을 형성하기 위한 원료는 제2 홈 안에 주입되어 오믹 컨택층이 형성된다. 이러한 식으로, 원하는 형상을 갖는 오믹 컨택층이 직접 형성될 수 있고, 오믹 컨택층을 형성하기 위한 에칭 공정이 생략될 수 있다. 그러므로, 오믹 컨택층을 형성하기 위한 공정은 쉽게 제어될 수 있고, 에칭 공정(이는 오믹 컨택층을 형성하기 위한 에칭 공정에 이용됨)에 의해서 활성층과 오믹 컨택층에 손상이 생기는 것이 방지될 수 있다.
제1 실시예
본 발명의 제1 실시예는 박막 트랜지스터의 제조 방법을 제공한다. 이 방법은 게이트 전극, 게이트 절연층, 에칭 장벽층, 소스 전극 및 드레인 전극을 형성하는 절차를 포함하고, 이 방법은 또한 활성층과 오믹 컨택층을 형성하는 절차를 포함한다. 활성층과 오믹 컨택층을 형성하는 절차는: 게이트 절연층 내에서 서로 통하는 제1 홈과 제2 홈을 형성하기 위해서 게이트 절연층 상에서 패터닝 공정을 실행하는 단계 - 제1 홈은 활성층이 형성될 영역에 대응하고 활성층과 동일한 형상을 갖추고 있고, 제2 홈은 오믹 컨택층이 형성될 영역에 대응하고 오믹 컨택층과 동일한 형상을 갖추고 있음 - ; 및 제1 홈에는 활성층을 형성하고 제2 홈에는 오믹 컨택층을 형성하는 단계를 포함한다.
도 2 및 도 3a-3j를 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터를 제조하는 방법은 주로 다음의 단계들을 포함한다.
단계 S301: 도 3a에 도시된 바와 같이, 기판(301)을 제공하고 기판(301) 상에 게이트 전극(302)을 형성함.
예를 들어, 기판(301)은 유리 기판, 수정 유리 기판 등과 같은 무기 재료로 이루어진 기판일 수 있고, 아니면 기판(301)은 유기 재료로 이루어진 기판일 수 있다.
예를 들어, 게이트 전극(302)은 몰리브덴(Mo), 몰리브덴 니오븀 합금(MoNb), 알루미늄(Al), 알루미늄 네오디뮴 합금(AlNd), 티탄늄(Ti) 또는 구리(Cu)로 형성된 단일 층일 수 있고, 아니면 게이트 전극(302)은 위에서 언급한 재료 중에서 2 이상으로 형성된 적층된 층일 수 있다. 양호하게는, 게이트 전극(302)은 Mo, Al, 또는 Mo, Al을 포함하는 합금으로 형성된 단일 층 또는 적층된 층이다. 게이트 전극(302)의 두께는 약 100 nm ~ 500 nm일 수 있다.
단계 S302: 도 3B에 도시된 바와 같이, 단계 S301 후에 기판에 게이트 절연층(303)을 형성함.
예를 들어, 게이트 절연층(303)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산화질화물(SiON) 또는 AlOx로 형성된 단일 층일 수 있고, 아니면 게이트 절연층(303)은 위에 언급한 재료들 중에서 2 이상으로 형성된 적층된 층일 수 있다. PECVD(plasma enhanced chemical vapor deposition) 공정은 게이트 절연층(303)을 형성하는데 이용될 수 있다. 유의해야 할 점은, PECVD 공정에 의해 형성된 박막 내에는 많은 실리콘 단글링 본드(dangling bond)가 일반적으로 존재하며, 이는 박막에 많은 양의 결함 상태를 유발한다는 것이다. 그래서, 수소 원자들이 주입되어, 수소 원자들이 실리콘 단글링 본드들과 결합하여 품질이 양호한 박막을 형성하게 된다. 예를 들어, 게이트 절연층(303)의 수소 함유량은 1%보다 높다. 그러나, 게이트 절연층(303)의 수소 함유량은 너무 크지 않아야 하고; 수소 함유량이 너무 크면 박막의 밀도가 감소할 수 있다. 그래서, 양호하게는, 수소 함유량은 약 10% 미만으로 제어된다. 예를 들어, 게이트 절연층(303)은 SiNx 및 SiOx의 적층된 층일 수 있고, 아니면 게이트 절연층(303)은 SiNx, SiON 및 SiOx의 적층된 층일 수 있다. 게이트 절연층(303)의 전체 두께는 약 300~600 nm일 수 있고, 게이트 절연층(303) 내의 각 막의 두께는 실제 필요조건에 따라서 조정될 수 있다.
단계 S303: 도 3E에 도시된 바와 같이, 게이트 절연층(303) 안에서 서로 통하는 제1 홈(311) 및 제2 홈(321)을 형성하기 위해 게이트 절연층(303) 상에서 패터닝 공정을 실행하는데, 여기서 제1 홈(311)은 활성층이 형성될 영역에 대응하고 제2 홈(321)은 오믹 컨택층이 형성될 영역에 대응하며, 제2 홈(321)은 제1 홈(311) 바깥에 제공되고 제1 홈(311)과 통한다.
단계 S303에 대한 다음의 기술은 포지티브 포토레지스트가 일례로 이용되는 경우를 취하여 이루어진다. 먼저, 포토레지스트 층(310)이 게이트 절연층(303) 상에 형성되고, 이후 마스크 판(312)을 이용하여 포토레지스트 층(310) 상에서 노광 및 현상 공정이 실행된다. 마스크 판(312)은, 도 3C에 도시된 바와 같이, 광 투과 영역(312a) 및 광 차단 영역(312)을 포함한다. 노광 및 현상 공정 후에, 도 3d에 도시된 바와 같이, 포토레지스트-완전-보유 영역(330) 및 포토레지스트-완전-제거 영역(331)이 형성된다. 포토레지스트-완전-제거 영역(331)에 있는 게이트 절연층은, 도 3E에 도시된 바와 같이, 서로 통하는 제1 홈(311) 및 제2 홈(321)이 동시에 형성되도록 에칭된다.
예를 들어, 제1 홈(311) 및 제2 홈(321)은 동일한 깊이를 갖는다.
단계 S304: 도 3F에 도시된 바와 같이 제1 홈(311)에 활성층(304)을 형성하고 제2 홈(321)에 오믹 컨택층(305a)을 형성함.
예를 들어, 반도체 층이 먼저 형성된 후, 제1 홈(311) 안에 활성층(304)이 형성되도록 반도체 층이 패터닝된다. 예를 들어, 반도체 층은 스퍼터링 공정, 에피택셜 성장 공정 등에 의해 형성될 수 있다.
예를 들어, 활성층(304)은 잉크젯 프린팅 공정과 같은 주입 공정, 또는 마스크를 이용한 스퍼터링 공정에 의해서 직접 형성될 수 있다. 잉크젯 프린팅 공정을 이용할 때는, 경화 및 어닐링 공정을 실행할 필요가 있고, 어닐링 온도는 200~500℃로 설정될 수 있다.
예를 들어, 활성층(304)은 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(InSnO), 인듐 갈륨 주석 산화물(InGaSnO) 등과 같은, 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 등의 원소들을 포함하는 산화물 재료로 형성될 수 있다. 양호하게는, 활성층(304)은 IGZO 또는 IZO로 형성된다. 활성층(304)의 두께는 약 10~100 nm일 수 있다.
활성층(304)이 형성된 후, 오믹 컨택층을 형성하기 위한 원료가 주입 공정에 의해서 제2 홈(321) 안에 주입되어, 오믹 컨택층(305a)을 형성한다.
예를 들어, 오믹 컨택층(305a)은 IGZO, IZO, INSnO, InGaSnO 등과 같은, In, Ga, Zn, Sn 등의 원소들을 포함하는 산화물 재료로 형성될 수 있다. 소스 및 드레인 전극들과 활성층 간의 접촉 특성을 개선하기 위해서, 오믹 컨택층(305a)의 도전율은 활성층(304)의 도전율보다 좋아야 한다. 예를 들어, 오믹 컨택층(305a)의 도전율을 증가시키기 위해서 알루미늄(Al), 리튬(Li) 또는 다른 금속이 오믹 컨택층(305a) 내에 도핑될 수 있다. 예를 들어, 오믹 컨택층의 두께는, 예를 들어, 약 10~100 nm로 활성층의 두께와 같다.
위에 기술된 바와 같이, 오믹 컨택층은 주입 공정을 사용하여 직접 형성된다. 양호하게는, 오믹 컨택층은 잉크젯 프린팅 공정을 이용하여 형성된다. 따라서, 오믹 컨택층을 형성하기 위해서 에칭 용액을 이용하는 에칭 공정을 실행할 필요가 없으며, 에칭 공정에 의해서 유발되는 활성층의 손상도 방지될 수 있다. 게다가, 오믹 컨택층이 잉크젯 프린팅 공정을 이용하여 형성될 때, 경화 및 어닐링 공정을 실행할 필요가 있고, 어닐링 온도는 약 200~500℃로 설정될 수 있다.
게다가, 활성층 및 오믹 컨택층은 둘 다 주입 공정을 이용하여 형성될 수 있다. 이 경우에, 오믹 컨택층을 형성하기 위한 원료와 활성층을 형성하기 위한 원료는 각각 동시에 제1 홈 및 제2 홈에 주입될 수 있다. 대안으로, 오믹 컨택층을 형성하기 위한 원료 및 활성층을 형성하기 위한 원료 간의 간섭을 피하기 위해서, 오믹 컨택층을 형성하기 위한 원료와 활성층을 형성하기 위한 원료는 각각 시간 순서에 따라서 제2 홈 및 제1 홈에 주입될 수 있다.
예를 들어, 활성층(304)의 표면과 오믹 컨택층(305a)의 표면은 동일 평면에 제공되고, 즉 활성층(304)과 오믹 컨택층(305a)은 동일한 층 내에 제공된다. 그래서, 소스 및 드레인 전극들과 활성층 간의 저항 접촉 특성이 개선될 수 있다.
예를 들어, 오믹 컨택층(305a)은 균일한 도전율을 갖는다. 즉, 전체 오믹 컨택층(305a)의 도전율은 동일하다.
단계 S305; 도 3g에 도시된 바와 같이, 활성층(304) 상에 에칭 장벽층(306)을 형성함.
예를 들어, 에칭 장벽층(306)은 SiOx, SiNx, HfOx 또는 AlOx로 형성된 단일 층일 수 있고, 아니면 에칭 장벽층(306)은 위에 언급한 재료 중에서 2 이상으로 형성된 적층된 층일 수 있다. 게다가, 에칭 장벽층(306)의 수소 함유량은 약 1% 내지 10%가 되게 제어된다.
단계 S306: 도 3H에 도시된 바와 같이, 소스 전극(307a) 및 드레인 전극(307b)이 각각 오믹 컨택층(305a)과 접촉하도록, 소스 및 드레인 전극 금속층을 형성한 다음 패터닝 공정을 실행해서 소스 전극(307a) 및 드레인 전극(307b)을 형성함.
예를 들어, 소스 및 드레인 전극 금속층은 Mo, MoNb, Al, AlNd, Ti 또는 Cu로 형성된 단일 층일 수 있고, 아니면 소스 및 드레인 전극 금속층은 위에 언급한 재료들 중에서 2 이상으로 형성된 적층된 층일 수 있다. 양호하게는, 소스 및 드레인 전극 금속층은 Mo, Al 또는 Mo, Al을 포함하는 합금으로 형성된 단일 층 또는 적층된 층일 수 있다.
본 실시예는 어레이 기판의 제조 방법을 더 제공한다. 어레이 기판의 제조 방법은 위의 단계 S301 내지 S306을 포함한다. 단계 S301에서, 게이트 라인(도시되지 않음)이 더 형성될 수 있고, 게이트 라인은 게이트 전극(302)과 같은 층에 배치된다. 단계 S306에서, 데이터 라인(도시되지 않음)이 더 형성될 수 있고, 데이터 라인은 소스 전극(307a) 및 드레인 전극(307b)과 같은 층에 배치된다.
게다가, 어레이 기판 제조 방법은 다음의 단계들을 더 포함한다.
단계 S307: 도 3i에 도시된 바와 같이, 비아 홀(308a)을 형성하기 위해서 소스 및 드레인 전극 상에 패시베이션층(308)을 형성하고 패시베이션층(308) 상에서 패터닝 공정을 실행함.
예를 들어, 패시베이션층(308)은 SiOx, SiNx, HfOx 또는 AlOx로 형성된 단일 층일 수 있고, 아니면 패시베이션층(308)은 위에 언급한 재료들 중에서 2 이상으로 형성된 적층된 층일 수 있다. 패시베이션층(308)은 PECVD 방법을 이용하여 형성될 수 있다. 게다가, 패시베이션층(308)의 수소 함유량은 비교적 낮은 레벨로 제어되며, 양호하게는, 수소 함유량은 약 1% 내지 10%로 제어된다.
단계 S308: 도 3j에 도시된 바와 같이, 픽셀 전극(309)을 형성하기 위해서 패시베이션층(308) 상에 픽셀 전극층을 형성하고 패터닝 공정을 실행함.
예를 들어, 픽셀 전극(309)은 인듐 주석 산화물(ITO)과 같은 투명 전도 재료로 형성될 수 있다. 픽셀 전극층(309)은 스퍼터링 방법에 의해서 형성될 수 있고, 스퍼터링 공정 후에 어닐링 처리될 수 있다. 픽셀 전극의 두께는 약 20~150 nm일 수 있다.
픽셀 전극(309)은 비아 홀(308a)을 통해서 드레인 전극(307b)에 연결된다.
본 실시예에서, 활성층과 오믹 컨택층은 각각 서로 직접 접촉되게 게이트 절연층 내에서 서로 통하는 제1 홈 및 제2 홈에 형성되고, 그 결과 후속 형성되는 소스 및 드레인 전극들이 오믹 컨택층에 의해서 활성층과 양호한 저항 접촉 상태에 있을 수 있다.
본 실시예에서, 게이트 절연층 안에 제1 홈과 제2 홈을 형성하고 오믹 컨택층을 형성하기 위한 원료를 제2 홈에 주입함으로써, 원하는 형상의 오믹 컨택층이 직접 형성될 수 있다. 그래서, 오믹 컨택층을 형성하기 위한 에칭 공정이 생략될 수 있고, 에칭 용액(이는 오믹 컨택층을 형성하기 위한 에칭 공정에 이용됨)에 의해서 산화물 활성층과 오믹 컨택층에 유발되는 손상이 방지될 수 있다.
제2 실시예
본 발명의 제2 실시예는 박막 트랜지스터를 제조하는 방법을 제공한다. 본 실시예는 듀얼-톤 마스크 판을 이용해서 게이트 절연층 상에서 패터닝 공정을 실행한다는 점에서 제1 실시예와 다르다.
예를 들어, 본 실시예에서, 활성층과 오믹 컨택층은 다음 방식으로 형성된다.
먼저, 포토레지스트-완전-제거 영역, 포토레지스트-부분-보유 영역 및 포토레지스트-완전-보유 영역을 형성하기 위해서 게이트 절연층에 포토레지스트 층을 형성하고, 듀얼-톤 마스크 판을 이용하여 포토레지스트 층에 노광 및 현상 공정을 실행하는데, 여기서 포토레지스트-완전-제거 영역은 활성층이 형성될 영역에 대응하고, 포토레지스트-부분-보유 영역은 오믹 컨택층이 형성될 영역에 대응하고, 포토레지스트-완전-보유 영역은 다른 영역에 대응한다.
다음에는, 제1 홈을 형성하기 위해서 포토레지스트-완전-제거 영역 안의 게이트 절연층 상에서 제1 에칭 공정을 실행하고, 그 다음, 주입 공정을 이용하여 제1 홈에 활성층을 형성한다.
다음에는, 포토레지스트-부분-보유 영역 안의 포토레지스트를 제거하고 제2 홈을 형성하기 위해서 이 영역 안의 게이트 절연층 상에서 제2 에칭 공정을 실행한 다음에, 주입 공정을 이용하여 제2 홈에 오믹 컨택층을 형성한다.
마지막으로, 포토레지스트-완전-보유 영역 내의 포토레지스트를 제거한다.
도 4a-4n을 참조하면, 제2 실시예에 따른 박막 트랜지스터의 제조 방법은 다음 단계들을 포함할 수 있다.
단계 S401: 도 4a에 도시된 바와 같이, 기판(401) 상에 게이트 전극(402)을 형성함. 이 단계는 제1 실시예의 단계 S302와 유사하고, 그의 세부 내용은 간결성을 위해 여기서 생략되어 있다.
단계 S402: 도 4b에 도시된 바와 같이, 단계 S401 후에 게이트 절연층(403)을 기판 상에 형성함. 이 단계는 제1 실시예의 단계 S302와 유사하고, 그의 세부 내용은 간결성을 위해 여기서 생략되어 있다.
단계 S403: 도 4j에 도시된 바와 같이, 서로 통하는 제1 홈(411) 및 제2 홈(421)을 형성하기 위해 게이트 절연층(403) 상에서 패터닝 공정을 실행하고, 제1 홈(411)에 활성층(404)을 형성하고 제2 홈(421)에 오믹 컨택층을 형성함. 제2 홈(421)은 제1 홈(411)의 바깥에 제공되고 제1 홈(411)과 통한다.
다음에는 포지티브 포토레지스트가 일례로 이용되는 경우를 취하여 단계 S403이 상세히 기술된다. 예를 들어, 단계 S403은 다음의 단계들을 더 포함한다.
단계 S4031: 도 4d에 도시된 바와 같이, 포토레지스트-완전-제거 영역(431), 포토레지스트-부분-보유 영역(432) 및 포토레지스트-완전-보유 영역(430)을 형성하기 위해서 포토레지스트 층(410)을 게이트 절연층(403) 상에 형성하고 듀얼-톤 마스크 판(412)을 이용하여 포토레지스트 층(410) 상에서 노광 및 현상 공정을 실행함. 포토레지스트-완전-제거 영역(431)은 제1 홈(411)이 형성될 영역에 대응하고, 포토레지스트-부분-보유 영역(432)은 제2 홈(421)이 형성될 영역에 대응하며, 포토레지스트-완전-보유 영역(430)은 다른 영역에 대응한다.
위에 기술된 듀얼-톤 마스크 판(412)은 하프-톤 마스크 판 또는 그레이-톤 마스크 판일 수 있다. 도 4c에 도시된 바와 같이, 듀얼-톤 마스크 판(412)은 광 투과 영역(412a), 광 부분 투과 영역(412b) 및 광 차단 영역을 포함한다.
단계 S4032: 도 4e에 도시된 바와 같이, 제1 홈(411)을 형성하기 위해서 포토레지스트-완전-보유 영역(431) 내의 게이트 절연층 상에서 제1 에칭 공정을 실행함.
단계 S4033: 도 4f에 도시된 바와 같이, 제1 홈(411) 안에 활성층(404)을 형성함.
예를 들어, 잉크젯 프린팅 공정과 같은 주입 공정이 제1 홈에 활성층(404)을 형성하는데 이용된다.
대안으로, 반도체 층이 먼저 형성된 다음에 제1 홈(411)에 활성층(404)이 형성되도록 패터닝 공정이 실행된다.
단계 S4034: 도 4g에 도시된 바와 같이, 애싱 공정을 이용하여 포토레지스트-부분-보유 영역(432) 내의 포토레지스트를 제거하여 이 영역 내의 게이트 절연층이 노출되게 함.
단계 S4035: 도 4h에 도시된 바와 같이, 포토레지스트-부분-보유 영역(432) 내의 노출된 게이트 절연층에 제2 에칭 공정을 실행하여 제2 홈을 형성함. 제2 홈은 오믹 컨택층이 형성될 영역에 대응하고 오믹 컨택층과 같은 형상을 갖는다.
예를 들어, 게이트 절연층은 건식 에칭 방법에 의해서 에칭된다.
단계 S4036: 도 4i에 도시된 바와 같이, 오믹 컨택층을 형성하기 위한 원료를 제2 홈에 주입해서 오믹 컨택층(405a)을 형성함.
예를 들어, 오믹 컨택층(405a)은 균일한 도전율을 갖는다. 즉, 전체 오믹 컨택층(405a)의 도전율은 동일하다.
단계 S4037: 도 4j에 도시된 바와 같이, 포토레지스트-완전-보유 영역(430) 내의 잔여 포토레지스트를 제거함.
단계 S404: 도 4k에 도시된 바와 같이, 활성층(404) 상에 에칭 장벽층(406)을 형성함.
단계 S405: 도 4l에 도시된 바와 같이, 에칭 장벽층(406) 상에 소스 전극(407a) 및 드레인 전극(407b)을 형성함.
본 실시예는 어레이 기판의 제조 방법을 더 제공한다. 어레이 기판의 제조 방법은 위의 단계 S401 내지 S405를 포함한다. 단계 S401에서, 게이트 라인(도시되지 않음)이 더 형성될 수 있고, 게이트 라인은 게이트 전극(402)과 동일한 층에 배치된다. 단계 S407에서, 데이터 라인(도시되지 않음)이 더 형성될 수 있고, 데이터 라인은 소스 전극(407a) 및 드레인 전극(407b)과 동일한 층에 배치된다.
게다가, 어레이 기판의 제조 방법은 다음의 단계들을 더 포함한다.
단계 S406: 도 4m에 도시된 바와 같이, 패시베이션층(408)을 소스 전극(407a) 및 드레인 전극(407b) 상에 형성하고, 비아 홀(408a)이 형성되게 패시베이션층(408) 상에서 패터닝 공정을 실행함.
단계 S407: 도 4n에 도시된 바와 같이, 픽셀 전극층을 패시베이션층(408) 상에 형성하고, 픽셀 전극(409)이 형성되도록 패터닝 공정을 실행함. 픽셀 전극(409)은 비아 홀(408a)을 통해서 드레인 전극(407b)과 연결된다.
제2 실시예에서, 게이트 전극(402), 게이트 절연층(403), 활성층(404), 오믹 컨택층(405a), 에칭 장벽층(406), 소스 및 드레인 전극(407a 및 407b), 패시베이션층(408) 및 픽셀 전극(409)의 재료는 제1 실시예에서의 재료와 같을 수 있고, 이에 대한 세부사항은 간결성을 위해 여기서는 생략한다.
제2 실시예는 위에서 기술된 제1 실시예와 동일한 기술적인 효과를 성취할 수 있다. 게다가, 제2 실시예에서, 오믹 컨택층과 활성층은 개별적으로 형성되고, 그래서 제조 공정의 조작성이 개선될 수 있다.
제3 실시예
제3 실시예는 박막 트랜지스터의 제조 방법을 제공한다. 제3 실시예는, 오믹 컨택층의 도전율이 균일하지 않으며 활성층으로부터 소스 또는 드레인 전극으로의 방향으로 점차 증가한다는 점에서 제1 실시예와 다르다.
예를 들어, 제3 실시예에서, 오믹 컨택층은 활성층으로부터 소스 또는 드레인 전극으로의 방향에서 서로 접촉하는 적어도 2개의 서브-오믹 컨택층을 포함하며, 적어도 2개의 서브-오믹 컨택층들의 도전율은 활성층으로부터 소스 또는 드레인 전극으로의 방향으로 점차 증가한다. 제3 실시예에서의 오믹 컨택층은 전자 이동도가 더 개선되도록 활성층과 소스 및 드레인 전극들 간에 저항 접촉 특성을 더 개선할 수 있다.
예를 들어, 제3 실시예에서, 활성층과 오믹 컨택층은 다음과 같은 방식으로 형성된다.
먼저, 패시베시션 층을 게이트 절연층 상에 형성한다.
다음에는, 포토레지스트-완전-제거 영역, 제1 내지 제n 포토레지스트-부분-보유 영역들, 및 포토레지스트-완전-보유 영역이 형성되도록 멀티-톤 마스크 판을 이용하여 포토레지스트 층 상에서 노광 및 현상 공정을 실행하는데, 여기서 n은 2보다 큰 정수이고, 제1 내지 제n 포토레지스트-부분-보유 영역들 내의 포토레지스트의 두께들은 점자 증가하고, 포토레지스트-완전-제거 영역은 활성층이 형성될 영역에 대응하고, 제1 내지 제n 포토레지스트-부분-보유 영역들은 오믹 컨택층이 형성될 영역에 대응하며, 포토레지스트-완전-보유 영역은 다른 영역에 대응한다.
다음에는, 포토레지스트-완전-제거 영역 내의 게이트 절연층을 에칭하여 제1 홈을 형성한 다음에 주입 공정을 이용하여 제1 홈 안에 활성층을 형성한다.
다음에는, 제1 포토레지스트-부분-보유 영역 내의 포토레지스트를 제거하고 이 영역 내의 게이트 절연층을 에칭하여 제2 홈의 제1 부분을 형성한 다음에 주입 공정을 이용하여 제2 홈의 제1 부분에 제1 서브-오믹 컨택층을 형성한다.
다음에는, 제2 포토레지스트-부분-보유 영역 내의 포토레지스트를 제거하고 이 영역 내의 게이트 절연층을 에칭하여 제2 홈의 제2 부분을 형성한 다음에 주입 공정을 이용하여 제2 홈의 제2 부분에 제2 서브-오믹 컨택층을 형성한다.
다음에는, 제1 서브-오믹 컨택층과 제2 서브-오믹 컨택층을 형성하는 방식과 동일한 방식으로, 제3 서브-오믹 컨택층 내지 최대 제(n-1) 서브-오믹 컨택층을 형성한다.
다음에는, 제n 포토레지스트-부분-보유 영역 내의 포토레지스트를 제거하고 이 영역 내의 게이트 절연층을 에칭하여 제2 홈의 제n 부분을 형성한 다음에, 주입 공정을 이용하여 제2 홈의 제n 부분에 제n 서브-오믹 컨택층을 형성한다.
마지막으로, 포토레지스트-완전-보유 영역 내의 포토레지스트를 제거한다.
제1 서브-오믹 컨택층은 활성층과 접촉하며, 제n 오믹 컨택층은 소스 또는 드레인 전극과 접촉한다. 오믹 컨택층의 도전율은 제1 서브-오믹 컨택층으로부터 제n 서브-오믹 컨택층으로 갈수록 점차 증가한다. 예를 들어, 상이한 도전율을 갖는 재료들이 제1 서브-오믹 컨택층 내지 제n 서브-오믹 컨택층을 형성하는데 이용될 수 있다.
다음에는 일례로 오믹 컨택층이 서로 접촉하는 3개의 서브-오믹 컨택층을 포함하는 경우를 취하여 이 실시예에 대해 상세히 기술한다. 다음에는 활성층과 오믹 컨택층을 형성하는 공정 절차에 대해서만 기술하기로 한다. 다른 컴포넌트들(도 5a, 5b, 5r 및 5s에 도시된 바와 같은)을 형성하는 공정 절차는 제1 실시예 또는 제2 실시예의 공정 절차와 같으며, 이에 대한 세부사항은 생략한다.
예를 들어, 도 5t에 도시된 바와 같이, 오믹 컨택층은 제1 서브-오믹 컨택층(505a-1), 제3 서브-오믹 컨택층(505a-3), 및 제1 서브-오믹 컨택층(505a-1)과 제3 서브-오믹 컨택층(505a-3) 사이의 제2 서브-오믹 컨택층(505a-2)을 포함하고, 제1 서브-오믹 컨택층(505a-1)은 활성층(504)과 접촉하고, 제3 서브-오믹 컨택층(505a-3)은 소스 전극(507a) 또는 드레인 전극(507b)과 접촉한다. 제1 서브-오믹 컨택층(505a-1)의 도전율은 제2 서브-오믹 컨택층(505a-2)의 도전율보다 낮고, 제2 서브-오믹 컨택층(505a-2)의 도전율은 제3 서브-오믹 컨택층(505a-3)의 도전율보다 낮다.
예를 들어, 제2 홈은 3개의 에칭 공정에 의해서 형성되는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 제2 홈의 제1 부분, 제2 홈의 제2 부분 및 제2 홈의 제3 부분은 서로 통한다.
도 5c 및 도 5d에 도시된 바와 같이, 포토레지스트 층(510)은 게이트 절연층(503) 상에 형성되고, 완전 노광 영역(512a), 반 노광 영역(512c-3), 1/3 노광 영역(512c-2) 및 1/5 노광 영역(512c-1)을 갖는 마스크 판(512)을 이용하여 포토레지스트 층(510) 상에서 노광 및 현상 공정이 실행되어, 도 5E에 도시된 바와 같이, 포토레지스트-완전-보유 영역(530), 포토레지스트-완전-제거 영역(531), 제1 포토레지스트-부분-보유 영역(532), 제2 포토레지스트-부분-보유 영역(533) 및 제3 포토레지스트-부분-보유 영역(534)이 형성된다. 포토레지스트-완전-제거 영역(531) 내의 게이트 절연층(503)은, 도 5f에 도시된 바와 같이, 제1 홈(511)이 형성되도록 에칭된다. 활성층(504)은, 도 5g에 도시된 바와 같이, 활성층(504)을 형성하기 위한 원료를 제1 홈(511)에 주입함으로써 형성된다. 대안으로, 활성층(504)은 먼저 반도체 층을 형성한 다음에 반도체 층 상에서 패터닝 공정을 실행함으로써 제1 홈(511) 안에 형성될 수 있다.
활성층(504)을 형성한 후에는, 제1 포토레지스트-부분-보유 영역(532) 내의 포토레지스트가, 도 5h에 도시된 바와 같이, 애싱 공정에 의해서 제거된다. 제1 포토레지스트-부분-보유 영역(532) 내의 게이트 절연층(503)은, 도 5i에 도시된 바와 같이, 제2 홈의 제1 부분(521-1)이 형성되도록 에칭된다. 제1 서브-오믹 컨택층(505a-1)은, 도 5j에 도시된 바와 같이, 제2 홈의 제1 부분(521-1)에 형성된다. 제2 포토레지스트-부분-보유 영역(533) 내의 포토레지스트는, 도 5k에 도시된 바와 같이, 제거된다. 제2 포토레지스트-부분-보유 영역(533) 내의 게이트 절연층(503)은, 도 5l에 도시된 바와 같이, 제2 홈의 제2 부분(521-2)이 형성되도록 에칭된다. 제2 서브-오믹 컨택층(505a-2)은, 도 5m에 도시된 바와 같이, 제2 홈의 제2 부분(521-2)에 형성된다. 제3 포토레지스트-부분-보유 영역(534) 내의 포토레지스트는, 도 5n에 도시된 바와 같이, 제거된다. 제3 포토레지스트-부분-보유 영역(534) 내의 게이트 절연층(503)은, 도 5o에 도시된 바와 같이, 제2 홈의 제3 부분(521-3)이 형성되도록 에칭된다. 제3 서브-오믹 컨택층(505a-3)은, 도 5p에 도시된 바와 같이, 제2 홈의 제3 부분(521-3)에 형성된다. 마지막으로, 잔여 포토레지스트 층(510)은, 도 5q에 도시된 구조가 형성되도록 제거된다.
제1 서브-오믹 컨택층, 제2 서브-오믹 컨택층 및 제3 서브-오믹 컨택층 중에서, 제1 서브-오믹 컨택층이 가장 낮은 도전율을 갖고 있고, 제3 서브-오믹 컨택층은 가장 높은 도전율을 갖고 있으며, 제2 서브-오믹 컨택층은 제1 서브-오믹 컨택층의 도전율과 제3 서브-오믹 컨택층의 도전율 사이의 도전율을 갖고 있다.
제3 실시예에서, 소스 전극 또는 드레인 전극과 접촉하는 오믹 컨택층의 부분은 가장 높은 도전율을 갖고 있고, 활성층과 접촉하는 오믹 컨택층의 부분은 가장 낮은 도전율을 갖고 있으며, 이러한 가장 낮은 도전율은 여전히 활성층의 도전율보다 높다. 그래서, 활성층과 소스 및 드레인 전극들 간의 저항 접촉 특성이 더 개선될 수 있고, 전자 이동도 역시 더 개선될 수 있다.
위에 기술된 제1 실시예, 제2 실시예 및 제3 실시예는 포지티브 포토레지스트를 이용하고 있으나, 네거티브 포토레지스트도 역시 이용될 수 있다. 네거티브 포토레지스트가 이용되는 경우에는, 마스크 판의 패턴을 조정할 필요가 있다.
제4 실시예
제4 실시예는 박막 트랜지스터를 제공하며, 박막 트랜지스터는 위의 실시예들 중 한 실시예에 따른 제조 방법을 이용하여 제조된다. 산화물 박막 트랜지스터는 게이트 전극, 게이트 절연층, 활성층, 오믹 컨택층, 에칭 장벽층, 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층은 형상이 활성층과 같은 제1 홈 및 형상이 오믹 컨택층과 같은 제2 홈을 갖고 있다. 제1 홈과 제2 홈은 서로 통한다. 활성층은 제1 홈 안에 형성되고, 오믹 컨택층은 제2 홈 안에 형성된다.
예를 들어, 활성층의 표면과 오믹 컨택층의 표면은 동일 평면에 제공된다.
오믹 컨택층은 균일한 도전율을 가질 수 있다.
대안으로, 오믹 컨택층은, 활성층과 오믹 컨택층 간의 저항 접촉 특성을 개선하고 전자 이동도를 개선하기 위해서, 활성층으로부터 소스 또는 드레인 전극으로의 방향으로 점차 증가하는 도전율을 가질 수 있다.
제4 실시예에 따른 박막 트랜지스터는 위의 실시예들에 따른 제조 방법에 의해 형성된 박막 트랜지스터(도 3h, 4l 및 5r에 도시된)의 구조와 같은 구조를 가지며, 이에 대한 세부사항은 간결성을 위해 생략한다.
제5 실시예
제5 실시예는 표시 장치를 제공하며, 표시 장치는 위에 기술된 박막 트랜지스터를 포함한다. 예를 들어, 표시 장치는 액정 표시 패널, 전자 종이, OLED 패널, 액정 TV, 액정 디스플레이, 디지털 포토 프레임, 모바일 폰, 태블릿 PC 등과 같은 표시 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터와 그의 제조 방법 및 표시 장치는 활성층과 오믹 컨택층을 동일 평면에 제공함으로써 활성층과 소스 및 드레인 전극들 간의 저항 접촉 특성을 개선할 수 있다. 활성층과 오믹 컨택층은 게이트 절연층 내에 임베드되기 때문에, 소스 및 드레인 전극들은 활성층과 매우 양호한 접촉을 성취할 수 있고, 이미-형성된 층 패턴의 변동에 의해 생기는 악영향이 비교적 작다. 산화물 오믹 컨택층은 인크젯 인쇄 공정과 같은 주입 공정에 의해 형성되고, 그래서 에칭 용액에 의해 산화물 활성층과 오믹 컨택층에서 손상이 생기는 것을 방지할 수 있다.
위의 실시예들에서 박막을 형성하는 방법은 증착, 코팅, 스퍼터링, 인쇄 또는 다른 방법들을 포함할 수 있고; 위의 실시예들에서 패터닝 공정은 포토레지스트 코팅, 노광 및 현상, 에칭, 애싱 및 포토레지스트 제거 등을 포함할 수 있다.
유의해야 할 점은, 위의 예시적인 실시예들은 단지 본 발명의 기본 원리를 설명하는데 이용되고 있고 본 발명을 한정하지 않는다는 것이다. 예를 들어, 활성층은 스퍼터링 공정에 의해서 형성될 수 있고, 오믹 컨택층을 형성하기 위한 잉크젯 프린팅 공정은 수정될 수 있다. 게다가, 게이트 절연층 상에서 패터닝 공정을 실행할 때, 위에 기술된 듀얼-톤 마스크 판 또는 멀티-톤 마스크 판을 이용하지 않고 복수의 일반적인 마스크 판을 이용하여 복수의 에칭 공정을 각각 실행할 수 있다.
앞서 언급된 실시예들은 단지 본 발명의 예시적인 실시예이고 본 발명의 범위를 한정하지 않으며, 본 발명의 범위는 첨부된 특허청구범위에 의해서 결정된다.

Claims (21)

  1. 박막 트랜지스터로서,
    게이트 전극, 게이트 절연층, 활성층, 오믹 컨택층, 소스 전극, 및 드레인 전극을 포함하며,
    상기 소스 전극과 상기 드레인 전극은 상기 오믹 컨택층에 의해서 상기 활성층에 접속되고,
    상기 오믹 컨택층은 상기 활성층의 측면에 제공되어 상기 활성층의 상기 측면에 접촉하며,
    상기 게이트 절연층은 서로 통하는 제1 홈과 제2 홈을 갖고, 상기 활성층은 상기 제1 홈 내에 형성되고, 상기 오믹 컨택층은 상기 제2 홈 내에 형성되는 박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 오믹 컨택층은 상기 활성층으로부터 상기 소스 또는 드레인 전극으로의 방향에서 서로 접촉하는 적어도 2개의 서브-오믹 컨택층을 포함하고, 상기 적어도 2개의 서브-오믹 컨택층의 도전율은 상기 활성층으로부터 상기 소스 또는 드레인 전극으로의 방향으로 점차 증가하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 오믹 컨택층은 균일한 도전율을 갖는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 활성층과 상기 오믹 컨택층이 동일 층 내에 제공되는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 제1 홈과 상기 제2 홈은 동일한 깊이를 갖는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 제2 홈은 상기 제1 홈의 바깥에 제공되는 박막 트랜지스터.
  8. 제3항에 있어서, 상기 적어도 2개의 서브-오믹 컨택층은 동일 층 내에 제공되는 박막 트랜지스터.
  9. 표시 장치로서,
    제1항 및 제3항 내지 제8항 중 어느 한 항에 따른 박막 트랜지스터
    를 포함하는 표시 장치.
  10. 게이트 전극, 게이트 절연층, 활성층, 오믹 컨택층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 제조하는 방법으로서,
    상기 게이트 절연층 내에 서로 통하는 제1 홈과 제2 홈을 형성하는 단계;
    상기 제1 홈 내에 상기 활성층을 형성하는 단계; 및
    주입 공정에 의해 상기 제2 홈 내에 상기 오믹 컨택층을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  11. 삭제
  12. 제10항에 있어서, 상기 오믹 컨택층은 균일한 도전율을 갖는 박막 트랜지스터 제조 방법.
  13. 제10항에 있어서,
    상기 오믹 컨택층의 도전율은 균일하지 않으며, 상기 방법은:
    상기 게이트 절연층 상에 포토레지스트 층을 형성하는 단계;
    포토레지스트-완전-제거 영역, 제1 내지 제n 포토레지스트-부분-보유 영역 및 포토레지스트-완전-보유 영역을 형성하기 위해서 멀티-톤(multi-tone) 마스크 판을 이용하여 상기 포토레지스트 층 상에 노광 및 현상 공정을 실행하는 단계 - 여기서 n은 2 이상의 정수이고, 상기 제1 내지 제n 포토레지스트-부분-보유 영역 내의 상기 포토레지스트의 두께는 점차 증가하고, 상기 포토레지스트-완전-제거 영역은 상기 활성층이 형성될 영역에 대응하고, 상기 제1 내지 제n 포토레지스트-부분-보유 영역은 오믹 컨택층이 형성될 영역에 대응하며, 상기 포토레지스트-완전-보유 영역은 기타 영역에 대응함 - ;
    상기 제1 홈을 형성하도록 상기 포토레지스트-완전-제거 영역 내의 상기 게이트 절연층을 에칭한 다음 상기 제1 홈 안에 상기 활성층을 형성하는 단계;
    상기 제1 포토레지스트-부분-보유 영역 내의 상기 포토레지스트를 제거하고 이 영역 내의 상기 게이트 절연층을 에칭하여 상기 제2 홈의 제1 부분을 형성한 후에, 상기 주입 공정을 이용하여 상기 제2 홈의 상기 제1 부분에 제1 서브-오믹 컨택층을 형성하는 단계;
    상기 제2 포토레지스트-부분-보유 영역 내의 상기 포토레지스트를 제거하고 이 영역 내의 상기 게이트 절연층을 에칭하여 상기 제2 홈의 제2 부분을 형성한 후에, 상기 주입 공정을 이용하여 상기 제2 홈의 상기 제2 부분에 제2 서브-오믹 컨택층을 형성하는 단계;
    상기 제n 포토레지스트-부분-보유 영역 내의 상기 포토레지스트를 제거하고 이 영역 내의 상기 게이트 절연층을 에칭하여 상기 제2 홈의 제n 부분을 형성하고 상기 주입 공정을 이용하여 상기 제2 홈의 상기 제n 부분에 제n 서브-오믹 컨택층을 형성할 때까지, 상기 제1 서브-오믹 컨택층 및 상기 제2 서브-오믹 컨택층을 형성하는 것과 같은 방식으로, 다른 서브-오믹 컨택층들을 형성하는 단계; 및
    상기 포토레지스트-완전-보유 영역 내의 상기 포토레지스트를 제거하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 제1 서브-오믹 컨택층, 상기 제2 서브-오믹 컨택층부터 제n 서브-오믹 컨택층까지 동일 층 안에 제공되는 박막 트랜지스터 제조 방법.
  15. 제10항에 있어서,
    상기 제1 홈은 상기 활성층과 동일 형상을 가지며, 상기 제2 홈은 상기 오믹 컨택층과 동일 형상을 갖는 박막 트랜지스터 제조 방법.
  16. 제10항에 있어서,
    상기 제2 홈은 상기 제1 홈의 바깥에 제공되는 박막 트랜지스터 제조 방법.
  17. 제10항에 있어서,
    상기 제1 홈과 상기 제2 홈은 동일 깊이를 갖는 박막 트랜지스터 제조 방법.
  18. 제10항에 있어서,
    상기 활성층과 상기 오믹 컨택층은 동일 층 내에 제공되는 박막 트랜지스터 제조 방법.
  19. 제10항에 있어서,
    상기 주입 공정은 잉크젯 프린팅 공정인 박막 트랜지스터 제조 방법.
  20. 제10항, 제12항 및 제13항 중 어느 한 항에 있어서,
    상기 활성층은 주입 공정에 의해서 형성되는 박막 트랜지스터 제조 방법.
  21. 제20항에 있어서,
    상기 주입 공정은 잉크젯 프린팅 공정인 박막 트랜지스터 제조 방법.
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