JPS63182863A - 薄膜電界効果型トランジスタの製造方法 - Google Patents
薄膜電界効果型トランジスタの製造方法Info
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- JPS63182863A JPS63182863A JP1487087A JP1487087A JPS63182863A JP S63182863 A JPS63182863 A JP S63182863A JP 1487087 A JP1487087 A JP 1487087A JP 1487087 A JP1487087 A JP 1487087A JP S63182863 A JPS63182863 A JP S63182863A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶ディスプレイに用
いられる薄膜電界効果型トランジスタの製造方法、特に
ゲート電極とドレイン・ソース電極の交叉点の構造の改
良に関する。
いられる薄膜電界効果型トランジスタの製造方法、特に
ゲート電極とドレイン・ソース電極の交叉点の構造の改
良に関する。
スパッタ法による酸化シリコン膜の形成、およびプラズ
マＣＶＤ法による窒化シリコン膜や非晶質シリコン膜の
形成がガラス基板上に容易にできることから、これらの
膜を用いた薄膜電界効果型トランジスタ（ＴＰＴ）がア
クティブマトリクス液晶ディスプレイ用として、開発実
用化を進められている。
マＣＶＤ法による窒化シリコン膜や非晶質シリコン膜の
形成がガラス基板上に容易にできることから、これらの
膜を用いた薄膜電界効果型トランジスタ（ＴＰＴ）がア
クティブマトリクス液晶ディスプレイ用として、開発実
用化を進められている。
第３図に従来のＴＰＴの一例を示す。このＴＰＴ構造は
逆スタガー構造とよばれるものであって、ガラス基板１
１の表面に線幅１５〜３０μｍの線状のゲート電極１２
が設けられ、このゲート電極１２ヲおおって酸化シリコ
ン等の絶縁膜１３が形成される。次にこの上に非晶質シ
リコン膜１４が堆積場れ、さらにその表面に線幅１５〜
３０μｍの線状のドレイン電極１５とソース電極（図示
せず）がゲート電極１２に交叉するように、配設されて
いる。
逆スタガー構造とよばれるものであって、ガラス基板１
１の表面に線幅１５〜３０μｍの線状のゲート電極１２
が設けられ、このゲート電極１２ヲおおって酸化シリコ
ン等の絶縁膜１３が形成される。次にこの上に非晶質シ
リコン膜１４が堆積場れ、さらにその表面に線幅１５〜
３０μｍの線状のドレイン電極１５とソース電極（図示
せず）がゲート電極１２に交叉するように、配設されて
いる。
このゲート電極１２とドレイン電極１５との交叉部では
、ゲート電極１２（膜厚１５００″Ａ）、絶縁膜１３（
膜厚３０００Ａ）、非晶質シリコン膜１４（膜厚３００
０ Ｘ ＞の堆積によって、ドレイン電極１５およびソ
ース電極に段差が生じる。この段差は、ドレイン電極１
５及びソース電極を形成する時、成膜不足や異常エツチ
ング等によって段切れを起したり、段切れを起さないま
でも高抵抗となる欠点があった。
、ゲート電極１２（膜厚１５００″Ａ）、絶縁膜１３（
膜厚３０００Ａ）、非晶質シリコン膜１４（膜厚３００
０ Ｘ ＞の堆積によって、ドレイン電極１５およびソ
ース電極に段差が生じる。この段差は、ドレイン電極１
５及びソース電極を形成する時、成膜不足や異常エツチ
ング等によって段切れを起したり、段切れを起さないま
でも高抵抗となる欠点があった。
この結果、製作した液晶ディスプレイを表示させると、
縦横の線状欠陥や表示ムラが発生して表示品位を著しく
損っていた。
縦横の線状欠陥や表示ムラが発生して表示品位を著しく
損っていた。
本発明の目的は、上記の欠点を除去したＴＰＴの製造方
法を提供することにある。
法を提供することにある。
本発明の製造方法は、絶縁基板上に、ゲート電極を形成
し、前記ゲート電極をおおうように絶縁膜を形成後、前
記ゲート電極上部において絶縁膜表面に凹部を形成し、
前記凹部を非晶質シリコ／膜で充填し、前記絶縁膜・非
晶質シリコン膜表面を平坦化し、その上に、ドレイン・
ソース電極を形成するようにしたものである。
し、前記ゲート電極をおおうように絶縁膜を形成後、前
記ゲート電極上部において絶縁膜表面に凹部を形成し、
前記凹部を非晶質シリコ／膜で充填し、前記絶縁膜・非
晶質シリコン膜表面を平坦化し、その上に、ドレイン・
ソース電極を形成するようにしたものである。
ゲート電極をおおうように絶縁膜を形成すると、ゲート
電極上部で絶縁膜表面に段差が生ずる。本発明は、この
部分に凹部を形成し、嘔らに凹部を非晶質シリコン膜で
充填することにより、全表面が平担化する。したがって
その上に形成するドレイン電極・ソース電極には段差が
全く生じない。
電極上部で絶縁膜表面に段差が生ずる。本発明は、この
部分に凹部を形成し、嘔らに凹部を非晶質シリコン膜で
充填することにより、全表面が平担化する。したがって
その上に形成するドレイン電極・ソース電極には段差が
全く生じない。
以下、図面を参照して、本発明の実施例につき説明する
。ＴＰＴでは、ゲート電極をおおう絶縁膜としては、窒
化シリコン膜、窒化シリコン膜と酸化シリコン膜の複合
膜、酸化シリコン膜などが用いられる。
。ＴＰＴでは、ゲート電極をおおう絶縁膜としては、窒
化シリコン膜、窒化シリコン膜と酸化シリコン膜の複合
膜、酸化シリコン膜などが用いられる。
第１実施例として、絶縁膜が酸化シリコン膜の場合につ
き、第１図に示す。この図は、本発明により製造された
ＴＰＴ構造を模式的に示す断面図である。まず、ガラス
基本ｌに金属クロムをスパッタ法により膜厚１５００
Ａ ｔ−成膜した後、ホトリソグラフィ・エツチングに
よシ所定の形状に加工してゲート電極２を形成する。次
に酸化シリコン膜をスパッタ法によシ膜厚６０００＾を
成膜して絶縁膜３を形成、この上にレジストを塗布して
ゲート電極２上に位置し、幅がゲート電極２０幅の２倍
となるようにパターニングし、これをマスクとして絶縁
膜３を３００ＯＡエツチングして凹部１０を形成する。
き、第１図に示す。この図は、本発明により製造された
ＴＰＴ構造を模式的に示す断面図である。まず、ガラス
基本ｌに金属クロムをスパッタ法により膜厚１５００
Ａ ｔ−成膜した後、ホトリソグラフィ・エツチングに
よシ所定の形状に加工してゲート電極２を形成する。次
に酸化シリコン膜をスパッタ法によシ膜厚６０００＾を
成膜して絶縁膜３を形成、この上にレジストを塗布して
ゲート電極２上に位置し、幅がゲート電極２０幅の２倍
となるようにパターニングし、これをマスクとして絶縁
膜３を３００ＯＡエツチングして凹部１０を形成する。
パターニングの幅を２倍とするのは、絶縁膜３がゲート
電極２をおおうように形成された場合、第３図のように
ゲート電極２の幅の約し５倍程度の領域が凸部となるの
で、これより大きくシ、さらに、はぼ従来の非晶質シリ
コン膜の幅に相当するように定めたためである。次いで
、非晶質シリコン膜４をプラズマＣＶＤ法により膜厚３
０００ Ａに成膜した後、ホトリソグラフィ・エツチン
グによシ凹部に埋設するよう所定の形状に加工する。更
に金属クロムをスパッタ法によＦ）Ｍ厚１５００Ａを成
膜し、ホトリソグラフィ・エツチングによシ所定の形状
に加工してドレイン電極５及びソース電極を形成してＴ
ＰＴが完成する。
電極２をおおうように形成された場合、第３図のように
ゲート電極２の幅の約し５倍程度の領域が凸部となるの
で、これより大きくシ、さらに、はぼ従来の非晶質シリ
コン膜の幅に相当するように定めたためである。次いで
、非晶質シリコン膜４をプラズマＣＶＤ法により膜厚３
０００ Ａに成膜した後、ホトリソグラフィ・エツチン
グによシ凹部に埋設するよう所定の形状に加工する。更
に金属クロムをスパッタ法によＦ）Ｍ厚１５００Ａを成
膜し、ホトリソグラフィ・エツチングによシ所定の形状
に加工してドレイン電極５及びソース電極を形成してＴ
ＰＴが完成する。
第２実施例として、絶縁膜が窒化シリコン・酸化シリコ
ンの複合膜の場合につき説明する。
ンの複合膜の場合につき説明する。
第２図が、この場合のＴＰＴ構造を、模式的に示す断面
図である。まず、ガラス基板ｌに金属クロムをスパッタ
法によシ膜厚１５００Ａ？成膜した後、ホトリソグラフ
ィ・エツチングにより所定の形状に加工してゲート電極
２ｔ−形成する。
図である。まず、ガラス基板ｌに金属クロムをスパッタ
法によシ膜厚１５００Ａ？成膜した後、ホトリソグラフ
ィ・エツチングにより所定の形状に加工してゲート電極
２ｔ−形成する。
次に酸化シリコン膜６をスパッタ法によＦ）Ｍ厚１００
０Ａ、 式らに窒化シリコン膜７−１１＆：プラズマＣ
ＶＤ法により膜厚５０００ Ａを堆積して絶縁膜３を形
成、この上にレジストを塗布してゲート電極２上に位置
し、幅がゲート電極２の幅の２倍となるようにパターニ
ングし、これをマスクとして窒化シリコン膜７−１を厚
み３０００にエツチングして凹部１０ヲ形成する。次い
で、プラズマＣＶＤ法により窒化シリコン膜７−２を膜
厚５００Ａ％非晶質シリコン膜４を膜厚２５００ Ａに
成膜した後、ホトリソグラフィ・エツチングによシ凹部
に埋設するよう所定の形状に加工する。
０Ａ、 式らに窒化シリコン膜７−１１＆：プラズマＣ
ＶＤ法により膜厚５０００ Ａを堆積して絶縁膜３を形
成、この上にレジストを塗布してゲート電極２上に位置
し、幅がゲート電極２の幅の２倍となるようにパターニ
ングし、これをマスクとして窒化シリコン膜７−１を厚
み３０００にエツチングして凹部１０ヲ形成する。次い
で、プラズマＣＶＤ法により窒化シリコン膜７−２を膜
厚５００Ａ％非晶質シリコン膜４を膜厚２５００ Ａに
成膜した後、ホトリソグラフィ・エツチングによシ凹部
に埋設するよう所定の形状に加工する。
さらに金属クロムをスパッタ法により膜厚１５０ｏスを
成膜し、ホトリソグラフィ・エツチングによシ所定の形
状に加工してドレイン電極５およびソース電極を形成し
てＴＰＴが完成する。
成膜し、ホトリソグラフィ・エツチングによシ所定の形
状に加工してドレイン電極５およびソース電極を形成し
てＴＰＴが完成する。
以上、説明したように本発明によれば、ゲート電極上の
絶縁膜表面に凹部を設け、この凹部に非晶質シリコン膜
を埋設して、この非晶質シリコン膜表面にドレイン電極
とソース電極を形成することによって、ドレイン電極と
ソース電極は段切れを生じることがない。また、外部配
線とのコンタクトを信頼性の高いものとするためにゲー
ト電極を厚くしても、その影響はまったく受けない。
絶縁膜表面に凹部を設け、この凹部に非晶質シリコン膜
を埋設して、この非晶質シリコン膜表面にドレイン電極
とソース電極を形成することによって、ドレイン電極と
ソース電極は段切れを生じることがない。また、外部配
線とのコンタクトを信頼性の高いものとするためにゲー
ト電極を厚くしても、その影響はまったく受けない。
したがって、製作した液晶ディスプレイは、電極配線の
信頼性が高く、表示ムラが無いことから表示品位の優れ
たものが提供できる。
信頼性が高く、表示ムラが無いことから表示品位の優れ
たものが提供できる。
第１図、第２図は本発明を実施して製作したＴＰＴのゲ
ート電極とドレイン電極（ソース電極）との交叉部の構
造を示す断面図、第３図は従来例によるＴＰＴ構造断面
図である。 ｌ・・・ガラス基板、 ２・・・ゲート電極、３・
・・絶縁膜、 ４・・・非晶質シリコン膜、５
・・・ドレイン電極、 ６・・・酸化シリコン膜、７
−１．７−２・・・窒化シリコン膜、１０・・・凹部。
ート電極とドレイン電極（ソース電極）との交叉部の構
造を示す断面図、第３図は従来例によるＴＰＴ構造断面
図である。 ｌ・・・ガラス基板、 ２・・・ゲート電極、３・
・・絶縁膜、 ４・・・非晶質シリコン膜、５
・・・ドレイン電極、 ６・・・酸化シリコン膜、７
−１．７−２・・・窒化シリコン膜、１０・・・凹部。
Claims (1)
- 絶縁基板上に、ゲート電極を形成し、前記ゲート電極を
おおうように絶縁膜を形成後、前記ゲート電極上部にお
いて絶縁膜表面に凹部を形成し、前記凹部を非晶質シリ
コン膜で充填し、前記絶縁膜、非晶質シリコン膜表面を
平坦化し、その上に、ドレイン・ソース電極を形成する
ことを特徴とする薄型電界効果型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487087A JPS63182863A (ja) | 1987-01-23 | 1987-01-23 | 薄膜電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1487087A JPS63182863A (ja) | 1987-01-23 | 1987-01-23 | 薄膜電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63182863A true JPS63182863A (ja) | 1988-07-28 |
Family
ID=11873053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1487087A Pending JPS63182863A (ja) | 1987-01-23 | 1987-01-23 | 薄膜電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63182863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
-
1987
- 1987-01-23 JP JP1487087A patent/JPS63182863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016507905A (ja) * | 2013-02-19 | 2016-03-10 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスター及びその製作方法、表示装置 |
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