JP5200700B2 - 電気泳動表示装置及び電子機器 - Google Patents

Description

本発明は、電気泳動表示装置及び電子機器に関するものである。

アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。さらに本出願人は、メモリ回路に加えて画素内にスイッチ回路を設けた電気泳動表示装置を提案した（特許文献２参照）。
特開２００３−８４３１４号公報 特願２００７−２９５９９６

図１６（ａ）は、特許文献２に記載された構成を具備した電気泳動表示装置５００における画素５４０の回路構成図であり、図１６（ｂ）は、電気泳動表示装置５００の表示部５０５の概略断面図である。
図１６（ａ）に示すように、画素５４０は、選択トランジスタ４１と、ラッチ回路７０と、スイッチ回路５８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。また画素５４０には、走査線６６と、データ線６８と、高電位電源線５０と、低電位電源線４９と、第１の制御線９１と、第２の制御線９２とが接続されている。
図１６（ｂ）に示すように、電気泳動表示装置５００の表示部５０５には、複数の画素電極３５Ａ、３５Ｂが配置されており、画素電極３５Ａ、３５Ｂの双方と対向する共通電極３７との間に、マイクロカプセル２０を有する電気泳動素子３２が挟持されている。マイクロカプセル２０と画素電極３５Ａ、３５Ｂとは、接着剤層３３を介して接着されている。
なお、図１６に示す回路素子や電極、電気泳動素子などの詳細については、後段の実施の形態において図２等を参照して詳細に説明している。

特許文献２記載の電気泳動表示装置５００では、ラッチ回路７０に保持された電圧によりスイッチ回路５８０を制御し、スイッチ回路５８０を介して２つの制御線９１、９２のいずれかと画素電極３５とを接続し、画素電極３５に電位（Ｓ１又はＳ２）を入力する構成であった。かかる電気泳動表示装置５００によれば、第１及び第２の制御線９１、９２の電位を制御することで、中間階調の表示や表示部の部分書き換えが可能であり、また画素間のリーク電流を低減できるという利点があった。

しかし、電気泳動表示装置のさらなる高機能化、低消費電力化を図る上では、特許文献２記載の電気泳動表示装置においても以下の（１）〜（３）に示す課題があった。

（１）電気泳動表示装置５００では、白表示の画素と黒表示の画素との境界を明瞭に表示することができるが、画素の配列方向に対して斜め方向に延びる直線や曲線を表示した場合に、ジャギー（階段状のギザギザ）が目立って視認されるという課題があった。この点、電気泳動表示装置５００では、後段の（３）において詳述するように、表示部の部分書き換えが可能であるため、白黒の境界部に中間階調の表示領域を設けることによりアンチエイリアス処理を行うことが可能であった。しかしこのような駆動方法では、中間階調を表示するための画像データを画素に転送する必要があるため、ドライバの駆動による消費電流の増大や、表示が完了するまでの時間が長くなるという問題があった。

（２）電気泳動表示装置５００に限らず、マイクロカプセル方式の電気泳動表示装置では、画素間リーク電流による消費電力の上昇が問題となっていた。具体的には、図１６（ｂ）に示すように、黒表示の画素５４０Ａと、白表示の画素５４０Ｂとが隣り合って配置されていると、ハイレベル電位ＶＨ（例えば１５Ｖ）である画素電極３５Ａと、ローレベル電位ＶＬ（例えば０Ｖ）である画素電極３５Ｂとの間に横方向（基板面方向）の電界Ｅが形成される。この電界Ｅによって、マイクロカプセルと画素電極とを接着している接着剤層３３のわずかな水分の影響により画素間リーク電流が発生していた。そして、かかる画素間リーク電流によって消費電力が大きくなるという課題があった。

また、わずかな水分などの影響によりリーク電流が生じるということは、画素電極３５と接着剤層３３との間において電気化学的反応が生じる可能性を示す。すなわち、画素電極３５の信頼性を損なうイオン性マイグレーションや腐食が発生してしまうおそれがあった。画素電極の形成材料に金、白金などの貴金属を用いれば信頼性は向上するが、貴金属を用いることはコストの増大、製造工程の複雑化を招くため、信頼性を高めながら製造コストを抑制することが困難であった。

（３）電気泳動表示装置５００において部分書き換え駆動を行うには、表示を変化させない画素５４０において画素電極３５と接続されている第１の制御線９１又は第２の制御線９２をハイインピーダンス状態とする。
図１７及び図１８は、部分書き換え駆動に関する説明図である。図１７（ａ）は、電気泳動表示装置５００に備えられた表示部５０５の平面構造を示す説明図、図１７（ｂ）は、図１７（ａ）の画素５４０Ａ〜５４０Ｄの断面構造を示す説明図である。図１８は、図１７（ａ）の画素５４０Ａ、５０４Ｅ、５４０Ｆの回路構成を示す説明図である。
なお、図１７及び図１８に示す各構成要素については、後段の実施の形態において詳細に説明している。また、符号に付した「Ａ」〜「Ｆ」の添字は、複数の画素５４０とそれらの構成要素を相互に識別するために付したもので、他意はない。

電気泳動表示装置５００において、１つの画素５４０Ａのみを書き換える場合には、図１７に示すように、書き換え対象の画素５４０Ａの画素電極３５Ａと第１の制御線９１とをスイッチ回路５８０Ａを介して電気的に接続し、表示を維持する画素５４０Ｂ〜５４０の画素電極３５Ｂ〜３５Ｆと第２の制御線９２とを、それぞれスイッチ回路５８０Ｂ〜５８０Ｆを介して電気的に接続する。そして、第１の制御線９１にハイレベル電位ＶＨ（例えば１５Ｖ）を供給する一方、第２の制御線９２をハイインピーダンス状態とし、共通電極３７にローレベル電位ＶＬ（例えば０Ｖ）を入力する。

そうすると、画素５４０Ａでは、ハイレベル電位ＶＨの画素電極３５Ａと、ローレベル電位ＶＬの共通電極３７との電位差により電気泳動素子３２が駆動されて黒表示となる。一方、その他の画素５４０Ｂ〜５４０Ｆでは、画素電極３５Ｂ〜３５Ｆがハイインピーダンス状態であるために共通電極３７との間に電位差が生じず、表示が維持される。

上記の部分書き換え駆動では、画素電極３５Ｂ〜３５Ｆがハイインピーダンス状態とされた画素５４０Ｂ〜５４０Ｆの表示は変化しないはずであるが、実際にはコントラストが低下してしまうという問題があった。
先の（２）に記載のように、マイクロカプセル方式の電気泳動表示装置では、接着剤層３３を介した画素間リークが発生する。そのため、図１７及び図１８に示すように、部分書き換え駆動においても書き換え対象の画素５４０Ａの画素電極３５Ａと、画素電極３５Ａに隣接する画素電極３５Ｂ、３５Ｅとの間に画素間リーク電流Ｌｋが発生する。これにより、表示を維持する画素５４０Ｂ、５４０Ｅの画素電極３５Ｂ、３５Ｅにリークによる電位が入力される。

そうすると、画素５４０Ｂ〜５４０Ｅの画素電極３５Ｂ〜３５Ｆは第２の制御線９２を介して互いに電気的に接続されているため、画素電極３５Ｂ、３５Ｅの電位が、それらに隣接する他の画素電極３５Ｃ、３５Ｆ等にも供給される。そして、このように画素電極３５Ｂ〜３５Ｆに電位が入力された状態で、共通電極３７に例えばローレベル電位ＶＬを入力して画像表示動作を行うと、画素５４０Ｂ〜５４０Ｆの表示までもが変化してしまい、表示部５０５全体のコントラストが低下してしまう。

本発明は、上記従来技術の問題点に鑑み成されたものであって、輪郭が滑らかに表現された表示が可能であり、好ましくはリーク電流の発生も抑制できる電気泳動表示装置を提供することを目的の一つとする。

本発明の電気泳動表示装置は、上記課題を解決するために、電気泳動粒子を含む電気泳動素子を挟持して対向する第１基板及び第２基板と、前記電気泳動素子を含む画素を複数備えた表示部と、前記第２基板の前記電気泳動素子側に形成された共通電極と、前記第１基板及び第２基板のいずれかに形成された第１の制御線及び第２の制御線と、を有する電気泳動表示装置であって、前記画素は、画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路に接続されたスイッチ回路と、前記スイッチ回路に接続され、前記共通電極と対向して配置された第１の画素電極及び第２の画素電極と、を備えており、前記スイッチ回路は、前記メモリ回路の出力信号により前記第１の制御線と前記第１の画素電極との導通を制御する第１のスイッチと、前記メモリ回路の出力信号により前記第２の制御線と前記第２の画素電極との導通を制御する第２のスイッチと、を含むことを特徴とする。

この構成によれば、画像表示動作において、第１のスイッチを介して第１の制御線に接続された第１の画素電極の電位と、第２のスイッチを介して第２の制御線に接続された第２の画素電極の電位の少なくとも一方を、第１又は第２のスイッチにより電気的に切断されたハイインピーダンス状態とすることができる。
画素電極がハイインピーダンス状態とされた画素内の領域では、原理上は電気泳動素子は駆動されないが、実際には、画素間リークが発生するため、電位を入力された画素電極との間で電荷の移動が生じる。そうすると、ハイインピーダンス状態とされた第１又は第２の画素電極の電位は、その周囲に存在する電位を入力された第１又は第２の画素電極の電位に応じた電位となる。

例えば、ハイインピーダンス状態の画素電極の周囲にハイレベル電位の画素電極が多く配置されていれば、このハイインピーダンス状態の画素電極の電位はハイレベル電位に近い中間の電位（ハイレベル電位の５０〜１００％）となる。逆に周囲にローレベル電位の画素電極が多く配置されていれば、このハイインピーダンス状態の画素電極の電位はローレベル電位に近い中間の電位（ハイレベル電位の０〜５０％）となる。
そして、上記のようにハイインピーダンス状態の画素電極がハイレベル電位とローレベル電位との中間の電位となる結果、かかる画素電極上の電気泳動素子は、画素電極の電位に応じた中間階調で表示される。例えば、画素電極の電位がハイレベル電位の８０％程度であれば、その画素電極上の領域は濃いグレイの中間調表示となり、２０％程度であれば、その画素電極上の領域は薄いグレイの中間調表示となる。

したがって、本発明に係る電気泳動表示装置では、階調の異なる画素からなる領域の境界において、上記の中間調表示の領域が形成されるため、自然とアンチエイリアス処理を施された画像が表示されることとなる。よって本発明によれば、輪郭が滑らかに表現された表示を得ることができる。

前記画素に、前記第１及び第２の画素電極がそれぞれ複数設けられていることが好ましい。
このような構成とすることで、画素がより多くのサブ画素に分割されるので、画像の輪郭における解像度が実質的に向上することとなり、より高品位の表示を得ることができる。また、分割数を多くすることで、第１の画素電極と第２の画素電極との境界線長が短くなり、また、電位の異なる画素電極同士の距離が長くなるので、リーク電流を低減することができる。

前記画素に、同数の複数の前記第１及び第２の画素電極が設けられていることが好ましい。
このような構成とすることで、第１の画素電極の合計面積と第２の画素電極の合計面積を容易に同一とすることができるので、両者の面積の差異によって画素ごとに反射率が異なってしまうのを防止することができる。

隣接する２つの前記画素の境界部分において、一方の前記画素の１つの前記第１の画素電極と、他方の前記画素の１つの前記第２の画素電極とが隣接して配置されていることが好ましい。
このような構成とすれば、階調の異なる画素の境界において電位の異なる第１の画素電極と第２の画素電極とが隣り合って配置されるので、画像の輪郭が直線状である部分において輪郭がぼけてしまうのを防止することができる。

隣接する２つの前記画素の境界部分において、一方の前記画素の１つの前記第１の画素電極と、他方の前記画素の１つの前記第１の画素電極とが隣接して配置されていることがより好ましい。
このような構成とすることで、画像の輪郭をより滑らかに表現することができるようになる。また、部分書き換え駆動におけるコントラスト低下の問題も生じない電気泳動表示装置とすることができる。

前記画素に、前記第１及び第２の画素電極がそれぞれ２つずつ設けられており、前記第１の画素電極と前記第２の電極とが、前記画素内で互い違いに平面配置されていることが好ましい。
このような構成とすることで、各々の画素における表示の偏りを防止することができ、また、ハイインピーダンス状態の画素電極に対する電荷の流入も均一になる。

本発明の電気泳動表示装置は、画像表示動作時に、同一の前記画素を構成する前記第１及び第２の電極のうち少なくとも一方の電極が、ハイインピーダンス状態とされることを特徴とする。かかる構成によっても、本発明の電気泳動表示装置を特定することができる。

次に、本発明の電子機器は、上記の電気泳動表示装置を備えたことを特徴とする。
この構成によれば、輪郭の滑らかな高品位の表示が可能な表示手段を具備した電子機器を提供することができる。

以下、図面を用いて本発明の一実施形態であるアクティブマトリクス方式の電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造とは縮尺や数等を異ならせて表示する場合がある。

図１は、実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、上記の回路を総合的に制御する。

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択する。走査線駆動回路６１は、選択した走査線６６を介して、画素４０に設けられた選択トランジスタ４１（図２参照）にオンタイミングを規定する選択信号を供給する。

データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。

表示部５にはまた、共通電源変調回路６４から延びる５本のグローバル配線（低電位電源線４９、高電位電源線５０、共通電極配線５５、第１の制御線９１、及び第２の制御線９２）が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、画素４０の回路構成図である。
画素４０には、選択トランジスタ４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、スイッチ回路８０と、電気泳動素子３２と、第１の画素電極３５１と、第２の画素電極３５２と、対向電極としての共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、高電位電源線５０、第１の制御線９１、及び第２の制御線９２が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。

上記素子のうち、選択トランジスタ４１、ラッチ回路７０、スイッチ回路８０、第１及び第２の画素電極３５１、３５２から構成される部分を画素回路とも呼ぶ。この画素回路及び共通電極３７と、第１の制御線９１、第２の制御線９２を含むグローバル配線は、走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４により駆動される。

選択トランジスタ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。選択トランジスタ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。

ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０から高電位の電源電圧が供給され、低電位電源端子ＰＬを介して接続された低電位電源線４９から低電位の電源電圧が供給される。

転送インバータ７０ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。

帰還インバータ７０ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。

上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。

ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２は、スイッチ回路８０と接続されている。さらにスイッチ回路８０は、第１及び第２の画素電極３５１、３５２と、第１及び第２の制御線９１、９２とにそれぞれ接続されている。スイッチ回路８０は、第１のトランスミッションゲートＴＧ１（第１のスイッチ）と、第２のトランスミッションゲートＴＧ２（第２のスイッチ）とを備えて構成されている。

第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とからなる。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のドレイン端子は第１の画素電極３５１に接続されている。Ｐ−ＭＯＳトランジスタ８１のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続されている。

第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とからなる。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のドレイン端子は、第２の画素電極３５２に接続されている。Ｐ−ＭＯＳトランジスタ８３のゲート端子は、ラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子は、ラッチ回路７０のデータ入力端子Ｎ１に接続されている。

ここで、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となって第１の制御線９１と第１の画素電極３５１とが電気的に接続され、第１の制御線９１の電位Ｓ１が第１の画素電極３５１に入力される。このとき、第２のトランスミッションゲートＴＧ２は、ラッチ回路７０の出力信号によりオフ状態とされるため、第２の画素電極３５２はハイインピーダンス状態となる。

一方、ラッチ回路７０にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線９２の電位Ｓ２が第２の画素電極３５２に入力される。このとき、第１のトランスミッションゲートＴＧ１はオフ状態であり、第１の画素電極３５１はハイインピーダンス状態となる。

このように、画素４０では、ラッチ回路７０に記憶された画像信号に基づいて、第１のトランスミッションゲートＴＧ１と第２のトランスミッションゲートＴＧ２とが排他的に動作し、第１の画素電極３５１と第２の画素電極３５２のうち一方の画素電極のみが対応する制御線と接続され、他方の画素電極はハイインピーダンス状態とされる。

図３は、表示部５における第１及び第２の画素電極３５１、３５２と、走査線６６及びデータ線６８の平面配置を示す図である。図４は、図３に示すＡ−Ａ’線に沿う位置における電気泳動表示装置１００の部分断面図である。

図３に示すように、表示部５には、複数の画素４０がマトリクス状に配列されており、隣接する画素４０の境界領域に走査線６６及びデータ線６８が延在している。各々の画素４０には、２つの第１の画素電極３５１（３５１ａ、３５１ｂ）と、２つの第２の画素電極３５２（３５２ａ、３５２ｂ）とが、互い違いに正方配置されている。すなわち、略正方形状の画素４０の平面領域において、略正方形状の第１の画素電極３５１ａと第１の画素電極３５１ｂとが対角位置に配置され、第２の画素電極３５２ａと第２の画素電極３５２ｂとが他の対角位置に配置されている。本実施形態の場合、表示部５において隣り合う画素４０同士で、同じ種類の画素電極同士（第１の画素電極３５１同士、第２の画素電極３５２同士）が隣り合わないように規則的に配列されている。

画素４０内に配置された第１の画素電極３５１ａ、３５１ｂは、いずれも図２に示した第１のトランスミッションゲートＴＧ１に接続されている。また、第２の画素電極３５２ａ、３５２ｂは、いずれも第２のトランスミッションゲートＴＧ２に接続されている。
すなわち、画素４０は、一方の対角線方向に配置された２つの第１の画素電極３５１ａ、３５１ｂにそれぞれ対応する２つの第１のサブ画素と、他方の対角線方向に配置された２つの第２の画素電極３５２ａ、３５２ｂにそれぞれ対応する２つの第２のサブ画素とを有する。

図４に示すように、電気泳動表示装置１００は、素子基板３０（第１基板）と対向基板３１（第２基板）との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には、第１の画素電極３５１ａ（３５１）と第２の画素電極３５２ａ（３５２）とが交互に配列されており、電気泳動素子３２は接着剤層３３を介して第１の画素電極３５１及び第２の画素電極３５２と接着されている。

素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。素子基板３０上には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０、スイッチ回路８０などを含む回路層３４が形成されており、回路層３４上に、第１及び第２の画素電極３５１、３５２が形成されている。第１及び第２の画素電極３５１、３５２は、Ｃｕ箔上にニッケルめっきと金めっきとをこの順で積層したものや、Ａｌ、ＩＴＯ（インジウム錫酸化物）などにより形成される。

一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板３１の電気泳動素子３２側には複数の画素電極３５１、３５２と対向する平面形状の共通電極（対向電極）３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。共通電極３７は、ＭｇＡｇ、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の剥離シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（第１及び第２の画素電極３５１、３５２や各種回路などが形成されている）に対して、剥離シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は第１及び第２の画素電極３５１、３５２側のみに存在することになる。

マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図４に示すように共通電極３７と、第１及び第２の画素電極３５１、３５２とに挟持されている。１つの画素４０内に複数のマイクロカプセル２０が含まれていてもよく、１つのマイクロカプセル２０の平面領域内に複数の画素４０が含まれていてもよい。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

次に、図５は、表示部５の平面構造を示す作用説明図である。図６は、図５に示すＢ−Ｂ’線に沿う位置における断面構造を画素回路とともに示す説明図である。
なお、図５及び図６において、各部の符号の添字「Ａ」「Ｂ」「Ｃ」「Ｄ」は、それらの構成要素が画素４０Ａ〜４０Ｄのいずれに属するのかを明確に識別するために付したものである。

図５には、表示部５に配列された画素４０のうち、２行２列に配置された４つの画素４０Ａ〜４０Ｄが示されている。画素４０Ａ〜４０Ｄのうち、３つの画素４０Ａ〜４０Ｃは黒表示、画素４０Ｄは白表示されている。

ここで、画素４０における画像表示動作について、図６を参照しつつ説明する。
図５に示す表示状態を得るには、まず、画素４０のラッチ回路７０に画像信号（画像データ）を記憶させる（画像信号入力ステップ）。図６に示す画素４０Ｃ、４０Ｄの場合、画素４０Ｃのラッチ回路７０Ｃには、選択トランジスタ４１Ｃを介してデータ線６８からローレベル（Ｌ）の画像信号が入力され、電位として記憶される。画素４０Ｄのラッチ回路７０Ｄには、ハイレベル（Ｈ）の画像信号が入力され、電位として記憶される。
なお、画像信号入力ステップでは、ラッチ回路７０Ｃ、７０Ｄに画像信号を書き込み、保持することができる電圧で画素回路を動作させればよい。したがって、例えば、画像信号入力ステップにおける画像信号のハイレベル電位を２〜５Ｖ、ローレベル電位を０Ｖとし、高電位電源線５０の電位Ｖｄｄを２〜５Ｖ、低電位電源線４９の電位Ｖｓｓを０Ｖとする。

ラッチ回路７０Ｃ、７０Ｄに対して画像信号を書き込んだならば、電気泳動素子３２を駆動して画像を表示させる動作を実行する（画像表示ステップ）。
かかるステップでは、第１の制御線９１及び第２の制御線９２と共通電極３７とに、画像表示用の電位を供給する。具体的には、第１の制御線９１の電位Ｓ１がハイレベル電位ＶＨ（例えば１０〜１５Ｖ）とされ、第２の制御線９２の電位Ｓ２がローレベル電位ＶＬ（例えば０Ｖ）とされる。共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形波状のパルスが入力される。
また、第１及び第２の画素電極３５１、３５２に画像表示用の電位ＶＨ、ＶＬを供給するために、ラッチ回路７０Ｃ、７０Ｄの電源電圧が引き上げられる。すなわち、高電位電源線５０の電位Ｖｄｄがハイレベル電位ＶＨに引き上げられ、低電位電源線４９の電位Ｖｓｓはローレベル電位ＶＬとされる。

ローレベル（Ｌ）の画像信号を保持しているラッチ回路７０Ｃのデータ出力端子Ｎ２からは、ハイレベル（Ｈ）の電位（Ｖｄｄ）が出力され、データ入力端子Ｎ１からはローレベル（Ｌ）の電位（Ｖｓｓ）が出力されている。これにより、画素４０Ｃでは、第１のトランスミッションゲートＴＧ１Ｃがオン状態となって第１の画素電極３５１ａＣ（及び３５１ｂＣ）に第１の制御線９１の電位Ｓ１（ハイレベル電位ＶＨ）が入力される。また、第２のトランスミッションゲートＴＧ２Ｃはオフ状態であるから、第２の画素電極３５２ａＣ（及び３５２ｂＣ）はハイインピーダンス状態となる。

そうすると、共通電極３７の電位Ｖcomがローレベル電位ＶＬである期間に、第１の画素電極３５１ａＣ、３５１ｂＣと共通電極３７との間に電界が形成され、かかる電界によって電気泳動素子３２が駆動される。これにより、図５（ａ）に示すように、第１の画素電極３５１ａＣ、３５１ｂＣに対応する第１のサブ画素が黒表示される。また、画素４０Ａ、４０Ｂも上記と同様の動作により、第１の画素電極３５１に対応する第１のサブ画素が黒表示される。

一方、画素４０Ｄでは、ハイレベル（Ｈ）の画像信号を保持しているラッチ回路７０Ｄのデータ出力端子Ｎ２からローレベル（Ｌ）の電位（Ｖｓｓ）が出力され、データ入力端子Ｎ１からハイレベル（Ｈ）の電位（Ｖｄｄ）が出力されている。これにより、第２のトランスミッションゲートＴＧ２Ｄがオン状態となって第２の画素電極３５２ａＤ（及び３５２ｂＤ）に第２の制御線９２の電位Ｓ２（ローレベル電位ＶＬ）が入力される。また、第１のトランスミッションゲートＴＧ１Ｄはオフ状態であるから、第１の画素電極３５１ａＤ（及び３５１ｂＤ）はハイインピーダンス状態となる。

そうすると、共通電極３７の電位Ｖcomがハイレベル電位ＶＨである期間に、第２の画素電極３５２ａＤ、３５２ｂＤと共通電極３７との間に電界が形成され、かかる電界によって電気泳動素子３２が駆動される。これにより、図５（ａ）に示すように、第２の画素電極３５２ａＤ、３５２ｂＤに対応する第２のサブ画素が白表示される。

以上の動作により、図５（ａ）に示すように、画素４０Ａ〜４０Ｄの一部のサブ画素を黒表示又は白表示することができる。
ここで、それぞれの画素４０Ａ〜４０Ｄには、電位が入力された第１の画素電極３５１又は第２の画素電極３５２と、ハイインピーダンス状態の第１の画素電極３５１又は第２の画素電極３５２が存在する。そして、マイクロカプセル２０と第１及び第２の画素電極３５１、３５２を接着している接着剤層３３には、マイクロカプセル２０に印加する電圧の損失を少なくするために、さほど抵抗の高くない接着剤が使用されている。そのため、図５（ａ）に示すように、電位が入力された第１の画素電極３５１又は第２の画素電極３５２と、ハイインピーダンス状態の第１の画素電極３５１又は第２の画素電極３５２との間に、画素間リーク電流Ｌｋが発生する。

具体的には、画素４０Ｃの第２の画素電極３５２ａＣは、電位Ｓ１（ハイレベル電位ＶＨ）が入力された第１の画素電極３５１（３５１ｂＡ、３５１ａＣ、３５１ｂＣ）に三方を囲まれており、それらの第１の画素電極３５１から電荷が流入する。そのため、ハイインピーダンス状態の第２の画素電極３５２ａＣも、ハイレベル電位ＶＨに近い高電位となる。また、第２の画素電極３５２ｂＣも、同様に画素間リークによってハイレベル電位ＶＨに近い高電位となる。これにより、第２の画素電極３５２ａＣ、３５２ｂＣに対応する第２のサブ画素においても電気泳動素子３２が駆動され、図５（ｂ）に示すように、第１の画素電極３５１ａＣ、３５１ｂＣに対応する第１のサブ画素と同様に黒表示される。したがって、画素４０Ｃを構成する第１及び第２のサブ画素はいずれも黒表示されることとなる。

一方、画素４０Ｄでは、第２の画素電極３５２ａＤ、３５２ｂＤがローレベル電位ＶＬであるため、ハイインピーダンス状態の第１の画素電極３５１ａＤ、３５１ｂＤから、隣接する第２の画素電極３５２ａＤ、３５２ｂＤに向かってリーク電流が流れる。そのため、第１の画素電極３５１ａＤ、３５１ｂＤは、ローレベル電位ＶＬに近い低電位となる。これにより、第１の画素電極３５１ａＤ、３５１ｂＤに対応する第１のサブ画素においても電気泳動素子３２が駆動され、図５（ｂ）に示すように、第２の画素電極３５２ａＤ、３５２ｂＤに対応する第２のサブ画素と同様に白表示される。したがって、画素４０Ｄを構成する第１及び第２のサブ画素はいずれも白表示されることとなる。

なお、ハイインピーダンス状態の第１及び第２の画素電極３５１、３５２の電位は、それらに隣接する第１及び第２の画素電極３５１、３５２の電位に応じて異なる電位となる。例えば、画素４０Ｃにおいて、ハイレベル電位ＶＨの第１の画素電極３５１ａＣ、３５１ｂＣにのみ囲まれた第２の画素電極３５２ｂＣは、ハイレベル電位ＶＨとほぼ同等の電位となる。また、画素４０Ｄでは、ローレベル電位ＶＬの第２の画素電極３５２ａＤ、３５２ｂＤにのみ隣接している第１の画素電極３５１ｂＤの電位が、ローレベル電位ＶＬとほぼ同等の電位となる。
したがって、黒表示の画素４０が連続する領域では、第１のサブ画素と第２のサブ画素とがほぼ同等の反射率の黒表示となり、白表示の画素４０が連続する領域では、第１のサブ画素と第２のサブ画素とがほぼ同等の反射率の白表示となる。

一方、画素４０Ｃの第１の画素電極３５１ａＣ、第２の画素電極３５２ａＣ、及び画素４０Ｄの第１の画素電極３５１ａＤ、第２の画素電極３５２ａＤが属する行（上から３行目）では、ハイインピーダンス状態の第２の画素電極３５２ａＣと第１の画素電極３５１ａＤとが、ハイレベル電位ＶＨの第１の画素電極３５１ａＣと、ローレベル電位ＶＬの第２の画素電極３５２ａＤとの間に配置されている。この場合、第２の画素電極３５２ａＣと第１の画素電極３５１ａＤの電位は、ハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位となる。

具体的には、ハイレベル電位ＶＨの第１の画素電極３５１ａＣと隣接する第２の画素電極３５２ａＣは比較的高い中間電位となり、ローレベル電位ＶＬの第２の画素電極３５２ａＤと隣接する第１の画素電極３５１ａＤは比較的低い中間電位となる。したがって、第２の画素電極３５２ａＣに対応する第２のサブ画素は濃いグレイの中間調表示となり、第１の画素電極３５１ａＤに対応する第１のサブ画素は薄いグレイの中間調表示となる。

次に、図７は、画像データと、画素の電位状態と、表示画像との対応関係を示す説明図である。
図７（ａ）は、表示部５に転送される画像データＤを、表示部５に対応させたマトリクス状の配列（９行６列）で概念的に示す図である。同図において、マトリクス状に配置された正方形状のマス目が、個々の画素４０に入力される画素データに対応する。黒表示に対応する画素データＤｐ［０］（ローレベルの画像信号）は黒塗りのマス目、白表示に対応する画素データＤｐ［１］（ハイレベルの画像信号）は白抜きのマス目として表示している。

図７（ａ）に示す画像データＤを用いて上述した画像表示動作を実行すると、表示部５に配列された第１及び第２の画素電極３５１、３５２の電位は、図７（ｂ）に示すような状態となる。図７（ｂ）では、図７（ａ）に対応する態様（９行６列）で画素４０が配列されている。各々の画素４０には、２つの第１の画素電極３５１と、２つの第２の画素電極３５２とが、互い違いに配置されている。

図７（ｂ）中、黒塗りのマス目は、ハイレベル電位ＶＨが入力された第１の画素電極３５１に対応する第１のサブ画素（黒表示されたサブ画素）である。また、白抜きのマス目は、ローレベル電位ＶＬが入力された第２の画素電極３５２に対応する第２のサブ画素（白表示されたサブ画素）である。さらに、数値が書き込まれたマス目は、ハイインピーダンス状態の第１及び第２の画素電極３５１、３５２に対応するサブ画素である。また、マス目に書き込まれた数値は、そのサブ画素に対応する第１及び第２の画素電極３５１、３５２の電位レベルを示すものであり、「１００」がハイレベル電位ＶＨ、「０」がローレベル電位ＶＬに対応する。

図７（ｂ）に示すように、表示部５に配列された第１及び第２の画素電極３５１、３５２は、入力された画像データＤ（画素データＤｐ［０］、Ｄｐ［１］）の分布に応じて、ローレベル電位ＶＬ、ハイレベル電位ＶＨ、あるいはローレベル電位ＶＬとハイレベル電位ＶＨの間の電位となる。例えば、三方を黒表示の第１のサブ画素に囲まれたハイインピーダンス状態の第２のサブ画素では、その第２の画素電極３５２の電位はハイレベル電位ＶＨの８０％程度となる。逆に、三方を白表示の第２のサブ画素に囲まれたハイインピーダンス状態の第１のサブ画素では、その第１の画素電極３５１の電位はハイレベル電位ＶＨの２０％程度となる。

図７（ｃ）は、図７（ａ）、（ｂ）に対応する表示部５の表示状態を示す図である。
図７（ｃ）に示すように、黒表示の画素４０が連続して配置された図示左上側の領域では、第１の画素電極３５１のみに第１の制御線９１の電位Ｓ１が入力されているにもかかわらず、第１及び第２のサブ画素がいずれも黒表示される。また、白表示の画素４０が連続して配置された図示右下側の領域では、第２の画素電極３５２にのみ第２の制御線９２の電位Ｓ２が入力されているにもかかわらず、第１及び第２のサブ画素がいずれも白表示される。

そして、黒表示された画素４０と白表示された画素４０とが隣接する領域では、図７（ｂ）に示したように、ハイインピーダンス状態の第１及び第２の画素電極３５１、３５２の電位が、ローレベル電位ＶＬとハイレベル電位ＶＨの間の電位となるため、画素電極の電位に応じた濃淡のグレイ表示となる。これにより、図７（ａ）と図７（ｃ）とを比較すれば明らかなように、黒表示の画素４０からなる領域と白表示の画素４０からなる領域との斜め方向に延びる境界がアンチエイリアス処理され、ジャギー（階段状のギザギザ）が緩和された滑らかな表示となる。

（第２の画素配置）
上記実施の形態では、図３に示したように、第１及び第２の画素電極３５１、３５２が同一の態様で配置された画素４０が規則的に配列されている場合（第１の画素配置）について説明したが、本発明に係る電気泳動表示装置では、他の画素配置も適用することができる。図８は、電気泳動表示装置１００における第２の画素配置を示す平面図である。

図８には、表示部５に配列された画素４０のうち、４つの画素４０ａ〜４０ｄを取り出して示している。画素４０ａ〜４０ｄは、いずれも２つの第１の画素電極３５１ａ、３５１ｂ（第１のサブ画素）と、２つの第２の画素電極３５２ａ、３５２ｂ（第２のサブ画素）とを互い違いに配置している点では共通する。しかし、画素４０ａ、４０ｄと、画素４０ｂ、４０ｃとでは、画素内における第１の画素電極３５１ａ、３５１ｂ、及び第２の画素電極３５２ａ、３５２ｂの配置が異なっている。

具体的には、画素４０ａ、４０ｄでは、図示の左上と右下とを結ぶ方向に沿った対角位置に第１の画素電極３５１ａ、３５１ｂが配置されているのに対して、画素４０ｂ、４０ｃでは、図示右上と左下とを結ぶ方向に沿った対角位置に、第１の画素電極３５１ａ、３５１ｂが配置されている。
これにより、隣り合う画素４０ａと画素４０ｂとは、画素境界で折り返した配置になっており、画素間の境界において同じ種類の画素電極同士が隣り合うように配置されている。つまり、画素４０ａの第２の画素電極３５２ａと、画素４０ｂの第２の画素電極３５２ａとが隣り合って配置され、画素４０ａの第１の画素電極３５１ｂと画素４０ｂの第１の画素電極３５１ｂとが隣り合って配置されている。

さらに、図示上下方向で隣り合う画素４０ａと画素４０ｃも同様の配置関係とされている。すなわち、画素４０ａの第２の画素電極３５２ｂと、画素４０ｃの第２の画素電極３５２ｂとが隣り合って配置され、画素４０ａの第１の画素電極３５１ｂと、画素４０ｃの第１の画素電極３５１ｂとが隣り合って配置されている。

図９は、図８に示す画素配置を用いた場合における、画像データと、画素の電位状態と、表示画像との対応関係を示す説明図であって、先の図７に対応する図である。
図９（ａ）には、図７（ａ）と同様の画像データＤが示されている。図９（ａ）に示す画像データＤを用いて画像表示動作を実行すると、表示部５に配列された第１及び第２の画素電極３５１、３５２の電位は、図９（ｂ）に示すような状態となる。

図９（ｂ）における表示方法は、図７（ｂ）と共通である。
図８に示す画素配置では、画素４０同士の境界部分において、同じ種類のサブ画素が隣り合って配置されているため、図９（ｂ）において、画素データＤｐ［０］が連続する領域では、第１の画素電極３５１に対応する黒表示の第１のサブ画素（黒塗りのマス目）同士が隣り合って配置され、画素データＤｐ［１］が連続する領域では、第２の画素電極３５２に対応する白表示の第２のサブ画素（白塗りのサブ画素）同士が隣り合って配置されている。
そして、黒表示の画素４０と白表示の画素４０とが隣接する領域では、黒表示の第１のサブ画素と、白表示の第２のサブ画素とが隣り合って配置されることはなく、それらのサブ画素の間には、画素電極がハイインピーダンス状態である第１又は第２のサブ画素が介在している。

図９（ｃ）は、図９（ａ）、（ｂ）に対応する表示部５の表示状態を示す図である。
図９（ｃ）に示すように、黒表示の画素４０が連続して配置された図示左上側の領域は、第１の画素電極３５１のみに第１の制御線９１の電位Ｓ１が入力されているにもかかわらず、第１及び第２のサブ画素がいずれも黒表示される。また、白表示の画素４０が連続して配置された図示右下側の領域では、第２の画素電極３５２にのみ第２の制御線９２の電位Ｓ２が入力されているにもかかわらず、第１及び第２のサブ画素がいずれも白表示される。

そして、黒表示された画素４０と白表示された画素４０とが隣接する領域では、図９（ｂ）に示したように、ハイインピーダンス状態の第１及び第２の画素電極３５１、３５２の電位が、ローレベル電位ＶＬとハイレベル電位ＶＨの間の電位となるため、画素電極の電位に応じた濃淡のグレイ表示となる。これにより、黒表示の画素４０からなる領域と白表示の画素４０からなる領域との斜め方向に延びる境界がアンチエイリアス処理され、ジャギー（階段状のギザギザ）が緩和された滑らかな表示となる。

以上に説明した第２の画素配置の場合には、先に記載のように、黒表示の第１のサブ画素と白表示の第２のサブ画素との間に、画素電極がハイインピーダンス状態である第１又は第２のサブ画素が必ず介在する。そのため、黒表示と白表示との境界領域に、かならず中間階調（グレイ表示）の第１又は第２のサブ画素が配置されることになる。したがって、第１の画素配置を採用した場合と比べても、ジャギーの目立たない滑らかな表示を得ることができる。

なお、第２の画素配置では、黒表示と白表示の境界に必ずグレイ表示のサブ画素が配置されるため、画素配列に対して斜め方向に延びる輪郭の表示品質は向上するが、その一方で、画素配列に沿った方向（行方向及び列方向）に延びる画像の輪郭がぼけてしまう。この輪郭のぼけは、表示部５を高精細化することで目立たなくなるので、表示部５が低解像度である場合には、画像の輪郭が比較的明確に表示される第１の画素配置を採用し、高解像度である場合には第２の画素配置を採用するとよい。

このように、本実施形態の電気泳動表示装置１００によれば、表示部５への中間階調の画像データの転送などを実行することなく、通常の画像表示動作を行うのみで、輪郭がアンチエイリアス処理された表示を得ることができる。

次に、電気泳動表示装置１００におけるリーク電流について、図１０を参照しつつ説明する。
図１０（ａ）は、図３に示した第１の画素配置を採用した場合のリーク電流の説明図である。図１０（ｂ）は、図８に示した第２の画素配置を採用した場合のリーク電流の説明図である。図１０（ｃ）は、図１７に示した従来の電気泳動表示装置５００におけるリーク電流の説明図である。

まず、図１０（ｃ）に示す従来の電気泳動表示装置の場合、黒表示の画素５４０ａと、白表示の画素５４０ｂとが隣接している場合に、画素５４０ａの画素電極３５ａから画素５４０ｂの画素電極３５ｂに向かう画素間リーク電流Ｌｋ（リーク電流）が発生するのは、先に説明した通りである。この場合において、画素間リーク電流Ｌｋの経路は１つであり、画素電極３５ａ、３５ｂとマイクロカプセル２０とを接着している接着剤層３３を抵抗Ｒｏとみなすことができる。

これに対して、図１０（ａ）に示す第１の画素配置を採用した電気泳動表示装置１００では、画素４０ａ及び画素４０ｂが、それぞれ４つのサブ画素に分割されている。画素４０ａでは、第１の画素電極３５１ａ、３５１ｂにのみ第１の制御線９１の電位Ｓ１（ハイレベル電位ＶＨ）が入力されている。画素４０ｂでは、第２の画素電極３５２ａ、３５２ｂにのみ第２の制御線９２の電位Ｓ２（ローレベル電位ＶＬ）が入力されている。

図１０（ａ）に示す画素４０ａと画素４０ｂとの画素間リークは、各々の画素がサブ画素に分割されているため、以下の複数の経路をたどるリーク電流となる。
（１）画素４０ａの第１の画素電極３５１ｂから画素４０ｂの第２の画素電極３５２ａへの画素間リーク
（２）画素４０ａの第１の画素電極３５１ｂから、画素４０ａの第２の画素電極３５２ｂと画素４０ｂの第１の画素電極３５１ａとを経由して、画素４０ｂの第２の画素電極３５２ａに達する画素間リーク
（３）画素４０ａの第１の画素電極３５１ｂから、画素４０ａの第２の画素電極３５２ｂと画素４０ｂの第１の画素電極３５１ａとを経由して、画素４０ｂの第２の画素電極３５２ｂに達する画素間リーク
（４）画素４０ａの第１の画素電極３５１ａから、画素４０ａの第２の画素電極３５２ｂと画素４０ｂの第１の画素電極３５１ａとを経由して、画素４０ｂの第２の画素電極３５２ａに達する画素間リーク
（５）画素４０ａの第１の画素電極３５１ａから、画素４０ａの第２の画素電極３５２ｂと画素４０ｂの第１の画素電極３５１ａとを経由して、画素４０ｂの第２の画素電極３５２ｂに達する画素間リーク

まず、リーク経路（１）については、電位の異なる画素電極同士が隣り合っているが、画素４０ａの第１の画素電極３５１ｂ（ハイレベル電位ＶＨ）と、画素４０ｂの第２の画素電極３５２ａ（ローレベル電位ＶＬ）との境界の長さは、図１０（ｃ）の画素電極３５ａ、３５ｂの境界の長さの半分以下である。これにより、リーク電流の経路が狭くなり、その分だけリーク電流は低下する。

次に、リーク経路（２）〜（５）では、ハイレベル電位ＶＨである画素４０ａの第１の画素電極３５１ａ、３５１ｂから、ローレベル電位ＶＬである画素４０ｂの第２の画素電極３５２ａ、３５２ｂに達する間に、ハイインピーダンス状態である画素４０ａの第２の画素電極３５２ｂと、画素４０ｂの第１の画素電極３５１ａを経由する。そうすると、画素電極の境界を通過するごとに接着剤層３３の抵抗Ｒが負荷されるため、リーク経路全体での抵抗が大きくなり、ローレベル電位ＶＬである画素４０ｂの第２の画素電極３５２ａ、３５２ｂに流れ込むリーク電流が少なくなる。

このように、本発明に係る電気泳動表示装置１００では、画素４０を複数のサブ画素に分割したことに伴って画素間リーク電流Ｌｋの経路が増える。しかしその一方で、１つのリーク経路当たりの電流量が大幅に少なくなるため、全体としてのリーク電流量は、図１０（ｃ）に示す従来の構成よりも少なくなり、従来の８０％程度にまで低減される。したがって、本実施形態の電気泳動表示装置１００によれば、表示部５における電力消費を抑えることができる。

次に、図１０（ｂ）に示す第２の画素配置の場合には、以下のようなリーク経路となる。
（１）画素４０ａの第１の画素電極３５１ｂから、画素４０ｂの第１の画素電極３５１ｂを経由して画素４０ｂの第２の画素電極３５２ａに達する画素間リーク
（２）画素４０ａの第１の画素電極３５１ｂから、画素４０ｂの第１の画素電極３５１ｂを経由して画素４０ｂの第２の画素電極３５２ｂに達する画素間リーク
（３）画素４０ａの第１の画素電極３５１ｂから、画素４０ａの第２の画素電極３５２ｂを経由して、画素４０ｂの第２の画素電極３５２ｂに達する画素間リーク
（４）画素４０ａの第１の画素電極３５１ａから、画素４０ａの第２の画素電極３５２ｂを経由して、画素４０ｂの第２の画素電極３５２ｂに達する画素間リーク

このように、第２の画素配置を採用した電気泳動表示装置１００では、リーク経路の数自体が第１の画素配置の場合よりも少なくなる。また、図１０（ｂ）に示す第２の画素配置では、ハイレベル電位ＶＨである画素４０ａの第１の画素電極３５１ａ、３５１ｂと、ローレベル電位ＶＬである画素４０ｂの第２の画素電極３５２ａ、３５２ｂとが隣り合わないように配置されている。したがって、リーク経路（１）〜（４）は、必ず、画素電極がハイインピーダンス状態であるサブ画素を経由する高抵抗の経路となる。
このように、第２の画素配置を採用するならば、図１０（ａ）に示す第１の画素配置を採用した場合よりもさらにリーク電流を低減することができ、従来の７０％程度にまで低減することができる。

また、本実施形態の電気泳動表示装置１００では、部分書き換え駆動時のコントラスト低下も防止することができる。すなわち、上述したように、第１の画素配置、第２の画素配置のいずれにおいても、従来の電気泳動表示装置５００に比してリーク電流は小さくなるので、表示を変化させない画素４０に対する電荷の供給が低減される。したがって、画面全体のコントラストが変化するのを抑制することができる。

さらに、第２の画素配置を採用している場合には、部分書き換え駆動時のコントラスト低下をより効果的に防止することができる。以下、図１１及び図１２を参照して詳細に説明する。
図１１は、部分書き換え駆動時の表示部５の電位状態を示す説明図である。図１２は、コントラスト低下の抑制に関する作用説明図である。

図１１には、表示部５の画素４０のうち、３行２列に配置された６つの画素４０ａ〜４０ｆが示されている。画素４０ａ〜４０ｆのうち、図示左上端に位置する画素４０ａが書き換え対象の画素であり、その他の画素４０ｂ〜４０ｆは、表示を維持する画素である。

図１１に示すように、書き換え対象の画素４０ａでは、第１の画素電極３５１ａ、３５１ｂに第１の制御線９１の電位Ｓ１（ハイレベル電位ＶＨ）が入力されており、第２の画素電極３５２ａ、３５２ｂはハイインピーダンス状態である。一方、表示を維持する画素４０ｂ〜４０ｆでは、第１の画素電極３５１ａ、３５１ｂ、及び第２の画素電極３５２ａ、３５２ｂの双方がハイインピーダンス状態である。そして、かかる電位状態において、共通電極３７にローレベル電位ＶＬ（あるいはハイレベル電位ＶＨとローレベル電位ＶＬとを繰り返すパルス）を入力することで、画素４０ａのみを選択的に黒表示させることができる。

図１１に示す状態では、画素４０ａの第１の画素電極３５１ａ、３５１ｂにのみ電位Ｓ１（ハイレベル電位ＶＨ）が入力されているため、画素間リーク電流Ｌｋは、これらの第１の画素電極３５１ａ、３５１ｂと、それらに隣接する第１又は第２の画素電極との間で発生する。
図１１に示す第２の画素配置では、画素４０の境界を挟んで第１の画素電極３５１同士、第２の画素電極３５２同士が配置されている。そうすると、第２の画素配置においては、書き換え対象の画素４０ａ内において、ハイレベル電位ＶＨである第１の画素電極３５１ａ、３５１ｂとハイインピーダンス状態の第２の画素電極３５２ａ、３５２ｂが隣接するのはもちろんであるが、画素４０ａの第１の画素電極３５１ｂに隣接する画素４０ｂの第１の画素電極３５１ｂ、及び画素４０ｃの第１の画素電極３５１ｂもハイインピーダンス状態となる。

ここで、図１２には、上記の画素間リーク電流Ｌｋの経路が画素４０ａ〜４０ｃの画素回路とともに示されている。
図１２に示すように、画素間リーク電流Ｌｋは、画素４０ａの第１の画素電極３５１ｂから、それぞれ画素４０ｂの第１の画素電極３５１ｂ、画素４０ｃの第１の画素電極３５１ｂに向かって流れる。しかし、画素４０ｂ及び画素４０ｃでは、それぞれの第１の画素電極３５１ｂに接続された第１のトランスミッションゲートＴＧ１ｂ、ＴＧ１ｃがオフ状態となっているため、第１の画素電極３５１ｂに流入した電荷は第１のトランスミッションゲートＴＧ１ｂ、ＴＧ１ｃで遮断され、グローバル配線である第１の制御線９１に流れ込むことはない。

このように、電気泳動表示装置１００において第２の画素配置を採用するならば、書き換え対象の画素４０ａから隣り合う画素４０ｂ、４０ｃに向かって流れるリーク電流が、グローバル配線である第１の制御線９１又は第２の制御線９２に流れ込むことがなくなる。したがって、部分書き換え駆動において表示を維持する画素４０のコントラストが変化することがなくなり、高画質の表示を得ることができる。

なお、上記実施の形態では、画素４０を４つのサブ画素に分割した構成について説明したが、本発明の技術範囲は構成に限定されるものではない。例えば、画素４０を６分割（３つの第１のサブ画素と３つの第２のサブ画素）してもよく、９分割（４つ又は５つの第１のサブ画素と、５つ又は４つの第２のサブ画素）してもよい。分割数を多くするほど、アンチエイリアス処理の効果が大きくなり、より滑らかな表示を得ることができる。

さらに、画素４０を５つ以上に多分割する場合において、画素４０内における第１及び第２のサブ画素の配列については、画素４０内で互い違いに配置することが好ましいが、これに限らず任意の配列を採用することができる。

また、画素４０を多分割する場合において、図３に示した第１の画素配置、あるいは図８に示した第２の画素配置を採用するに際しては、隣り合う画素４０の境界部分に面する第１の画素電極３５１と第２の画素電極３５２の配置にのみ着目すればよい。すなわち、第１の画素配置を採用する場合には、隣り合う画素４０の境界を挟んで第１の画素電極３５１と第２の画素電極３５２とを配置すればよく、第２の画素配置を採用する場合には、隣り合う画素４０の境界を挟んで第１の画素電極３５１同士、第２の画素電極３５２同士を配置すればよい。画素４０の境界と接しない第１及び第２の画素電極３５１、３５２については、任意に配置することができる。

（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１３は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。

図１４は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図１５は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、輪郭の滑らかな高品位の表示が可能であり、また省電力性にも優れた表示部を備えた電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

実施形態に係る電気泳動表示装置の概略構成図。 画素の回路構成図。 画素電極等の平面配置（第１の画素配置）を示す説明図。 図３に示すＡ−Ａ’線に沿う部分断面図。 表示部の平面構造を示す作用説明図。 図５に示すＢ−Ｂ’線に沿う断面構造を画素回路とともに示す説明図。 画像データと、画素の電位状態と、表示画像との対応関係を示す説明図。 第２の画素配置を示す平面図。 画像データと、画素の電位状態と、表示画像との対応関係を示す説明図。 リーク電流の説明図。 部分書き換え駆動時の表示部の電位状態を示す説明図。 コントラスト低下の抑制に関する作用説明図。 電子機器の一例である腕時計を示す図。 電子機器の一例である電子ペーパーを示す図。 電子機器の一例である電子ノートを示す図。 従来の電気泳動表示装置を示す図。 従来の電気泳動表示装置における部分書き換え駆動の説明図。 従来の電気泳動表示装置におけるコントラスト低下に関する説明図。

符号の説明

１００ 電気泳動表示装置、２０ マイクロカプセル、３０ 素子基板（第１基板）、３１ 対向基板（第２基板）、３２ 電気泳動素子、３３ 接着剤層、３７ 共通電極、４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ 画素、４１ 選択トランジスタ（画素スイッチング素子）、４９ 低電位電源線、５０ 高電位電源線、５５ 共通電極配線、６１ 走査線駆動回路、６２ データ線駆動回路、６３ コントローラ、６４ 共通電源変調回路、６６ 走査線、６８ データ線、７０，７０Ｃ，７０Ｄ ラッチ回路（メモリ回路）、９１ 第１の制御線、９２ 第２の制御線、３５１，３５１ａ，３５１ｂ，３５１ａＣ，３５１ａＤ，３５１ｂＣ，３５１ｂＤ 第１の画素電極、３５２，３５２ａ，３５２ｂ，３５２ａＣ，３５２ａＤ，３５２ｂＣ，３５２ｂＤ 第２の画素電極、ＴＧ１，ＴＧ１Ｃ，ＴＧ１Ｄ，ＴＧ１ａ，ＴＧ１ｂ，ＴＧ１ｃ 第１のトランスミッションゲート（第１のスイッチ）、ＴＧ２，ＴＧ２Ｃ，ＴＧ２Ｄ，ＴＧ２ａ，ＴＧ２ｂ，ＴＧ２ｃ 第２のトランスミッションゲート（第２のスイッチ）

Claims (8)

1. 電気泳動粒子を含む電気泳動素子を挟持して対向する第１基板及び第２基板と、前記電気泳動素子を含む画素を複数備えた表示部と、前記第２基板の前記電気泳動素子側に形成された共通電極と、前記第１基板及び第２基板のいずれかに形成された第１の制御線及び第２の制御線と、を有する電気泳動表示装置であって、
   前記画素は、画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路に接続されたスイッチ回路と、前記スイッチ回路に接続され、前記共通電極と対向して配置された第１の画素電極及び第２の画素電極と、を備えており、
   前記スイッチ回路は、前記メモリ回路の出力信号により前記第１の制御線と前記第１の画素電極との導通を制御する第１のスイッチと、前記メモリ回路の出力信号により前記第２の制御線と前記第２の画素電極との導通を制御する第２のスイッチと、を含むことを特徴とする電気泳動表示装置。
2. 前記画素に、前記第１及び第２の画素電極がそれぞれ複数設けられていることを特徴とする請求項１に記載の電気泳動表示装置。
3. 前記画素に、同数の複数の前記第１及び第２の画素電極が設けられていることを特徴とする請求項１に記載の電気泳動表示装置。
4. 隣接する２つの前記画素の境界部分において、一方の前記画素の１つの前記第１の画素電極と、他方の前記画素の１つの前記第２の画素電極とが隣接して配置されていることを特徴とする請求項３に記載の電気泳動表示装置。
5. 隣接する２つの前記画素の境界部分において、一方の前記画素の１つの前記第１の画素電極と、他方の前記画素の１つの前記第１の画素電極とが隣接して配置されていることを特徴とする請求項３に記載の電気泳動表示装置。
6. 前記画素に、前記第１及び第２の画素電極がそれぞれ２つずつ設けられており、
   前記第１の画素電極と前記第２の電極とが、前記画素内で互い違いに平面配置されていることを特徴とする請求項３から５のいずれか１項に記載の電気泳動表示装置。
7. 画像表示動作時に、同一の前記画素を構成する前記第１及び第２の電極のうち少なくとも一方の電極が、ハイインピーダンス状態とされることを特徴とする請求項１から６のいずれか１項に記載の電気泳動表示装置。
8. 請求項１から７のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。

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