JP5262539B2 - 電気泳動表示装置及び電子機器 - Google Patents
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Description
このように本発明によれば、長期信頼性を確保でき、かつ高精細化にも適した電気泳動表示装置を提供することができる。
このような範囲とすることで、ラッチ回路へのデータ書き込み時間が長くなるのを抑制する効果を確実に得ることができる。
ゲート幅を大きくするほど、転送インバータのP−MOSトランジスタのオン電流(Ion)が大きくなるため、Vthシフトの影響をより小さくすることができる。その一方で、ゲート幅を過度に大きくしてもVthシフトの影響を排除する効果は変わらず、素子面積が大きくなるのみであるから、転送インバータのP−MOSトランジスタのゲート幅の上限は、帰還インバータのP−MOSトランジスタのゲート幅の10倍以下とすることが好ましい。
さらに、Vthシフトの影響を小さくする効果と、素子面積の増加とを勘案すれば、転送インバータのP−MOSトランジスタのゲート幅の実用的な範囲は2倍以上5倍以下である。
このような構成とすれば、N−MOSトランジスタの素子面積が大きくなることもなくなるので、ラッチ回路の素子面積の増加を抑え、高精細化に適した構成とすることができる。
この構成によれば、トランスミッションゲートを介して第1の制御線又は第2の制御線の電位を画素電極に入力するため、第1及び第2の制御線の電位をほぼすべて電気泳動素子に印加することができ、高コントラストの表示を得ることができる。また、ラッチ回路の保持電位とは独立して、第1及び第2の制御線の電位により画素電極電位を制御できるため、画像の消去や反転に係る動作を迅速かつ低消費電力で実行することが可能である。
この構成によれば、スイッチ回路を構成するトランジスタ数が最小になるため、画素の素子面積を小さくすることができ、高精細化に適した構成となる。
この構成によれば、第1及び第2のスイッチングトランジスタの動作により画像信号入力時に帰還インバータの電源を遮断することができるので、ラッチ回路に対する画像信号の書き込みを確実に実行できるようになる。また、選択トランジスタに大きなオン電流のトランジスタを用いる必要が無くなるため、選択トランジスタのゲート幅を狭くして画素の素子面積を小さくすることができる。
このような構成とした場合にも、Vthシフトの影響を小さくし、長期信頼性を確保した電気泳動表示装置を得ることができる。また、転送インバータのP−MOSトランジスタのゲート幅のみを大きくするので、ラッチ回路の素子面積の増加を抑えることができ、高精細化に適した構成となる。
この構成によれば、長期信頼性が確保された表示手段を具備した電子機器を提供することができる。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、図面を見やすくするために実際の構成とは適宜異ならせて表示している。
電気泳動表示装置100は、複数の画素40がマトリクス状に配列された表示部5を備えている。表示部5の周辺には、走査線駆動回路61、データ線駆動回路62、コントローラ(制御部)63、及び共通電源変調回路64が配置されている。走査線駆動回路61、データ線駆動回路62、及び共通電源変調回路64は、それぞれコントローラ63と接続されている。コントローラ63は、上位装置から供給される画像データや同期信号に基づき、これらを総合的に制御する。
なお、本実施形態では、画素データ「0」を規定する場合にはローレベル(L)の画像信号を画素40に供給し、画素データ「1」を規定する場合はハイレベル(H)の画像信号を画素40に供給するものとする。
画素40には、選択トランジスタ(Thin Film Transistor)41(画素スイッチング素子)と、ラッチ回路(メモリ回路)70と、スイッチ回路80と、電気泳動素子32と、画素電極35と、共通電極37とが設けられている。電気泳動素子32は、画素電極35と共通電極37との間に挟持されている。画素40には、走査線66と、データ線68と、低電位電源線49と、高電位電源線50と、第1の制御線91と、第2の制御線92と、が接続されている。
画素40は、ラッチ回路70により画像信号を電位として保持するSRAM(Static Random Access Memory)方式の構成である。
転送インバータ70tと帰還インバータ70fとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子PHを介して接続された高電位電源線50と、低電位電源端子PLを介して接続された低電位電源線49とから電源電圧が供給される。
ラッチ回路70のデータ出力端子N2はスイッチ回路80に接続されている。
第1のトランスミッションゲートTG1は、P−MOSトランジスタ81とN−MOSトランジスタ82とからなる。P−MOSトランジスタ81及びN−MOSトランジスタ82のソース端子は第1の制御線91に接続され、P−MOSトランジスタ81及びN−MOSトランジスタ82のドレイン端子は画素電極35に接続されている。また、P−MOSトランジスタ81のゲート端子は、ラッチ回路70のデータ入力端子N1に接続され、N−MOSトランジスタ82のゲート端子は、ラッチ回路70のデータ出力端子N2に接続されている。
一方、ラッチ回路70にハイレベル(H)の画像信号(画素データ「1」)が記憶され、データ出力端子N2からローレベル(L)の信号が出力された場合、第2のトランスミッションゲートTG2がオン状態となり、第2の制御線92を介して供給される電位S2が画素電極35に入力される。
素子基板30は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極35は、Cu(銅)箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Al(アルミニウム)、ITO(インジウム・スズ酸化物)などにより形成された電気泳動素子32に電圧を印加する電極である。
対向基板31はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極37は、画素電極35とともに電気泳動素子32に電圧を印加する電極であり、MgAg(マグネシウム銀)、ITO(インジウム・スズ酸化物)、IZO(インジウム・亜鉛酸化物)などから形成された透明電極である。
そして、電気泳動素子32と画素電極35とが、接着剤層33を介して接着されることで、素子基板30と対向基板31とが接合されている。
分散媒21は、白色粒子27と黒色粒子26とをマイクロカプセル20内に分散させる液体である。分散媒21としては、水、アルコール系溶媒(メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど)、エステル類(酢酸エチル、酢酸ブチルなど)、ケトン類(アセトン、メチルエチルケトン、メチルイソブチルケトンなど)、脂肪族炭化水素(ぺンタン、ヘキサン、オクタンなど)、脂環式炭化水素(シクロへキサン、メチルシクロへキサンなど)、芳香族炭化水素(ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類(キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど))、ハロゲン化炭化水素(塩化メチレン、クロロホルム、四塩化炭素、1,2−ジクロロエタンなど)、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子26及び白色粒子27に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部5に赤色、緑色、青色などを表示することができる。
図4(a)に示す白表示の場合には、共通電極37が相対的に高電位、画素電極35が相対的に低電位に保持される。これにより、負に帯電した白色粒子27が共通電極37に引き寄せられる一方、正に帯電した黒色粒子26が画素電極35に引き寄せられる。その結果、表示面側となる共通電極37側からこの画素を見ると、白色(W)が認識される。
図4(b)に示す黒表示の場合、共通電極37が相対的に低電位、画素電極35が相対的に高電位に保持される。これにより、正に帯電した黒色粒子26が共通電極37に引き寄せられる一方、負に帯電した白色粒子27が画素電極35に引き寄せられる。その結果、共通電極37側からこの画素を見ると黒色(B)が認識される。
ラッチ回路70のN−MOSトランジスタ72、74のゲート幅及びゲート長はそれぞれW1、L1であり、帰還インバータ70fのP−MOSトランジスタ73と同一である。
室温条件の場合、直線A1〜A3とΔVth=1.5Vの直線との交点から、ΔVthが1.5Vに達する期間は10年(1.E+01)を大きく超えていることがわかる。しかし、80℃の温度条件では、直線B1はΔVth=1.5Vの直線と10年未満の位置で交差している。
ところが、従来構成のラッチ回路のデータ入力端子N1の電位Out(従来)については、帰還インバータのP−MOSトランジスタにもVthシフトが生じているにもかかわらず、書き込み時間はVthシフトが生じていない場合と同程度である。
なお、Out(従来)のグラフでは、Vthシフト0V〜3Vの複数のプロットが全く重なっているため、一本の曲線に見えている。
このような構成とすることで、図7のOutb(本発明)のグラフに示されるように、データ出力端子N2の電位Outbに対するVthシフトの影響を小さくすることができる。すなわち、データ出力端子N2の電位Outbの遷移時間が、同等のVthシフト量の従来構成における遷移時間の半分程度となる。また本実施形態では、帰還インバータ70fのP−MOSトランジスタ73のゲート幅は変更していないが、図7のOut(本発明)のグラフに示されるように、データ入力端子N1の電位Outの遷移時間はVthのシフト量に関わらず影響を受けない。
さらに、帰還インバータ70fのP−MOSトランジスタ73にはゲート幅の小さいトランジスタを用いるため、素子面積の増加を抑えることができ、高精細化に適した構成となっている。
少なくとも、転送インバータ70tのP−MOSトランジスタ71のゲート幅を、帰還インバータのP−MOSトランジスタ73のゲート幅よりも大きくすれば、Vthシフトの影響を小さくする効果を得ることができる。また、P−MOSトランジスタ71のゲート幅を、P−MOSトランジスタ73のゲート幅の2倍以上とすれば、上記の効果を確実に得ることができる。
上記実施形態では、第1及び第2のトランスミッションゲートTG1、TG2からなるスイッチ回路80を有する画素40を備えた電気泳動表示装置100について説明したが、本発明の技術範囲は上記実施形態に限定されるものではない。例えば、上記実施形態の電気泳動表示装置100において、図8から図10に示す画素40A〜40Cを採用することもできる。
なお、以下の説明において、図1から図7と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
図8は、第1変形例に係る画素40Aの回路構成図である。
画素40Aは、選択トランジスタ41と、ラッチ回路70と、スイッチ回路80Aと、画素電極35と、電気泳動素子32と、共通電極37とを備えている。画素40Aには、走査線66、データ線68、低電位電源線49、高電位電源線50、第1の制御線91、第2の制御線92が接続されている。
N−MOSトランジスタTR1のソース端子は第1の制御線91と接続され、ドレイン端子は画素電極35と接続されている。ゲート端子はラッチ回路70のデータ出力端子N2と接続されている。
P−MOSトランジスタTR2のソース端子は第2の制御線92と接続され、ドレイン端子は画素電極35と接続されている。ゲート端子はラッチ回路70のデータ出力端子N2と接続されている。
ただし、第1及び第2の制御線91、92の電位と、データ出力端子N2の電位との組み合わせによっては、画素電極35に入力されるハイレベル電位がN−MOSトランジスタTR1の閾値電圧分低くなり、あるいは、ローレベル電位がP−MOSトランジスタTR2の閾値電圧分高くなる。
図9は、第2変形例に係る画素40Bの回路構成図である。
画素40Bは、選択トランジスタ41と、ラッチ回路70Bと、スイッチ回路80と、画素電極35と、電気泳動素子32と、共通電極37とを備えている。画素40Bには、走査線66、データ線68、低電位電源線49、高電位電源線50、第1の制御線91、第2の制御線92、反転走査線93が接続されている。
N−MOSトランジスタ76は、帰還インバータ70fのN−MOSトランジスタ74と低電位電源端子PLとの間に接続されており、N−MOSトランジスタ76のゲート端子は、反転走査線93に接続されている。反転走査線93には、走査線66を介して画素40Bに入力される選択信号(Scan)を反転させた反転選択信号(Scanb)が入力される。
なお、画素40Bにおけるスイッチ回路80の動作は図2に示した画素40と同様である。
図10は、第3変形例に係る画素40Cの回路構成図である。
画素40Cは、選択トランジスタ41と、ラッチ回路70と、画素電極35と、電気泳動素子32と、共通電極37とを備えている。画素40Cには、走査線66、データ線68、低電位電源線49、高電位電源線50が接続されている。
画素40Cでは、ラッチ回路70と画素電極35との間にスイッチ回路80が設けられておらず、ラッチ回路70のデータ出力端子N2と画素電極35とが直接接続されている。
次に、上記各実施形態の電気泳動表示装置100を、電子機器に適用した場合について説明する。
図11は、腕時計1000の正面図である。腕時計1000は、時計ケース1002と、時計ケース1002に連結された一対のバンド1003とを備えている。
時計ケース1002の正面には、上記実施形態の電気泳動表示装置100及びその変形例の電気泳動表示装置からなる表示部1005と、秒針1021と、分針1022と、時針1023とが設けられている。時計ケース1002の側面には、操作子としての竜頭1010と操作ボタン1011とが設けられている。竜頭1010は、ケース内部に設けられる巻真(図示は省略)に連結されており、巻真と一体となって多段階(例えば2段階)で押し引き自在、かつ、回転自在に設けられている。表示部1005では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
Claims (10)
- 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路と、前記ラッチ回路と前記画素電極との間に接続されたスイッチ回路とが設けられ、前記スイッチ回路に接続された第1及び第2の制御線を備えた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するP−MOSトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するP−MOSトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。 - 前記転送インバータのP−MOSトランジスタのゲート幅が、前記帰還インバータのP−MOSトランジスタのゲート幅の2倍以上であることを特徴とする請求項1に記載の電気泳動表示装置。
- 前記転送インバータのP−MOSトランジスタのゲート幅が、前記帰還インバータのP−MOSトランジスタのゲート幅の10倍以下であることを特徴とする請求項1に記載の電気泳動表示装置。
- 前記転送インバータのP−MOSトランジスタのゲート幅が、前記帰還インバータのP−MOSトランジスタのゲート幅の5倍以下であることを特徴とする請求項1に記載の電気泳動表示装置。
- 前記転送インバータのP−MOSトランジスタのゲート幅が、前記転送インバータのN−MOSトランジスタのゲート幅よりも大きいことを特徴とする請求項1又は2に記載の電気泳動表示装置。
- 前記スイッチ回路が、第1及び第2のトランスミッションゲートを有しており、前記第1のトランスミッションゲートと前記第1の制御線とが接続され、前記第2のトランスミッションゲートと前記第2の制御線とが接続されていることを特徴とする請求項1から5のいずれか1項に記載の電気泳動表示装置。
- 前記スイッチ回路が、第1のトランジスタと第2のトランジスタとを有しており、前記第1の制御線と前記第1のトランジスタとが接続され、前記第2の制御線と前記第2のトランジスタとが接続されていることを特徴とする請求項1から5のいずれか1項に記載の電気泳動表示装置。
- 前記ラッチ回路に、前記帰還インバータに対する高電位側の電源入力をスイッチングする第1のスイッチングトランジスタと、前記帰還インバータに対する低電位側の電源入力をスイッチングする第2のスイッチングトランジスタとが設けられており、
前記第1及び第2のスイッチングトランジスタの少なくとも一方のゲート端子に、前記選択トランジスタのゲート端子に入力される選択信号を反転させた反転選択信号を供給する反転走査線が接続されていることを特徴とする請求項1から5のいずれか1項に記載の電気泳動表示装置。 - 一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有し、前記画素ごとに、画素電極と、選択トランジスタと、前記画素電極と前記選択トランジスタとの間に接続されたラッチ回路とが設けられた電気泳動表示装置であって、
前記ラッチ回路の転送インバータを構成するP−MOSトランジスタのゲート幅が、前記ラッチ回路の帰還インバータを構成するP−MOSトランジスタのゲート幅よりも大きいことを特徴とする電気泳動表示装置。 - 請求項1から9のいずれか1項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
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