JP4839818B2 - 貼り合わせ基板の製造方法 - Google Patents

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Description

本発明は、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後に活性層用ウエーハを薄膜化することによる貼り合わせ基板の製造方法、例えば、直接貼り合わせ基板、ＳＯＩ基板等の貼り合わせ基板の製造方法に関する。
高性能デバイス用の半導体基板として、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後、活性層用ウエーハを薄膜化した貼り合わせ基板が使用されている。そのような貼り合わせ基板の一つとして、ＳＯＩ基板が知られている。
ＳＯＩ基板の製造方法として、例えば、以下の方法が知られている。すなわち、鏡面研磨された２枚のシリコンウエーハ（活性層用ウエーハと支持基板用ウエーハ）を用意し、少なくとも一方のウエーハに酸化膜を形成させる。そして、これらのウエーハを酸化膜を挟んで貼り合わせた後、熱処理して結合強度を高める。その後、活性層用ウエーハを薄膜化してＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層が形成されたＳＯＩ基板を得る。この薄膜化の方法としては、活性層用ウエーハを所望の厚さまで研削、研磨等を施す方法や、イオン注入剥離法と呼ばれる方法でイオン注入層で活性層用ウエーハを剥離したりする方法等がある。
なお、この他にも、貼り合わせ基板を製造する場合、酸化膜を介さずに直接シリコンウエーハ同士を貼り合わせる場合がある。また、支持基板用ウエーハとして、石英、炭化珪素、アルミナ等の絶縁性ウエーハを用いる場合もある。
ところで、上記のようにＳＯＩ基板等の貼り合わせ基板を製造する場合、貼り合わせる２枚の鏡面研磨されたウエーハの外周部は、割れや欠け、発塵を防止するためＲ面取り等が施されている他、厚さが僅かに薄くなった研磨ダレと呼ばれる部分が存在し、その部分は結合されないか、結合力が弱い未結合部として残ってしまう。このような未結合部が存在したまま研削等により活性層用ウエーハを薄膜化すると、その薄膜化工程中に未結合部の一部が剥がれることになる。従って、薄膜化された活性層用ウエーハは、支持基板用ウエーハよりも小径となり、また、周辺部には微小な凹凸が連続的に形成されることになる。
そして、このような貼り合わせ基板をデバイス工程に投入すると、残留する未結合部がデバイス工程で剥離し、パーティクルを発生させ、デバイス歩留りを低下させてしまう。
これを防ぐためには、研削等により活性層用ウエーハを薄膜化する前に、活性層用ウエーハの外周部に残留する未結合部を予め除去することが必要となる。（なお、このように未結合部を除去し、支持基板用ウエーハが露出した部分はテラス部と呼ばれる。）
このため、活性層用ウエーハの外周部に残留する未結合部を予め除去する方法が従来から幾つか提案されている。例えば、特許文献１には、２つのウエーハを貼り合わせた後、ＳＯＩ基板の周辺全部を面取りする方法が述べられている。また、特許文献２には、貼り合わせたＳＯＩ基板の活性層用ウエーハを所定の厚さに研削したのち、このウエーハ周辺部ともう一方のベースウエーハの接合面側の一部を研削する方法が述べられている。また、特許文献３及び特許文献４には、活性層用ウエーハと支持基板用ウエーハとを貼り合わせる前に、予め活性層用ウエーハを貼り合わせ面から所定の厚さ分周辺部を研削しておき、貼り合わせた後に、この活性層用ウエーハの周辺部の残っている部分がすべて削り落とされ、全体が所定の厚さになるように貼り合わせ面の反対面から研削する方法が述べられている。
また、主に膜厚が２μｍくらいまでの薄膜ＳＯＩ基板の製造法として、例えば、前記のイオン注入剥離法と呼ばれる方法が知られている。この方法は、活性層用ウエーハに水素イオンまたは希ガスイオンを注入し、支持基板用ウエーハと貼り合わせた後、熱処理によってイオン注入面で活性層用ウエーハを剥離するものである（特許文献５を参照）。
しかし、以上のような方法では次のような不都合があった。すなわち、まず特許文献１の方法では、貼り合わせ基板全体の径が小さくなってしまい、既存の設備、治具がそのままでは、使えなくなるという問題が発生する。また、特許文献２では、研削により歪層ができるため、エッチングを行う必要があり、工程が増えるという問題があるし、支持基板用ウエーハの周辺まで研削するので、やはりウエーハ形状が変わってしまう。また特許文献３では、研削砥石の状態により、研削面に突起等が発生し、発塵の原因になるという問題がある。また、特許文献４ではこの研削面での突起等の発生を抑えるためにさらにエッチングを行う必要があり、さらに工程が増えるという問題がある。また、特許文献５では、ウエーハの周辺部での研磨ダレ等により、外周部において貼り付かない部分を残さざるを得ないため、活性層のエッジ部の形状が管理されておらず、凹凸等が残るという問題があった。
特開昭６１−２５６６２１号公報 特開平１−２２７４４１号公報 特開平４−８５８２７号公報 特開平１０−２７０２９８号公報 特開平５−２１１１２８号公報
本発明はこのような問題に鑑みてなされたもので、活性層用ウエーハを薄膜化する際に、工程を簡略化すると同時に、割れや欠け、発塵等を防止し、また、活性層用ウエーハのエッジ部の形状を正確に管理できる貼り合わせ基板の製造方法を提供することを目的とする。
本発明は、上記課題を解決するためになされたもので、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた貼り合わせ基板の製造方法において、
前記活性層用ウエーハの表面に外周部に沿って内側に全周にわたって溝を設ける第一の工程と、
前記溝を設けた面を貼り合わせ面として、前記活性層用ウエーハと前記支持基板用ウエーハとを貼り合わせる第二の工程と、
前記活性層用ウエーハを薄膜化するとともに、前記活性層用ウエーハの溝から外側の未結合部分も取り除く第三の工程とを備えることを特徴とする貼り合わせ基板の製造方法を提供する（請求項１）。
このように、本発明では、上記の第一の工程において活性層用ウエーハに予め溝を設け、次いで、第二の工程において活性層用ウエーハと支持基板用ウエーハとを貼り合わせ、第三の工程において薄膜化を行っている。活性層用ウエーハに予め溝を設けることで、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後に外周研削を行う必要がなくなり、エッチングが不要となるため工程が簡略化されるとともに、外周研削時における突起等の発生を抑えられる。また、薄膜化した活性層の周辺形状が良好となり、発塵の可能性も低くなる他、テラス部も狭くすることができる。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの薄膜化を、前記活性層用ウエーハの裏面を前記表面からの溝部に達するまで研削することによって行うことができる（請求項２）。
このように薄膜化を研削によって行う場合において、上記のような工程を用いれば、薄膜化時における活性層用ウエーハ外周部の割れや欠け、発塵を抑え、また、外周研削を行った場合に必要なエッチング工程を加える必要も無く、周辺形状の良好な厚い活性層を有する貼り合わせ基板を製造することができる。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの薄膜化を、前記第一の工程または第二の工程の前に予め前記活性層用ウエーハの貼り合わせる面から前記溝部を超えない深さにイオン注入によりイオン注入層を設け、前記第三の工程において、剥離熱処理により前記イオン注入層で前記活性層用ウエーハを剥離することによって行うことができる（請求項３）。
このように薄膜化をイオン注入剥離法によって行う場合において、上記のような工程を用いれば、活性層用ウエーハを剥離した際にエッジ部の形状を溝の形状によって画定することが可能となる。従って、イオン注入剥離法による貼り合わせ基板の活性層の外周エッジ部の形状を管理でき、形状が良好であるとともに、発塵等も発生し難くできる。特に薄膜の活性層とする場合に好適である。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハと前記支持基板用ウエーハの貼り合わせを、いずれか一方または両方の表面に形成した酸化膜を介して行うことができる（請求項４）。
近年、ＳＯＩ基板等の、酸化膜を介して半導体単結晶ウエーハを貼り合わせた貼り合わせ基板が注目されており、また、その品質要求は益々厳しいものとなってきている。本発明の貼り合わせ基板の製造方法によれば、外周部形状に関する厳しい品質要求を満足させることのできる高品質の酸化膜を介した貼り合わせＳＯＩ基板を製造することが可能である。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、ウォータージェットガイデッドレーザーにより加工されることが好ましい（請求項５）。
このように、溝をウォータージェットガイデッドレーザーによって加工すれば、レーザー光によって加工するときに生じる盛り上がりを回避できる。また、所望の深さの溝を容易に形成することができる。従って、その後の貼り合わせも良好となる上に、確実に周辺未結合部を除去できる。
なお、ウォータージェットガイデッドレーザーとは、全反射を利用してレーザー光を高圧で押し出された水柱に封じ込めるようにして加工するものである。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、外周部から１〜２ｍｍの位置に設けられることが好ましい（請求項６）。
このようにすれば、溝より外の部分はウエーハを重ね合わせたときに、ウエーハの研磨ダレ等により密着しない部分、すなわちその後の結合熱処理によっても結合しない部分となり、ウエーハ結合後に溝の外側を除去することが容易になるとともに、溝の内側領域は確実に強固に結合することができる。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、前記活性層用ウエーハを鏡面研磨する前に設けられ、該溝を設けた後に前記活性層用ウエーハの鏡面研磨を行うことができる（請求項７）。
このようにすれば、溝加工したときに例え盛り上がりができたとしても鏡面研磨によって除去することができるので、良好な貼り合わせが確保できる。
また、本発明の貼り合わせ基板の製造方法では、前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、前記活性層用ウエーハを鏡面研磨した後に設けることができる（請求項８）。
このように、本発明の貼り合わせ基板の製造方法では、鏡面研磨した後に溝を設けても活性層用ウエーハ外周部の未結合部を取り除くことができる。特に、活性層用ウエーハの表面に酸化膜を形成する場合には、鏡面研磨後の酸化膜形成後に溝を形成することが好ましい。
以上説明したように、本発明によれば、貼り合わせ基板を薄膜化する際に未結合部を取り除く操作を、活性層用ウエーハと支持基板用ウエーハとを貼り合わせる前に、予め活性層用ウエーハに溝を形成することで行う。このため、貼り合わせた後の貼り合わせ基板の直径も変化させず、エッジ部の研削面からの割れや欠け、発塵もなく、エッジ部の形状も良い貼り合わせ基板を簡単な工程で容易に提供することができる。
以下、本発明についてさらに詳細に説明する。
本発明者は、未結合部を含む活性層用ウエーハの外周部を取り除く際に割れや欠け、発塵がなく、得られた貼り合わせ基板の外周形状も良好なものを、工程を複雑にすることなく製造する方法を見出すべく、調査、研究を行った。
従来の方法では、以下のように活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後にウエーハ周辺部の未結合部を取り除いている。すなわち、例えば図５のように、２枚のウエーハ（ａ）（ｂ）を貼り合わせた後（ｃ）、活性層用ウエーハ側を外周研削し（ｄ）、さらに支持基板用ウエーハに達するまで外周部をエッチングしている（ｅ）。その後、活性層用ウエーハを所望の厚さまで研削、研磨する（ｆ）。
しかし、この方法では上記のように外周研削後にエッチング工程、平面研削工程が必要となり、工程が複雑になるという問題点がある。
また、改良された特許文献４の方法では図６のように、活性層用ウエーハ（ａ）と支持基板用ウエーハ（ｃ）とを貼り合わせる前に活性層用ウエーハを外周研削し（ｂ）、貼り合わせた後に（ｄ）所望の厚さまで研削、研磨する（ｅ）。
しかし、この方法では歪層が残るため、研削後に仕上げ面取りが必要であり、工程が複雑になるという問題点が残っていた。
そこで、本発明者は、鋭意検討を重ねた結果、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた際のウエーハ中央部と未結合部の結合力の違いに着目した。すなわち、強く結合するウエーハ中央部を残し、活性層用ウエーハ外周部の未結合部を取り除き、同時に活性層用ウエーハのエッジ形状を管理する方法として、貼り合わせる前に活性層用ウエーハに予め溝を設けることでウエーハ中央部と未結合部を隔てることに想到し、本発明を完成させた。
すなわち、本発明の貼り合わせ基板の製造方法は、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた貼り合わせ基板の製造方法において、前記活性層用ウエーハの表面に外周部に沿って内側に全周にわたって溝を設ける第一の工程と、前記溝を設けた面を貼り合わせ面として、前記活性層用ウエーハと前記支持基板用ウエーハとを貼り合わせる第二の工程と、前記活性層用ウエーハを薄膜化し、前記活性層用ウエーハの溝から外側の未結合部分も取り除く第三の工程とを備えることを特徴とする。
このような本発明の貼り合わせ基板の製造方法について以下に図面を参照してさらに具体的に説明するが、本発明はこれらに限定されるものではない。
図１は、本発明の方法により活性層用ウエーハの外周部の未結合部分を取り除いて貼り合わせ基板を製造する方法であり、薄膜化を平面研削によって行う方法を示したフローシートである。
図１（ａ）では、酸化膜２３を形成した活性層用ウエーハ２１を示している。酸化膜２３は活性層用ウエーハに形成しても良いし、支持基板用ウエーハに形成しても良いし、両ウエーハに形成しても良い。２枚のウエーハを直接接合する場合は、この酸化膜は形成されない。
次に、図１（ｂ）のように活性層用ウエーハ２１に溝２４を外周に沿って形成する。
図２は、本発明の方法により活性層用ウエーハに形成する溝の一例を概略的に示している。活性層用ウエーハ２１の表面に外周部に沿って内側に全周にわたって溝２４を形成する。
例えば、ウエーハ外周部から内側に１．５〜２ｍｍの領域に、外周に沿って溝幅１００μｍ、溝深さ５０〜１００μｍの溝を形成する。オリエンテーションフラットがある場合は、その領域も同様に形状に沿って内側に溝の形成を行う。これらの数値については、特に限定されないが、このようにすれば、溝より外の部分はウエーハを重ね合わせたときに、ウエーハの研磨ダレ等により密着しない部分、すなわちその後の結合熱処理によっても結合しない部分となり、ウエーハ結合後に溝の外側を除去することが容易になるとともに、溝の内側領域は確実に強固に結合することができる。
このような溝２４は、溝が形成できれば、どのような加工方法により形成しても良く、切削等の機械加工、レーザー等を用いることができるが、例えば、図４に示すウォータージェットガイデッドレーザー装置８０を用いて形成することができる。
このウォータージェットガイデッドレーザー装置８０は、レーザー光８１に対して透明な窓８３を備え、高圧の水８６で満たした水チャンバー８４を備えている。ノズル８５から射出された水ガイド８７は一定の径を保ちつつ、加工物８８に到達する。集光レンズ８２によってノズル８５付近に集光されたレーザー光８１は水ガイド８７中で全反射を繰り返すため水ガイド８７の外には出ず、加工物８８に到達し、加工物８８を加工する。
このように、溝をウォータージェットガイデッドレーザーによって加工すれば、レーザー光によって加工するときに生じる盛り上がりを回避できる。また、所望の深さの溝を容易に形成することができる。従って、その後の貼り合わせも良好となる上に、確実に周辺未結合部を除去できる。また、加工部分が高温になりにくく、盛り上がりもできにくいため、溝を形成しても貼り合わせやすい。
また、このような溝２４の形成は、活性層用ウエーハ２１の１次鏡面研磨前に行っても良いし、１次鏡面研磨後に行っても良い。１次鏡面研磨前、すなわち鏡面研磨の前あるいは、１次鏡面研磨後、すなわち仕上げ研磨前に溝を形成すれば、その後仕上げ研磨等の研磨工程があるので、溝の形成により例え盛り上がり等が発生しても、これを除去できるので、良好な貼り合わせが確保できる。
また、溝２４は、活性層用ウエーハ２１を鏡面研磨した後に設けても良い。このように、鏡面研磨した後に溝を設けても活性層用ウエーハ外周部の未結合部を取り除くことができる。
また、溝２４の形成は、上記のように酸化膜２３を形成した後に行っても良いし、酸化膜形成前に溝を形成しても良い。溝深さは、例えば活性層と埋込酸化膜層の合計の厚さが２０μｍのＳＯＩウエーハの場合、３５〜４０μｍで十分である。
次に、図１（ｄ）に示すように、図１（ｂ）の活性層用ウエーハ２１及び（ｃ）の支持基板用ウエーハ２８を貼り合わせ、貼り合わせ基板２９とし、その後、結合熱処理を行う。
このとき、活性層用ウエーハと支持基板用ウエーハとの貼り合わせは、例えば、常温の清浄な雰囲気下で、溝２４を形成した側の表面２５と支持基板用ウエーハ２８の一方の主面を接触させることにより、接着剤等を用いることなくウエーハ同士が接着する。その後の結合熱処理は、例えば、不活性ガス雰囲気下、あるいは酸化雰囲気下で、１０００〜１２００℃で３０分から２時間の範囲で行うことができる。
これにより、結合力が強固となり、その後の研削に耐え得るものとなる。
次に、図１（ｅ）に示すように貼り合わせ基板２９を活性層側から平面３０まで、すなわち溝２４に達するまで平面研削する。このとき活性層用ウエーハ側の外縁部３１も同時に除去される。
例えば、最終的な活性層厚さ＋１０〜３０μｍになるように研削する。このようにすれば研削後に溝２４が現れるが、活性層厚さが厚い貼り合わせ基板を作製する場合は、予め溝深さを深く形成しておけば良い。
このとき、溝２４より外周側の外縁部３１は、ウエーハ貼り合わせの際、研磨ダレ等によりウエーハが均一に貼り合わされていないため結合力が弱く、研削により溝の外側の領域である外縁部３１は除去され、溝の内側の領域だけが残る。
次に、図１（ｆ）に示すように、所望の活性層厚さが得られるまで研磨することによって、最終的に、活性層３３を持つ貼り合わせ基板３４が製造される。
例えば、活性層厚さが２０μｍになるまで研磨し、同時に鏡面仕上げをする。
次に、図３は、別の本発明の貼り合わせ基板の製造方法であり、薄膜化をイオン注入剥離法によって行う方法を示したフローシートである。
図３（ａ）では、酸化膜４３を形成した活性層用ウエーハ４１を示している。酸化膜４３は活性層用ウエーハに形成しても良いし、支持基板用ウエーハに形成しても良いし、両ウエーハに形成しても良く、直接接合する場合は形成しなくても良い。
次に、図３（ｂ）のように活性層用ウエーハ４１に溝４４を外周に沿って形成する。
このような溝は、例えば、前述の、図４に示すウォータージェットガイデッドレーザー装置８０を用いて形成することができる。
例えば、ウエーハ外周部から内側に１〜２ｍｍの領域に、外周に沿って溝幅１００μｍ、溝深さ１５〜２０μｍの溝を形成する。これらの数値も特に限定されない。
なお、このような溝の形成は、上記のように酸化膜を形成した後に行っても良いし、酸化膜形成前に溝を形成しても良い。また、溝の形成は、ウエーハの１次鏡面研磨前に行っても良いし、１次鏡面研磨後に行っても良いし、また、次に述べるイオン注入の後に行っても良い。１次鏡面研磨前、すなわち鏡面研磨の前あるいは、１次鏡面研磨後、すなわち仕上げ研磨前に溝を形成すれば、その後仕上げ研磨等の研磨工程があるので、溝の形成により例え盛り上がり等が発生しても、これを除去できる。また、鏡面研磨後に溝を形成する場合には、溝深さは２〜１０μｍで十分である。
次に、図３（ｃ）のように活性層用ウエーハ４１に、溝４４を形成した側の表面４５側からイオン注入を行い、イオン注入層４８を形成する。このときに注入するイオンは水素イオンまたは希ガスイオンの少なくとも一種類である。
この際、活性層用ウエーハの注入面にはチャネリングを防止するためにも酸化膜を形成しておくことが好ましいが、必ずしも形成しなくても良い。なお、このときのイオン注入層４８の深さは、最終的に形成される活性層５５の厚さに反映される。従って、注入エネルギー等を制御してイオン注入することにより、活性層の厚さを制御できる。すなわち、イオン注入層の深さは、所望とされる活性層の厚さ以上であって、溝４４の深さよりも浅くされる。
次に、図３（ｅ）に示すように、図３（ｃ）の活性層用ウエーハ４１及び図３（ｄ）の支持基板用ウエーハ４９を、溝を形成した側の表面４５を貼り合わせ面として貼り合わせ、貼り合わせ基板５０とする。
このとき、活性層用ウエーハと支持基板用ウエーハとの貼り合わせは、例えば、常温の清浄な雰囲気下で、溝４４を形成した側の表面４５と支持基板用ウエーハ４９の一方の主面を接触させることにより、接着剤等を用いることなくウエーハ同士が接着し、貼り合わせ基板５０を得る。
次に、図３（ｆ）に示すように、剥離熱処理を行い、イオン注入層４８で、貼り合わせ基板５２から活性層用ウエーハの大部分５３を剥離する。このとき溝より内側の両ウエーハの結合力に比べて外周部の結合力は弱いために活性層側の未結合部４７は剥離した活性層用ウエーハの大部分５３に結合したままである。
この剥離熱処理は、例えば、貼り合わせ基板５０に対して、不活性ガス雰囲気下３００〜６００℃の温度で熱処理を加えれば、結晶の再配列と気泡の凝集とによって、活性層用ウエーハ４１をイオン注入層４８で剥離することができる。
このとき、溝が形成された領域より外周部は結合強度が小さいため、活性層は支持基板用ウエーハに転写されない。また、溝が形成された領域より内側の領域のウエーハでは転写が完全に行われる。すなわち、活性層の転写領域が予め形成された溝によって画定され、活性層のエッジ部はきれいに揃う。剥離後の活性層のエッジ部の外周から１〜２ｍｍ付近は、研磨ダレの始まる領域であり結合強度が下がるが、その近接部、例えばエッジ部の外周から３〜４ｍｍの領域は支持基板用ウエーハと強く結合し転写されるので、ウエーハ自体の剛性により転写が起こる。一方、溝が無い場合は、剥離前の活性層用ウエーハの外周から１ｍｍより外側は結合が起こらず、活性層用ウエーハの外周より１〜２ｍｍの領域はそれより内側と外側の挙動に引っ張られる部分が入り混じり、剥離後の活性層のエッジ部はきれいに揃わない。すなわち、溝を形成することで溝より内側の領域は、最外周１ｍｍの領域の影響を受けることはなく、結果的に、より外側まで活性層を転写、形成することができるとともに、エッジ部の形状を良好なものとできる。従って、発塵が生じにくいとともに、活性層を拡大することができる。
次に、図３（ｇ）に示すように、結合熱処理を行った後に、例えば、所望の活性層厚さおよび表面平坦度が得られるまで研磨することによって、最終的に、活性層５５を持つ貼り合わせ基板５６が製造される。
このときの結合熱処理は剥離熱処理よりも高い温度で行われる。例えば、不活性ガス雰囲気下、あるいは酸化雰囲気下で、１０００〜１２００℃で３０分から２時間の範囲で行うことができる。なお、この結合熱処理は、上記剥離熱処理を兼ねるものとすることも可能である。
また、このときの研磨としては、例えば、取り代が１００ｎｍ以下のタッチポリッシュによることができ、表面を鏡面仕上げする。剥離後に活性層の厚さを所望の厚さとする方法は、上記の研磨に限られず、例えば、酸化熱処理後に生成した酸化膜をエッチング除去する、いわゆる犠牲酸化を行っても良い。
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
まず、図１に従い、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後の活性層用ウエーハの薄膜化を平面研削によって行う方法について説明する。
チョクラルスキー法で引き上げたｐ型、＜１００＞、抵抗８〜１２Ωｃｍの単結晶シリコンインゴットをスライスして直径１５０ｍｍ（６インチ）、厚さ６２５μｍの薄円板状のウエーハを得た。ウエーハの割れや欠け、発塵を防止するため、外縁部に面取り加工を施した後、ウエーハを平面化するためラッピング加工を行った。次いで、ラッピング後のウエーハの表面に残留する加工歪を除去するため、エッチング加工を実施した。さらに、ウエーハの表裏両面に対し１次鏡面研磨加工を行い、面取り部にも研磨加工を行った。
上記のようにシリコンウエーハを１次鏡面研磨まで行い、活性層用ウエーハとした。このウエーハにウォータージェットガイデッドレーザーを用いて、図２のようにウエーハ表面の外周より内側に１．５ｍｍの領域に、外周に沿って溝幅１００μｍ、溝深さ１００μｍの溝を形成した。このときのウォータージェットガイデッドレーザーの条件は波長１０６４ｎｍの長周期パルスとした。溝形成後、鏡面仕上げを行った。
次に、そのウエーハを酸化雰囲気下で熱処理し、ウエーハ表面全体に酸化膜を形成させた。さらに、別に用意した上記の１次鏡面研磨後、仕上げ鏡面研磨まで行った支持基板用ウエーハと、活性層用ウエーハの溝を形成した側を接触させた後、圧力を加えて貼り合わせ、Ａｒ雰囲気下、１１００℃にて２時間、結合熱処理を行った。
このようにしてできた貼り合わせＳＯＩ基板の活性層用ウエーハ側全体を、ＳＯＩ厚さが約３０μｍになるまで平坦になるように研削した。
その後、通常行われている研磨を行い図１（ｆ）のごとき厚さ２０μｍのＳＯＩ層を有する、貼り合わせ基板を作製した。
こうして得られたＳＯＩウエーハの活性層の外周エッジ部及びテラス部を顕微鏡観察したところ、良好な形状であり、ＳＯＩ島は全く観察されなかった。しかも、溝を形成しただけであるので工程も簡単であった。テラス部の領域は外周より１．５ｍｍであり、従来の薄膜化を研削による方法におけるテラス部の領域が外周より約３ｍｍであることに比べて、活性層領域も拡大した。
（実施例２）
次に、図３に従い、活性層用ウエーハと支持基板用ウエーハとを貼り合わせた後の活性層用ウエーハの薄膜化をイオン注入剥離法によって行う方法について説明する。
まず、実施例１と同様に、上記のようにシリコンウエーハを１次鏡面研磨まで行い、活性層用ウエーハとした。このウエーハにウォータージェットガイデッドレーザーを用いて、図２のようにウエーハ周辺の外周より１ｍｍの領域に、外周に沿って溝幅１００μｍ、溝深さ１０μｍの溝を形成した。このときのウォータージェットガイデッドレーザーの条件は波長１０６４ｎｍの長周期パルスとした。溝形成後、鏡面仕上げを行った。
次に、この活性層用ウエーハを酸化雰囲気下で熱処理し、ウエーハ表面全体に酸化膜を形成させた。この活性層用ウエーハにドーズ量１０×１０１６／ｃｍ２、注入深さは１μｍの条件で水素イオン注入を行った。
そして、別に用意した上記の仕上げ鏡面研磨まで行った支持基板用ウエーハと、活性層用ウエーハの溝を形成した側を接触させ貼り合わせた。その後、Ａｒ雰囲気下で５００℃まで温度を上げ、剥離熱処理を行った。このとき、活性層用ウエーハ側の未結合部は剥離された活性層用ウエーハに結合したまま除去された。
その後、Ａｒ雰囲気下、１１００℃にて２時間、結合熱処理を行った。
その後、研磨代の少ない、いわゆるタッチポリッシュを行い図３（ｇ）のごとき厚さ０．５μｍのＳＯＩ層を有する、貼り合わせ基板を作製した。
こうして得られたＳＯＩウエーハの活性層の外周エッジ部及びテラス部を顕微鏡観察したところ、良好な形状であり、ＳＯＩ島は全く観察されなかった。しかも、溝を形成しただけであるので工程も簡単であった。テラス部の領域は外周より１ｍｍであり、従来の薄膜化をイオン注入剥離法で行う方法におけるテラス部の領域が外周より２〜２．５ｍｍであることに比べて、活性層領域も拡大した。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、上記実施形態では、２枚の半導体基板、特にシリコンウエーハを貼り合わせて貼り合わせ基板を作製する場合を中心に説明したが、本発明は半導体基板と石英、炭化珪素窒化珪素、アルミナ、サファイア、その他のセラミックス材料のような絶縁基板とを貼り合わせて、貼り合わせ基板を作製する場合にも周辺未結合部が発生するので、これを除去するのに有効である。
また、ウォータージェットガイデッドレーザーを溝形成に使用する場合、材料がシリコン以外でもレーザーの波長を適正に選択すれば、シリコンと同様の加工が可能である。
本発明の貼り合わせ基板の製造方法を示したフローシートであり、薄膜化を平面研削で行う場合である。 本発明の溝の形成の仕方を示す概略構成図である。 本発明の貼り合わせ基板の製造方法を示したフローシートであり、薄膜化をイオン注入剥離法で行う場合である。 ウォータージェットガイデッドレーザーの概略図である。 従来の活性層用ウエーハ外周部の未結合部の除去の方法を示したフローシートである。 他の従来の活性層用ウエーハ外周部の未結合部の除去の方法を示したフローシートである。
符号の説明
２１…活性層用ウエーハ、 ２３…酸化膜、 ２４…溝、 ２５…溝を形成した面、 ２８…支持基板用ウエーハ、 ２９…貼り合わせ基板、 ３０…研削を終了する平面、 ３１…外縁部、 ３３…活性層、 ３４…貼り合わせ基板、４１…活性層用ウエーハ、 ４３…酸化膜、 ４４…溝、 ４５…溝を形成した面、 ４７…未結合部、 ４８…イオン注入層、 ４９…支持基板用ウエーハ、 ５０…貼り合わせ基板、 ５２…貼り合わせ基板、 ５３…剥離した活性層用ウエーハ、 ５５…活性層、 ５６…貼り合わせ基板、 ８０…ウォータージェットガイデッドレーザー装置、 ８１…レーザー光、 ８２…集光レンズ、 ８３…窓、 ８４…水チャンバー、 ８５…ノズル、 ８６…水、 ８７… 水ガイド、 ８８…加工物、 １０１…活性層用ウエーハ、 １０２…酸化膜、 １０３…支持基板用ウエーハ、 １０４…貼り合わせ基板、 １０５…外周研削部、 １０６…テラス部、 １０７…活性層、 １２１…活性層用ウエーハ、 １２２…外周研削部、 １２３…外周研削をした面、 １２４…支持基板用ウエーハ、 １２５…酸化膜、 １２６…貼り合わせ基板、 １２７…活性層。

Claims (8)

  1. 活性層用ウエーハと支持基板用ウエーハとを貼り合わせた貼り合わせ基板の製造方法において、
    前記活性層用ウエーハの表面に外周部に沿って内側に全周にわたって溝を設ける第一の工程と、
    前記溝を設けた面を貼り合わせ面として、前記活性層用ウエーハと前記支持基板用ウエーハとを貼り合わせる第二の工程と、
    前記活性層用ウエーハを薄膜化するとともに、前記活性層用ウエーハの溝から外側の未結合部分も取り除く第三の工程とを備えることを特徴とする貼り合わせ基板の製造方法。
  2. 前記活性層用ウエーハの薄膜化を、前記活性層用ウエーハの裏面を前記表面からの溝部に達するまで研削することによって行うことを特徴とする請求項１に記載の貼り合わせ基板の製造方法。
  3. 前記活性層用ウエーハの薄膜化を、前記第一の工程または第二の工程の前に予め前記活性層用ウエーハの貼り合わせる面から前記溝部を超えない深さにイオン注入によりイオン注入層を設け、前記第三の工程において、剥離熱処理により前記イオン注入層で前記活性層用ウエーハを剥離することによって行うことを特徴とする請求項１に記載の貼り合わせ基板の製造方法。
  4. 前記活性層用ウエーハと前記支持基板用ウエーハの貼り合わせを、いずれか一方または両方の表面に形成した酸化膜を介して行うことを特徴とする請求項１ないし請求項３のいずれか一項に記載の貼り合わせ基板の製造方法。
  5. 前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、ウォータージェットガイデッドレーザーにより加工されることを特徴とする請求項１ないし請求項４のいずれか一項に記載の貼り合わせ基板の製造方法。
  6. 前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、外周部から１〜２ｍｍの位置に設けられることを特徴とする請求項１ないし請求項５のいずれか一項に記載の貼り合わせ基板の製造方法。
  7. 前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、前記活性層用ウエーハを鏡面研磨する前に設けられ、該溝を設けた後に前記活性層用ウエーハの鏡面研磨を行うことを特徴とする請求項１ないし請求項６のいずれか一項に記載の貼り合わせ基板の製造方法。
  8. 前記活性層用ウエーハの表面において外周部に沿って内側に設ける溝は、前記活性層用ウエーハを鏡面研磨した後に設けられることを特徴とする請求項１ないし請求項６のいずれか一項に記載の貼り合わせ基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823924B2 (en) 2021-03-08 2023-11-21 Kioxia Corporation Semiconductor manufacturing apparatus, and method of manufacturing semiconductor device

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100038686A1 (en) * 2008-08-14 2010-02-18 Advanced Micro Devices, Inc. Soi substrates and devices on soi substrates having a silicon nitride diffusion inhibition layer and methods for fabricating
SG160295A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP2010087345A (ja) * 2008-10-01 2010-04-15 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US8043938B2 (en) * 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2011029609A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
DE102009036033B4 (de) 2009-08-04 2012-11-15 Austriamicrosystems Ag Durchkontaktierung für Halbleiterwafer und Herstellungsverfahren
JP5846727B2 (ja) * 2009-09-04 2016-01-20 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
JP5587107B2 (ja) * 2009-09-18 2014-09-10 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5521582B2 (ja) * 2010-01-28 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
US8310031B2 (en) 2010-07-30 2012-11-13 Memc Electronic Materials, Inc. Semiconductor and solar wafers
US20120028555A1 (en) 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Grinding Tool For Trapezoid Grinding Of A Wafer
US20120028439A1 (en) 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Semiconductor And Solar Wafers And Method For Processing Same
FR2969373B1 (fr) * 2010-12-20 2013-07-19 St Microelectronics Crolles 2 Procede d'assemblage de deux plaques et dispositif correspondant
US8753460B2 (en) 2011-01-28 2014-06-17 International Business Machines Corporation Reduction of edge chipping during wafer handling
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法
JP2013102080A (ja) * 2011-11-09 2013-05-23 Disco Abrasive Syst Ltd ウエーハの支持基板およびウエーハの加工方法
JP6116155B2 (ja) * 2012-08-20 2017-04-19 株式会社ディスコ ウエーハの加工方法
FR2995133A1 (fr) * 2012-08-31 2014-03-07 St Microelectronics Crolles 2 Procede d'amincissement d'une tranche semiconductrice
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
JP6136786B2 (ja) * 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
CN104716017B (zh) * 2013-12-13 2017-10-24 上海华虹宏力半导体制造有限公司 改善晶圆边缘处理的方法
CN103871870B (zh) * 2014-02-28 2016-05-25 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
TWI603393B (zh) * 2015-05-26 2017-10-21 台虹科技股份有限公司 半導體裝置的製造方法
DE102015116983A1 (de) * 2015-10-06 2017-04-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
JP6729471B2 (ja) * 2017-04-17 2020-07-22 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
CN109786234B (zh) * 2017-11-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10818488B2 (en) * 2017-11-13 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer structure and trimming method thereof
JP6877585B2 (ja) * 2017-12-19 2021-05-26 東京エレクトロン株式会社 基板処理システム、基板処理方法及びコンピュータ記憶媒体
DE102019122614A1 (de) * 2019-08-22 2021-02-25 Infineon Technologies Ag Ausgangssubstrat, wafer-verbund und verfahren zum herstellen von kristallinen substraten und halbleitervorrichtungen
JP7016032B2 (ja) 2019-09-24 2022-02-04 日亜化学工業株式会社 半導体素子の製造方法
US11710656B2 (en) 2019-09-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor-on-insulator (SOI) substrate
FR3109016B1 (fr) * 2020-04-01 2023-12-01 Soitec Silicon On Insulator Structure demontable et procede de transfert d’une couche mettant en œuvre ladite structure demontable
TWI783366B (zh) * 2021-02-03 2022-11-11 昇陽國際半導體股份有限公司 邊角不易碎裂的晶圓
CN115881622B (zh) * 2023-01-29 2023-05-12 合肥晶合集成电路股份有限公司 一种晶圆键合的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485827A (ja) * 1990-07-26 1992-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH09252100A (ja) * 1996-03-18 1997-09-22 Shin Etsu Handotai Co Ltd 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ
JPH10270298A (ja) * 1997-03-27 1998-10-09 Mitsubishi Materials Shilicon Corp 張り合わせ基板の製造方法
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP3635200B2 (ja) * 1998-06-04 2005-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP4277469B2 (ja) * 1999-10-14 2009-06-10 信越半導体株式会社 貼り合わせウエーハの製造方法及び貼り合わせウエーハ
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
CN100454552C (zh) * 2001-07-17 2009-01-21 信越半导体株式会社 贴合晶片的制造方法及贴合晶片、以及贴合soi晶片
JP2003151924A (ja) * 2001-08-28 2003-05-23 Tokyo Seimitsu Co Ltd ダイシング方法およびダイシング装置
DE10234979A1 (de) * 2002-07-31 2004-02-12 Epcos Ag Drosselkern für nichtlineare Kerndrossel und Verfahren zur Herstellung
JP2005123263A (ja) * 2003-10-14 2005-05-12 Shinko Electric Ind Co Ltd 半導体ウェハの加工方法
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
TWI270928B (en) * 2005-07-22 2007-01-11 Sino American Silicon Products Method of manufacturing composite wafer sructure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11823924B2 (en) 2021-03-08 2023-11-21 Kioxia Corporation Semiconductor manufacturing apparatus, and method of manufacturing semiconductor device

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