KR20080097390A - 접합기판의 제조방법 - Google Patents

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Abstract

본 발명은 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 접합기판의 제조방법에 있어서, 상기 활성층용 웨이퍼의 표면에 외주부를 따라 내측에 전주(全周)에 걸쳐 홈을 형성하는 제1공정과 상기 홈을 형성한 면을 접합면으로 하여, 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼를 접합시키는 제2공정과, 상기 활성층용 웨이퍼를 박막화함과 함께, 상기 활성층용 웨이퍼의 홈으로부터 외측의 미결합부분도 제거하는 제３공정을 포함하는 것을 특징으로 하는 접합기판의 제조방법이다.
이것에 의해, 활성층용 웨이퍼를 박막화할 때, 공정을 간략화하고, 깨어짐이나 떨어짐, 발진 등을 방지하고, 또한, 활성층용 웨이퍼의 에지부의 형상을 관리할 수 있는 접합기판의 제조방법이 제공된다.
웨이퍼, 접합, 기판, 활성층, 지지기판, 외주부, 에지부, 홈,

Description

접합기판의 제조방법{Method for Manufacturing Bonded Substrate}
본 발명은, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후에 활성층용 웨이퍼를 박막화하는 것에 의한 접합기판의 제조방법, 예를 들면, 직접 접합기판, SOI 기판 등의 접합기판의 제조방법에 관한 것이다.
고성능 디바이스용의 반도체 기판으로서, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후, 활성층용 웨이퍼를 박막화한 접합기판이 사용되고 있다. 이러한 접합기판의 하나로서, SOI 기판이 알려져 있다.
SOI 기판의 제조방법으로서, 예를 들면, 이하의 방법이 알려져 있다.
즉, 경면연마된 2매의 실리콘 웨이퍼(활성층용 웨이퍼와 지지기판용 웨이퍼)를 준비하고, 적어도 한쪽의 웨이퍼에 산화막을 형성시킨다. 그리고, 이들 웨이퍼를 산화막을 사이에 두고 접합시킨 후, 열처리하여 결합강도를 높인다.
그 후, 활성층용 웨이퍼를 박막화하여 SOI(Silicon on Insulator)층이 형성된 SOI 기판을 얻는다.
이 박막화의 방법으로서는, 활성층용 웨이퍼를 소망한 두께까지 연삭, 연마 등을 행하는 방법이나, 이온 주입 박리법이라고 불리는 방법으로 이온 주입 층에서 활성층용 웨이퍼를 박리하거나 하는 방법 등이 있다.
또한, 이 그 밖에도, 접합기판을 제조하는 경우, 산화막을 개입시킴이 없이 직접 실리콘 웨이퍼끼리를 접합시키는 경우가 있다. 또한, 지지기판용 웨이퍼로서, 석영, 탄화 규소, 알루미나 등의 절연성 웨이퍼를 이용하는 경우도 있다.
그런데, 상기와 같이 SOI 기판 등의 접합기판을 제조하는 경우, 접합시킨 2매의 경면 연마된 웨이퍼의 외주부는 깨어짐이나 떨어짐, 발진을 방지하기 위하여 R 면취 등이 실시되어 있는 것 외에, 두께가 약간 얇아진 연마 처짐(ダレ)라고 불리는 부분이 존재하고, 그 부분은 결합되지 않거나, 결합력이 약한 미결합부로서 남게 된다.
이러한 미결합부가 존재한 상태로 연삭 등에 의해 활성층용 웨이퍼를 박막화하면, 그 박막화공정중에 미결합부의 일부가 박리하게 된다. 따라서, 박막화된 활성층용 웨이퍼는, 지지기판용 웨이퍼보다 작은 직경이 되고, 또한, 주변부에는 미소한 요철이 연속적으로 형성되게 된다.
그리고, 이러한 접합기판을 디바이스 공정에 투입하면, 잔류하는 미결합부가 디바이스 공정에서 박리하여, 파티클을 발생시켜, 디바이스 수율을 저하시키게 된다.
이것을 방지하기 위해서는, 연삭 등에 의해 활성층용 웨이퍼를 박막화하기 전에, 활성층용 웨이퍼의 외주부에 잔류하는 미결합부를 미리 제거하는 것이 필요하게 된다.(또한, 이와 같이 미결합부를 제거하고, 지지기판용 웨이퍼가 노출된 부분을 '테라스부'라고 부른다.)
이 때문에, 활성층용 웨이퍼의 외주부에 잔류하는 미결합부를 미리 제거하는 방법이 종래부터 몇몇 제안되어 있다.
예를 들면, 일본 특개소 61－256621호 공보에는, 2개의 웨이퍼를 접합시킨 후, SOI 기판의 주변 전부를 면취하는 방법이 기재되어 있다.
또한, 일본 특개평1-227441호 공보에는 접합시킨 SOI기판의 활성층용 웨이퍼를 소정의 두께로 연삭한 후, 이 웨이퍼의 주변부와 다른 한쪽의 베이스 웨이퍼의 접합면측의 일부를 연삭하는 방법이 기재되어 있다.
또한, 일본 특개평4-85827호 공보 및 특개평 10－270298호 공보에는, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시키기 전에, 미리 활성층용 웨이퍼를 접합면으로부터 소정의 두께만큼 주변부를 연삭해 두어, 접합시킨 후에, 이 활성층용 웨이퍼의 주변부의 남아 있는 부분이 모두 제거되어, 전체가 소정의 두께가 되도록 접합면의 반대면으로부터 연삭하는 방법이 기재되어 있다.
또한, 주로 막 두께가 2㎛정도까지의 박막 SOI 기판의 제조법으로서, 예를 들면, 상기한 이온 주입 박리법이라고 불리는 방법이 알려져 있다. 이 방법은, 활성층용 웨이퍼에 수소이온 또는 희가스 이온을 주입하고, 지지기판용 웨이퍼와 접합시킨 후, 열처리에 의해 이온 주입면에서 활성층용 웨이퍼를 박리하는 것이다(일본 특개평 5－211128호 공보를 참조).
그러나, 이상과 같은 방법에서는 다음과 같은 문제점이 있었다.
즉, 우선 일본 특개소 61－256621호 공보의 방법에서는, 접합기판 전체의 지름이 작아져 버려, 기존의 설비, 치구가 그대로는, 사용될 수 없게 된다고 하는 문제가 발생한다.
또한, 일본 특개평1-227441호 공보에서는, 연삭에 의해 변형(歪)층이 생길 수 있기 때문에, 에칭을 실시할 필요가 있어, 공정이 증가한다고 하는 문제가 있고, 지지기판용 웨이퍼의 주변까지 연삭하므로, 역시 웨이퍼 형상이 변화하게 된다.
또한, 일본 특개평 4－85827호 공보에서는, 연삭지석의 상태에 따라, 연삭면에 돌기 등이 발생하고, 발진의 원인이 된다고 하는 문제가 있다.
또한, 일본 특개평 10－270298호 공보에서는 이 연삭면에서의 돌기 등의 발생을 억제하기 위하여 추가로 에칭을 실시할 필요가 있어, 추가로 공정이 증가한다고 하는 문제가 있다.
또한, 일본 특개평 5－211128호 공보에서는, 웨이퍼의 주변부에서의 연마 처짐등에 의해, 외주부에 있어서 접합하지 않는 부분을 남기지 않을 수 없기 때문에, 활성층의 에지부의 형상이 관리되어 있지 않아, 요철 등이 남는다고 하는 문제가 있었다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 활성층용 웨이퍼를 박막화할 때에, 공정을 간략화함과 동시에, 깨어짐이나 떨어짐, 발진을 방지하고, 또한 활성층용 웨이퍼의 에지부의 형상을 정확하게 관리할 수 있는 접합기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 접합기판의 제조방법에 있어서, 상기 활성층용 웨이퍼의 표면에 외주부(外周部))를 따라 내측에 전주(全周)에 걸쳐 홈(溝)을 형성하는 제1공정과
상기 홈을 형성한 면을 접합면으로 하여 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼를 접합시키는 제2 공정과,
상기 활성층용 웨이퍼를 박막화함과 함께, 상기 활성층용 웨이퍼의 홈으로부터 외측의 미결합부분도 제거하는 제３공정을 포함하는 것을 특징으로 하는 접합기판의 제조방법을 제공한다.
이와 같이, 본 발명에서는, 상기의 제1공정에서 활성층용 웨이퍼에 미리 홈을 형성하고, 이어서, 제2공정에서 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시키고, 제３공정에서 박막화를 행한다.
활성층용 웨이퍼에 미리 홈을 형성하는 것으로, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후에 외주 연삭을 행할 필요가 없어지게 되어, 에칭이 불필요해지기 때문에 공정이 간략화됨과 동시에, 외주 연삭 시에 있어서의 돌기 등의 발생을 억제할 수 있다.
또한, 박막화한 활성층의 주변 형상이 양호하게 되어, 발진의 가능성도 낮아지는 것 외에, 테라스부도 좁게 할 수가 있다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 박막화를, 상기 활성층용 웨이퍼의 이면을 상기 표면으로부터의 홈부에 이를 때까지 연삭하는 것에 의해 행할 수가 있다.
이와 같이 박막화를 연삭에 의해 행하는 경우에 있어서, 상기와 같은 공정을 이용하면, 박막화 시에 있어서의 활성층용 웨이퍼 외주부의 깨어짐이나 떨어짐, 발진을 억제하고, 또한 외주연삭을 행한 경우에 필요한 에칭공정을 추가할 필요도 없고, 주변(周邊) 형상이 양호한 두꺼운 활성층을 갖는 접합기판을 제조할 수가 있다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 박막화를, 상기 제1공정 또는 제2공정의 전에 미리 상기 활성층용 웨이퍼의 접합시킬 면에서 상기 홈부를 넘지 않는 깊이에 이온 주입에 의해 이온 주입층을 형성하고, 상기 제３ 공정에서, 박리 열처리에 의해 상기 이온 주입 층에서 상기 활성층용 웨이퍼를 박리하는 것에 의해 행할 수 있다.
이와 같이 박막화를 이온 주입 박리법에 의해 행하는 경우에 있어서, 상기와 같은 공정을 이용하면, 활성층용 웨이퍼를 박리했을 때에 에지부의 형상을 홈의 형상에 의해 획정(劃定)하는 것이 가능해진다.
따라서, 이온 주입 박리법에 의한 접합기판의 활성층의 외주 에지부의 형상을 관리 할 수 있어 형상이 양호함과 동시에, 발진 등도 발생하기 어렵게 할 수 있다.
특히, 박막의 활성층으로 하는 경우에 매우 적합하다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼의 접합을, 어느 쪽이든 한쪽 또는 양쪽 모두의 표면에 형성된 산화막을 개입시켜 행할 수가 있다.
근년, SOI 기판 등의, 산화막을 개입시켜 반도체 단결정 웨이퍼를 접합시킨 접합기판이 주목을 받고 있으며, 또한, 그 품질 요구는 더욱더 엄격해 지고 있다.
본 발명의 접합기판의 제조방법에 의하면, 외주부 형상에 관한 엄격한 품질 요구를 만족시킬 수 있는 고품질의 산화막을 개입시킨 접합 SOI 기판을 제조하는 것이 가능하다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성되는 홈은, 워터 제트 가이디드 레이저에 의해 가공되는 것이 바람직하다.
이와 같이, 홈을 워터 제트 가이디드 레이저에 의해 가공하면, 레이저 광에 의해 가공할 경우에 생기는 돌기부를 회피할 수 있다.
또한, 소망한 깊이의 홈을 용이에 형성할 수가 있다. 따라서, 그 후의 접합도 양호해질 뿐만 아니라, 확실히 주변 미결합부를 제거할 수 있다.
한편, 워터 제트 가이디드 레이저란, 전반사를 이용하여 레이저 광을 고압으로 압출된 물기둥(水柱)에 봉입하도록 하여 가공하는 것이다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성되는 홈은, 외주부로부터 1∼2mm의 위치에 형성되는 것이 바람직하다.
이와 같이 하면, 홈 보다 바깥 부분은 웨이퍼를 겹치게 했을 때에, 웨이퍼의 연마 처짐 등에 의해 밀착하지 않는 부분, 즉 그 후의 결합열처리에 의해서도 결합하지 않는 부분이 되어, 웨이퍼 결합 후에 홈의 외측을 제거하는 것이 용이하게 됨과 동시에, 홈의 내측 영역은 확실히 강고(强固)하게 결합할 수가 있다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성되는 홈은, 상기 활성층용 웨이퍼를 경면 연마하기 전에 형성되고, 이 홈을 형성한 후에 상기 활성층용 웨이퍼의 경면연마를 행할 수가 있다.
이와 같이 하면, 홈 가공했을 때에 예를 들어 돌기부가 생겼다하더라도 경면 연마에 의해 제거할 수가 있으므로, 양호한 접합을 확보할 수 있다.
또한, 본 발명의 접합기판의 제조방법에서는, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성되는 홈은, 상기 활성층용 웨이퍼를 경면 연마한 후에 형성할 수가 있다.
이와 같이, 본 발명의 접합기판의 제조방법에서는, 경면 연마한 후에 홈을 형성하여도 활성층용 웨이퍼 외주부의 미결합부를 제거할 수 있다. 특히, 활성층용 웨이퍼의 표면에 산화막을 형성하는 경우에는, 경면 연마 후의 산화막 형성 후에 홈을 형성하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명에 의하면, 접합기판을 박막화할 때에 미결합부를 제거하는 조작을, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시키기 전에, 미리 활성층용 웨이퍼에 홈을 형성하는 것으로 행한다.
이 때문에, 접합시킨 후의 접합기판의 직경도 변화시키지 않고, 에지부의 연삭면에서의 깨어짐이나 떨어짐, 발진도 없고, 에지부의 형상도 양호한 접합기판을 간단한 공정으로 용이하게 제공할 수 있다.
도 1은 본 발명의 접합기판의 제조방법을 나타내는 플로우 시트로서, 박막화를 평면연삭으로 행하는 경우이다.
도 2는 본 발명의 홈을 형성하는 방법을 나타내는 개략 구성도이다.
도 3은 본 발명의 접합기판의 제조방법을 나타낸 플로우 시트로서, 박막화를 이온 주입 박리법으로 행하는 경우이다.
도 4는 워터 제트 가이디드 레이저의 개략도이다.
도 5는 종래의 활성층용 웨이퍼 외주부의 미결합부의 제거방법을 나타내는 플로우 시트이다.
도 6은 다른 종래의 활성층용 웨이퍼 외주부의 미결합부의 제거방법을 나타내는 플로우 시트이다.
이하, 본 발명에 대하여 보다 상세히 설명한다.
본 발명자는, 미결합부를 포함하는 활성층용 웨이퍼의 외주부를 제거할 때에 깨어짐이나 떨어짐, 발진이 없고, 얻어진 접합기판의 외주 형상도 양호한 것을, 공정을 복잡하게 하는 일 없이 제조하는 방법을 찾기 위하여, 조사, 연구를 행하였다.
종래의 방법에서는, 이하와 같이 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후에 웨이퍼 주변부의 미결합부를 제거하고 있다.
즉, 예를 들면 도 5와 같이, 산화막(102)가 형성된 활성층용 웨이퍼(101)과 지지기판용 웨이퍼(103)을 준비하여(a, b), 접합시켜 접합기판(104)으로 한 후(c), 활성층용 웨이퍼측을 외주 연삭 하여 외주 연삭부(105)를 형성한다(d).
또한, 지지기판용 웨이퍼에 이를 때까지 외주부를 에칭하여 테라스부(106)을 형성한다(e).
그 후, 활성층용 웨이퍼를 소망한 두께까지 연삭, 연마하여, 활성층(107)을 갖는 접합기판으로 한다(f).
그러나, 이 방법에서는 상기와 같이 외주 연삭 후에 에칭공정, 평면연삭공정이 필요하게 되어, 공정이 복잡하게 된다고 하는 문제점이 있다.
또한, 개량된 특개평 10－270298호 공보의 방법에서는 도 6과 같이, 활성층용 웨이퍼(121)와 산화막(125)이 형성된 지지기판용 웨이퍼(124)를 준비한다(a, c).
양 웨이퍼를 접합시키기 전에 활성층용 웨이퍼를 외주 연삭하여 외주 연삭부(122) 를 형성한다(b).
상기 외주 연삭한 면(123)을 접합면으로 하여 양 웨이퍼를 접합시켜 접합기판(126)으로 한 후에(d) 소망한 두께까지 연삭, 연마하여, 활성층(127)을 갖는 접합기판으로 한다(e).
그러나, 이 방법에서는 변형층이 잔존하기 때문에, 외주 연삭 후에 마무리 면취가필요하게 되어, 공정이 복잡하게 된다고 하는 문제점이 남아 있다.
그래서, 본 발명자는 예의 겸토를 거듭한 결과, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시켰을 때의 위이퍼 중앙부와 미결합부의 결합력이 다름에 주목하였다.
즉, 강하게 결합하는 웨이퍼 중앙부를 남겨두고, 활성층용 웨이퍼 외주부의 미결합 부를 제거하고, 동시에 활성층용 웨이퍼의 에지 형상을 관리하는 방법으로서, 접합 시키기 전에 활성층용 웨이퍼에 미리 홈을 형성하는 것으로 웨이퍼 중앙부와 미결합부를 떼어 놓는 것에 생각이 미쳐 본 발명을 완성시켰다.
즉, 본 발명의 접합기판의 제조방법은, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 접합기판의 제조방법에 있어서, 상기 활성층용 웨이퍼의 표면에 외주부를 따라 내측에 전주(全周)에 걸쳐 홈을 형성하는 제1공정과
상기 홈을 형성한 면을 접합면으로 하여, 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼를 접합시키는 제2 공정과,
상기 활성층용 웨이퍼를 박막화하고, 상기 활성층용 웨이퍼의 홈으로부터 외측의 미결합부분도 제거하는 제３공정을 포함하는 것을 특징으로 한다.
이러한 본 발명의 접합기판의 제조방법에 대하여 이하에서 도면을 참조하여 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
도 1은, 본 발명의 방법에 의해 활성층용 웨이퍼의 외주부의 미결합부분을 제거하여 접합기판을 제조하는 방법으로서, 박막화를 평면연삭에 의해 실시하는 방법을 나타낸 플로우 시트이다.
도 1(a)에서는, 산화막(23)을 형성한 활성층용 웨이퍼(21)을 나타내고 있다.
산화막(23)은 활성층용 웨이퍼에 형성하여도 좋고, 지지기판용 웨이퍼에 형성하여도 좋고, 양 웨이퍼에 형성하여도 좋다. 2매의 웨이퍼를 직접 접합하는 경우는, 이 산화막은 형성되지 않는다.
다음에, 도 1(b)와 같이 활성층용 웨이퍼(21)에 홈(24)을 외주를 따라 형성한다.
도 2는, 본 발명의 방법에 의해 활성층용 웨이퍼에 형성하는 홈의 일례를 개략적으로 나타내고 있다. 활성층용 웨이퍼(21)의 표면에 외주부를 따라 내측에 전주에 걸쳐서 홈(24)을 형성한다.
예를 들면, 웨이퍼 외주부로부터 내측으로 1.5∼2mm의 영역에, 외주를 따라 홈폭 10 0㎛, 홈 깊이 50∼100㎛의 홈을 형성한다. 오리엔테이션 플래트가 있는 경우에는 그 영역도 동일하게 형상을 따라 내측에 홈의 형성을 행한다.
이들 수치에 대해서는 특히 한정되지 않지만, 이와 같이 하면, 홈 보다 바깥 부분은 웨이퍼를 서로 겹치게 했을 때에, 웨이퍼의 연마 처짐 등에 의해 밀착하지 않는 부분, 즉 그 후의 결합열 처리에 의해서도 결합하지 않는 부분이 되어, 웨이퍼 결합 후에 홈의 외측을 제거하는 것이 용이하게 됨과 동시에, 홈의 내측 영역은 확실히 강고하게 결합할 수 있다.
이러한 홈(24)은, 홈이 형성될 수 있으면, 어떠한 가공방법에 의해 형성하여도 좋고, 절삭 등의 기계가공, 레이저 등을 이용할 수가 있지만, 예를 들면, 도 4에 나타난 워터 제트 가이디드 레이저 장치(80)를 이용하여 형성할 수가 있다.
이 워터 제트 가이디드 레이저 장치(80)는, 레이저 광(81)에 대하여 투명한 창(83)을 구비하여, 고압의 물(86)로 채워진 물 쳄버(84)를 갖고 있다.
노즐(85)로부터 사출된 물가이드(87)는 일정한 지름을 유지하면서, 가공물(88)에 도달한다. 집광렌즈(82)에 의해 노즐(85)부근에 집광된 레이저 광(81)은 물가이드 (87)내에서 전반사를 되풀이하기 때문에 물가이드(87)의 밖으로는 나오지 않고, 가공물 (88)에 도달하여, 가공물(88)을 가공한다.
이와 같이, 홈을 워터 제트 가이디드 레이저에 의해 가공하면, 레이저 광에 의해 가공할 때에 생기는 돌기부를 회피할 수 있다.
또한, 소망한 깊이의 홈을 용이하게 형성할 수가 있다. 따라서, 그 후의 접합도 양호해질 뿐만 아니라, 확실히 주변 미결합부를 제거할 수 있다.
또한, 가공처리 부분이 고온이 되기 어렵고, 돌기부도 생기기 어렵기 때문에, 홈을 형성하더라도 접합이 용이하다.
또한, 이러한 홈(24)의 형성은, 활성층용 웨이퍼(21)의 1차 경면연마 전에 행하여도 좋고, 1차 경면 연마 후에 행하여도 좋다.
1차 경면 연마 전, 즉 경면 연마의 전 또는, 1차 경면 연마 후, 즉 마무리 연마 전에 홈을 형성하면, 그 후 마무리 연마 등의 연마 공정이 있으므로, 홈의 형성에 의해 예를 들면, 돌기부 등이 발생하여도, 이것을 제거할 수 있으므로, 양호한 접합을 확보할 수 있다.
또한, 홈(24)은, 활성층용 웨이퍼(21)을 경면 연마한 후에 형성하여도 좋다.
이와 같이, 경면 연마한 후에 홈을 형성하더라도 활성층용 웨이퍼 외주부의 미결합 부를 제거할 수가 있다.
또한, 홈(24)의 형성은, 상기와 같이 산화막(23)을 형성한 후에 행하여도 좋고, 산화막 형성 전에 홈을 형성하여도 좋다. 홈 깊이는, 예를 들면 활성층과 매입 산화막 층의 합계의 두께가 20㎛의 SOI 웨이퍼의 경우, 35∼40㎛로 충분하다.
다음에, 도 1(d)에 나타난 바와 같이, 도 1(b)의 활성층용 웨이퍼 (21) 및(c)의 지지기판용 웨이퍼(28)를 접합시켜, 접합기판(29)으로 하고, 그 후, 결합열처리를 실시한다.
이 때, 활성층용 웨이퍼와 지지기판용 웨이퍼의 접합은, 예를 들면, 상온의 청정한 분위기하에서, 홈(24)을 형성한 측의 표면(25)과 지지기판용 웨이퍼(28)의 한쪽의 주면을 접촉시키는 것에 의해, 접착제 등을 이용하는 일 없이 웨이퍼끼리 접착한다.
그 후의 결합열처리는, 예를 들면, 불활성 가스 분위기하, 또는 산화분위기 하에 서, 1000~1200℃에서 30분에서 2시간의 범위로 행할 수 있다.
이것에 의해, 결합력이 강고하게 되어, 그 후의 연삭에 견딜 수 있는 것이 된다.
다음에, 도 1(e)에 나타난 바와 같이 접합기판(29)을 활성층측으로부터 평면(30)까지, 즉 홈(24)에 이를 때까지 평면연삭한다.
이 때 활성층용 웨이퍼측의 외연부 (31)도 동시에 제거된다.
예를 들면, 최종적인 활성층 두께＋10∼30㎛가 되도록 연삭한다.
이와 같이 하면 연삭 후에 홈(24)이 나타나지만, 활성층 두께가 두꺼운 접합기판을 제작하는 경우는, 미리 홈 깊이를 깊게 형성하여 두면 된다.
이 때, 홈(24)보다 외주측의 외연부(31)는, 웨이퍼 접합 시, 연마 처짐 등에 의해 웨이퍼가 균일하게 부착되어 있지 않기 때문에 결합력이 약하고, 연삭에 의해 홈의 외측의 영역인 외연부(31)은 제거되어, 홈의 내측의 영역만이 남는다.
다음에, 도 1(f)에 나타난 바와 같이, 소망한 활성층 두께를 얻을 수 있을 때까지 연마하는 것에 의해, 최종적으로, 활성층(33)을 갖는 접합기판(34)이 제조된다.
예를 들면, 활성층 두께가 20㎛가 될 때까지 연마하고, 동시에 경면 마무리를 한다.
다음에, 도 3은, 다른 본 발명의 접합기판의 제조방법으로서, 박막화를 이온 주입 박리법에 의해 행하는 방법을 나타내는 플로우 시트이다.
도 3(a)에서는, 산화막(43)을 형성한 활성층용 웨이퍼(41)을 나타내고 있다.
산화막(43)은 활성층용 웨이퍼에 형성하여도 좋고, 지지기판용 웨이퍼에 형성하여도 좋고, 양 웨이퍼에 형성하여도 좋고, 직접 접합하는 경우는 형성하지 않아도 좋 다.
다음에, 도 3(b)와 같이 활성층용 웨이퍼(41)에 홈(44)을 외주를 따라 형성한다.
이러한 홈은, 예를 들면, 전술의, 도 4에 나타내는 워터 제트 가이디드 레이저 장치(80)를 사용하여 형성할 수 있다.
예를 들면, 웨이퍼 외주부로부터 내측으로 1∼2mm의 영역에, 외주를 따라 홈 폭 100㎛, 홈 깊이 15∼20㎛의 홈을 형성한다. 이들 수치도 특별히 한정되지 않는다. 또한, 이러한 홈의 형성은, 상기와 같이 산화막을 형성한 후에 행하여도 좋고, 산화막 형성 전에 홈을 형성하여도 좋다.
또한, 홈의 형성은, 웨이퍼의 1차 경면연마 전에 행하여도 좋고, 1차 경면 연마 후에 행하여도 좋고, 또한, 후술하는 이온 주입의 후에 행하여도 좋다.
1차 경면 연마 전, 즉 경면 연마의 전 또는, 1차 경면 연마 후, 즉 마무리 연마 전에 홈을 형성하면, 그 후 마무리 연마 등의 연마 공정이 있으므로, 홈의 형성에 의해 예를 들면, 돌기부 등이 발생하여도, 이것을 제거할 수 있다.
또한, 경면 연마 후에 홈을 형성하는 경우에는, 홈 깊이는 2∼10㎛로 충분하다.
다음에, 도 3(c)와 같이 활성층용 웨이퍼(41)에, 홈(44)을 형성한 측의 표면(45)측으로부터 이온 주입을 행하여, 이온 주입층(48)을 형성한다.
이 때에 주입하는 이온은 수소 이온 또는 희가스 이온의 적어도 일종이다.
이 때, 활성층용 웨이퍼의 주입면에는 채넬링을 방지하기 위해서도 산화막을 형성 하여 두는 것이 바람직하지만, 반드시 형성하지 않아도 좋다.
또한, 이 때의 이온 주입층(48)의 깊이는, 최종적으로 형성되는 활성층(55)의 두께 에 반영된다.
따라서, 주입 에너지 등을 제어하여 이온 주입하는 것에 의해, 활성층의 두께를 제어할 수 있다. 즉, 이온 주입층의 깊이는, 소망되는 활성층의 두께 이상이고, 홈(44)의 깊이보다 얕게 된다.
다음에, 도 3(e)에 나타난 바와 같이, 도 3(c)의 활성층용 웨이퍼(41) 및 도 3(d)의 지지기판용 웨이퍼(49)를, 홈을 형성한 측의 표면(45)을 접합면으로 하여 접합시켜, 접합기판(50)으로 한다.
이 때, 활성층용 웨이퍼와 지지기판용 웨이퍼의 접합은, 예를 들면, 상온의 청정분위기하에서, 홈(44)을 형성한 측의 표면(45)과 지지기판용 웨이퍼(49)의 한쪽의 주면을 접촉시키는 것에 의해, 접착제 등을 이용하는 일 없이 웨이퍼끼리 접착되어, 접합기판(50)을 얻는다.
다음에, 도 3(f)에 나타난 바와 같이, 박리 열처리를 행하여, 이온 주입층(48)에서, 접합기판(52)으로부터 활성층용 웨이퍼의 대부분(53)을 박리한다. 이 때 홈 보다 내측의 양 웨이퍼의 결합력에 비하여 외주부의 결합력은 약하기 때문에, 활성층측의 미결합부(47)는 박리한 활성층용 웨이퍼의 대부분(53)에 결합한 상태로 있다. 이 박리 열처리는, 예를 들면, 접합기판(50)에 대하여, 불활성 가스 분위기하 300∼600℃의 온도에서 열처리를 가하면, 결정의 재배열과 기포의 응집에 의해, 활성층용 웨이퍼(41)를 이온 주입층(48)에서 박리할 수가 있다.
이 때, 홈이 형성된 영역보다 외주부는 결합강도가 작기 때문에, 활성층은 지지기판용 웨이퍼에 전사되지 않는다.
또한, 홈이 형성된 영역보다 내측의 영역의 웨이퍼에서는 전사가 완전하게 행해진다. 즉, 활성층의 전사 영역이 미리 형성된 홈에 의해 획정되어 활성층의 에지부는 깨끗하게 된다.
박리 후의 활성층의 에지부의 외주로부터 1∼2mm부근은, 연마 처짐이 시작되는 영역이고 결합 강도가 낮지만, 그 근접부, 예를 들면 에지부의 외주로부터 3∼4mm의 영역은 지지기판용 웨이퍼와 강하게 결합하여 전사되므로, 웨이퍼 자체의 강성에 의해 전사가 일어난다.
한편, 홈이 없는 경우는, 박리 전의 활성층용 웨이퍼의 외주로부터 1mm보다 외측은 결합이 일어나지 않고, 활성층용 웨이퍼의 외주로부터 1∼2 mm의 영역은 이것보다 내측과 외측의 거동에 인장되는 부분이 포함되어, 박리 후의 활성층의 에지부는 깨끗하게 되지 않는다. 즉, 홈을 형성하는 것으로 홈보다 내측의 영역은, 최외주 1mm의 영역의 영향을 받는 일 없이, 결과적으로, 보다 외측까지 활성층을 전사, 형성할 수 있음과 동시에, 에지부의 형상을 양호한 것으로 할 수 있다. 따라서, 발진이 생기기 어려움과 함께, 활성층을 확대할 수 있다.
다음에, 도 3(g)에 나타난 바와 같이, 결합열처리를 실시한 후에, 예를 들면, 소망의 활성층 두께 및 표면 평탄도가 얻어질 때까지 연마하는 것에 의해, 최종적으로, 활성층(55)을 갖는 접합기판(56)이 제조된다.
이 때의 결합열처리는 박리 열처리보다 높은 온도에서 행해진다. 예를 들면, 불활성 가스 분위기하, 또는 산화분위기 하에서, 1000∼1200℃에서 30분부터 2시간의 범위로 행할 수 있다.
또한, 이 결합열처리는, 상기 박리 열처리를 겸하는 것으로 하는 것도 가능하다.
또한, 이 때의 연마로서는, 예를 들면, 연마대가 100nm 이하의 터치 폴리쉬에 의할 수 있어, 표면을 경면마무리 한다.
박리 후에 활성층의 두께를 소망의 두께로 하는 방법은, 상기의 연마에 한정되지 않고, 예를 들면, 산화 열처리 후에 생성한 산화막을 에칭 제거하는, 이른바 희생 산화를 행하여도 좋다.
이하, 본 발명의 실시예를 나타내어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1)
우선, 도 1에 따라, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후의 활성층용 웨이퍼의 박막화를 평면연삭에 의해 행하는 방법에 대하여 설명한다.
쵸크랄스키법으로 인상한 p형,＜100＞, 저항 8∼12Ωcm의 단결정 실리콘 잉곳을 슬라이스 하여 직경 150mm(6 인치), 두께 625㎛의 박원판상의 웨이퍼를 얻었다.
웨이퍼의 깨어짐이나 떨어짐, 발진을 방지하기 위하여, 외연부에 면취가공을 실시한 후, 웨이퍼를 평면화하기 위하여 랩핑 가공을 행하였다.
다음에, 랩핑 후의 웨이퍼의 표면에 잔류하는 가공변형을 제거하기 위하여, 에칭가공을 실시하였다.
또한, 웨이퍼의 표리(表裏) 양면에 대하여 1차 경면 연마가공을 행하고, 면취부에도 연마가공을 행하였다.
상기와 같이 실리콘 웨이퍼를 1차 경면 연마까지 행하여, 활성층용 웨이퍼로 하였 다.
이 웨이퍼에 워터 제트 가이디드 레이저를 이용하여, 도 2와 같이 웨이퍼 표면의 외주보다 내측으로 1.5mm의 영역에, 외주를 따라 홈폭 100㎛, 홈 깊이 100㎛의 홈을 형성하였다.
이 때의 워터 제트 가이디드 레이저의 조건은 파장 1064nm의 장 주기 펄스로 하였다. 홈 형성 후, 경면 마무리를 행하였다.
다음에, 그 웨이퍼를 산화분위기하에서 열처리하여, 웨이퍼 표면 전체에 산화막을 형성시켰다.
또한, 별도로 준비한 상기의 1차 경면연마 후, 마무리 경면 연마까지 행한 지지기판용 웨이퍼와 활성층용 웨이퍼의 홈을 형성한 측을 접촉시킨 후, 압력을 가하여 접합시키고, Ar(아르곤)분위기하, 1100℃에서 2시간, 결합열처리를 행하였다.
이와 같이 하여 생성된 접합 SOI 기판의 활성층용 웨이퍼측 전체를, SOI 두께가 약 30㎛가 될 때까지 평탄하게 되도록 연삭하였다.
그 후, 통상 행해지고 있는 연마를 행하여 도 1(f)와 같은 두께 20㎛의 SOI층을 갖는 접합기판을 제작했다.
이렇게 하여 얻어진 SOI 웨이퍼의 활성층의 외주 에지부 및 테라스부를 현미경 관찰한 결과, 양호한 형상이고, SOI층이 도상(島狀)으로 고립된, 이른바 SOI섬은 전혀 관찰되지 않았다.
더욱이, 홈을 형성한 것만 이므로 공정도 간단하였다.
테라스부의 영역은 외주에서 1.5mm이며, 종래의 박막화를 연삭에 의한 방법에 있어 서의 테라스부의 영역이 외주에서 약 3mm인 것에 비하여, 활성층 영역도 확대하였다.
(실시예 2)
다음에, 도 3에 따라, 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 후의 활성층용 웨이퍼의 박막화를 이온 주입 박리법에 의하여 행하는 방법에 대하여 설명한다.
우선, 실시예 1과 동일하게, 상기와 같이 실리콘 웨이퍼를 1차 경면 연마까지 행하여, 활성층용 웨이퍼로 하였다.
이 웨이퍼에 워터 제트 가이디드 레이저를 이용하여, 도 2와 같이 웨이퍼 주변의 외주에서 1mm의 영역에, 외주를 따라 홈폭 100㎛, 홈 깊이 10㎛의 홈을 형성하였다.
이 때의 워터 제트 가이디드 레이저의 조건은 파장 1064nm의 장 주기 펄스로 하였다. 홈 형성 후, 경면 마무리를 행하였다.
다음에, 이 활성층용 웨이퍼를 산화분위기하에서 열처리하여, 웨이퍼 표면 전체에 산화막을 형성시켰다.
이 활성층용 웨이퍼에 도즈량 10×1016/cm2, 주입깊이는 1㎛의 조건으로 수소이온 주입을 행하였다.
그리고, 따로 준비한 상기의 마무리 경면 연마까지 행한 지지기판용 웨이퍼와 활성층용 웨이퍼의 홈을 형성한 측을 접촉시켜 접합하였다.
그 후, 아르곤 분위기하에서 500℃까지 온도를 올려, 박리 열처리를 행하였다.
이 때, 활성층용 웨이퍼측의 미결합부는 박리된 활성층용 웨이퍼에 결합한 상태로 제거되었다.
그 후, 아르곤 분위기하, 1100℃에서 2시간, 결합열처리를 행하였다.
그 후, 연마대가 적은, 이른바 터치 폴리쉬를 행하여 도 3(g)과 같은 두께 0.5㎛의 SOI층을 갖는, 접합기판을 제작하였다.
이렇게 하여 얻어진 SOI 웨이퍼의 활성층의 외주 에지부 및 테라스부를 현미경 관찰한 결과, 양호한 형상이고, SOI섬은 전혀 관찰되지 않았다.
더욱이, 홈을 형성한 것만이므로, 공정도 간단하였다.
테라스부의 영역은 외주에서 1mm이며, 종래의 박막화를 이온주입 박리법으로 행하는 방법에 있어서의 테라스부의 영역이 외주에서 2∼2.5mm인 것에 비하여 활성층영역도 확대되었다.
또한, 본 발명은, 상기 실시형태에 한정되는 것은 아니다.
상기 실시형태는 단순한 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들면, 상기 실시형태에서는, 2매의 반도체 기판, 특히 실리콘 웨이퍼를 접합시켜 접합기판을 제작하는 경우를 중심으로 설명하였지만, 본 발명은 반도체 기판과 석영, 탄화 규소 질화규소, 알루미나, 사파이어, 그 외의 세라믹스 재료와 같은 절연기판을 접합시켜, 접합기판을 제작하는 경우에도 주변 미결합부가 발생하므로, 이것을 제거하는데 유효하다.
또한, 워터 제트 가이디드 레이저를 홈 형성에 사용하는 경우, 재료가 실리콘 이외라도 레이저의 파장을 적절하게 선택하면, 실리콘과 동일한 가공이 가능하다.

Claims (8)

  1. 활성층용 웨이퍼와 지지기판용 웨이퍼를 접합시킨 접합기판의 제조방법에 있어서, 상기 활성층용 웨이퍼의 표면에 외주부를 따라 내측에 전주(全周)에 걸쳐 홈을 형성하는 제1공정과
    상기 홈을 형성한 면을 접합면으로 하여, 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼를 접합시키는 제2공정과,
    상기 활성층용 웨이퍼를 박막화함과 함께, 상기 활성층용 웨이퍼의 홈으로부터 외측의 미결합부분도 제거하는 제３공정을 포함하는 것을 특징으로 하는 접합기판의 제조방법.
  2. 제1항에 있어서, 상기 활성층용 웨이퍼의 박막화를, 상기 활성층용 웨이퍼의 이면을 상기 표면으로부터 홈부에 이를 때까지 연삭하는 것에 의하여 행하는 것을 특징으로 하는 접합기판의 제조방법.
  3. 제1항에 있어서, 상기 활성층용 웨이퍼의 박막화를, 상기 제1 공정 또는 제2 공정의 전에 미리 상기 활성층용 웨이퍼의 접합시킬 면에서 상기 홈부를 초과하지 않는 깊이에 이온 주입에 의해 이온 주입층을 형성하고, 상기 제３공정에서, 박리 열처리에 의해 상기 이온 주입층에서 상기 활성층용 웨이퍼를 박리하는 것에 의해 행하는 것을 특징으로 하는 접합기판의 제조방법.
  4. 제1항에서 제3항 중의 어느 한 항에 있어서, 상기 활성층용 웨이퍼와 상기 지지기판용 웨이퍼의 접합을, 어느쪽이든 한쪽 또는 양쪽 모두의 표면에 형성된 산화막을 개입시켜 행하는 것을 특징으로 하는 접합기판의 제조방법.
  5. 제1항에서 제4항 중의 어느 한 항에 있어서, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성하는 홈은, 워터 제트 가이디드 레이저에 의해 가공되는 것을 특징으로 하는 접합기판의 제조방법.
  6. 제1항에서 제5항 중의 어느 한 항에 있어서, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성하는 홈은, 외주부에서 1∼2mm의 위치에 형성되는 것을 특징으로 하는 접합기판의 제조방법.
  7. 제1항에서 제6항 중의 어느 한 항에 있어서, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성하는 홈은, 상기 활성층용 웨이퍼를 경면 연마하기 전에 형성되고, 이 홈을 형성한 후에 상기 활성층용 웨이퍼의 경면연마를 행하는 것을 특징으로 하는 접합기판의 제조방법.
  8. 제1항에서 제6항 중의 어느 한 항에 있어서, 상기 활성층용 웨이퍼의 표면에서 외주부를 따라 내측에 형성하는 홈은, 상기 활성층용 웨이퍼를 경면 연마한 후에 형 성되는 것을 특징으로 하는 접합기판의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140082652A (ko) * 2011-10-17 2014-07-02 신에쓰 가가꾸 고교 가부시끼가이샤 투명 soi 웨이퍼의 제조 방법
CN112582331A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法、形成soi衬底的方法
KR20210038825A (ko) * 2019-09-30 2021-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체-온-절연체(soi) 기판을 형성하는 방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100038686A1 (en) * 2008-08-14 2010-02-18 Advanced Micro Devices, Inc. Soi substrates and devices on soi substrates having a silicon nitride diffusion inhibition layer and methods for fabricating
SG160295A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP2010087345A (ja) * 2008-10-01 2010-04-15 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
US8043938B2 (en) * 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2011029609A (ja) * 2009-06-26 2011-02-10 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法およびｓｏｉ基板
DE102009036033B4 (de) 2009-08-04 2012-11-15 Austriamicrosystems Ag Durchkontaktierung für Halbleiterwafer und Herstellungsverfahren
JP5846727B2 (ja) * 2009-09-04 2016-01-20 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
JP5587107B2 (ja) * 2009-09-18 2014-09-10 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5866088B2 (ja) * 2009-11-24 2016-02-17 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5521582B2 (ja) 2010-01-28 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
US20120028555A1 (en) 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Grinding Tool For Trapezoid Grinding Of A Wafer
US8310031B2 (en) 2010-07-30 2012-11-13 Memc Electronic Materials, Inc. Semiconductor and solar wafers
US20120028439A1 (en) 2010-07-30 2012-02-02 Memc Electronic Materials, Inc. Semiconductor And Solar Wafers And Method For Processing Same
FR2969373B1 (fr) * 2010-12-20 2013-07-19 St Microelectronics Crolles 2 Procede d'assemblage de deux plaques et dispositif correspondant
US8753460B2 (en) 2011-01-28 2014-06-17 International Business Machines Corporation Reduction of edge chipping during wafer handling
JP2013102080A (ja) * 2011-11-09 2013-05-23 Disco Abrasive Syst Ltd ウエーハの支持基板およびウエーハの加工方法
JP6116155B2 (ja) * 2012-08-20 2017-04-19 株式会社ディスコ ウエーハの加工方法
FR2995133A1 (fr) * 2012-08-31 2014-03-07 St Microelectronics Crolles 2 Procede d'amincissement d'une tranche semiconductrice
KR102061695B1 (ko) 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
FR3007576B1 (fr) 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
JP6136786B2 (ja) * 2013-09-05 2017-05-31 信越半導体株式会社 貼り合わせウェーハの製造方法
CN104716017B (zh) * 2013-12-13 2017-10-24 上海华虹宏力半导体制造有限公司 改善晶圆边缘处理的方法
CN103871870B (zh) * 2014-02-28 2016-05-25 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
TWI603393B (zh) * 2015-05-26 2017-10-21 台虹科技股份有限公司 半導體裝置的製造方法
DE102015116983A1 (de) 2015-10-06 2017-04-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
JP6729471B2 (ja) * 2017-04-17 2020-07-22 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
CN109786234B (zh) * 2017-11-13 2021-06-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10818488B2 (en) * 2017-11-13 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer structure and trimming method thereof
JP6877585B2 (ja) * 2017-12-19 2021-05-26 東京エレクトロン株式会社 基板処理システム、基板処理方法及びコンピュータ記憶媒体
DE102019122614A1 (de) * 2019-08-22 2021-02-25 Infineon Technologies Ag Ausgangssubstrat, wafer-verbund und verfahren zum herstellen von kristallinen substraten und halbleitervorrichtungen
JP7016032B2 (ja) 2019-09-24 2022-02-04 日亜化学工業株式会社 半導体素子の製造方法
FR3109016B1 (fr) * 2020-04-01 2023-12-01 Soitec Silicon On Insulator Structure demontable et procede de transfert d’une couche mettant en œuvre ladite structure demontable
TWI783366B (zh) * 2021-02-03 2022-11-11 昇陽國際半導體股份有限公司 邊角不易碎裂的晶圓
JP2022136755A (ja) 2021-03-08 2022-09-21 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
FR3144694A1 (fr) * 2022-12-28 2024-07-05 Commissariat A L' Energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’une structure multicouche comprenant une couche de silicium poreux
CN115881622B (zh) * 2023-01-29 2023-05-12 合肥晶合集成电路股份有限公司 一种晶圆键合的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485827A (ja) * 1990-07-26 1992-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH09252100A (ja) * 1996-03-18 1997-09-22 Shin Etsu Handotai Co Ltd 結合ウェーハの製造方法及びこの方法により製造される結合ウェーハ
JPH10270298A (ja) * 1997-03-27 1998-10-09 Mitsubishi Materials Shilicon Corp 張り合わせ基板の製造方法
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
JP3635200B2 (ja) * 1998-06-04 2005-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
DE60029578T2 (de) * 1999-10-14 2007-07-26 Shin-Etsu Handotai Co., Ltd. Verbundscheiben-herstellungsmethode
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
WO2003009386A1 (fr) * 2001-07-17 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes de liaison
JP2003151924A (ja) * 2001-08-28 2003-05-23 Tokyo Seimitsu Co Ltd ダイシング方法およびダイシング装置
DE10234979A1 (de) * 2002-07-31 2004-02-12 Epcos Ag Drosselkern für nichtlineare Kerndrossel und Verfahren zur Herstellung
FR2860842B1 (fr) * 2003-10-14 2007-11-02 Tracit Technologies Procede de preparation et d'assemblage de substrats
JP2005123263A (ja) * 2003-10-14 2005-05-12 Shinko Electric Ind Co Ltd 半導体ウェハの加工方法
TWI270928B (en) * 2005-07-22 2007-01-11 Sino American Silicon Products Method of manufacturing composite wafer sructure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140082652A (ko) * 2011-10-17 2014-07-02 신에쓰 가가꾸 고교 가부시끼가이샤 투명 soi 웨이퍼의 제조 방법
CN112582331A (zh) * 2019-09-30 2021-03-30 台湾积体电路制造股份有限公司 半导体结构及其形成方法、形成soi衬底的方法
KR20210038825A (ko) * 2019-09-30 2021-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체-온-절연체(soi) 기판을 형성하는 방법

Also Published As

Publication number Publication date
JP4839818B2 (ja) 2011-12-21
KR101307929B1 (ko) 2013-09-12
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CN101331585B (zh) 2010-05-26
US20090203167A1 (en) 2009-08-13

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