FR2995133A1 - Procede d'amincissement d'une tranche semiconductrice - Google Patents
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Abstract
L'invention concerne un procédé d'amincissement d'une tranche semiconductrice (W1) comprenant les étapes suivantes : former des composants et des niveaux d'interconnexion (IL) sur la face avant de la tranche ; creuser une rainure à partir de la face avant à la périphérie de la tranche et déposer une couche de protection (14) au moins sur les flancs de la rainure ; coller la tranche (W1) sur un support (W2) de mêmes dimensions ; et amincir la tranche (W1) à partir de sa face arrière au moins jusqu'à atteindre le fond de ladite rainure.
Description
B11901 - 12-GR3-0203FR01 1 PROCÉDÉ D'AMINCISSEMENT D'UNE TRANCHE SEMICONDUCTRICE Domaine de l'invention La présente invention concerne un procédé d'amincissement d'une tranche semiconductrice. Exposé de l'art antérieur Les figures LA à 1C illustrent des étapes successives de fabrication de composants semiconducteurs impliquant une étape d'amincissement d'une tranche semiconductrice. De façon classique, pour réaliser des composants semiconducteurs, on forme sur une tranche, pouvant avoir un diamètre supérieur à 200, voire 300 millimètres, un grand nombre de composants identiques. Pour augmenter le nombre de composants sur la tranche, certains composants sont situés aussi près que possible de la périphérie de la tranche et ont au moins un coin proche de cette périphérie.
La figure LA représente une portion centrale d'une tranche semiconductrice Wl. Au-dessus de la tranche W1 sont formés des niveaux d'interconnexion IL réalisés de façon classique par une succession de dépôts de couches isolantes et de couches conductrices, par exemple du cuivre déposé par des procédés damascènes. Il y a par exemple quatre niveaux de métallisation Ml, M2, M3, M4, le nombre de niveaux pouvant être nettement supérieur. Dans la tranche semiconductrice Wl, on a représenté B11901 - 12-GR3-0203FRO1 2 symboliquement un transistor MOS Tl comprenant des régions de drain Dl et de source Si, la région intermédiaire étant surmontée d'une grille conductrice Gl. Dans certains cas, par exemple lors de la réalisation de photodétecteurs éclairés par la face arrière, mais également dans de nombreux autres cas, on souhaite amincir la tranche semiconductrice Wl, à partir de sa face arrière, c'est-à-dire la face qui ne porte pas les interconnexions (la face inférieure en figure LA).
Pour cela, on colle la face avant de la tranche à un support ou poignée, généralement constitué d'une tranche semiconductrice W2 identique à la tranche Wl. Après quoi, comme l'illustre la figure 1C, on amincit la tranche Wl portée par la tranche W2.
En fait, comme on le verra ci-après, divers problèmes se posent pour réaliser le collage des tranches Wl et W2 d'une façon qui n'entraîne pas la création d'une zone morte trop importante à la périphérie de la tranche Wl, ce qui limite le nombre de composants qu'il est possible de réaliser sur chaque tranche. Or, la réduction du coût des composants semiconducteurs passe par la réalisation du plus grand nombre possible de composants sur une tranche donnée. Ainsi, il existe un besoin d'optimisation des procédés d'assemblage d'une tranche sur un support et d'amincissement de 25 cette tranche. Résumé Pour satisfaire à ce besoin, un mode de réalisation de la présente invention prévoit un procédé d'amincissement d'une tranche semiconductrice comprenant les étapes suivantes : 30 former des composants et des niveaux d'interconnexion sur la face avant de la tranche ; creuser une rainure à partir de la face avant à la périphérie de la tranche et déposer une couche de protection au moins sur les flancs de la rainure ; B11901 - 12-GR3-0203FRO1 3 coller la tranche sur un support de mêmes dimensions ; et amincir la tranche à partir de sa face arrière au moins jusqu'à atteindre le fond de ladite rainure.
Selon un mode de réalisation de la présente invention, la tranche semiconductrice est de type SOI, la rainure traversant la couche isolante de la structure SOI. Selon un mode de réalisation de la présente invention, la rainure est formée jusqu'au bord de la tranche et pénètre à 10 l'intérieur de la tranche sur une largeur de 1 à 3 mm. Selon un mode de réalisation de la présente invention, la rainure ne s'étend pas jusqu'au bord de la tranche, et a une largeur de l'ordre de 500 gm à 1 mm, son flanc externe étant à environ 1 à 2 mm du bord de la tranche. 15 Selon un mode de réalisation de la présente invention, les niveaux d'interconnexion comprennent des couches de cuivre. Selon un mode de réalisation de la présente invention, le support est constitué du même matériau semiconducteur que la tranche semiconductrice. 20 Un mode de réalisation de la présente invention prévoit une tranche semiconductrice comprenant des composants et revêtue de niveaux d'interconnexion sur sa face avant, comprenant une rainure formée sur sa face avant, les surfaces de la tranche et de la rainure étant recouvertes d'une couche de 25 protection au moins sur les flancs de la rainure, la face avant étant adaptée à être collée sur une tranche support. Selon un mode de réalisation de la présente invention, la tranche semiconductrice est collée sur un support de mêmes dimensions et amincie à partir de sa face arrière au moins 30 jusqu'au fond de la rainure. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en rela35 tion avec les figures jointes parmi lesquelles : B11901 - 12-GR3-0203FR01 4 les figures LA à 1C sont des vues en coupe illustrant trois étapes classiques de formation de composants semiconducteurs sur une première tranche, de collage de la première tranche sur une deuxième tranche, et d'amincissement de la tranche comportant les composants ; les figures 2A et 2B sont des vues en coupe représentant la périphérie d'une tranche assemblée sur un support à deux étapes de fabrication ; les figures aA à 3C sont des vues en coupe représen- tant la périphérie d'une tranche et illustrant un mode de réalisation d'étapes successives de formation de composants sur une première tranche et d'assemblage de cette première tranche sur un support ; et les figures 4A et 4B représentent une variante du mode 15 de réalisation illustré en figures aA à 3C. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 20 l'échelle. Description détaillée Les figures 2A et 2B illustrent des étapes d'assem- blage d'une tranche semiconductrice sur un support et d'amincissement de cette tranche. 25 Comme l'illustre la figure 2A, une tranche Wl compre- nant des composants Tl est revêtue sur sa face avant de niveaux d'interconnexion IL et est collée par sa face avant, de préférence par collage moléculaire, sur une tranche support W2 de mêmes dimensions. Pour réaliser ce collage, il faut prévoir de 30 déposer au dessus de la dernière couche des niveaux d'interconnexion IL une "couche d'adhérence" convenablement aplanie en un matériau adapté, couramment de l'oxyde de silicium. La figure 2A est plus particulièrement une vue en coupe d'une partie périphérique de la tranche Wl et de la 35 tranche support W2. Les angles de chacune des tranches au niveau B11901 - 12-GR3-0203FR01 de leurs périphéries sont arrondis, par exemple par meulage. Il en résulte que la zone limite de collage entre les tranches n'est pas définie avec précision. Ce collage peut être peu satisfaisant sur une couronne périphérique de largeur dl, et, 5 dans cette zone, peut se dégrader par suite des contraintes imposées par le processus d'amincissement ultérieur. En figure 2B, on a représenté la structure après amincissement de la tranche Wl. Après le processus d'amincissement, on a éliminé, par exemple par meulage, la partie périphérique de la tranche Wl sur la largeur dl selon le contour marqué par les pointillés. La distance dl est couramment de plusieurs millimètres, par exemple 4 millimètres, ce qui diminue la surface utile de la tranche Wl. Pour pallier ces inconvénients, on propose ici un 15 procédé dont un mode de réalisation est décrit en relation avec les figures aA à 3C. La figure aA est une vue en coupe d'une partie périphérique d'une tranche semiconductrice Wl, par exemple en silicium, dans laquelle on a formé des composants Tl et qui est 20 revêtue de niveaux d'interconnexion IL. On a indiqué la présence d'une couche isolante finale 10 constituant la couche externe des niveaux d'interconnexion IL. Dans ce mode de réalisation, à titre d'exemple, on a représenté que l'ensemble de couches constituant les niveaux d'interconnexion IL est interrompu un 25 peu avant la périphérie de la tranche, par exemple à une distance d'un millimètre de cette périphérie. A une étape ultérieure, dont le résultat est illustré en figure 3B, on a meulé la périphérie de la tranche Wl, c'est-à-dire que l'on a creusé une tranchée périphérique 20 traversant 30 l'ensemble de couches constituant les niveaux d'interconnexion IL et pénétrant dans la tranche Wl au-delà du niveau auquel on veut l'amincir, par exemple sur une profondeur de 10 à 300 pin. Après le meulage de la périphérie de la tranche Wl, on dépose une couche isolante de protection/passivation 14 de façon 35 conforme, par exemple une couche d'oxyde déposée à partir de B11901 - 12-GR3-0203FRO1 6 tétraéthyl-orthosilicate (TEOS). Un avantage de la prévision de la couche de protection 14 est que, lors de la formation de la tranchée périphérique, par exemple par meulage, il est possible que des couches de cuivre ou autre métal des niveaux d'inter- connexion soient exposées sur la surface latérale de la rainure. La présence de ce cuivre ou autre métal des niveaux d'interconnexion exposé peut provoquer au moins deux inconvénients. D'une part, lors des traitements ultérieurs, ce métal pourrait être oxydé et l'oxydation résultante pourrait cheminer le long de pistes d'interconnexion et détériorer certains composants à la périphérie de la structure. D'autre part, le cuivre exposé pourrait entraîner une pollution d'autres éléments de la structure. La couche 14 pourra être soumise à un polissage mécano-chimique (CMP) superficiel pour améliorer sa planéité. On notera en outre que le dépôt de la couche 14 ne constitue pas une étape de fabrication supplémentaire par rapport aux étapes classiques car cette couche 14 correspond à la "couche d'adhérence" susmentionnée. En figures aA et 3B, on a représenté par des pointillés à l'intérieur de la tranche W1 une couche isolante optionnelle 12. Ceci correspond au cas où la structure est une structure de type SOI et comprend une telle région isolante 12 sous une couche semiconductrice monocristalline qui peut avoir une épaisseur comprise par exemple entre 1 et 20 um. Ceci ne constitue qu'une option, le procédé décrit ici s'appliquant que les composants soient formés sur un substrat massif ou sur un substrat de type SOI. Dans le cas d'une structure de type SOI, la rainure périphérique se prolonge jusqu'à traverser la couche isolante 12.
A l'étape illustrée en figure 3C, la tranche W1 de la figure 3B est collée, par exemple par collage moléculaire, sur une tranche support W2. Après quoi, on procède de façon classique à l'amincissement de la tranche Wl, généralement par une première étape mécanique ou mécano-chimique, puis par une étape de gravure chimique. Dans le cas ou la tranche W1 est de type B11901 - 12-GR3-0203FR01 7 SOI, cet amincissement est réalisé jusqu'à atteindre la couche isolante 12 qui est ensuite éliminée par gravure ou partiellement laissée en place selon la destination des composants formés sur la tranche Wl.
Etant donnée la structure de la tranche Wl, qui en raison de la rainure périphérique 20 s'arrête à une distance d2 de la périphérie de la tranche support, le collage entre les tranches reste satisfaisant jusqu'à la limite externe de la tranche. On peut alors prévoir que la distance d2 est nettement inférieure à la distance dl mentionnée en relation avec les figures 2A et 2B. Par exemple, cette distance peut être seulement de l'ordre de 1 à 3 mm, par exemple 2 mm. Des essais ont montré, dans plus de 90 % des cas, une disparition des perturbations à l'interface entre les tranches en-deçà de la distance d2, nettement inférieure à la distance dl susmentionnée. Les figures 4A et 4B illustrent une variante de réalisation. On part d'une tranche telle que celle représentée en figure aA. Toutefois, comme l'illustre la figure 4A, au lieu de former une rainure périphérique s'étendant jusqu'à la périphérie de la tranche Wl, on forme une rainure 30 disposée au voisinage de la périphérie mais ne s'étendant pas jusqu'à celle-ci. La rainure a par exemple une largeur de l'ordre de 500 gm à 1 mm, sa face externe étant à environ 1 à 2 mm du bord de la tranche. Comme précédemment, la rainure 30 après sa formation est revêtue d'une couche de protection/passivation 14 qui peut être soumise à un polissage mécano-chimique (CMP) après son dépôt. Comme précédemment, cette rainure s'enfonce dans la tranche Wl sur une profondeur légèrement supérieure à l'épaisseur que l'on veut maintenir en place après amincissement. Dans le cas où la tranche Wl est de type SOI et comprend dans sa partie supérieure une couche isolante 12, la rainure 30 traverse la couche isolante 12. Ensuite, l'assemblage des tranches Wl et W2 est réalisé comme cela est illustré en figure 4B puis on procède 35 comme précédemment à l'amincissement de la tranche Wl. L'expé- B11901 - 12-GR3-0203FRO1 8 rience montre que cette réalisation est encore plus efficace que celle illustrée en figure aA et 3C pour éviter que des perturbations ne se produisent à l'intérieur de la tranche en-deçà de la rainure. En pratique, des tests ont montré une absence totale de défaut en-deçà de cette rainure. Bien entendu, la présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art, notamment en ce qui concerne les matériaux utilisés pour les niveaux d'interconnexion et les couches de passivation.
En particulier, bien que cela n'ait pas été décrit, la tranche support pourra être revêtue d'une fine couche isolante de même nature que la couche isolante 14 pour améliorer le collage moléculaire entre les deux tranches. De même, divers procédés connus d'amincissement et de formation de rainure pourront être utilisés. Après l'assemblage et l'amincissement décrits ici, l'ensemble des tranches W1 et W2 sera découpé en puces élémentaires, des contacts ayant été pris avec des plots de connexion prévus au niveau supérieur du réseau d'interconnexion. Enfin, la tranche support pourra elle-même être porteuse des dispositifs électroniques et la présente invention s'applique alors à l'assemblage tridimensionnel de circuits intégrés.
Claims (8)
- REVENDICATIONS1. Procédé d'amincissement d'une tranche semiconductrice (W1) comprenant les étapes suivantes : former des composants (Tl) et des niveaux d'interconnexion (IL) sur la face avant de la tranche ; creuser une rainure (20 ; 30) à partir de la face avant à la périphérie de la tranche et déposer une couche de protection (14) au moins sur les flancs de la rainure ; coller la tranche (W1) sur un support (W2) de mêmes dimensions ; et amincir la tranche (W1) à partir de sa face arrière au moins jusqu'à atteindre le fond de ladite rainure.
- 2. Procédé selon la revendication 1, dans lequel la tranche semiconductrice (W1) est de type SOI, la rainure traversant la couche isolante (12) de la structure SOI.
- 3. Procédé selon la revendication 1 ou 2, dans lequel la rainure (20) est formée jusqu'au bord de la tranche et pénètre à l'intérieur de la tranche sur une largeur de 1 à 3 mm.
- 4. Procédé selon la revendication 1 ou 2, dans lequel la rainure (30) ne s'étend pas jusqu'au bord de la tranche, et a 20 une largeur de l'ordre de 500 gm à 1 mm, son flanc externe étant à environ 1 à 2 mm du bord de la tranche.
- 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel les niveaux d'interconnexion comprennent des couches de cuivre. 25
- 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel le support (W2) est constitué du même matériau semiconducteur que la tranche semiconductrice (W1).
- 7. Tranche semiconductrice (W1) comprenant des composants (Tl) et revêtue de niveaux d'interconnexion (IL) sur sa 30 face avant, comprenant une rainure (20 ; 30) formée sur sa face avant, les surfaces de la tranche et de la rainure étant recouvertes d'une couche de protection (14) au moins sur les flancs de la rainure, la face avant étant adaptée à être collée sur une tranche support.B11901 - 12-GR3-0203FR01 10
- 8. Tranche semiconductrice selon la revendication 7 collée sur un support (W2) de mêmes dimensions et amincie à partir de sa face arrière au moins jusqu'au fond de la rainure.
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