JP6136786B2 - 貼り合わせウェーハの製造方法 - Google Patents
貼り合わせウェーハの製造方法 Download PDFInfo
- Publication number
- JP6136786B2 JP6136786B2 JP2013184209A JP2013184209A JP6136786B2 JP 6136786 B2 JP6136786 B2 JP 6136786B2 JP 2013184209 A JP2013184209 A JP 2013184209A JP 2013184209 A JP2013184209 A JP 2013184209A JP 6136786 B2 JP6136786 B2 JP 6136786B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- bond
- bonded
- thickness
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 235000012431 wafers Nutrition 0.000 claims description 244
- 239000010408 film Substances 0.000 claims description 66
- 238000010438 heat treatment Methods 0.000 claims description 31
- 238000005468 ion implantation Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 20
- 239000010409 thin film Substances 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- 239000006227 byproduct Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 2
- 238000000926 separation method Methods 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- NIPNSKYNPDTRPC-UHFFFAOYSA-N N-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 NIPNSKYNPDTRPC-UHFFFAOYSA-N 0.000 description 5
- 230000032798 delamination Effects 0.000 description 4
- 230000008929 regeneration Effects 0.000 description 4
- 238000011069 regeneration method Methods 0.000 description 4
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 239000004579 marble Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
このように熱処理を350℃以上で行うことで、イオン注入層でボンドウェーハの一部を確実に剥離させることができる。
このような、特に膜厚ムラが発生しやすい再生ウェーハを用いる場合に本発明を好適に適用でき、コストを低減しつつ、薄膜の膜厚均一性の高い貼り合わせウェーハを製造できる。
このようにすれば、SOI層の薄膜の膜厚均一性の高いSOIウェーハを製造できる。
一般的に、イオン注入剥離法により貼り合わせSOIウェーハを作製する場合には、コスト削減のため、貼り合わせウェーハを作製する際に副生された剥離ウェーハに減厚を伴う再生加工を行った再生ウェーハをボンドウェーハまたはベースウェーハとして用いることが多い。或いは、ボンドウェーハおよびベースウェーハとして未使用のウェーハ(再生加工を行っていないウェーハ、以下、プライムウェーハと呼ぶ。)を用いる場合もある。
ボンドウェーハおよびベースウェーハとしてプライムウェーハを用いる場合、両ウェーハが異なる製造ロットで製造されたものである場合にSOI層の膜厚ムラの発生頻度が高くなる。ボンドウェーハおよびベースウェーハの少なくとも一方に再生ウェーハを用いる場合には膜厚ムラの発生頻度がより高くなり、また、その再生回数が多いほど発生頻度が増加する傾向がある。そこで、発明者は、プライムウェーハと再生ウェーハを用いた下記の実験を行い、この発生頻度が高くなる傾向について以下のように考察した。
ボンドウェーハおよびベースウェーハとして、表1に示す厚さを有する直径300mm、結晶方位<100>のシリコン単結晶からなる4種類の鏡面研磨ウェーハを用意した。ウェーハ厚は、静電容量式の測定装置を用いてウェーハ全面を測定し、その平均値(小数点以下四捨五入)を採用した。
[貼り合わせSOIウェーハ製造条件]
(酸化膜)ボンドウェーハには55nmの熱酸化膜を形成、ベースウェーハには酸化膜なし、
(水素イオン注入条件)注入エネルギー:48.7keV、ドーズ量:5×1016/cm2、
(剥離熱処理)350℃で4時間+500℃で30分、Ar雰囲気、
(平坦化熱処理)1200℃で1時間、Ar雰囲気
(SOI膜厚調整)犠牲酸化処理によりSOI層を70nm程度まで減厚
ボンドウェーハとベースウェーハの厚さの差が膜厚ムラの発生にどのように関係しているかのメカニズムについては明らかではないが、厚さが異なると剥離熱処理で剥離する際に、剥離領域の固有振動数が異なることに起因するものと推定される。
以上のように、本発明者は、膜厚ムラの発生がボンドウェーハとベースウェーハの厚さの差が大きいことに起因していることを見出し、更に、厚さの差が大きい場合であっても、剥離熱処理を400℃以下で行えば、SOI層の膜厚ムラが発生しないことを見出し、本発明を完成させた。
本発明では、ベースウェーハ上に薄膜を有する貼り合わせウェーハとして、例えば、シリコン単結晶ウェーハ上にシリコン酸化膜を介してSOI層が形成されたSOIウェーハを作製することができる。
次に、図1(d)に示すように、イオン注入したボンドウェーハ10を、注入面が接するように、ベースウェーハ11と密着させて貼り合わせる。
剥離熱処理を350℃以上で行うことで、イオン注入層13でボンドウェーハ10の一部を確実に剥離させることができる。なお、ドーズ量が同一であれば、剥離熱処理の温度が低いほど剥離に必要な時間が長くなる傾向があるので、熱処理時間はドーズ量と剥離熱処理温度を考慮して適宜設定することができる。
そして、図1(j)に示すように、この貼り合わせウェーハ14に、平坦化熱処理、結合熱処理、研磨等を施して、剥離面を平坦化したり、結合強度を高めることもできる。
直径300mm、結晶方位<100>のシリコン単結晶からなる鏡面研磨ウェーハをボンドウェーハおよびベースウェーハとして用いてイオン注入剥離法による貼り合わせSOIウェーハを作製し、SOI層の膜厚ムラの発生の有無を評価した。
このとき実施例1−2、比較例1−3のいずれもベースウェーハとしてはプライムウェーハ(775μm)を用い、ボンドウェーハとしては、再生研磨加工を2回行った再生ウェーハ(765μm)を用いた。
また、剥離熱処理条件は表3に記載された条件とし、その他の製造条件は実験例と同一とした。
剥離熱処理を380℃、12時間(実施例3)、350℃、24時間(実施例4)とした以外は実施例1、2と同一条件で貼り合わせSOIウェーハを作製し、SOI層の膜厚ムラの発生の有無を評価した。
その結果、膜厚ムラは発生せず、SOI膜厚レンジも実施例1、2と同等であった。
例えば、上記では、絶縁膜を介して貼り合わせSOIウェーハを作製する場合について説明しているが、直接2枚のウェーハを貼り合わせて貼り合わせウェーハを作製する場合にも本発明を適用可能である。
13…イオン注入層、 14…貼り合わせウェーハ、 15…薄膜、
16…埋め込み酸化膜、 17…剥離ウェーハ、 18…剥離面。
Claims (6)
- ボンドウェーハの表面に、水素イオン、希ガスイオンのうち少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面と、ベースウェーハの表面とを直接または絶縁膜を介して貼り合わせた後、熱処理を加えて前記イオン注入層で前記ボンドウェーハの一部を剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製する貼り合わせウェーハの製造方法において、
前記ボンドウェーハとベースウェーハを貼り合わせる前に、前記ボンドウェーハと前記ベースウェーハの厚さを測定し、両ウェーハの厚さの差が5μm以上である前記ボンドウェーハと前記ベースウェーハとなる組み合わせを選択し、
前記熱処理を400℃以下で行って前記イオン注入層で前記ボンドウェーハの一部を剥離させることを特徴とする貼り合わせウェーハの製造方法。 - 前記熱処理を350℃以上で行うことを特徴とする請求項1に記載された貼り合わせウェーハの製造方法。
- 前記ボンドウェーハおよび/または前記ベースウェーハとして、前記貼り合わせウェーハの製造方法において貼り合わせウェーハを作製する際に副生された剥離ウェーハに、減厚を伴う再生加工を行った再生ウェーハを用いることを特徴とする請求項1又は請求項2に記載された貼り合わせウェーハの製造方法。
- 前記再生ウェーハは、前記減厚を伴う再生加工が2回以上行われたものであることを特徴とする請求項3に記載された貼り合わせウェーハの製造方法。
- 前記再生ウェーハは、前記減厚を伴う再生加工として5μm以上の減厚が行われたものであることを特徴とする請求項3又は請求項4に記載された貼り合わせウェーハの製造方法。
- 前記ボンドウェーハおよび前記ベースウェーハがシリコン単結晶ウェーハからなり、前記絶縁膜がシリコン酸化膜からなり、前記薄膜がSOI層であることを特徴とする請求項1乃至請求項5のいずれか一項に記載された貼り合わせウェーハの製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013184209A JP6136786B2 (ja) | 2013-09-05 | 2013-09-05 | 貼り合わせウェーハの製造方法 |
PCT/JP2014/004038 WO2015033516A1 (ja) | 2013-09-05 | 2014-08-01 | 貼り合わせウェーハの製造方法 |
KR1020167005605A KR102022507B1 (ko) | 2013-09-05 | 2014-08-01 | 접합 웨이퍼의 제조방법 |
EP14841954.2A EP3043374B1 (en) | 2013-09-05 | 2014-08-01 | Bonded wafer manufacturing method |
CN201480047111.6A CN105493232B (zh) | 2013-09-05 | 2014-08-01 | 贴合晶圆的制造方法 |
US14/912,679 US9679800B2 (en) | 2013-09-05 | 2014-08-01 | Method for manufacturing bonded wafer |
TW103127300A TWI578402B (zh) | 2013-09-05 | 2014-08-08 | Method of manufacturing wafers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013184209A JP6136786B2 (ja) | 2013-09-05 | 2013-09-05 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015053332A JP2015053332A (ja) | 2015-03-19 |
JP6136786B2 true JP6136786B2 (ja) | 2017-05-31 |
Family
ID=52628019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013184209A Active JP6136786B2 (ja) | 2013-09-05 | 2013-09-05 | 貼り合わせウェーハの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9679800B2 (ja) |
EP (1) | EP3043374B1 (ja) |
JP (1) | JP6136786B2 (ja) |
KR (1) | KR102022507B1 (ja) |
CN (1) | CN105493232B (ja) |
TW (1) | TWI578402B (ja) |
WO (1) | WO2015033516A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107649785A (zh) * | 2017-09-22 | 2018-02-02 | 北京世纪金光半导体有限公司 | 一种晶圆减薄方法及装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JP3943782B2 (ja) | 1999-11-29 | 2007-07-11 | 信越半導体株式会社 | 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ |
FR2839385B1 (fr) | 2002-05-02 | 2004-07-23 | Soitec Silicon On Insulator | Procede de decollement de couches de materiau |
ATE420461T1 (de) | 2004-11-09 | 2009-01-15 | Soitec Silicon On Insulator | Verfahren zum herstellen von zusammengesetzten wafern |
JP4715470B2 (ja) | 2005-11-28 | 2011-07-06 | 株式会社Sumco | 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ |
JP4839818B2 (ja) * | 2005-12-16 | 2011-12-21 | 信越半導体株式会社 | 貼り合わせ基板の製造方法 |
JP5314838B2 (ja) | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
JP2009283582A (ja) * | 2008-05-21 | 2009-12-03 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法及び貼り合わせウェーハ |
JP5799740B2 (ja) * | 2011-10-17 | 2015-10-28 | 信越半導体株式会社 | 剥離ウェーハの再生加工方法 |
JP5888286B2 (ja) * | 2013-06-26 | 2016-03-16 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
-
2013
- 2013-09-05 JP JP2013184209A patent/JP6136786B2/ja active Active
-
2014
- 2014-08-01 WO PCT/JP2014/004038 patent/WO2015033516A1/ja active Application Filing
- 2014-08-01 KR KR1020167005605A patent/KR102022507B1/ko active IP Right Grant
- 2014-08-01 US US14/912,679 patent/US9679800B2/en active Active
- 2014-08-01 EP EP14841954.2A patent/EP3043374B1/en active Active
- 2014-08-01 CN CN201480047111.6A patent/CN105493232B/zh active Active
- 2014-08-08 TW TW103127300A patent/TWI578402B/zh active
Also Published As
Publication number | Publication date |
---|---|
EP3043374B1 (en) | 2021-03-17 |
EP3043374A4 (en) | 2017-04-05 |
TWI578402B (zh) | 2017-04-11 |
CN105493232B (zh) | 2018-12-28 |
KR20160052551A (ko) | 2016-05-12 |
US20160204024A1 (en) | 2016-07-14 |
KR102022507B1 (ko) | 2019-09-18 |
TW201528377A (zh) | 2015-07-16 |
JP2015053332A (ja) | 2015-03-19 |
CN105493232A (zh) | 2016-04-13 |
WO2015033516A1 (ja) | 2015-03-12 |
EP3043374A1 (en) | 2016-07-13 |
US9679800B2 (en) | 2017-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5799740B2 (ja) | 剥離ウェーハの再生加工方法 | |
WO2013102968A1 (ja) | 貼り合わせsoiウェーハの製造方法 | |
KR101229760B1 (ko) | Soi 웨이퍼의 제조방법 및 이 방법에 의해 제조된soi 웨이퍼 | |
JP2008028070A (ja) | 貼り合わせウェーハの製造方法 | |
WO2010098007A1 (ja) | Soiウェーハの製造方法 | |
JP5888286B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2014120587A (ja) | Soiウェーハの製造方法 | |
US9378999B2 (en) | Method for manufacturing SOI wafer | |
JP6136786B2 (ja) | 貼り合わせウェーハの製造方法 | |
WO2016059748A1 (ja) | 貼り合わせウェーハの製造方法 | |
EP3029730B1 (en) | Bonded wafer manufacturing method | |
JP5368000B2 (ja) | Soi基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150819 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170404 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170417 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6136786 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |