JP5010774B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、より詳細には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ハイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させるための縦形半導体構造およびその構造を備えた半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体素子は、高い降伏電圧を得るために高比抵抗のドリフト領域を主電流経路にもうけるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなるという問題があった。
【０００３】
この問題に対する解決法として、ドリフト層を不純物濃度を高めたｎ型とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の半導体装置が、例えば、特公平２−５４６６１号公報、米国特許第５２１６２７５号明細書、特開平７−７１５４号公報に開示されている。
【０００４】
【発明が解決しようとする課題】
このような超接合構造を形成するために、エピタキシャル成長によってトレンチ構造を埋め込む方法や、プレーナー基板上においてエピタキシャル成長とイオン打ち込みを繰り返す方法が使われてきた。
【０００５】
しかしながら、トレンチ構造を形成しこのトレンチ部を埋め込む方法には、２つの問題点があった。その第１の問題点は、アスペクト比の高いトレンチ構造を形成する過程で、エッチングによるダメージが基板に残り、このダメージを除去するために工程が増えるほか、除去しきれないダメージが残るという問題点である。
【０００６】
また、第２の問題点は、従来のエピタキシャル成長技術による場合、アスペクト比が１０前後である極めて深いトレンチ構造を埋め込む必要があり、成長中にトレンチの開口部がふさがってしまい、トレンチ内部に空間が残るという問題点である。トレンチに対するエピタキシャル成長によるこの問題を解決する指針は、これまでに与えられていなかった。
【０００７】
また、エピタキシャル成長とイオン打ち込みを繰り返す形成方法では、工程数が増加するため耐圧構造部のコストが極めて高くなり、また、リソグラフィとイオン打ち込みの繰り返しによりプロセスダメージや不純物汚染が増え、結晶品質を劣化するという問題点があった。また、この方法は、特定の位置にイオンを打ち込みした不純物を熱拡散により広げる方法であるため、超接合領域における不純物分布が均一であり、この不均一性がデバイス特性を不安定にするという問題があった。
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、トレンチ構造に相当する、櫛形の断面形状を有する凹凸構造を選択的なエピタキシャル成長によって形成し、ダメージフリーで高品質な凹凸構造を低コストで量産する半導体装置の製造方法及び半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、トレンチ構造または凹凸構造を１回のエピタキシャル成長で確実に量産性よく埋め込み、ダメージフリーで高品質な超接合構造を低コストで量産する半導体素子の製造方法及び半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、第１導電型の半導体基板の表面にマスクとなる第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜に窓開け部を形成する第２の工程と、前記窓開け部のみに、選択的に第１導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造を形成する第３の工程と、前記第３の工程後、前記第１の絶縁膜を除去する第４の工程と、前記凹凸構造の全面に窒化膜を堆積する第５の工程と、前記凹凸構造の頭部における前記窒化膜のみを除去する第６の工程と、前記窒化膜が除去された凹凸構造の頭部に第２の絶縁膜を形成する第７の工程と、前記第７の工程後、前記頭部以外に残存する窒化膜を除去する第８の工程と、前記第８の工程後、前記第２の絶縁膜を選択成長のマスクに用い、前記凹凸構造の凹部の側壁の成長を抑えて底部のみに選択的に第２導電型の半導体エピタキシャル層を成長させ、前記凹凸構造の凹部内を第２導電型の半導体エピタキシャル層で埋め込む第９の工程とを有することを特徴とする半導体装置の製造方法である。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第９の工程が、原子線または分子線を用いたエピタキシーによる原子線または分子線の直進性を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とするものである。
【００１４】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものであることを特徴とするものである。
【００１５】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記第９の工程が、気相成長法または液相成長法による異方性成長効果を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、開口部が塞がって内部に空間が残ることを防ぎ、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とするものである。
【００１６】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記液相成長法を利用し、融液が表面張力により前記櫛形の断面形状を有する凹凸構造の凹部内に浸入しない現象を防ぐため、前記櫛形の断面形状を有する凹凸構造の凹部の内壁にあらかじめ前記融液と同じ成分の金属を蒸着しておき、前記第２導電型の半導体エピタキシャル層の成長時に前記融液を前記櫛形の断面形状を有する凹凸構造の凹部内に浸入させることを特徴とするものである。
【００１７】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記凹凸構造の底部の融液の温度が、前記凹凸構造の開口部の温度よりも低いことを特徴とする。
また、請求項７に記載の発明は、請求項１に記載の発明において、原子線または分子線エピタキシーにより、前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものにより前記第２導電型の半導体エピタキシャル層を成長させることを特徴とするものである。
【００１８】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記原子線または分子線の供給口に、中空の柱を設けることにより前記原子線または分子線に含まれる原子または分子の運動の角度成分を前記半導体基板の垂直方向から６°以内とすることを特徴とするものである。
【００１９】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記中空の柱を円筒状にした場合の長さは、口径の５倍乃至２０倍であり、前記凹凸構造の凹部の側壁における前記第２導電型の半導体エピタキシャル層の成長速度が底部の１０％以下であることを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記半導体基板がシリコンからなり、該半導体基板の表面の面方位が（１１０）面であることを特徴とするものである。
また、請求項１１に記載の発明は、請求項１乃至１０のいずれかに記載の半導体装置の製造方法により形成された超接合構造を有することを特徴とする半導体装置である。
【００２０】
つまり、本発明の目的を達成するため、面間選択性の高いエピタキシャル成長技術を導入することが望ましい。選択比を高める方法としては、以下の２つの方法がある。
【００２１】
第１は、原子線または分子線を用いたエピタキシー法により、分子の直進性を使って特定の面だけに原子線または分子線を当て、選択的に成長する方法である。すなわち、トレンチ構造または凹凸構造の底部のみに選択的に原子線または分子線を当てエピタキシャル成長を促し、側壁には当たりにくくして側壁の成長を抑え、エピタキシャル成長中に開口部が塞がらないようにする方法である。
【００２２】
第２は、異方性成長効果を利用するもので、平坦化して安定しやすく成長速度が遅い面での成長と、荒れやすく成長速度が速い面での成長との差を利用して選択成長を行う方法である。この異方性成長効果は液相成長（ＬＰＥ；Liquid Phase Epitaxial）法で最も顕著に現われるが、気相成長（ＣＶＤ；Chemical Vapor Deposition）法でも得ることができ、原子線または分子線を用いたエピタキシー法でもわずかに得ることができる。この場合、トレンチ構造または凹凸構造の側壁として平坦化しやすい面を選び、底面に荒れやすい面を選び、底面の成長速度を上げて、エピタキシャル成長中に開口部が塞がらないようにする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
[第１の実施形態]
図１は、本発明の第１の実施形態に係わる超接合構造の断面図で、図２〜図１０は、本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図である。本発明は、耐圧領域の構造と製造方法にかかわるもので、ソース構造およびドレイン構造は任意である。従って、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ＧＴＯサイリスタ、ダイオード等にも適用される。
【００２４】
以下、第１の実施形態に係わる超接合構造の製造方法について、図２〜図１０に基づいて説明する。
まず、図２に示すように、低抵抗のｎ型半導体基板１を準備する。次いで、このｎ型半導体基板１の表面領域にエピタキシャル成長のマスクとなる酸化膜または窒化膜などの絶縁膜２を形成する。次いで、図３に示すように、図示しないマスクを使って、絶縁膜２にストライプ状の窓開け部２ａを形成する。ストライプの窓開け部２ａとマスク部の幅は１μｍないし２０μｍ程度とする。
【００２５】
次いで、図４に示すように、原子線または分子線を用いたエピタキシーまたはＣＶＤまたはＬＰＥにより、窓開け部２ａのみに垂直に切り立ったｎ型のエピタキシャル層３を選択的に形成し、図５に示すように、櫛形の断面形状を有する凹凸構造を得る。例えば、６００Ｖ耐圧品でトレンチ幅を５μｍとした場合、米国特許第５２１６２７５号明細書に従って、ｎ型エピタキシャル層３の厚さ、すなわち凹凸の深さは約５０μｍとし、不純物濃度は約２×１０16ｃｍ-3とする。
【００２６】
材料としてシリコンを使い、エピタキシャル成長を原子線または分子線を用いて行う場合、成長条件は次のように設定する。シリコンのソースには、次に挙げる３種類のものを使うことができる。第１はガスソースであり、供給ガスとしてＳｉ2Ｈ6、ＳｉＨ4などのほか、ハロゲンを含むＳｉＨ3Ｃｌ、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4を利用してもよい。第２は、Ｓｉ固体ソースであり、これを電子線照射により再蒸発させ分子線を供給してもよい。第３は、同じくＳｉ固体ソースでありクヌードセンセルによる分子線を供給してもよい。
【００２７】
また、原子線または分子線を用いたエピタキシーでｎ型ドーピングをするためには、固体ソースのＡｓまたはＰまたはガスソースのＡｓＨ3またはＰＨ3利用する。ｐ型ドーピングをするためには、ＢまたはＢＨ3等のIII族分子線を利用する。
【００２８】
原子線または分子線を用いたエピタキシーで選択成長する場合、入射原子分子線の直進性を利用する。すなわち、図４に示すように、分子線６の入射方向を基板１に対してほぼ垂直とすることにより、窓開け部２ａに対する分子線の入射量がエピタキシャル層３の側壁に対する分子線の入射量よりも１桁か、それ以上大きくなる条件とし、エピタキシャル層３が垂直方向のみにのびるようにする。
【００２９】
原子線または分子線を用いたエピタキシー装置の成長チャンバーの雰囲気は、１０-3Torrから１０-10Torr の範囲の超高真空となっているため、分子の平均自由工程は十分長いので、上述した各種ソースから方位のそろった分子線を供給すれば、直進性を利用した選択成長が可能となる。分子線に含まれる分子運動の角度成分は６°以内（ｔａｎ６°≒０．１）で方位がそろっていることが望ましい。
【００３０】
そのため、図１２に示すように、分子線ソース７からの分子線の出口に吸着用の中空の柱８を取付け、基板１に垂直な方向から大きく離れた運動速度成分をもつ分子を取り除くとよい。ここで、中空の柱８を円筒状とした場合の長さＬは、口径ｒの５倍ないし２０倍程度であるのが望ましい。実際の装置では、口径ｒは１ｍｍないし１０ｃｍ、Ｌは５ｍｍないし２００ｃｍ程度とするのがよい。このとき、供給される分子線に含まれる運動方向の角度成分９は、中空の柱８と平行で基板に垂直な方向の速度をもつ分子の占める割合が最も高く、基板に垂直な方向からずれるに従って成分が減り、６°以上ずれた成分はほとんど含まれない。従って、到達分子が付着率１で結晶に取り込まれると近似したとき、エピタキシャル層３の横方向への成長速度は、エピタキシャル層３の上方への成長速度に比べて１０％以下となる。
【００３１】
面積の広い基板に原子線または分子線を用いてエピタキシャル成長を行う場合は、図１３に示すように、複数の分子線吸着用の中空の柱８ａ〜８ｃを設けて、分子線ソース７の複数の供給口から分子線を供給すると同時に、成長中に基板を平行移動させるとよい。また、基板表面の各部位に特定の方位に偏りを持つ分子線が入射し続けることなく、到達分子線の速度成分の偏りを平均化すると同時に、面内均一性を向上させるため、成長中は基板を自転させるのがよい。
【００３２】
例えば、基板の直径Ｒが３０ｃｍとした場合、口径１ｃｍの分子線の供給口を３つ設ける。隣り合う供給口の間の間隔ｄは５ｃｍとし、供給口の先端から基板までの距離Ｄを５０ｃｍとする。
【００３３】
前述のように、角度成分が基板の垂直方向から６°以内に揃った分子線を均一に供給するため、一般に原子線または分子線を用いたエピタキシー成長装置の構造設計は次のように行うとよい。一般に供給口の数をｎとしたときは、Ｒ／２＝ｎｄとする。また、ｄ／Ｄ＜＝０．１≒ｔａｎ６°という条件を満たすようにする。これにより基板上のすべての位置に分子線が供給され、かつ分子線の偏向は６°以内に絞られる。また、成長用の真空チャンバーが巨大になることもない。
【００３４】
成長中の基板温度は０℃ないし１０００℃とし、分子線の供給圧は基板表面において１０-3Torrないし１０-10Torr とする。成長速度は０．０１μｍ／ｈないし１００μｍ／ｈの範囲とするのがよい。ここで、図３に示した絶縁膜２上に多結晶が形成されないよう成長条件を選ぶ必要がある。
【００３５】
また、仮りに微量の多結晶が形成されたとしても、エピタキシャル層３の成長に影響を与えない範囲に抑えなくてはならない。これらの条件を加味すると、最も適切な成長条件は、基板温度６００℃〜８００℃、成長速度１μｍ〜２μｍ程度となる。また、多結晶の形成を抑えるため、成長中に基板表面に対してレーザー光照射や放射光照射を行うと、選択性を向上させることができる。
【００３６】
また、多結晶の生成を抑えるため、ハロゲンを含むガスを供給することも有効である。ハロゲンはエッチング効果を有し、絶縁膜２の表面に一時的に形成された多結晶を取り除く効果を有する。したがって、原子線または分子線を用いたエピタキシーのガスソースとしてハロゲンを多く含むＳｉＨＣｌ3やＳｉＣｌ4を利用したり、Ｓｉ2Ｈ6やＳｉＨ4とともに補助的にＨＣｌを加えて供給することも有効である。
【００３７】
さらに、選択性を向上させるため、分子線の直進性に加えてエピタキシャル成長の異方性の効果を取り入れることもできる。この場合、窓開け部２ａに露出する面が不安定で荒れやすく成長速度の早い面方位となるようにするのがよい。
【００３８】
例えば、シリコン基板を使う場合、基板表面の面方位を（１１０）面とし、窓開け部のストライプ方向を＜１１２＞方向とし、エピタキシャル成長により形成されたエピタキシャル層３の側面に（１１１）面を露出させるのが有利である。その理由はシリコンの（１１１）面は平坦化して安定となる性質があり、成長に必要な核を作りにくく、仮りに一時的に核が形成されたとしてもエッチング効果により除去されて成長を持続できない。
【００３９】
エピタキシャル層３の側壁としてシリコンの（１１１）面を露出させ、安定化させる利点は２つある。１つ目は、エピタキシャル層３を成長する途中において、エピタキシャル層３が横方向にのびて凹部を埋めてしまうのを防ぐことである。２つ目は、後述するように、凹部をさらにエピタキシャル成長で埋め込む際、開口部が横方向に広がって、バルク内に空洞が残るのを防ぐことにある。
【００４０】
側壁をより安定化させて成長速度を抑制するためには、エッチング効果を利用するとよい。これは仮に側壁に結晶核が生成されたとしても、エッチングにより取り除いて成長を阻害するもので、絶縁膜の表面におけるエッチング効果と近いものである。エッチング効果を高めるためには、絶縁膜上における場合と同様に、ハロゲンを含むガスを供給することが望ましい。
【００４１】
これに対して、（１１０）面は荒れやすく原子を吸収しやすいので、（１１０）面の方が（１１１）面よりも成長速度が速くなる。従って、縦方向に長いエピタキシャル層３を形成するには上面を（１１０）面とし、ストライプ方向を＜１１２＞方向とし、その結果側壁に（１１１）面が現れるようにするとよい。
【００４２】
同じ理由により、材料としてガリウム砒素基板を使う場合は、表面が（１００）面または（１１１）面ではない基板を使い、側面に（１００）面または（１１１）面が現れる方位を選ぶとよい。
【００４３】
エピタキシャル成長にＣＶＤを使う場合、成長条件は、基板温度を１０００℃ないし１７００℃の範囲とし、ＳｉＨ4、ＳｉＨＣｌ3、ＳｉＨ6などのガスを供給し、０．１μｍ／ｈから１００μｍ／ｈの範囲の成長速度とするのがよい。このとき、ｎ型ドーピングする場合はＡｓＨ3、ＰＨ3などのV族含有分子、ｐ型ドーピングする場合はＢＨ3などのIII族含有分子ガスを同時に供給する。
【００４４】
エピタキシャル成長にＬＰＥを使う場合、成長条件は次のように設定する。６００℃から１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳｉを飽和状態になるまで溶かし込み、同じ温度の基板に接触させ徐々に降温し、０．１μｍ／ｈから１００μｍ／ｈの範囲の成長速度とするのがよい。ＬＰＥの場合、融液の成分であるＳｎやＩｎは相図に従って決定されるがシリコン結晶の中には取り込まれにくい。
【００４５】
しかしながら、数％から１０％程度の割合で取り込まれてしまうため、ＬＰＥを利用する場合は不純物濃度を下げるという課題が残る。ＬＰＥでｎ型ドープする場合は融液にＡｓまたはＰなどのV族元素を、ｐ型ドープする場合は融液にＢ、Ａｌ、ＧａなどのIII族元素を、それぞれ溶かし込んで成長させる。また、融液にＩｎを使う場合はＩｎが取り込まれて自動的にｐ型ドープとなる。
【００４６】
ＣＶＤおよびＬＰＥでは、異方性成長効果を利用して選択成長を行う。異方性成長効果に関する説明は、前記原子線または分子線を用いてエピタキシー成長の場合に述べた原理と同じである。特に、シリコン（１１１）面のファセット形成による成長抑制効果はＬＰＥが最も強く、次いで、ＣＶＤ、原子線または分子線を用いてエピタキシーの順に強い。そのため、原子線または分子線を用いてエピタキシー成長に比べてより強い異方性成長を得ることができる。この点が、基本的には原子線または分子線の直進性を利用するエピタキシー成長との相異点である。
【００４７】
このように、上述した原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥのいずれかの方法を使い、その成長原理の特徴を生かして、図５に示すような、櫛形の断面形状を有する凹凸構造を形成できる。
【００４８】
図１１に示すように、ｎ型ドープされた凹凸構造を有する基板１から、エピタキシャル成長のマスクとして利用した、図５に示した絶縁膜２を除去する。次いで、次に述べるエピタキシャル成長のマスクとしてあらたに基板表面の非開口部の領域に、絶縁膜４を形成する。
【００４９】
図５において、エピタキシャル層３の成長が終了したのち、以下に説明する処理を行なう。まず、絶縁層２をエッチングにより除去し、次いで、図６に示すように、例えば窒化膜２ｂをＣＶＤなどで全面に堆積する。次いで、図７に示すように、エピタキシャル層３の頭部領域に付着した窒化膜２ｂのみをポリシングにより除去し、頭部領域のみエピタキシャル層３を露出させる。次いで、図８に示すように、熱酸化または水蒸気酸化により頭部領域に酸化膜２ｃを形成する。次いで、選択エッチュングにより窒化膜２ｂのみを除去し、酸化膜２ｃだけを残す。その結果、図９に示す構造を得る。ここで酸化膜２ｃは、図９に示す絶縁膜４に相当する。すなわち、２種類以上の絶縁膜を使いわけることで、図５の構造から図９の構造を得ることができる。
【００５０】
次いで、図１０に示すように、ｐ型ドープのエピタキシャル層５を凹部内に成長させ、凹部を埋め込む。このとき、凹部の側壁が急速に成長すると凹部に空洞が残ってしまう可能性がある。これを防ぐため、凹部側壁の成長を抑制しながら凹部底面の成長を促進しなければならない。エピタキシャル層５の成長方法は、原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥの３種類が考えられるが、トレンチを埋め込むためにはそれぞれ以下に述べる成長条件で成長する必要がある。
【００５１】
原子線または分子線を用いてエピタキシーを使う場合は、図１１に示すように、上述した窓開け部２ａへの選択成長の過程で述べたのと同様に、原子線または分子線の直進性を利用して、凹部の底面だけに原子線または分子線を供給し、側壁にはなるべく供給されないような条件で成長を行う。そのため、上述した選択成長と同様に、原子線または分子線に含まれる原子または分子の運動方向の分布が６°以内であることが望ましい。ただし、図１４に示すように、仮りに凹部の形状がわずかに下膨れになっていたとすると、底面だけに選択成長したのでは、側壁付近に空洞が残る可能性がある。
【００５２】
従って、側壁にも微弱に原子線または分子線が供給され、底面の成長速度の１０％以下の低速度で成長するのが望ましい。そのためには、原子線または分子線の運動方向分布は基板と垂直な方向にシャープに揃っているよりもむしろ、６°以内の広がりをもった分布である方がよい。図１２に示した原子線または分子線の速度分布はこの条件を満たすので、凹部をエピタキシャル層で埋め込むための原子線または分子線の供給源として適切である。原子線または分子線の速度成分以外の成長条件も上述した選択成長の際と同様である。さらに、異方性成長効果も合わせて利用することができ、その場合は、側壁の面方位を（１１１）とし、上面の面方位（１１０）とする。その結果、側壁の成長速度が小さくなり、開口部１３が塞がりにくくなる。
【００５３】
エピタキシャル成長にＣＶＤを使う場合も、上述した窓開け部２ａへの選択成長と同じ条件を使い、異方性成長効果を利用する。
【００５４】
エピタキシャル成長にＬＰＥを使う場合、成長条件は上述した窓開け部２ａへの選択成長のものと同様である。ただし、図１５に断面図を示すように、基板表面を覆っている酸化膜マスクまたは窒化膜マスク４により融液１２がはじかれ、表面張力によりトレンチ内部に融液１２が浸入しないという問題が生じる。これを解決するため、次のようなプロセスを行うとよい。
【００５５】
図１６に示すように、エピタキシャル成長を行う前に、融液１２と同じ成分の金属（通常はＩｎまたはＳｎ）にＳｉを加えた合金１４を、凹部の壁面に１０ｎｍないし１０００ｎｍ程度蒸着する。これにより融液１２と基板１とのぬれ（親和性）がよくなり、表面張力を克服して融液が凹部内に浸入し、エピタキシャル成長が可能となる。
【００５６】
また、異方性成長効果をさらに強く引き出すため、次のような手法が有効である。すなわち、融液中の媒質であるＳｉが開口部１３の外から凹部底面へ効率よく輸送され、底面でＳｉが結晶に取り込まれやすくするためトレンチの深さ方向に温度勾配をつける。理想的にはトレンチ底部の温度が開口部１３よりも１０℃以上低いことが望ましいが、１℃程度であってもよい。
【００５７】
このようにトレンチをエピタキシャル成長によって埋め込み、次いで、上述した絶縁膜マスク４を除去する。次いで、表面を平坦化するためラッピングし、図１７に示すような超接合構造が完成する。
【００５８】
[第２の実施形態]
超接合構造を形成する過程で、第１の実施形態で述べた凹凸構造をエピタキシャル成長によって形成するのではなく、エッチングによってアスペクト比の高いトレンチ構造を形成してもよい。
【００５９】
すなわち、エッチングによって深いトレンチが形成されたｎ型またはｐ型基板に対して、ｐ型またはｎ型のエピタキシャル成長を行い、トレンチを埋め込む。このとき、第１の実施形態と同様に、原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥの各種成長方法をとることができる。成長条件と成長後のプロセスも第１の実施形態と同様である。
【００６０】
[第３の実施形態]
超接合構造の周縁部耐圧構造の形成方法について説明する。
一般に、周縁部耐圧構造は不純物濃度が低く、高抵抗であることが望ましい。さらに、基板と同じ第１導伝型であるのが一般的である。これを達成するために、図１８に示す構造が完成した後、図１９に示すように、周縁部をエッチングにより除去する。次いで、超接合構造の表面領域を絶縁膜などのマスク１５で保護し、エッチングより除去した周縁部に、図２０に示すように改めてドーピングレベルが低いエピタキシャル層１６を成長する。次いで、マスク１５を除去し、表面をラッピングする。その結果、耐圧層１６を有する超接合素子が完成する。耐圧層１６の表面領域には、図２１に示すように、ガードリング１７を形成したり、他に高抵抗性窒化膜などの耐圧構造を作り込む。
【００６１】
エピタキシャル層１６の成長過程は、選択成長である必要はなく、またマスク１５は成長後に除去するものであることから、マスク１５の表面に多結晶が付着してもかまわない。したがって、エピタキシャル層１６の成長条件は結晶性を損なわない範囲であれば、厳しく指定する必要はない。
【００６２】
[第４の実施形態]
超接合構造のセル形状は、必ずしもストライプ状である必要はなく、例えば、図２２に示すように、市松模様状であってもかまわない。たたし、第１の実施例で述べたように、選択成長の手段として異方性成長効果を利用する場合は、トレンチの側壁が特異面である必要があり、面方位を慎重に選ばなければならない。原子線または分子線を用いてエピタキシーにおける分子線の直進性を利用する場合は、側壁の面方位を慎重に選ぶ必要はない。
【００６３】
【発明の効果】
以上説明したように本発明によれば、トレンチ構造を構成する櫛形の断面形状を有する凹凸構造を選択的なエピタキシャル成長によって形成する半導体装置の製造方法であって、第１導電型の櫛形の断面形状を有する凹凸構造の非開口部にマスクとなる第２の絶縁膜を形成する第１の工程と、櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑えて底部のみを選択的に第２導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造の凹部内を第１導電型の半導体エピタキシャル層で埋め込む第２の工程とを有するので、櫛形の断面形状を有する半導体凹凸構造をエピタキシャル成長により形成することで、アスペクト比の高いトレンチ構造に相当するものを、プロセスダメージを受けることなく提供できる。これによりダメージ除去工程が不要となり、高品質で低コストな半導体超接合構造を形成するために有利となる。
【００６４】
また、凹凸構造またはトレンチ構造を１回のエピタキシャル成長で埋め込むことにより、超接合構造を得ることが特徴である。従来、アスペクト比の高いトレンチをエピタキシャル層で埋め込むことは、成長中に開口部が塞がってしまうため困難とされてきた。しかし、原子線または分子線を用いてエピタキシーまたはＣＶＤ、ＬＰＥによる異方性成長効果の利用、あるいはこれら両者を合わせて利用することにより、アスペクト比の高いトレンチであっても開口部が塞がることなくエピタキシャル層で埋め込む方法を提供するものである。また、エピタキシャル成長が１回で終わるため、イオン打ち込みを繰り返す方法に比べてプロセスダメージや不純物汚染を受けにくく、高品質な超接合構造を低コストで量産できるという特徴を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる超接合構造の断面図である。
【図２】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その１）である。
【図３】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その２）である。
【図４】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その３）である。
【図５】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その４）である。
【図６】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その５）である。
【図７】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その６）である。
【図８】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その７）である。
【図９】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その８）である。
【図１０】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その９）である。
【図１１】ＭＢＥで選択成長する場合の、入射分子線の直進性を利用することを説明するための図である。
【図１２】基板に垂直な方向から大きく離れた運動速度成分をもつ分子を取り除く場合について説明するための図である。
【図１３】面積の広い基板にＭＢＥでエピタキシャル成長を行う場合について説明するための図である。
【図１４】エピタキシャル成長にＭＢＥを使う場合の他の例を説明するための図である。
【図１５】エピタキシャル成長にＬＰＥを使う場合の説明図である。
【図１６】エピタキシャル成長にＬＰＥを使う場合の他の例を示す説明図である。
【図１７】完成された超接合構造を示す図である。
【図１８】本発明の他の実施形態を説明するための図（その１）である。
【図１９】本発明の他の実施形態を説明するための図（その２）である。
【図２０】本発明の他の実施形態を説明するための図（その３）である。
【図２１】本発明の他の実施形態を説明するための図（その４）である。
【図２２】本発明のさらに他の実施形態を説明するための図である。
【符号の説明】
１ ｎ型半導体基板
２ 酸化膜または窒化膜マスク
２ａ 窓開け部
２ｂ 窒化膜
２ｃ 酸化膜
３ ｎ型エピタキシャル層
４ 酸化膜または窒化膜マスク
５ ｐ型エピタキシャル層
６ 分子線
７ 分子線ソース
８、８ａ〜８ｃ 分子線吸着用筒
９ 分子線の速度分布
１０ 基板の平行移動
１１ 基板の自転
１２ Ｓｉを溶解したＩｎまたはＳｎ融液
１３ 開口部
１４ 合金
１５ マスク
１６ エピタキシャル層
１７ ガードリング
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、より詳細には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ハイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させるための縦形半導体構造およびその構造を備えた半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体素子は、高い降伏電圧を得るために高比抵抗のドリフト領域を主電流経路にもうけるため、高耐圧のものほどこの部分の電圧降下が大きくなってオン電圧が高くなるという問題があった。
【０００３】
この問題に対する解決法として、ドリフト層を不純物濃度を高めたｎ型とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の半導体装置が、例えば、特公平２−５４６６１号公報、米国特許第５２１６２７５号明細書、特開平７−７１５４号公報に開示されている。
【０００４】
【発明が解決しようとする課題】
このような超接合構造を形成するために、エピタキシャル成長によってトレンチ構造を埋め込む方法や、プレーナー基板上においてエピタキシャル成長とイオン打ち込みを繰り返す方法が使われてきた。
【０００５】
しかしながら、トレンチ構造を形成しこのトレンチ部を埋め込む方法には、２つの問題点があった。その第１の問題点は、アスペクト比の高いトレンチ構造を形成する過程で、エッチングによるダメージが基板に残り、このダメージを除去するために工程が増えるほか、除去しきれないダメージが残るという問題点である。
【０００６】
また、第２の問題点は、従来のエピタキシャル成長技術による場合、アスペクト比が１０前後である極めて深いトレンチ構造を埋め込む必要があり、成長中にトレンチの開口部がふさがってしまい、トレンチ内部に空間が残るという問題点である。トレンチに対するエピタキシャル成長によるこの問題を解決する指針は、これまでに与えられていなかった。
【０００７】
また、エピタキシャル成長とイオン打ち込みを繰り返す形成方法では、工程数が増加するため耐圧構造部のコストが極めて高くなり、また、リソグラフィとイオン打ち込みの繰り返しによりプロセスダメージや不純物汚染が増え、結晶品質を劣化するという問題点があった。また、この方法は、特定の位置にイオンを打ち込みした不純物を熱拡散により広げる方法であるため、超接合領域における不純物分布が均一であり、この不均一性がデバイス特性を不安定にするという問題があった。
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、トレンチ構造に相当する、櫛形の断面形状を有する凹凸構造を選択的なエピタキシャル成長によって形成し、ダメージフリーで高品質な凹凸構造を低コストで量産する半導体装置の製造方法及び半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、トレンチ構造または凹凸構造を１回のエピタキシャル成長で確実に量産性よく埋め込み、ダメージフリーで高品質な超接合構造を低コストで量産する半導体素子の製造方法及び半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、第１導電型の半導体基板の表面にマスクとなる第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜に窓開け部を形成する第２の工程と、前記窓開け部のみに、選択的に第１導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造を形成する第３の工程と、前記第３の工程後、前記第１の絶縁膜を除去する第４の工程と、前記凹凸構造の全面に窒化膜を堆積する第５の工程と、前記凹凸構造の頭部における前記窒化膜のみを除去する第６の工程と、前記窒化膜が除去された凹凸構造の頭部に第２の絶縁膜を形成する第７の工程と、前記第７の工程後、前記頭部以外に残存する窒化膜を除去する第８の工程と、前記第８の工程後、前記第２の絶縁膜を選択成長のマスクに用い、前記凹凸構造の凹部の側壁の成長を抑えて底部のみに選択的に第２導電型の半導体エピタキシャル層を成長させ、前記凹凸構造の凹部内を第２導電型の半導体エピタキシャル層で埋め込む第９の工程とを有することを特徴とする半導体装置の製造方法である。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第９の工程が、原子線または分子線を用いたエピタキシーによる原子線または分子線の直進性を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とするものである。
【００１４】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものであることを特徴とするものである。
【００１５】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記第９の工程が、気相成長法または液相成長法による異方性成長効果を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、開口部が塞がって内部に空間が残ることを防ぎ、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とするものである。
【００１６】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記液相成長法を利用し、融液が表面張力により前記櫛形の断面形状を有する凹凸構造の凹部内に浸入しない現象を防ぐため、前記櫛形の断面形状を有する凹凸構造の凹部の内壁にあらかじめ前記融液と同じ成分の金属を蒸着しておき、前記第２導電型の半導体エピタキシャル層の成長時に前記融液を前記櫛形の断面形状を有する凹凸構造の凹部内に浸入させることを特徴とするものである。
【００１７】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記凹凸構造の底部の融液の温度が、前記凹凸構造の開口部の温度よりも低いことを特徴とする。
また、請求項７に記載の発明は、請求項１に記載の発明において、原子線または分子線エピタキシーにより、前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものにより前記第２導電型の半導体エピタキシャル層を成長させることを特徴とするものである。
【００１８】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記原子線または分子線の供給口に、中空の柱を設けることにより前記原子線または分子線に含まれる原子または分子の運動の角度成分を前記半導体基板の垂直方向から６°以内とすることを特徴とするものである。
【００１９】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記中空の柱を円筒状にした場合の長さは、口径の５倍乃至２０倍であり、前記凹凸構造の凹部の側壁における前記第２導電型の半導体エピタキシャル層の成長速度が底部の１０％以下であることを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記半導体基板がシリコンからなり、該半導体基板の表面の面方位が（１１０）面であることを特徴とするものである。
また、請求項１１に記載の発明は、請求項１乃至１０のいずれかに記載の半導体装置の製造方法により形成された超接合構造を有することを特徴とする半導体装置である。
【００２０】
つまり、本発明の目的を達成するため、面間選択性の高いエピタキシャル成長技術を導入することが望ましい。選択比を高める方法としては、以下の２つの方法がある。
【００２１】
第１は、原子線または分子線を用いたエピタキシー法により、分子の直進性を使って特定の面だけに原子線または分子線を当て、選択的に成長する方法である。すなわち、トレンチ構造または凹凸構造の底部のみに選択的に原子線または分子線を当てエピタキシャル成長を促し、側壁には当たりにくくして側壁の成長を抑え、エピタキシャル成長中に開口部が塞がらないようにする方法である。
【００２２】
第２は、異方性成長効果を利用するもので、平坦化して安定しやすく成長速度が遅い面での成長と、荒れやすく成長速度が速い面での成長との差を利用して選択成長を行う方法である。この異方性成長効果は液相成長（ＬＰＥ；Liquid Phase Epitaxial）法で最も顕著に現われるが、気相成長（ＣＶＤ；Chemical Vapor Deposition）法でも得ることができ、原子線または分子線を用いたエピタキシー法でもわずかに得ることができる。この場合、トレンチ構造または凹凸構造の側壁として平坦化しやすい面を選び、底面に荒れやすい面を選び、底面の成長速度を上げて、エピタキシャル成長中に開口部が塞がらないようにする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
[第１の実施形態]
図１は、本発明の第１の実施形態に係わる超接合構造の断面図で、図２〜図１０は、本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図である。本発明は、耐圧領域の構造と製造方法にかかわるもので、ソース構造およびドレイン構造は任意である。従って、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ＧＴＯサイリスタ、ダイオード等にも適用される。
【００２４】
以下、第１の実施形態に係わる超接合構造の製造方法について、図２〜図１０に基づいて説明する。
まず、図２に示すように、低抵抗のｎ型半導体基板１を準備する。次いで、このｎ型半導体基板１の表面領域にエピタキシャル成長のマスクとなる酸化膜または窒化膜などの絶縁膜２を形成する。次いで、図３に示すように、図示しないマスクを使って、絶縁膜２にストライプ状の窓開け部２ａを形成する。ストライプの窓開け部２ａとマスク部の幅は１μｍないし２０μｍ程度とする。
【００２５】
次いで、図４に示すように、原子線または分子線を用いたエピタキシーまたはＣＶＤまたはＬＰＥにより、窓開け部２ａのみに垂直に切り立ったｎ型のエピタキシャル層３を選択的に形成し、図５に示すように、櫛形の断面形状を有する凹凸構造を得る。例えば、６００Ｖ耐圧品でトレンチ幅を５μｍとした場合、米国特許第５２１６２７５号明細書に従って、ｎ型エピタキシャル層３の厚さ、すなわち凹凸の深さは約５０μｍとし、不純物濃度は約２×１０16ｃｍ-3とする。
【００２６】
材料としてシリコンを使い、エピタキシャル成長を原子線または分子線を用いて行う場合、成長条件は次のように設定する。シリコンのソースには、次に挙げる３種類のものを使うことができる。第１はガスソースであり、供給ガスとしてＳｉ2Ｈ6、ＳｉＨ4などのほか、ハロゲンを含むＳｉＨ3Ｃｌ、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4を利用してもよい。第２は、Ｓｉ固体ソースであり、これを電子線照射により再蒸発させ分子線を供給してもよい。第３は、同じくＳｉ固体ソースでありクヌードセンセルによる分子線を供給してもよい。
【００２７】
また、原子線または分子線を用いたエピタキシーでｎ型ドーピングをするためには、固体ソースのＡｓまたはＰまたはガスソースのＡｓＨ3またはＰＨ3利用する。ｐ型ドーピングをするためには、ＢまたはＢＨ3等のIII族分子線を利用する。
【００２８】
原子線または分子線を用いたエピタキシーで選択成長する場合、入射原子分子線の直進性を利用する。すなわち、図４に示すように、分子線６の入射方向を基板１に対してほぼ垂直とすることにより、窓開け部２ａに対する分子線の入射量がエピタキシャル層３の側壁に対する分子線の入射量よりも１桁か、それ以上大きくなる条件とし、エピタキシャル層３が垂直方向のみにのびるようにする。
【００２９】
原子線または分子線を用いたエピタキシー装置の成長チャンバーの雰囲気は、１０-3Torrから１０-10Torr の範囲の超高真空となっているため、分子の平均自由工程は十分長いので、上述した各種ソースから方位のそろった分子線を供給すれば、直進性を利用した選択成長が可能となる。分子線に含まれる分子運動の角度成分は６°以内（ｔａｎ６°≒０．１）で方位がそろっていることが望ましい。
【００３０】
そのため、図１２に示すように、分子線ソース７からの分子線の出口に吸着用の中空の柱８を取付け、基板１に垂直な方向から大きく離れた運動速度成分をもつ分子を取り除くとよい。ここで、中空の柱８を円筒状とした場合の長さＬは、口径ｒの５倍ないし２０倍程度であるのが望ましい。実際の装置では、口径ｒは１ｍｍないし１０ｃｍ、Ｌは５ｍｍないし２００ｃｍ程度とするのがよい。このとき、供給される分子線に含まれる運動方向の角度成分９は、中空の柱８と平行で基板に垂直な方向の速度をもつ分子の占める割合が最も高く、基板に垂直な方向からずれるに従って成分が減り、６°以上ずれた成分はほとんど含まれない。従って、到達分子が付着率１で結晶に取り込まれると近似したとき、エピタキシャル層３の横方向への成長速度は、エピタキシャル層３の上方への成長速度に比べて１０％以下となる。
【００３１】
面積の広い基板に原子線または分子線を用いてエピタキシャル成長を行う場合は、図１３に示すように、複数の分子線吸着用の中空の柱８ａ〜８ｃを設けて、分子線ソース７の複数の供給口から分子線を供給すると同時に、成長中に基板を平行移動させるとよい。また、基板表面の各部位に特定の方位に偏りを持つ分子線が入射し続けることなく、到達分子線の速度成分の偏りを平均化すると同時に、面内均一性を向上させるため、成長中は基板を自転させるのがよい。
【００３２】
例えば、基板の直径Ｒが３０ｃｍとした場合、口径１ｃｍの分子線の供給口を３つ設ける。隣り合う供給口の間の間隔ｄは５ｃｍとし、供給口の先端から基板までの距離Ｄを５０ｃｍとする。
【００３３】
前述のように、角度成分が基板の垂直方向から６°以内に揃った分子線を均一に供給するため、一般に原子線または分子線を用いたエピタキシー成長装置の構造設計は次のように行うとよい。一般に供給口の数をｎとしたときは、Ｒ／２＝ｎｄとする。また、ｄ／Ｄ＜＝０．１≒ｔａｎ６°という条件を満たすようにする。これにより基板上のすべての位置に分子線が供給され、かつ分子線の偏向は６°以内に絞られる。また、成長用の真空チャンバーが巨大になることもない。
【００３４】
成長中の基板温度は０℃ないし１０００℃とし、分子線の供給圧は基板表面において１０-3Torrないし１０-10Torr とする。成長速度は０．０１μｍ／ｈないし１００μｍ／ｈの範囲とするのがよい。ここで、図３に示した絶縁膜２上に多結晶が形成されないよう成長条件を選ぶ必要がある。
【００３５】
また、仮りに微量の多結晶が形成されたとしても、エピタキシャル層３の成長に影響を与えない範囲に抑えなくてはならない。これらの条件を加味すると、最も適切な成長条件は、基板温度６００℃〜８００℃、成長速度１μｍ〜２μｍ程度となる。また、多結晶の形成を抑えるため、成長中に基板表面に対してレーザー光照射や放射光照射を行うと、選択性を向上させることができる。
【００３６】
また、多結晶の生成を抑えるため、ハロゲンを含むガスを供給することも有効である。ハロゲンはエッチング効果を有し、絶縁膜２の表面に一時的に形成された多結晶を取り除く効果を有する。したがって、原子線または分子線を用いたエピタキシーのガスソースとしてハロゲンを多く含むＳｉＨＣｌ3やＳｉＣｌ4を利用したり、Ｓｉ2Ｈ6やＳｉＨ4とともに補助的にＨＣｌを加えて供給することも有効である。
【００３７】
さらに、選択性を向上させるため、分子線の直進性に加えてエピタキシャル成長の異方性の効果を取り入れることもできる。この場合、窓開け部２ａに露出する面が不安定で荒れやすく成長速度の早い面方位となるようにするのがよい。
【００３８】
例えば、シリコン基板を使う場合、基板表面の面方位を（１１０）面とし、窓開け部のストライプ方向を＜１１２＞方向とし、エピタキシャル成長により形成されたエピタキシャル層３の側面に（１１１）面を露出させるのが有利である。その理由はシリコンの（１１１）面は平坦化して安定となる性質があり、成長に必要な核を作りにくく、仮りに一時的に核が形成されたとしてもエッチング効果により除去されて成長を持続できない。
【００３９】
エピタキシャル層３の側壁としてシリコンの（１１１）面を露出させ、安定化させる利点は２つある。１つ目は、エピタキシャル層３を成長する途中において、エピタキシャル層３が横方向にのびて凹部を埋めてしまうのを防ぐことである。２つ目は、後述するように、凹部をさらにエピタキシャル成長で埋め込む際、開口部が横方向に広がって、バルク内に空洞が残るのを防ぐことにある。
【００４０】
側壁をより安定化させて成長速度を抑制するためには、エッチング効果を利用するとよい。これは仮に側壁に結晶核が生成されたとしても、エッチングにより取り除いて成長を阻害するもので、絶縁膜の表面におけるエッチング効果と近いものである。エッチング効果を高めるためには、絶縁膜上における場合と同様に、ハロゲンを含むガスを供給することが望ましい。
【００４１】
これに対して、（１１０）面は荒れやすく原子を吸収しやすいので、（１１０）面の方が（１１１）面よりも成長速度が速くなる。従って、縦方向に長いエピタキシャル層３を形成するには上面を（１１０）面とし、ストライプ方向を＜１１２＞方向とし、その結果側壁に（１１１）面が現れるようにするとよい。
【００４２】
同じ理由により、材料としてガリウム砒素基板を使う場合は、表面が（１００）面または（１１１）面ではない基板を使い、側面に（１００）面または（１１１）面が現れる方位を選ぶとよい。
【００４３】
エピタキシャル成長にＣＶＤを使う場合、成長条件は、基板温度を１０００℃ないし１７００℃の範囲とし、ＳｉＨ4、ＳｉＨＣｌ3、ＳｉＨ6などのガスを供給し、０．１μｍ／ｈから１００μｍ／ｈの範囲の成長速度とするのがよい。このとき、ｎ型ドーピングする場合はＡｓＨ3、ＰＨ3などのV族含有分子、ｐ型ドーピングする場合はＢＨ3などのIII族含有分子ガスを同時に供給する。
【００４４】
エピタキシャル成長にＬＰＥを使う場合、成長条件は次のように設定する。６００℃から１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳｉを飽和状態になるまで溶かし込み、同じ温度の基板に接触させ徐々に降温し、０．１μｍ／ｈから１００μｍ／ｈの範囲の成長速度とするのがよい。ＬＰＥの場合、融液の成分であるＳｎやＩｎは相図に従って決定されるがシリコン結晶の中には取り込まれにくい。
【００４５】
しかしながら、数％から１０％程度の割合で取り込まれてしまうため、ＬＰＥを利用する場合は不純物濃度を下げるという課題が残る。ＬＰＥでｎ型ドープする場合は融液にＡｓまたはＰなどのV族元素を、ｐ型ドープする場合は融液にＢ、Ａｌ、ＧａなどのIII族元素を、それぞれ溶かし込んで成長させる。また、融液にＩｎを使う場合はＩｎが取り込まれて自動的にｐ型ドープとなる。
【００４６】
ＣＶＤおよびＬＰＥでは、異方性成長効果を利用して選択成長を行う。異方性成長効果に関する説明は、前記原子線または分子線を用いてエピタキシー成長の場合に述べた原理と同じである。特に、シリコン（１１１）面のファセット形成による成長抑制効果はＬＰＥが最も強く、次いで、ＣＶＤ、原子線または分子線を用いてエピタキシーの順に強い。そのため、原子線または分子線を用いてエピタキシー成長に比べてより強い異方性成長を得ることができる。この点が、基本的には原子線または分子線の直進性を利用するエピタキシー成長との相異点である。
【００４７】
このように、上述した原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥのいずれかの方法を使い、その成長原理の特徴を生かして、図５に示すような、櫛形の断面形状を有する凹凸構造を形成できる。
【００４８】
図１１に示すように、ｎ型ドープされた凹凸構造を有する基板１から、エピタキシャル成長のマスクとして利用した、図５に示した絶縁膜２を除去する。次いで、次に述べるエピタキシャル成長のマスクとしてあらたに基板表面の非開口部の領域に、絶縁膜４を形成する。
【００４９】
図５において、エピタキシャル層３の成長が終了したのち、以下に説明する処理を行なう。まず、絶縁層２をエッチングにより除去し、次いで、図６に示すように、例えば窒化膜２ｂをＣＶＤなどで全面に堆積する。次いで、図７に示すように、エピタキシャル層３の頭部領域に付着した窒化膜２ｂのみをポリシングにより除去し、頭部領域のみエピタキシャル層３を露出させる。次いで、図８に示すように、熱酸化または水蒸気酸化により頭部領域に酸化膜２ｃを形成する。次いで、選択エッチュングにより窒化膜２ｂのみを除去し、酸化膜２ｃだけを残す。その結果、図９に示す構造を得る。ここで酸化膜２ｃは、図９に示す絶縁膜４に相当する。すなわち、２種類以上の絶縁膜を使いわけることで、図５の構造から図９の構造を得ることができる。
【００５０】
次いで、図１０に示すように、ｐ型ドープのエピタキシャル層５を凹部内に成長させ、凹部を埋め込む。このとき、凹部の側壁が急速に成長すると凹部に空洞が残ってしまう可能性がある。これを防ぐため、凹部側壁の成長を抑制しながら凹部底面の成長を促進しなければならない。エピタキシャル層５の成長方法は、原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥの３種類が考えられるが、トレンチを埋め込むためにはそれぞれ以下に述べる成長条件で成長する必要がある。
【００５１】
原子線または分子線を用いてエピタキシーを使う場合は、図１１に示すように、上述した窓開け部２ａへの選択成長の過程で述べたのと同様に、原子線または分子線の直進性を利用して、凹部の底面だけに原子線または分子線を供給し、側壁にはなるべく供給されないような条件で成長を行う。そのため、上述した選択成長と同様に、原子線または分子線に含まれる原子または分子の運動方向の分布が６°以内であることが望ましい。ただし、図１４に示すように、仮りに凹部の形状がわずかに下膨れになっていたとすると、底面だけに選択成長したのでは、側壁付近に空洞が残る可能性がある。
【００５２】
従って、側壁にも微弱に原子線または分子線が供給され、底面の成長速度の１０％以下の低速度で成長するのが望ましい。そのためには、原子線または分子線の運動方向分布は基板と垂直な方向にシャープに揃っているよりもむしろ、６°以内の広がりをもった分布である方がよい。図１２に示した原子線または分子線の速度分布はこの条件を満たすので、凹部をエピタキシャル層で埋め込むための原子線または分子線の供給源として適切である。原子線または分子線の速度成分以外の成長条件も上述した選択成長の際と同様である。さらに、異方性成長効果も合わせて利用することができ、その場合は、側壁の面方位を（１１１）とし、上面の面方位（１１０）とする。その結果、側壁の成長速度が小さくなり、開口部１３が塞がりにくくなる。
【００５３】
エピタキシャル成長にＣＶＤを使う場合も、上述した窓開け部２ａへの選択成長と同じ条件を使い、異方性成長効果を利用する。
【００５４】
エピタキシャル成長にＬＰＥを使う場合、成長条件は上述した窓開け部２ａへの選択成長のものと同様である。ただし、図１５に断面図を示すように、基板表面を覆っている酸化膜マスクまたは窒化膜マスク４により融液１２がはじかれ、表面張力によりトレンチ内部に融液１２が浸入しないという問題が生じる。これを解決するため、次のようなプロセスを行うとよい。
【００５５】
図１６に示すように、エピタキシャル成長を行う前に、融液１２と同じ成分の金属（通常はＩｎまたはＳｎ）にＳｉを加えた合金１４を、凹部の壁面に１０ｎｍないし１０００ｎｍ程度蒸着する。これにより融液１２と基板１とのぬれ（親和性）がよくなり、表面張力を克服して融液が凹部内に浸入し、エピタキシャル成長が可能となる。
【００５６】
また、異方性成長効果をさらに強く引き出すため、次のような手法が有効である。すなわち、融液中の媒質であるＳｉが開口部１３の外から凹部底面へ効率よく輸送され、底面でＳｉが結晶に取り込まれやすくするためトレンチの深さ方向に温度勾配をつける。理想的にはトレンチ底部の温度が開口部１３よりも１０℃以上低いことが望ましいが、１℃程度であってもよい。
【００５７】
このようにトレンチをエピタキシャル成長によって埋め込み、次いで、上述した絶縁膜マスク４を除去する。次いで、表面を平坦化するためラッピングし、図１７に示すような超接合構造が完成する。
【００５８】
[第２の実施形態]
超接合構造を形成する過程で、第１の実施形態で述べた凹凸構造をエピタキシャル成長によって形成するのではなく、エッチングによってアスペクト比の高いトレンチ構造を形成してもよい。
【００５９】
すなわち、エッチングによって深いトレンチが形成されたｎ型またはｐ型基板に対して、ｐ型またはｎ型のエピタキシャル成長を行い、トレンチを埋め込む。このとき、第１の実施形態と同様に、原子線または分子線を用いてエピタキシー、ＣＶＤ、ＬＰＥの各種成長方法をとることができる。成長条件と成長後のプロセスも第１の実施形態と同様である。
【００６０】
[第３の実施形態]
超接合構造の周縁部耐圧構造の形成方法について説明する。
一般に、周縁部耐圧構造は不純物濃度が低く、高抵抗であることが望ましい。さらに、基板と同じ第１導伝型であるのが一般的である。これを達成するために、図１８に示す構造が完成した後、図１９に示すように、周縁部をエッチングにより除去する。次いで、超接合構造の表面領域を絶縁膜などのマスク１５で保護し、エッチングより除去した周縁部に、図２０に示すように改めてドーピングレベルが低いエピタキシャル層１６を成長する。次いで、マスク１５を除去し、表面をラッピングする。その結果、耐圧層１６を有する超接合素子が完成する。耐圧層１６の表面領域には、図２１に示すように、ガードリング１７を形成したり、他に高抵抗性窒化膜などの耐圧構造を作り込む。
【００６１】
エピタキシャル層１６の成長過程は、選択成長である必要はなく、またマスク１５は成長後に除去するものであることから、マスク１５の表面に多結晶が付着してもかまわない。したがって、エピタキシャル層１６の成長条件は結晶性を損なわない範囲であれば、厳しく指定する必要はない。
【００６２】
[第４の実施形態]
超接合構造のセル形状は、必ずしもストライプ状である必要はなく、例えば、図２２に示すように、市松模様状であってもかまわない。たたし、第１の実施例で述べたように、選択成長の手段として異方性成長効果を利用する場合は、トレンチの側壁が特異面である必要があり、面方位を慎重に選ばなければならない。原子線または分子線を用いてエピタキシーにおける分子線の直進性を利用する場合は、側壁の面方位を慎重に選ぶ必要はない。
【００６３】
【発明の効果】
以上説明したように本発明によれば、トレンチ構造を構成する櫛形の断面形状を有する凹凸構造を選択的なエピタキシャル成長によって形成する半導体装置の製造方法であって、第１導電型の櫛形の断面形状を有する凹凸構造の非開口部にマスクとなる第２の絶縁膜を形成する第１の工程と、櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑えて底部のみを選択的に第２導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造の凹部内を第１導電型の半導体エピタキシャル層で埋め込む第２の工程とを有するので、櫛形の断面形状を有する半導体凹凸構造をエピタキシャル成長により形成することで、アスペクト比の高いトレンチ構造に相当するものを、プロセスダメージを受けることなく提供できる。これによりダメージ除去工程が不要となり、高品質で低コストな半導体超接合構造を形成するために有利となる。
【００６４】
また、凹凸構造またはトレンチ構造を１回のエピタキシャル成長で埋め込むことにより、超接合構造を得ることが特徴である。従来、アスペクト比の高いトレンチをエピタキシャル層で埋め込むことは、成長中に開口部が塞がってしまうため困難とされてきた。しかし、原子線または分子線を用いてエピタキシーまたはＣＶＤ、ＬＰＥによる異方性成長効果の利用、あるいはこれら両者を合わせて利用することにより、アスペクト比の高いトレンチであっても開口部が塞がることなくエピタキシャル層で埋め込む方法を提供するものである。また、エピタキシャル成長が１回で終わるため、イオン打ち込みを繰り返す方法に比べてプロセスダメージや不純物汚染を受けにくく、高品質な超接合構造を低コストで量産できるという特徴を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる超接合構造の断面図である。
【図２】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その１）である。
【図３】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その２）である。
【図４】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その３）である。
【図５】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その４）である。
【図６】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その５）である。
【図７】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その６）である。
【図８】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その７）である。
【図９】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その８）である。
【図１０】本発明の第１の実施形態に係わる超接合構造を主要な製造工程を示した断面図（その９）である。
【図１１】ＭＢＥで選択成長する場合の、入射分子線の直進性を利用することを説明するための図である。
【図１２】基板に垂直な方向から大きく離れた運動速度成分をもつ分子を取り除く場合について説明するための図である。
【図１３】面積の広い基板にＭＢＥでエピタキシャル成長を行う場合について説明するための図である。
【図１４】エピタキシャル成長にＭＢＥを使う場合の他の例を説明するための図である。
【図１５】エピタキシャル成長にＬＰＥを使う場合の説明図である。
【図１６】エピタキシャル成長にＬＰＥを使う場合の他の例を示す説明図である。
【図１７】完成された超接合構造を示す図である。
【図１８】本発明の他の実施形態を説明するための図（その１）である。
【図１９】本発明の他の実施形態を説明するための図（その２）である。
【図２０】本発明の他の実施形態を説明するための図（その３）である。
【図２１】本発明の他の実施形態を説明するための図（その４）である。
【図２２】本発明のさらに他の実施形態を説明するための図である。
【符号の説明】
１ ｎ型半導体基板
２ 酸化膜または窒化膜マスク
２ａ 窓開け部
２ｂ 窒化膜
２ｃ 酸化膜
３ ｎ型エピタキシャル層
４ 酸化膜または窒化膜マスク
５ ｐ型エピタキシャル層
６ 分子線
７ 分子線ソース
８、８ａ〜８ｃ 分子線吸着用筒
９ 分子線の速度分布
１０ 基板の平行移動
１１ 基板の自転
１２ Ｓｉを溶解したＩｎまたはＳｎ融液
１３ 開口部
１４ 合金
１５ マスク
１６ エピタキシャル層
１７ ガードリング
Claims (11)
- 第１導電型の半導体基板の表面にマスクとなる第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜に窓開け部を形成する第２の工程と、
前記窓開け部のみに、選択的に第１導電型の半導体エピタキシャル層を成長させ、櫛形の断面形状を有する凹凸構造を形成する第３の工程と、
前記第３の工程後、前記第１の絶縁膜を除去する第４の工程と、
前記凹凸構造の全面に窒化膜を堆積する第５の工程と、
前記凹凸構造の頭部における前記窒化膜のみを除去する第６の工程と、
前記窒化膜が除去された凹凸構造の頭部に第２の絶縁膜を形成する第７の工程と、
前記第７の工程後、前記頭部以外に残存する窒化膜を除去する第８の工程と、
前記第８の工程後、前記第２の絶縁膜を選択成長のマスクに用い、前記凹凸構造の凹部の側壁の成長を抑えて底部のみに選択的に第２導電型の半導体エピタキシャル層を成長させ、前記凹凸構造の凹部内を第２導電型の半導体エピタキシャル層で埋め込む第９の工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第９の工程が、原子線または分子線を用いたエピタキシーによる原子線または分子線の直進性を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものであることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第９の工程が、気相成長法または液相成長法による異方性成長効果を利用し、前記櫛形の断面形状を有する凹凸構造の凹部の側壁の成長を抑え、開口部が塞がって内部に空間が残ることを防ぎ、底部のみに選択的に前記第２導電型の半導体エピタキシャル層を成長させて凹部内を埋め込むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記液相成長法を利用し、融液が表面張力により前記櫛形の断面形状を有する凹凸構造の凹部内に浸入しない現象を防ぐため、前記櫛形の断面形状を有する凹凸構造の凹部の内壁にあらかじめ前記融液と同じ成分の金属を蒸着しておき、前記第２導電型の半導体エピタキシャル層の成長時に前記融液を前記櫛形の断面形状を有する凹凸構造の凹部内に浸入させることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記凹凸構造の底部の融液の温度が、前記凹凸構造の開口部の温度よりも低いことを特徴とする請求項５に記載の半導体装置の製造方法。
- 原子線または分子線エピタキシーにより、前記原子線または分子線に含まれる原子または分子の運動の角度成分が、前記半導体基板の垂直方向から６°以内で方位が揃っているものにより前記第２導電型の半導体エピタキシャル層を成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記原子線または分子線の供給口に、中空の柱を設けることにより前記原子線または分子線に含まれる原子または分子の運動の角度成分を前記半導体基板の垂直方向から６°以内とすることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記中空の柱を円筒状にした場合の長さは、口径の５倍乃至２０倍であり、前記凹凸構造の凹部の側壁における前記第２導電型の半導体エピタキシャル層の成長速度が底部の１０％以下であることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記半導体基板がシリコンからなり、該半導体基板の表面の面方位が（１１０）面であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法。
- 請求項１乃至１０のいずれかに記載の半導体装置の製造方法により形成された超接合構造を有することを特徴とする半導体装置。
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| JP4764999B2 (ja) * | 2004-07-09 | 2011-09-07 | 富士電機株式会社 | 半導体素子の製造方法 |
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Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3984173A (en) * | 1974-04-08 | 1976-10-05 | Texas Instruments Incorporated | Waveguides for integrated optics |
| JPS5821820B2 (ja) * | 1976-10-21 | 1983-05-04 | 三菱電機株式会社 | 半導体結晶の選択成長方法 |
| JPS63253660A (ja) * | 1987-04-10 | 1988-10-20 | Oki Electric Ind Co Ltd | トレンチキヤパシタの製造方法 |
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| JPH0499329A (ja) * | 1990-08-18 | 1992-03-31 | Nec Corp | 半導体装置の製造方法 |
| JPH04214617A (ja) * | 1990-12-13 | 1992-08-05 | Sharp Corp | 半導体装置の製造方法 |
| JPH05267473A (ja) * | 1992-03-18 | 1993-10-15 | Mitsubishi Electric Corp | 半導体用配線膜の形成方法および形成装置 |
| JPH0621388A (ja) * | 1992-04-23 | 1994-01-28 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| JPH07113169A (ja) * | 1993-10-13 | 1995-05-02 | Mitsubishi Electric Corp | 薄膜形成装置 |
| JPH07331424A (ja) * | 1994-06-09 | 1995-12-19 | Mitsubishi Electric Corp | 半導体薄膜形成装置 |
| JP2000124142A (ja) * | 1998-10-15 | 2000-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体層の製造方法 |
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| JP2000340578A (ja) * | 1999-05-28 | 2000-12-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2001102528A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 半導体装置の製造方法 |
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