JP4528997B2 - シリコンウェーハの製造方法およびシリコンウェーハ - Google Patents
シリコンウェーハの製造方法およびシリコンウェーハ Download PDFInfo
- Publication number
- JP4528997B2 JP4528997B2 JP2002046871A JP2002046871A JP4528997B2 JP 4528997 B2 JP4528997 B2 JP 4528997B2 JP 2002046871 A JP2002046871 A JP 2002046871A JP 2002046871 A JP2002046871 A JP 2002046871A JP 4528997 B2 JP4528997 B2 JP 4528997B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- epitaxial layer
- silicon
- conductivity type
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の属する技術分野】
本発明は、パワーMOSなどに使用される、柱状の断面形状の導電型領域が形成されたシリコンウェーハ、およびシリコンウェーハの製造方法に関する。
【0002】
【従来の技術】
従来、高耐圧でありながらオン抵抗の低減化による電流容量の増大が可能な縦形MOSFETとして、図5に示すように、柱状のn型領域20aと柱状のp型領域20bとが交互に配置された構造をドリフト領域20に有するパワーMOSFET100が開発されている。
パワーMOSFET100は、ゲートGと、該ゲートGの下方に形成される柱状のn型領域20aと、ソースSと、該ソースSの下方であってn型領域20aの間に形成された柱状のp型領域20bと、ゲートGおよびソースSから離間した位置に形成され、前記柱状領域群からなるドリフト領域20に接続されたドレイン領域20cとを有する。
【0003】
上記構成を有するパワーMOSFET100がON状態の時は、複数並列に配置したn型柱状領域20aを介してドレイン領域20cにドリフト電流が流れる。また、パワーMOSFET100がOFF状態の時は、p型柱状領域20bとn型柱状領域20aとの各pn接合からそれぞれに空乏層が広がることにより、高耐圧を実現できる。
【0004】
このようなパワーMOSFET100を製造するためのシリコンウェーハ101は、その内部に、所望の幅および高さの柱状の導電形領域を形成する必要がある。そのため、従来シリコンウェーハ101の製造は、図5(b)に示すように、シリコン単結晶基板21の主表面上に、p型およびn型の不純物拡散領域が形成されたシリコンエピタキシャル層22,23,24,25を複数層積層することにより行われている。
すなわち、シリコン単結晶基板21の主表面上にシリコンエピタキシャル層(以降、単にエピタキシャル層と記載する)22を形成し、フォトリソグラフィーおよびイオン注入によってエピタキシャル層の所望の位置に所望の不純物を拡散させる。その後、エピタキシャル層23,24,25についても同様の工程を繰り返すことにより、柱状のp型およびn型領域を形成するのである。
【0005】
【発明が解決しようとする課題】
しかし、前述のように、エピタキシャル成長と、フォトリソグラフィー、およびイオン注入、等の工程を何度も繰り返す手法では、製造に大変なコストがかかる。特に、高耐圧のパワーMOS用基板の場合、p型およびn型の柱状領域をより高くする必要があるため、製造工程がさらに増え、コストが益々増大することとなる。加えて、製造時に多くの工程を経ることにより、歩留まりが低下する恐れもある。
【0006】
本発明の課題は、より少ない工程でパワーMOS用基板を製造できる、シリコンウェーハの製造方法、およびシリコンウェーハを提供することである。
【0007】
【課題を解決するための手段】
以上の課題を解決するため、発明者等は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチ(溝)を形成したのち、シリコンエピタキシャル層を当該トレンチ内部に形成させる方法でのパワーMOS用シリコンウェーハの製造を試みた。しかし、エピタキシャル成長を施して、トレンチ内部をエピタキシャル層で埋めようとすると、トレンチの開口部でファセットが生じるなど、トレンチ内部より開口部でのエピタキシャル層の成長速度が速くなることがある。その結果、トレンチ内部に完全にエピタキシャル層が形成されないままトレンチ上部が塞がれ、トレンチ内部にスリット状あるいは泡状の空洞が形成されてしまうことがある。このように、柱状の導電型領域に空洞が形成されていると、耐圧特性に影響を及ぼしたり、空洞が原因となって基板に割れが生じることもあるため好ましくない。
一方、空洞なくトレンチ内部を埋めるために、トレンチ開口部のエピタキシャル層をエッチング等で除去しながら、トレンチ内部にエピタキシャル層を形成させる方法も試みられている。しかし、この場合もエピタキシャル層の形成と、エッチング等とを行う必要から、手間がかかってしまう。そこで、更なる検討が重ねられた結果、本発明に至った。
【0008】
すなわち本発明による第1の手段は、第2導電型のシリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成して柱状の第2導電型領域を形成する工程と、前記シリコン単結晶ウェーハのトレンチの側面部と底面部とに第1導電型のシリコンエピタキシャル層を形成し、前記シリコンエピタキシャル層の形成されたトレンチ内部を第1導電型の不純物がドープされたポリシリコンで埋め該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第1導電型領域を形成する工程と、を含み、前記柱状の第1導電型領域と前記第2導電型領域の不純物量が等しく形成されることを特徴とするシリコンウェーハの製造方法である。
尚、第1の手段のシリコンウェーハの製造方法は、前記ポリシリコン形成後の前記シリコン単結晶ウェーハの主表面を研磨する工程と、当該研磨されたシリコン単結晶ウェーハの主表面上に、ソースやゲート等を形成するためのシリコン単結晶薄板を貼り合わせる工程とをさらに含んでもよい。
【0009】
ここで、シリコン単結晶ウェーハとしては、シリコン単結晶のインゴットからスライスして形成した鏡面ウェーハでもよく、またはその主表面上にエピタキシャル層を形成させたものでもよい。
シリコン単結晶ウェーハにトレンチを形成するとは、例えばパワーMOS用など、主表面上に柱状のn型領域と柱状のp型領域とを設けたシリコンウェーハを製造する場合において、シリコン単結晶ウェーハの主表面上に、柱状のp型領域を形成させるためのトレンチを形成することである。従ってこの場合、トレンチは所望とするp型領域の幅、深さに形成される。
また、シリコン単結晶ウェーハの主面上に形成されたp型エピタキシャル層に、n型の柱状領域を形成させる場合も同様であって、トレンチは所望とするn型領域の幅および深さに形成される。
また、トレンチ内周部表面にシリコンエピタキシャル層を形成するとは、トレンチ内部の側面部と底面部とに、エピタキシャル層を形成させるということである。さらにポリシリコンは、シリコンエピタキシャル層が形成されたトレンチ内部を埋めるように形成させる。
【0010】
第1の手段によれば、第2導電型のシリコン単結晶ウェーハにトレンチを形成して柱状の第2導電型領域を形成し、当該トレンチの側面部と底面部とに第1導電型のエピタキシャル層を形成させた後、トレンチ内部を第1導電型の不純物がドープされたポリシリコンで埋めることにより、トレンチの内周部に沿ってエピタキシャル層が形成され、内部がポリシリコンで完全に埋められた柱状の第1導電型領域、つまり該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第1導電型領域を形成できる。
例えば、トレンチ周囲の領域がn型のエピタキシャル層とした場合、トレンチ内周部に形成させるエピタキシャル層をp型とすると、トレンチ周囲とトレンチ内周部との境界領域に空乏層を形成させることができる。そして、このような柱状の導電型領域をシリコン単結晶ウェーハ中に複数形成させれば、パワーMOS用として使用できるシリコンウェーハを製造することができる。
従って、従来の方法に比べ、より少ない工程で、内部に空洞のない柱状の導電型領域を形成することができるので、従来に比べて手間やコストを抑えることができ、また製品の歩留まりの低下を抑えることができる。
【0011】
また第1の手段のシリコンウェーハの製造方法において、トレンチ内周部表面にエピタキシャル層を形成させた後、このシリコンエピタキシャル層が形成された領域の内側表面に酸化膜を形成し、その後、酸化膜の形成された領域内部をポリシリコンで埋め、そのポリシリコン形成後のシリコン単結晶ウェーハの主表面を研磨し、研磨されたシリコン単結晶ウェーハの主表面に、シリコン単結晶基板を貼り合わせるようにしてもよい。このように製造されるシリコンウェーハでは、シリコンエピタキシャル層と、ポリシリコンとの間に酸化膜が介在する。従って、パワーMOS用の基板として使用する際のソース−ドレイン間の絶縁性が良好なシリコンウェーハを製造できる。
【0012】
本発明による第2の手段は、内部に柱状の第1導電型領域および第2導電型領域が交互に形成されているシリコンウェーハにおいて、前記第1導電型領域または前記第2導電型領域の一方は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域であり、他方は、前記トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とからなり、前記第1導電型領域と前記第2導電型領域の不純物量が等しいことを特徴とするシリコンウェーハである。
【0013】
第2の手段のシリコンウェーハにおいては、シリコンエピタキシャル層に囲まれた領域を埋めるようにポリシリコンが形成されており、柱状導電型領域の内部は空洞を有しないので、パワーMOS用として利用される際の耐圧特性が良好であり、またシリコンウェーハの割れの発生も抑えられるので好適である。
【0014】
また第2の手段のシリコンウェーハにおいては、ポリシリコン部に、シリコンエピタキシャル層にドープされるn型またはp型のいずれか一方の不純物と同型の不純物がドープされていてもよい。このように構成されるシリコンウェーハでは、ポリシリコン部にドープされる不純物量によってチャージバランスを制御できる。従って、不純物量の制御がより容易であるので、製造コストを削減でき、生産性を向上させることも可能となる。
【0015】
また、第2の手段のシリコンウェーハにおいて、第1導電型領域または第2導電型領域の一方を、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域で構成し、他方を、トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とから構成すると共に、酸化膜で囲まれた領域内のポリシリコン部を、不純物がドープされていないポリシリコンで構成することとしてもよい。このように構成されたシリコンウェーハは、シリコンエピタキシャル層とポリシリコン部との間に酸化膜が介在するので、パワーMOS用の基板として使用する際のソース−ドレイン間の絶縁性が良好となる。
さらに、第2の手段のシリコンウェーハにおいて、シリコンエピタキシャル層に囲まれた領域内のポリシリコン部を、不純物がドープされていないポリシリコンで構成することとしてもよい。
以上のように、ポリシリコン部を、不純物がドープされていないポリシリコンで構成すれば、当該シリコンウェーハがパワーMOSFETとして使用される際、電圧の印加によって漏れ電流が発生することが抑えられるので好ましい。
【0016】
【発明の実施の形態】
〔第1の参考形態〕
以下、図1を参照して本発明の参考例としての、第1の参考形態を説明する。第1の参考形態において製造されるシリコンウェーハは、例えばパワーMOS用として使用されるものである。
本参考形態においては、シリコンエピタキシャルウェーハのn型エピタキシャル層中に、p型の柱状導電型領域を形成させる方法について説明する。
【0017】
本第1の参考形態のシリコンウェーハの製造方法では、シリコン単結晶インゴットをスライスし、鏡面加工が施されたn型シリコン単結晶ウェーハ(以下、ウェーハ1と記載する)を用いる。このウェーハ1には、パワーMOSとして使用される際にドレインが形成される。
【0018】
このウェーハ1の主表面上に、所望の厚さのn型シリコンエピタキシャル層2を、気相成長によって形成させる。n型エピタキシャル層2の厚さは、所望とする柱状p型領域の高さとする。
【0019】
次いで、ウェーハ1の主表面に形成させたn型エピタキシャル層2主表面の所望の位置(柱状のp型領域を形成させる位置)から厚さ方向に、幅等が所望の形状のトレンチTを形成させる。トレンチの深さは、エピタキシャル層2の厚さに等しく、トレンチの底面部はウェーハ1の主表面に達するように形成させる。トレンチTの形成は、例えばフォトリソグラフィーおよびエッチングによって行う。
尚、トレンチTの平面形状(ウェーハ1を上方から見た場合の形状)や、トレンチの数は任意であって、所望のパワーMOS構造に応じて適宜設定する。図1(a)においては、トレンチTを、3箇所に形成した時のウェーハ1の断面形状を示している。このように複数のトレンチTを形成させる場合、トレンチTの間隔は、所望とするパワーMOS構造に応じて適宜設定する。
【0020】
トレンチTを形成させたウェーハ1にシリコンエピタキシャル成長を施し、トレンチTの側面部と底面部とに、p型のエピタキシャル層3を形成させる。
p型エピタキシャル層3の形成は、例えば枚葉式の気相成長装置によって行い、ウェーハ1を装置内の反応室に設置して加熱するとともに、ウェーハ1の主表面上に、モノシラン、ジクロロシラン、またはトリクロロシラン等のシリコン原料ガスと、ドーパントガスとを、キャリアガスとともに流通させる。ドーパントガスとしては、p型半導体を形成するための不純物であればよく、例えばジボラン(B2H6)等とする。
【0021】
ここで、p型エピタキシャル層3を厚めに形成させると、トレンチT上部にファセットが形成されて、トレンチTの内部に空洞ができた状態で上部が塞がれてしまうことがある。従って、トレンチTの上部が塞がれることなくエピタキシャル層3を形成させるために、エピタキシャル成長時におけるウェーハ1の加熱温度を通常のエピタキシャル成長温度(約1000℃〜1200℃)より低め(約700℃〜1000℃)にし、且つ減圧下で成長する。すると、エピタキシャル成長の速度が遅くなり、トレンチTの上部が塞がれることなくトレンチTの側面部と底面部とに薄いエピタキシャル層3を形成させることができるので好ましい。
【0022】
トレンチTの側面部と底面部とにエピタキシャル層3を形成させたウェーハ1(図1(b))において、トレンチTの内部を埋めるように、不純物をドープせずに(以下、ノンドープとも記載する)ポリシリコンを形成させる(図1(c))。ポリシリコンは、気相成長装置内において、ウェーハ1を約600℃に加熱して、シリコン原料ガスを流通させることにより形成させる。ポリシリコンは非晶性に成長することにより、トレンチ内部を隙間なく好適に埋めることが可能である。
エピタキシャル層3に囲まれたトレンチTの内部に形成させたポリシリコンを、ポリシリコン部4とする。
【0023】
トレンチT内部にポリシリコン部4を形成させた後、n型エピタキシャル層2の主表面の研磨を行う。p型エピタキシャル層3およびポリシリコン部4の形成後においては、トレンチT内部だけでなく、n型エピタキシャル層2の主表面上にもp型エピタキシャル層やポリシリコンが堆積している。従って、研磨によって、n型エピタキシャル層2の主表面上の余分なp型エピタキシャル層およびポリシリコンを除去するとともに、n型エピタキシャル層2の主表面を平坦にする。
研磨は、例えばCMP(Chemical Mechanical Polishing)法により行う。
【0024】
n型エピタキシャル層2とp型エピタキシャル層3およびポリシリコン部4を形成させ、研磨した後のウェーハをシリコンウェーハ10(図1(d))とする。このように製造されたトレンチTの領域は、トレンチTの側面部と底面部とにp型エピタキシャル層3が形成され、また内部がポリシリコン部4で完全に埋められた、断面形状が柱状のp型領域6(第1導電型領域)となる。図1のように、トレンチTによる柱状のp型領域6を複数(図では3個)形成させた場合、シリコンウェーハ10の主表面上部は、トレンチTに形成された柱状のp型領域6と、トレンチTの間の柱状のn型領域7(第2導電型領域)とが、交互に配列された構成となる。
【0025】
さらにシリコンウェーハ10の主表面上に、シリコン単結晶の薄板5を貼り合わせる。
貼り合わせ方法は、薄板5と、シリコンウェーハ10の主表面とを、異物を介在させることなく相互に密着させた後、約1000〜1200℃の温度で熱処理することにより結合させる。尚、貼り合わせた薄板5の主表面を、必要に応じて研磨し、所望の厚さにしてもよい。
【0026】
尚、薄板5の貼り合わせは、水素イオン注入剥離法(スマートカット法とも呼ばれている)によって行ってもよい。この方法では、貼り合わせるためのシリコン単結晶基板の表面に酸化膜を形成させた後、その主表面側に水素イオンを所定の深さに打ち込む。そして、このシリコン単結晶基板の酸化膜を除去した後、裏面側をシリコンウェーハ10の主表面上に密着させて熱処理を施す。この熱処理により、シリコン単結晶基板の主表面側の水素イオンが打ち込まれた領域が剥離して、所定の厚さの薄板5となる。
【0027】
薄板5と貼り合わせられたシリコンウェーハ10は、薄板5に、所望とするパワーMOS構造に応じたp型領域やn型領域或いは酸化膜等を適宜形成してソースSおよびゲートGを設け、シリコンウェーハ10裏面側にドレインDを設けるなどして利用される。
このように製造されるシリコンウェーハ10は、トレンチTに形成された柱状のp型領域6と、トレンチT間の柱状のn型領域7との境界領域で、空乏層を形成させることができ、パワーMOS構造を形成させることができる。
【0028】
以上のシリコンウェーハ10の製造方法によれば、ウェーハ1の主表面上にn型エピタキシャル層2を形成させた後、トレンチTを形成する工程と、トレンチTの内周部表面にエピタキシャル層3を形成させる工程と、エピタキシャル層3の形成されたトレンチT内部をポリシリコン部4で埋める工程とによって、柱状のp型領域6と、柱状のn型領域7とが配列したシリコンウェーハ10を製造できる。そして、ポリシリコン部4形成後に表面を研磨したシリコンウェーハ10に薄板5を貼り合わせて、パワーMOS構造を形成させることができる。
従って、エピタキシャル層形成と、フォトリソグラフィーおよびイオン注入の繰り返しによる従来の方法に比べ、より少ない工程でシリコンウェーハ10を製造できるので、コストを削減でき、また歩留まりの低下を抑えることができる。さらに、トレンチ内部に空洞がない柱状導電型領域を形成できるので、製造されたシリコンウェーハ10は耐圧特性が良好であって、また空洞が原因となる割れの発生が低減されるので好適である。
【0029】
なお、本第1の参考形態は、上記の記載に限定されることはない。
例えば、ウェーハ上にp型のエピタキシャル層を形成させ、そのp型層にトレンチを形成した後、トレンチ内部にn型エピタキシャル層を形成させることにより、柱状のn型領域とトレンチ間の柱状p型領域とを形成するようにしてもよい。
【0030】
〔第1の実施の形態〕
以下、本発明における第1の実施の形態を説明する。本実施の形態におけるシリコンウェーハの製造方法は、上記第1の参考形態で説明したシリコンウェーハの製造方法のうち、トレンチT内部にエピタキシャル層3を形成する工程まで同様であるので、説明を省略する。
【0031】
第1の実施の形態では、エピタキシャル層3を形成させたシリコンウェーハ10のトレンチTの内部にポリシリコン部4’を形成させる際、シリコン原料ガスとともにドーパントガスを流通させて、ポリシリコン部4’に不純物をドープさせる。不純物としては、p型またはn型のうちエピタキシャル層3と同じタイプとする。上記第1の参考形態ではエピタキシャル層3がp型であるので、p型不純物がドープされたポリシリコン部4’を形成する。
【0032】
また、ポリシリコン部4’にドープさせる不純物の量としては、p型エピタキシャル層3とp型ポリシリコン部4’のアクセプタ量の和が、n型エピタキシャル層2のドナー量と等しくなるようにする。このように形成されたシリコンウェーハをパワーMOSに用いると、MOSFETがオフ状態の時、空乏層がポリシリコン部4’の内部にまで広がる。
このようにして、p型のポリシリコン部4’を形成させた後、上記第1の参考形態と同様に、n型エピタキシャル層2の主表面の研磨を行ってシリコンウェーハ11(図2に断面図で示す)を形成する。そしてシリコンウェーハ11の主表面上に、シリコン単結晶の薄膜5を貼り合わせ、パワーMOS用の基板として用いる。
【0033】
このように形成されたシリコンウェーハ11においては、上記第1の参考形態におけるシリコンウェーハ10のように、より少ない工程でパワーMOS用基板を製造できることに加え、ポリシリコン部4’にドープされる不純物量によってチャージバランスを制御できる。従って、チャージバランス不良による歩留まり低下等を低減できるので、製造コストを削減でき、また生産性を向上させることも可能となるので好ましい。
【0034】
〔第2の参考形態〕
第2の参考形態においては、上記第1の参考形態で説明したシリコンウェーハの製造方法のうち、トレンチT内部にエピタキシャル層3を形成する工程まで同様であるので、説明を省略する。
第2の参考形態では、トレンチTの内部にエピタキシャル層3を形成した後、エピタキシャル層3の内側表面に酸化膜41を形成する。酸化膜41の形成方法としては、熱酸化による方法や、CVD法等で行うことができる。尚、この酸化膜41は不純物をドープせずに形成する。
【0035】
酸化膜41の形成後、酸化膜41で囲まれた領域内部を埋めるように、ポリシリコン部4を、不純物をドープせずに形成する。その後、第1の参考形態と同様に、n型エピタキシャル層2の主表面の研磨を行ってシリコンウェーハ12(図3に断面図で示す)を形成する。そしてシリコンウェーハ12の主表面上に、シリコン単結晶の薄膜5を貼り合わせ、パワーMOS用の基板として用いる。
【0036】
ポリシリコンは、界面準位が大きく、電界がかかることにより電子正孔対が発生しやすい。そのため、トレンチTの内側に形成させたエピタキシャル層3の内部をノンドープのポリシリコン部4で埋めたり(図4)、また図2のように、ポリシリコン部4’に不純物がドープされている場合、パワーMOSFETとして使用する際、電圧の印加で正孔電子対40が発生し、漏れ電流が生じることも考えられる。
この第2の参考形態で製造されるシリコンウェーハ12においては、エピタキシャル層3とノンドープのポリシリコン部4との間に酸化膜41が介在し、絶縁膜として働くので、パワーMOSに使用する際のソース−ドレイン間の絶縁性が良好となる。
従って、第2の参考形態によれば、従来より少ない工程でパワーMOS用基板を製造できることに加え、絶縁性の良好なシリコンウェーハ12を製造できるので好ましい。
【0037】
上記参考形態のシリコンウェーハの製造方法においては、所望とするパワーMOS基板の特性に応じて、ポリシリコンに不純物をドープさせるか否か、またトレンチTの内部のエピタキシャル層とポリシリコン部との間に酸化膜を設けるかを適宜選択して、目的に応じたシリコンウェーハを製造すればよい。
【0038】
【発明の効果】
本発明の第1の手段によれば、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成し、当該トレンチの側面部と底面部とにエピタキシャル層を形成させた後、トレンチ内部を埋めるようにポリシリコンを形成させることにより、シリコン単結晶ウェーハの内部に、柱状の導電型領域を形成できる。
従って、従来のエピタキシャル層形成と、フォトリソグラフィー、およびイオン注入の繰り返しによる方法に比べ、より少ない工程で、柱状の導電型領域を形成できるので、パワーMOS用シリコンウェーハの製造においてコストを削減でき、また歩留まりの低下を抑えることができる。さらに、トレンチ内部をポリシリコンで埋めることで、内部に空洞のない柱状導電型領域を形成できる。
【0039】
第2の手段によれば、シリコンウェーハの内部に形成される第1導電型領域もしくは第2導電型領域のいずれか一方は、その側面部と底面部とにシリコンエピタキシャル層が形成されている。
そして、シリコンエピタキシャル層に囲まれた領域を埋めるようにポリシリコンが形成されているので、柱状導電型領域は内部に空洞を有しないため、耐圧特性が良好であり、基板の割れの発生も抑えられ好適である。
【図面の簡単な説明】
【図1】 第1の参考形態によるパワーMOS用シリコンウェーハの作成工程を示し、(a)はn型エピタキシャル層にトレンチを形成した様子、(b)は(a)のトレンチの側面部及び底面部にp型エピタキシャル層を形成した様子、(c)は(b)のトレンチ内部をポリシリコンで埋めた様子、(d)は(c)のシリコンウェーハの主表面を研磨した様子、(e)は(d)のシリコンウェーハ主表面にシリコン単結晶薄板を貼り合わせた様子を示す断面図である。
【図2】 本発明の第1の実施の形態で製造されるシリコンウェーハを示す断面図である。
【図3】 第2の参考形態で製造されるシリコンウェーハを示す断面図である。
【図4】 第1の参考形態で製造されるシリコンウェーハにおいて、正孔電子対が発生する様子を示す断面図である。
【図5】 (a)はパワーMOS構造の一例を示す断面図であり、(b)は従来の方法で製造されるパワーMOS用のシリコンウェーハの断面図である。
【符号の説明】
1 ウェーハ(シリコン単結晶ウェーハ)
2 n型エピタキシャル層
3 p型エピタキシャル層(シリコンエピタキシャル層)
4 ポリシリコン部
41 酸化膜
5 薄板(シリコン単結晶薄板)
6 柱状のp型領域(第1導電型領域)
7 柱状のn型領域(第2導電型領域)
10,11,12 シリコンウェーハ
T トレンチ
Claims (3)
- 第2導電型のシリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成して柱状の第2導電型領域を形成する工程と、
前記シリコン単結晶ウェーハのトレンチの側面部と底面部とに第1導電型のシリコンエピタキシャル層を形成し、前記シリコンエピタキシャル層の形成されたトレンチ内部を第1導電型の不純物がドープされたポリシリコンで埋め該シリコンエピタキシャル層と該ポリシリコンとからなる柱状の第1導電型領域を形成する工程と、
を含み、前記柱状の第1導電型領域と前記第2導電型領域の不純物量が等しく形成されることを特徴とするシリコンウェーハの製造方法。 - 前記ポリシリコン形成後の前記シリコン単結晶ウェーハの主表面を研磨する工程と、
前記研磨されたシリコン単結晶ウェーハの主表面に、シリコン単結晶薄板を貼り合わせる工程と、
をさらに含むことを特徴とする請求項1に記載のシリコンウェーハの製造方法。 - 内部に柱状の第1導電型領域および第2導電型領域が交互に形成されているシリコンウェーハにおいて、
前記第1導電型領域または前記第2導電型領域の一方は、シリコン単結晶ウェーハの主表面から厚さ方向にトレンチを形成することによって残された柱状の領域であり、
他方は、前記トレンチの側面部と底面部とに形成されたシリコンエピタキシャル層と、該シリコンエピタキシャル層に囲まれた領域を埋めるように形成されたポリシリコン部とからなり、
前記第1導電型領域と前記第2導電型領域の不純物量が等しいことを特徴とするシリコンウェーハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002046871A JP4528997B2 (ja) | 2002-02-22 | 2002-02-22 | シリコンウェーハの製造方法およびシリコンウェーハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002046871A JP4528997B2 (ja) | 2002-02-22 | 2002-02-22 | シリコンウェーハの製造方法およびシリコンウェーハ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003249651A JP2003249651A (ja) | 2003-09-05 |
JP4528997B2 true JP4528997B2 (ja) | 2010-08-25 |
Family
ID=28660127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002046871A Expired - Lifetime JP4528997B2 (ja) | 2002-02-22 | 2002-02-22 | シリコンウェーハの製造方法およびシリコンウェーハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4528997B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4773716B2 (ja) | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
-
2002
- 2002-02-22 JP JP2002046871A patent/JP4528997B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003249651A (ja) | 2003-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4851694B2 (ja) | 半導体装置の製造方法 | |
US6770539B2 (en) | Vertical type MOSFET and manufacturing method thereof | |
US8237221B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US8975662B2 (en) | Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device | |
US6974750B2 (en) | Process for forming a trench power MOS device suitable for large diameter wafers | |
CN105321824B (zh) | 半导体装置的制造方法 | |
JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
US9099321B2 (en) | Method for fabricating power semiconductor device | |
KR20100029701A (ko) | 밀봉 플러그를 구비한 반도체 트렌치 구조와 방법 | |
KR20120047032A (ko) | 반도체 소자 및 이의 제조 방법 | |
JP2008511982A (ja) | 縦型半導体デバイスおよびそのようなデバイスの製造方法 | |
JP2008047602A (ja) | 半導体装置の製造方法 | |
JP4728508B2 (ja) | 縦型電力用半導体素子の製造方法 | |
CN109755322B (zh) | 碳化硅mosfet器件及其制备方法 | |
US8017494B2 (en) | Termination trench structure for mosgated device and process for its manufacture | |
JP2002170955A (ja) | 半導体装置およびその製造方法 | |
JP2018082057A (ja) | 半導体装置および半導体装置の製造方法 | |
WO2003028076A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur ayant une couche tampon composite | |
US5952679A (en) | Semiconductor substrate and method for straightening warp of semiconductor substrate | |
JP2003037267A (ja) | 半導体装置の製造方法 | |
JP4528997B2 (ja) | シリコンウェーハの製造方法およびシリコンウェーハ | |
JPH10173174A (ja) | 半導体装置とその製造方法 | |
CN102214561A (zh) | 超级结半导体器件及其制造方法 | |
CN113257734A (zh) | 半导体器件及其制作方法和芯片 | |
JP2008053611A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050930 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070523 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070425 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070810 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20091221 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100120 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100402 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100517 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4528997 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |