JP5397253B2 - 半導体基板の製造方法 - Google Patents

Description

本発明は、所望領域にアライメントマークとして利用される空洞が設けられた半導体基板の製造方法に関する。

従来より、高耐圧と低オン抵抗を両立させるパワーデバイスとしてＰＮコラム構造を有するスーパージャンクションＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴという）が知られている。ＳＪ−ＭＯＳＦＥＴは、ＰＮコラムピッチ幅を小さくすることで、より低オン抵抗化が可能であり、その有効な製造方法として基板にトレンチを形成した後に埋込エピタキシャル層を成長させることでＰＮコラム構造を形成する方法がある。

しかしながら、この製造方法では、基板に形成されたトレンチ内には形を残すことなく単結晶半導体層が埋め込まれることから、デバイス製造工程で必要となるＰＮコラムパターンでのアライメントマークの形成が困難である。このため、アライメントマークを形成するための専用の工程の別途追加が必要となり、半導体基板の製造工程の複雑化やコスト増大に繋がるという問題があった。

そこで、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも小さくして、アライメントマーク領域のトレンチにボイド（空洞）が残されるようにしつつ、ＰＮコラム領域のトレンチに埋込エピタキシャル層を形成する方法が特許文献１で提案されている。

また、別の方法として、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも大きくして、アライメントマーク領域に深い溝状の形状を残す方法が特許文献２で提案されている。

特開２００８−４１９４２号公報 特開２００７−２８８２１３号公報

しかしながら、特許文献１では、アライメントマーク領域のトレンチ幅をＰＮコラム領域のトレンチ幅よりも小さくしているので、出来上がるアライメントマークの幅が必然的にＰＮコラムピッチ幅の１／２よりも小さくなる。このため、アライメントマークの幅を自由に設計することができない。これに伴い、製造装置に合ったアライメントマークを自由に形成することが出来ないという制約がある。

そこで、アライメントマーク領域のトレンチ幅を広くすることが考えられる。しかしながら、ＰＮコラム領域のトレンチ幅はアライメントマーク領域のトレンチ幅よりも広いため、アライメントマーク領域のトレンチ幅を広くするとＰＮコラム領域が無意味に広い領域になってしまう。

また、特許文献２では、基板に深い溝状のアライメントマークが残るので、当該深い溝状のアライメントマークが原因でデバイスの製造工程においてレジスト塗布斑やレジスト残りを発生させる懸念がある。

本発明は上記点に鑑み、アライメントマークを形成する専用の工程の別途追加が無く、アライメントマークのサイズも自由に設定することができ、さらに、デバイス製造工程においてレジスト塗布斑やレジスト残り等の不具合を発生させない半導体基板の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、単結晶半導体で構成された基板（１９）を用意する工程と、基板（１９）の表面（２０）から基板（１９）の厚み方向に延設されたトレンチ（１４、１６）を形成する工程と、トレンチ（１４、１６）内に単結晶半導体層（２１）をエピタキシャル成長させる工程とを有する半導体基板の製造方法であって、トレンチ（１４、１６）を形成する工程では、基板（１９）の表面（２０）のうちの所望領域（１５）と所望領域以外の領域（１３）とで異なるトレンチを同時に形成する。

また、エピタキシャル成長させる工程は、単結晶半導体層（２１）の一部を所望領域以外の領域（１３）のトレンチ（１４）内に完全に埋め込むのと同時に所望領域（１５）のトレンチ（１６）内の空間と所望領域（１５）のトレンチ（１６）外の空間とが繋がるように当該トレンチ（１６）内に埋め込む第１のエピタキシャル成長工程と、第１のエピタキシャル成長工程の後、所望領域（１５）のトレンチ（１６）内にアライメントマークとしての空洞（２２）が残るように単結晶半導体層（２１）の残りの部分を形成する第２のエピタキシャル成長工程と、の２段階のエピタキシャル成長工程を経ることを特徴とする。

これによると、まず、各領域（１３、１５）に異なるトレンチ（１４、１６）を同時に形成しているので、アライメントマークとなる空洞（２２）を形成するための専用の工程を別途追加しなくても良いようにすることができる。この場合、所望領域（１５）に形成するトレンチ（１６）の幅を調節することで、後にトレンチ（１６）内に形成する空洞（２２）のサイズを自由に設計できる。

また、第１のエピタキシャル成長工程で所望領域（１５）のトレンチ（１６）を完全に埋まらないようにしているので、当該トレンチ（１６）の壁面に形成する単結晶半導体層（２１）の厚みを調節することにより、後の工程で形成される空洞（２２）のサイズを自由に調節することができる。

さらに、第２のエピタキシャル成長工程で所望領域（１５）のトレンチ（１６）内に空洞（２２）が残るように第２のエピタキシャル成長工程を行っているので、単結晶半導体層（２１）の成長具合に応じて空洞（２２）のサイズを調節することができる。

そして、第２のエピタキシャル成長工程により各トレンチ（１４、１６）に単結晶半導体層（２１）を埋めているので、トレンチ（１４、１６）の凹みによりレジスト塗布斑やレジスト残り等の不具合を発生させないようにすることができる。

請求項２に記載の発明のように、トレンチ（１４、１６）を形成する工程では、所望領域（１５）をアライメントマーク領域とし、所望領域以外の領域（１３）を基板（１９）の表面（２０）の面方向において基板（１９）と単結晶半導体層（２１）とが交互に配置されるＰＮコラム領域としてトレンチ（１４、１６）を形成しても良い。

そして、請求項３に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）のトレンチ幅（Ｗ１）が所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ幅（Ｗ２）よりも広いトレンチ（１４、１６）を形成することが好ましい。

また、請求項４に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）のトレンチ深さが所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ深さよりも深いトレンチ（１４、１６）を形成することもできる。

一方、請求項５に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）の壁面のうち基板（１９）の表面（２０）に直角の側面（２４）における単結晶半導体層（２１）の成長速度が、所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち基板（１９）の表面（２０）に直角の側面（２５）における単結晶半導体層（２１）の成長速度よりも遅いトレンチ（１４、１６）を形成することもできる。

他方、請求項６に記載の発明のように、トレンチ（１４、１６）を形成する工程では、異なるトレンチ（１４、１６）として、所望領域（１５）に形成するトレンチ（１６）の壁面のうち基板（１９）の表面（２０）に直角の側面（２４）の面方位が、所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち基板（１９）の表面（２０）に直角の側面（２５）の面方位と異なるトレンチ（１４、１６）を形成しても良い。

そして、請求項７に記載の発明のように、エピタキシャル成長させる工程では、第２のエピタキシャル成長工程における単結晶半導体層（２１）の成長速度が前記第１のエピタキシャル成長工程における単結晶半導体層（２１）の成長速度よりも速いことが好ましい。

また、請求項８に記載の発明では、エピタキシャル成長させる工程では、第２のエピタキシャル成長工程における単結晶半導体層（２１）の成長温度が第１のエピタキシャル成長工程における単結晶半導体層（２１）の成長温度よりも高いことが好ましい。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る半導体基板の平面図である。 図１のＡ部拡大図である。 図２のＢ部拡大図である。 図３のＣ−Ｃ’断面図である。 図１〜図４に示される半導体基板の製造工程を示した図である。 図５に続く製造工程を示した図である。 本発明の第２実施形態に係る半導体基板の製造工程を示した図である。 図７に続く製造工程を示した図である。 本発明の第３実施形態に係る半導体基板の平面図である。 図９のＤ部拡大図である。 図１０のＥ部拡大図である。 図１１のＦ−Ｆ’断面図である。 図９〜図１２に示される半導体基板の製造工程を示した図である。 図１３に続く製造工程を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体基板１０の平面図である。また、図２は、図１のＡ部拡大図である。

図１に示されるように、半導体基板１０は半導体ウェハとして構成された板状のものである。この１枚の半導体基板１０には複数のチップ１１が形成される。チップ１１は、半導体基板１０がダイシングカットされることにより個々に分割される単位である。

また、図２に示されるように、各チップ１１はスクライブライン１２で区画されている。スクライブライン１２は、半導体基板１０の一面において任意のｘ方向およびｘ方向に直角のｙ方向にそれぞれ延設されている。このようなスクライブライン１２に囲まれた四角形状の領域が１つのチップ１１の領域であり、この１つのチップ１１の領域内にＰＮコラム領域１３が設けられている。このＰＮコラム領域１３には、複数のトレンチ１４が形成されている。

そして、スクライブライン１２にはＰＮコラム領域１３の位置を認識するためのアライメントマークが形成されたアライメントマーク領域１５が設けられている。本実施形態では、ｘ方向に延びるスクライブライン１２とｙ方向に延びるスクライブライン１２との両方にアライメントマーク領域１５がそれぞれ設けられている。このアライメントマーク領域１５はダイシングカットされる領域であり、複数のトレンチ１６が形成されている。

図３は、図２のＢ部拡大図である。この図に示されるように、ＰＮコラム領域１３にはｘ方向に延びるトレンチ１４がｙ方向に複数設けられている。また、ｙ方向に延びるスクライブライン１２に設けられたアライメントマーク領域１５には、ｘ方向に延びるトレンチ１６がｙ方向に複数設けられている。

そして、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅をＷ１とし、ＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅をＷ２とすると、Ｗ１＞Ｗ２という関係になっている。すなわち、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２よりも広くなっている。

なお、「トレンチ幅」とは、半導体基板１０の表面の面方向において、各トレンチ１４、１６の長手方向に垂直な方向の長さを言う。また、ｘ方向に延びるスクライブライン１２に設けられたアライメントマーク領域１５には、ｙ方向に延びるトレンチ１６がｘ方向に複数設けられている。この場合についてもアライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１はＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２よりも広くなっている。

図４は、図３のＣ−Ｃ’断面図である。この図に示されるように、半導体基板１０は、例えば単結晶シリコンで構成されたＮ＋型基板１７の上に単結晶シリコンで構成されたＮ型層１８が形成された基板１９をベースに形成されている。Ｎ型層１８の表面が基板１９（つまり半導体基板１０）の表面２０となる。そして、各トレンチ１４、１６はＮ＋型基板１７に達するように、基板１９の表面２０から基板１９の厚み方向にそれぞれ延設されている。

また、アライメントマーク領域１５では、トレンチ幅がＷ１の各トレンチ１６内に当該トレンチ１６内の空間とトレンチ１６外の空間とが分離されるように単結晶シリコンで構成されたＰ型の単結晶半導体層２１が埋め込まれている。このため、トレンチ１６内には空洞２２が設けられている。この空洞２２は、赤外線マスクアライナー等ではアライメントマークとして作用する。

一方、ＰＮコラム領域１３では、トレンチ幅がＷ２の各トレンチ１４内にＰ型の単結晶半導体層２１がそれぞれ完全に埋め込まれている。これにより、ＰＮコラム領域１３では、Ｎ＋型基板１７の上に、コラム状のＮ型層１８およびコラム状のＰ型の単結晶半導体層２１がＮ＋型基板１７の面方向に交互に配置されたＳＪ（スーパージャンクション）構造になっている。すなわち、基板１９の表面２０の面方向において基板１９（Ｎ型層１８）とＰ型の単結晶半導体層２１とが交互に配置された繰り返し構造となっている。以上が、本実施形態に係る半導体基板１０の全体構成である。

次に、上記半導体基板１０の製造方法について、図５および図６を参照して説明する。まず、図５（ａ）に示す工程では、ウェハ状の基板１９を用意する。この基板１９は、単結晶シリコンにより構成されたＮ＋型基板１７の上に、単結晶シリコンにより構成されたＮ型層１８をエピタキシャル成長させ、表面を平坦化させることで得られる。

続いて、図５（ｂ）に示す工程では、Ｎ型層１８の上にＳｉＯ_２等のマスク２３を形成する。このマスク２３は、例えばＮ型層１８の表面を酸素雰囲気中で熱処理することで形成できる。そして、Ｎ型層１８のうちトレンチ１４、１６の形成予定領域がマスク２３から露出するようにマスク２３の一部を開口する。

このとき、アライメントマーク領域１５におけるマスク２３の開口幅およびＰＮコラム領域１３におけるマスク２３の開口幅を調節することで、各領域１３、１５のトレンチ１４、１６の幅を調節する。上述のように、アライメントマーク領域１５のトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広くなるように、マスク２３の一部を開口する。

この後、図５（ｃ）に示す工程では、マスク２３を用いて基板１９のエッチングを行う。これにより、アライメントマーク領域１５とＰＮコラム領域１３とで異なるトレンチ１４、１６を基板１９に同時に形成する。各トレンチ１４、１６はＮ＋型基板１７に達している。「異なるトレンチ１４、１６」とはトレンチ幅が異なるトレンチ１４、１６を言い、上述のように、アライメントマーク領域１５のトレンチ１６のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広いことを指す。

これら図５（ｂ）および図５（ｃ）に示す工程がトレンチ１４、１６を形成する工程に相当する。

そして、図６（ａ）に示す工程では、ＰＮコラム領域１３のトレンチ１４内に単結晶半導体層２１の一部を完全に埋め込むのと同時にアライメントマーク領域１５のトレンチ１６内の空間と当該トレンチ１６外の空間とが繋がるように、当該トレンチ１６内に単結晶半導体層２１の一部を埋め込む第１のエピタキシャル成長工程を行う。

この第１のエピタキシャル成長工程では、例えば９５０℃以下の反応律則条件でＰ型の単結晶半導体層２１を成膜する。反応律則条件は、単結晶半導体層２１を形成するための反応ガスの供給を少なくすると共に成長温度を９５０℃以下に低くすることで、トレンチ１４、１６の壁面で単結晶半導体層２１が成長しやすい条件である。

具体的には、エピタキシャル成長装置のチャンバ内にトレンチ１４、１６を形成した基板１９を配置する。また、エピタキシャル成長装置のチャンバ内の温度を上げると共に、ハロゲン化物ガスおよびシリコンソースガスを必要量流し、チャンバ内を減圧環境とし、さらに、チャンバ内に水素ガスを流す。

ここで、シリコンソースガスとして例えばＳｉＨ_２Ｃｌ_２（ジクロロシラン：ＤＣＳ）を用い、ハロゲン化物ガスとして例えば塩化水素（ＨＣｌ）を混合したガスを用い、減圧エピタキシャル成長を行う。成長温度は９５０℃以下、成長圧力は例えば４０Ｔｏｒｒ、ＤＣＳの流量＝０．１ｓｌｍ、水素ガス（Ｈ_２）の流量＝３０ｓｌｍ、塩化水素ガス（ＨＣｌ）の流量＝０．５ｓｌｍである。この条件における基板１９の主表面での成長速度は数１０〜１００ｎｍ／ｍｉｎ程度である。これにより、トレンチ１４、１６の開口部では塩素原子（Ｃｌ原子）がシリコン表面に付着するため、トレンチ１４、１６の開口部が塞がらずにトレンチ１４、１６内にシリコンが成長する。

この反応律則条件による第１のエピタキシャル成長工程を行うことにより、アライメントマーク領域１５におけるトレンチ幅Ｗ１よりも狭いトレンチ幅Ｗ２のトレンチ１４に単結晶半導体層２１の一部が完全に埋まる。一方、アライメントマーク領域１５におけるトレンチ幅Ｗ１はＰＮコラム領域１３におけるトレンチ幅Ｗ２よりも幅広のため、単結晶半導体層２１の埋め込みが不完全になる。

「埋め込みが不完全になる」とは、単結晶半導体層２１の一部が形成されたとしても、トレンチ１６内に隙間が残った状態のことである。言い換えると、アライメントマーク領域１５のトレンチ１６内に形成された単結晶半導体層２１は開口していると言え、トレンチ１６の内外の空間が繋がった状態を指す。

本工程により、図６（ａ）に示されるように、アライメントマーク領域１５のトレンチ１６の壁面、ＰＮコラム領域１３のトレンチ１４の内部全体、そして基板１９の表面２０上に単結晶半導体層２１の一部を形成する。

次に、図６（ｂ）に示す工程では、アライメントマーク領域１５のトレンチ１６内にアライメントマークとしての空洞２２が残るように単結晶半導体層２１の残りの部分を形成する第２のエピタキシャル成長工程を行う。

この第２のエピタキシャル成長工程では、例えば１０００℃以上の供給律則条件でＰ型の単結晶半導体層２１を成膜する。供給律則条件は、単結晶半導体層２１を形成するための反応ガスの供給を多くすると共に成長温度を１０００℃以上にすることで、基板１９の表面２０側で単結晶半導体層２１の成長を速くする条件である。

具体的には、成長温度を第１のエピタキシャル成長工程時（９５０℃以下）に比べて高くする他、ハロゲン化物ガスの流量を第１のエピタキシャル成長工程時よりも少なくしたり、成長圧力やＤＣＳの流量を第１のエピタキシャル成長工程時よりも上げたりする。したがって、基板１９の表面２０側での成長速度が速い条件下とすることができる。

これにより、基板１９の表面２０側に成長ガスが多く供給されるので、トレンチ１６内の底部側の単結晶半導体層２１の成長レートよりも基板１９の表面２０側の単結晶半導体層２１の成長レートが高くなる。このため、トレンチ１６内の空間が完全に埋まる前にトレンチ１６の開口部分が単結晶半導体層２１で閉じられるため、トレンチ１６内に空洞２２が残される。この空洞２２がアライメントマークとして用いられる。

このように、基板１９の表面２０側での成長速度が速くなったので、基板１９の表面２０上にも単結晶半導体層２１が成長する。この場合、第１のエピタキシャル成長工程によりＰＮコラム領域１３のトレンチ１４に形成した単結晶半導体層２１のトレンチ１４に起因する凹みが平坦化される。また、第１のエピタキシャル成長工程では開口していたトレンチ１６についても、当該トレンチ１６の開口部が単結晶半導体層２１により閉じられる。したがって、基板１９の表面２０上の単結晶半導体層２１全体が平坦化される。

上記の図６（ａ）および図６（ｂ）に示す工程がトレンチ１４、１６内に単結晶半導体層２１をエピタキシャル成長させる工程に相当する。

そして、図６（ｃ）に示す工程では、基板１９の表面２０が露出するように基板１９の表面２０上の単結晶半導体層２１をＣＭＰ研磨等の平坦化研磨の方法により除去する。こうして、図１〜図４に示される半導体基板１０が完成する。こうして製造されたウェハ状の半導体基板１０には、チップ１１の領域それぞれにＭＯＳＦＥＴ等のデバイスが形成され、スクライブライン１２に沿ってダイシングカットされることにより、個々に分割される。

以上説明したように、本実施形態では、アライメントマーク領域１５とＰＮコラム領域１３とにアライメントマーク領域１５のトレンチ幅Ｗ１がＰＮコラム領域１３のトレンチ幅Ｗ２よりも広いトレンチ１４、１６を同時に形成することが特徴となっている。これにより、半導体基板１０を製造する上で、アライメントマークとなる空洞２２を形成するための専用の工程が不要とすることができる。

そして、ＰＮコラム領域１３のトレンチ１４に単結晶半導体層２１を完全に埋め込みつつアライメントマーク領域１５のトレンチ１６に隙間が残るように単結晶半導体層２１の一部を形成する第１のエピタキシャル成長工程を行い、この後、アライメントマーク領域１５のトレンチ１６内に空洞２２が残るように当該トレンチ１６を単結晶半導体層２１で塞ぐ第２のエピタキシャル成長工程を行うことが特徴となっている。

これにより、アライメントマーク領域１５のトレンチ１６に隙間が残るように当該トレンチ１６の壁面に形成する単結晶半導体層２１の厚みを調節することで、空洞２２のサイズを自由に調節することができる。また、アライメントマーク領域１５のトレンチ１６内にアライメントマークとなる空洞２２を残すことができる。

例えば、基板１９の表面２０に平行な方向の空洞２２のサイズをＷ３とする。また、トレンチ１６に空洞２２が形成される位置において、第１のエピタキシャル成長工程における単結晶半導体層２１の膜厚（成長量）をＷ４とし、第２のエピタキシャル成長工程における単結晶半導体層２１の膜厚（成長量）をＷ５とする。この場合、空洞２２のサイズＷ３は、Ｗ３＝Ｗ１−Ｗ４−Ｗ５となる。つまり、トレンチ幅Ｗ１とエピタキシャル成長量Ｗ４、Ｗ５から出来上がりの空洞２２（アライメントマーク）のサイズを自由に設計することができる。

ここで、「空洞２２のサイズ」は、基板１９（半導体基板１０）の表面２０に平行な方向の長さや、空洞２２の空間体積等と定義できる。

そして、トレンチ１６のトレンチ幅Ｗ１はＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２よりも広いので、空洞２２の幅が必然的にＰＮコラムピッチ幅の１／２よりも小さくなることも、空洞２２のサイズの設計に制約が生じることもない。また、空洞２２のサイズを大きくするためにＰＮコラム領域１３のトレンチ１４のトレンチ幅Ｗ２を広くする必要もない。したがって、デバイスの製造装置に合ったアライメントマークを自由に形成することができる。

そして、第２のエピタキシャル成長工程により各トレンチ１４、１６に単結晶半導体層２１を埋めているので、トレンチ１４、１６の凹みが原因となってデバイスの製造工程においてレジスト塗布斑やレジスト残り等を発生させないようにすることができる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、アライメントマーク領域１５が特許請求の範囲の「所望領域」に対応し、ＰＮコラム領域１３が特許請求の範囲の「所望領域以外の領域」に対応する。また、Ｎ＋型基板１７の上にＮ型層１８が形成された基板１９が特許請求の範囲の「単結晶半導体で構成された基板」に対応する。

（第２実施形態）
本実施形態では、主に第１実施形態と異なる部分について説明する。本実施形態では、アライメントマーク領域１５に形成するトレンチ１６のトレンチ深さが、ＰＮコラム領域１３に形成するトレンチ１４のトレンチ深さよりも深いことが特徴となっている。以下、図７および図８に従って、本実施形態に係る半導体基板１０の製造工程を説明する。

まず、図７（ａ）に示す工程では、図５（ａ）に示す工程と同様に、基板１９を用意する。また、図７（ｂ）に示す工程では、図５（ｂ）に示す工程と同様に、基板１９の表面２０にマスク２３を形成する。

続いて、図７（ｃ）に示す工程では、各領域１３、１５にトレンチ１４、１６を形成する。本工程では、異方性エッチング（ＲＩＥ）等により、マスク２３の開口幅によるエッチングレートの違いを利用して基板１９をエッチングする。これにより、開口幅が広いすなわちトレンチ幅Ｗ１が広いアライメントマーク領域１５のトレンチ１６はＮ＋型基板１７に達する一方、開口幅が狭いすなわちトレンチ幅Ｗ２が狭いＰＮコラム領域１３のトレンチ１４はＮ＋型基板１７に達せずにトレンチ１６よりも浅い。

したがって、本工程では、アライメントマーク領域１５に形成するトレンチ１６のトレンチ深さがＰＮコラム領域１３に形成するトレンチ１４のトレンチ深さよりも深いトレンチ１４、１６を形成することとなる。

この後、図８（ａ）に示す工程では、図６（ａ）に示す工程と同様に、第１のエピタキシャル成長工程を行い、図８（ｂ）に示す工程では、図６（ｂ）に示す工程と同様に、第２のエピタキシャル成長工程を行う。そして、図８（ｃ）に示す工程では、図６（ｃ）に示す工程と同様に、基板１９の表面２０が露出するように表面２０上の単結晶半導体層２１を研磨する。こうして、本実施形態に係る半導体基板１０が完成する。

以上のように、アライメントマーク領域１５のトレンチ１６をＰＮコラム領域１３のトレンチ１４よりも深く形成することもできる。

（第３実施形態）
本実施形態では、主に第１、第２実施形態と異なる部分について説明する。上記各実施形態では、第１のエピタキシャル成長工程の成長温度および成長速度よりも第２のエピタキシャル成長工程の成長温度および成長速度を大きくしていたが、本実施形態ではアライメントマーク領域１５のトレンチ１６の側面の成長速度がＰＮコラム領域１３のトレンチ１４の側面の成長速度よりも遅いことにより、アライメントマーク領域１５のトレンチ１６に単結晶半導体層２１が完全に埋まらないようにすることが特徴となっている。

したがって、本実施形態では半導体基板１０の面方位が重要なパラメータとなる。このため、図９に示されるように、本実施形態に係る半導体基板１０のオリエンテーションフラットの面方位は（１１１）面であり、半導体基板１０の一面の面方位は（１１０）面になっている。

図１０は、図９のＤ部拡大図である。この図に示されるように、本実施形態では、ｙ方向に延びるスクライブライン１２にアライメントマーク領域１５がそれぞれ設けられている。すなわち、１つのチップ１１に対してアライメントマークが１つの場合の例である。このアライメントマーク領域１５にはｘ方向に延びるトレンチ１６が複数形成されている。

そして、基板１９の表面２０においてアライメントマーク領域１５のトレンチ１６が延びる方向はオリエンテーションフラットに平行であるので、アライメントマーク領域１５のトレンチ１６の壁面のうち基板１９の表面２０に直角の側面２４は（１１１）面である。

ここで、トレンチ１６の壁面のうちの側面はｘ方向とｙ方向で合わせて４つあるため、「トレンチ１６の側面２４」とは、基板１９の表面２０においてトレンチ１６の長手方向に平行で当該表面２０に直角の面を指す。

一方、ＰＮコラム領域１３では複数のトレンチ１４がｘ方向に対して所定角度で傾けられて形成されている。この所定角度は、図１１に示されるように、ｘ軸に対して１２６°である。このため、ＰＮコラム領域１３のトレンチ１４の壁面のうち基板１９の表面２０に直角の側面２５は（１００）面である。なお、「トレンチ１４の側面２５」とは、上記と同様に、基板１９の表面２０においてトレンチ１４の長手方向に平行で当該表面２０に直角の面に相当する。

以上のように、トレンチ１４、１６の側面２４、２５の面方位が異なっていると、各側面２４、２５における単結晶半導体層２１の成長速度が異なる。具体的には、（１００）面の成長速度が（１１１）面の成長速度よりも速い。したがって、ＰＮコラム領域１３のトレンチ１４が単結晶半導体層２１で完全に埋まっても、アライメントマーク領域１５のトレンチ１６は完全には埋まらない。

そして、本実施形態では、アライメントマーク領域１５に形成されたトレンチ１６のトレンチ幅Ｗ１と、ＰＮコラム領域１３に形成されたトレンチ１４のトレンチ幅Ｗ２とは同じ幅（Ｗ１＝Ｗ２）になっている。

図１２は、図１１のＦ−Ｆ’断面図である。上述の面方位を断面図として表すと、図１２に示されるように、基板１９の表面２０が（１１０）面になっている。また、アライメントマーク領域１５のトレンチ１６の側面２４が（１１１）面になっており、ＰＮコラム領域１３のトレンチ１４の側面２５が（１００）面になっている。半導体基板１０においてトレンチ幅の関係がＷ１＝Ｗ２となっていることや面方位以外は、図４に示される構成と同じである。

次に、本実施形態に係る半導体基板１０の製造方法について、図１３および図１４を参照して説明する。

まず、図１３（ａ）に示す工程では、ウェハ状の基板１９を用意する。本工程では、Ｎ型層１８の表面、つまり基板１９の表面２０が（１１０）面となるようにＮ型層１８をエピタキシャル成長させたものを用意する。

図１３（ｂ）に示す工程では、図５（ｂ）に示す工程と同様に、Ｎ型層１８の上にマスク２３を形成する。ここで、アライメントマーク領域１５のトレンチ１６の側面２４が（１１１）面となり、ＰＮコラム領域１３のトレンチ１４の側面２５が（１００）面となるようにマスク２３の所定領域を開口する。また、各トレンチ１４、１６のトレンチ幅Ｗ１、Ｗ２は同じ幅とする。

図１３（ｃ）に示す工程では、図５（ｃ）に示す工程と同様に、マスク２３を用いて基板１９のエッチングを行う。これにより、アライメントマーク領域１５とＰＮコラム領域１３とにおいて同じトレンチ幅であるが面方位が異なるトレンチ１４、１６を形成する。

図１４（ａ）に示す工程では、図６（ａ）に示す工程と同様に、第１のエピタキシャル成長工程を行う。上述のように、面方位に従って単結晶半導体層２１の成長速度が異なるため、ＰＮコラム領域１３のトレンチ１４は単結晶半導体層２１で完全に埋め込まれる一方、アライメントマーク領域１５のトレンチ１６では単結晶半導体層２１の成長速度が遅いためにトレンチ１６内に単結晶半導体層２１が完全に埋まらず、上述のように不完全な状態となる。

この後、図１４（ｂ）に示す工程では、図６（ｂ）に示す工程と同様に、第２のエピタキシャル成長工程を行う。これにより、アライメントマーク領域１５のトレンチ１６内に空洞２２が残される。そして、図１４（ｃ）に示す工程では、図６（ｃ）に示す工程と同様に、基板１９の表面２０が露出するように基板１９の表面２０上の単結晶半導体層２１を除去する。こうして、図９〜図１２に示される半導体基板１０が完成する。

以上説明したように、各トレンチ１４、１６の側面２４、２５の面方位をそれぞれ指定することにより、第１のエピタキシャル成長工程においてＰＮコラム領域１３のトレンチ１４を完全に埋めつつ、アライメントマーク領域１５のトレンチ１６が完全に埋まらないようにすることができる。この場合、側面２４、２５の成長速度の違いを利用しているので、トレンチ幅が同じであっても良いし、第１実施形態のようにＷ１＞Ｗ２としても良い。

（他の実施形態）
上記各実施形態で示された半導体基板の製造方法は一例であり、各実施形態の方法を組み合わせても良い。また、第２のエピタキシャル成長工程において、アライメントマーク領域１５のトレンチ１６に空洞２２が残るように単結晶半導体層２１を形成するためには、第２のエピタキシャル成長工程における単結晶半導体層２１の成長温度を第１のエピタキシャル成長工程における単結晶半導体層２１の成長温度よりも高くする他、第２のエピタキシャル成長工程における単結晶半導体層２１の成長速度を第１のエピタキシャル成長工程における単結晶半導体層２１の成長速度よりも速くしても良い。

上記各実施形態では、スクライブライン１２にアライメントマーク領域１５を設けていたが、これは一例であり、スクライブライン１２の他の位置にアライメントマーク領域１５が位置していても良い。また、アライメントマーク領域１５はチップ１１の領域に位置していても良い。例えば図２に示されるように、チップ１１の領域内にＰＮコラム領域１３が設けられているが、このＰＮコラム領域１３の周囲の領域は特に何も形成されていないので、この領域にアライメントマーク領域１５を設けても良い。さらに、上記各実施形態で示されたアライメントマーク領域１５におけるトレンチ１６の延設方向も一例であり、その延設方向を自由に設定することができる。

上記では、アライメントマークとして機能する空洞２２のサイズを単結晶半導体層２１の成長量で調節していたが、出来上がりのアライメントマークに所望のサイズ（特に幅）があれば、エピタキシャル成長量から初期のトレンチ幅を決定すれば良い。

また、上記各実施形態では、第２のエピタキシャル成長工程を行った後、最終的な研磨により基板１９の表面２０を平坦化しているので、半導体基板１０を用いたデバイス製造工程においてレジスト塗布斑やレジスト残りを発生させる懸念は無くなる。このように、基板１９の表面２０側を研磨しているが、第２のエピタキシャル成長工程において基板１９の表面２０上に単結晶半導体層２１を厚く形成すれば、単結晶半導体層２１の表面におけるトレンチ１４、１６の凹みの影響を低減でき、この場合にもデバイス工程におけるレジストに関する懸念は無くなる。

さらに、上記各実施形態では、第２のエピタキシャル成長工程を行った後に研磨を行っているが、この研磨の工程は半導体基板１０をどのように用いるかによって必要であったり、不要であったりする。したがって、研磨の工程は必須ではなく、行わなくても良い。

第３実施形態では、各トレンチ１４、１６の側面２４、２５の面方位の設定は単結晶半導体層２１のエピタキシャル成長速度の大小関係が成立すれば、どのような面方位であっても良く、特に限定しなければならないものではない。

１０ 半導体基板
１３ ＰＮコラム領域
１４、１６ トレンチ
１５ アライメントマーク領域
１９ 基板
２０ 基板の表面
２１ 単結晶半導体層
２２ 空洞

Claims (8)

1. 単結晶半導体で構成された基板（１９）を用意する工程と、
   前記基板（１９）の表面（２０）から前記基板（１９）の厚み方向に延設されたトレンチ（１４、１６）を形成する工程と、
   前記トレンチ（１４、１６）内に単結晶半導体層（２１）をエピタキシャル成長させる工程とを有する半導体基板の製造方法であって、
   前記トレンチ（１４、１６）を形成する工程では、前記基板（１９）の表面（２０）のうちの所望領域（１５）と所望領域以外の領域（１３）とで異なるトレンチを同時に形成し、
   前記エピタキシャル成長させる工程は、前記単結晶半導体層（２１）の一部を前記所望領域以外の領域（１３）のトレンチ（１４）内に完全に埋め込むのと同時に前記所望領域（１５）のトレンチ（１６）内の空間と前記所望領域（１５）のトレンチ（１６）外の空間とが繋がるように当該トレンチ（１６）内に埋め込む第１のエピタキシャル成長工程と、前記第１のエピタキシャル成長工程の後、前記所望領域（１５）のトレンチ（１６）内にアライメントマークとしての空洞（２２）が残るように前記単結晶半導体層（２１）の残りの部分を形成する第２のエピタキシャル成長工程と、の２段階のエピタキシャル成長工程を経ることを特徴とする半導体基板の製造方法。
2. 前記トレンチ（１４、１６）を形成する工程では、前記所望領域（１５）をアライメントマーク領域とし、前記所望領域以外の領域（１３）を前記基板（１９）の表面（２０）の面方向において前記基板（１９）と前記単結晶半導体層（２１）とが交互に配置されるＰＮコラム領域として前記トレンチ（１４、１６）を形成することを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）のトレンチ幅（Ｗ１）が前記所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ幅（Ｗ２）よりも広いトレンチ（１４、１６）を形成することを特徴とする請求項１または２に記載の半導体基板の製造方法。
4. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）のトレンチ深さが前記所望領域以外の領域（１３）に形成するトレンチ（１４）のトレンチ深さよりも深いトレンチ（１４、１６）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体基板の製造方法。
5. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２４）における前記単結晶半導体層（２１）の成長速度が、前記所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２５）における前記単結晶半導体層（２１）の成長速度よりも遅いトレンチ（１４、１６）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体基板の製造方法。
6. 前記トレンチ（１４、１６）を形成する工程では、前記異なるトレンチ（１４、１６）として、前記所望領域（１５）に形成するトレンチ（１６）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２４）の面方位が、前記所望領域以外の領域（１３）に形成するトレンチ（１４）の壁面のうち前記基板（１９）の表面（２０）に直角の側面（２５）の面方位と異なるトレンチ（１４、１６）を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体基板の製造方法。
7. 前記エピタキシャル成長させる工程では、前記第２のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長速度が前記第１のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長速度よりも速いことを特徴とする請求項１ないし６のいずれか１つに記載の半導体基板の製造方法。
8. 前記エピタキシャル成長させる工程では、前記第２のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長温度が前記第１のエピタキシャル成長工程における前記単結晶半導体層（２１）の成長温度よりも高いことを特徴とする請求項１ないし７のいずれか１つに記載の半導体基板の製造方法。

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