JP3804375B2 - 半導体装置とそれを用いたパワースイッチング駆動システム - Google Patents

半導体装置とそれを用いたパワースイッチング駆動システム Download PDF

Info

Publication number
JP3804375B2
JP3804375B2 JP34978599A JP34978599A JP3804375B2 JP 3804375 B2 JP3804375 B2 JP 3804375B2 JP 34978599 A JP34978599 A JP 34978599A JP 34978599 A JP34978599 A JP 34978599A JP 3804375 B2 JP3804375 B2 JP 3804375B2
Authority
JP
Japan
Prior art keywords
region
terminal
conductivity type
semiconductor device
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34978599A
Other languages
English (en)
Other versions
JP2001168327A (ja
Inventor
光造 坂本
洋典 井上
昭浩 宮内
正樹 白石
睦宏 森
篤雄 渡辺
孝純 大柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP34978599A priority Critical patent/JP3804375B2/ja
Priority to EP08003498A priority patent/EP1959501A3/en
Priority to EP00126897A priority patent/EP1111685A1/en
Priority to CNA2007101528787A priority patent/CN101140953A/zh
Priority to CNB00137611XA priority patent/CN100349301C/zh
Priority to US09/733,098 priority patent/US6498368B2/en
Publication of JP2001168327A publication Critical patent/JP2001168327A/ja
Application granted granted Critical
Publication of JP3804375B2 publication Critical patent/JP3804375B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はパワーMOSFET，ＩＧＢＴ，バイポーラトランジスタ，ＳＩＴ，ダイオード（ｐｎ接合ダイオードとショットキーダイオード），サイリスタ等の半導体装置およびその製造方法及びその半導体装置を用いた半導体スイッチシステムに関する。
【０００２】
【従来の技術】
従来の半導体素子を高耐圧化するためには主電流経路の端子を第１端子と第２端子とした場合、第１端子と第２端子間に電圧が印加されたときに半導体素子内部で発生する電界強度がアバランシェ降伏に至る臨界強度より低くなるように空乏層が形成される必要がある。このため、第１端子と第２端子間に電圧が印加されたときに空乏層が拡がり易いようにドリフト層領域の比抵抗は高く、電圧降下方向に対し長いドリフト層領域を形成する必要があった。このため、第１端子と第２端子間の耐圧を高くするにつれて、第１端子と第２端子間を電流導通モードの場合の抵抗値は急激に高くなるという問題があった。
【０００３】
これに対し、特公平2−54661号公報において、半導体本体と、少なくとも装置が高電圧動作モードの時この半導体本体の一部を貫いて空乏層を形成する手段とを具えている半導体装置において、
前記半導体本体部がｎ型の第１領域を複数個具え、これらの第１領域の間にｐ型の第２領域をはさみ込み、これらの第１と第２の領域の総数を少なくとも４つとし、前記第１及び第２の領域のそれらの厚さに対して垂直の方向の長さを、少なくとも前記装置の高電圧動作モードにて前記半導体本体部内に拡がり空乏層により自由電荷キャリアが排除された時この半導体本体部間にて１００Ｖ以上の電圧を担うのに十分な長さとし、少なくとも前記第１領域が少なくとも前記装置の１つの動作モードで前記半導体本体部を経て延在する電気的に並列な電流経路を形成し、前記第１及び第２の領域の各々の厚さ及びドーピング濃度の値を、前記自由電荷キャリアが排除されて、前記１００Ｖ以上の電圧を担う時に前記第１及び第２の領域が正及び負の空間電荷領域が交互に並ぶ形となり、この交互に積層された領域の各々における単位面積当りの空間電荷が、前記空間電荷による電界がこれを超えるとアバランシェ降伏を前記半導体本体部に生じしめる臨界強度よりも低くなる程度に平衡が保たれるような値とすることにより、低損失化と高耐圧化を同時に実現する半導体装置が提案されている。
【０００４】
さらに、上記特公平2−54661号公報の実施例として、前記第１及び第２の領域を形成するために、主表面の軸方向が［１１０］の低オーミックｎ型基板に高抵抗ｐ型エピタキシャル層を成長し、異方性エッチャントを用い基板に達するまでエッチングをし、エピタキシャル層に切り立って側面を有する溝を形成し、次にｎ型エピタキシャル層を形成し、前記ｎ型エピタキシャル層を前記第１領域として使用し、前記高抵抗ｐ型エピタキシャル層を前記第２領域として使用する半導体装置に関しても提案されている。
【０００５】
一方、前記特公平2−54661号公報において動作原理が開示されている高耐圧・低損失に適した半導体装置を実現するために好適な平面構造に関しては米国特許US5,438,215や米国特許US5,216,275において提案されている。
【０００６】
また、特開平10−223896号公報には、上記特公平2−54661号公報と同様な原理で低損失化と高耐圧化を同時に実現する半導体装置の製造方法としてシリコンのエッチング溝側面にイオン打ち込みを行う方法が提案されている。
【０００７】
さらに、ドイツ特許DE19730759には、上記ｐ型の第２領域がMOSFETのボディ拡散層と離間した構造が提案されている。
【０００８】
【発明が解決しようとする課題】
上記特公平2−54661号公報の原理で高耐圧で低損失な半導体装置を実現するため、高電圧保持に使われるｎ型領域とｐ型領域の繰り返しパターンのピッチを狭くする一手法は特開平10−223896号公報で検討がなされているが構造方法の容易性や生産性は十分と言えなかった。
【０００９】
また、上記特公平2−54661号公報では（１１０）基板を用い異方性エッチングにより高電圧保持に使われるｎ型領域とｐ型領域の繰り返しパターンが形成できることが記述されているが、低損失化に適した平面構造に関しては検討がなされてなかった。また、上記特公平2−54661号公報の基本的原理に基づき高耐圧化を図った半導体装置に好適な平面構造は米国特許US5,438,215 や米国特許
US5,216,275 において提案されているが、半導体基板として（１１０）結晶面を用いる場合に適した平面構造に関しては検討がなされてなかった。
【００１０】
上記ドイツ特許DE19730759においては高耐圧化と低損失化のために好適なデバイス構造とするためには改善の余地があった。
【００１１】
また、従来の高耐圧パワースイッチシステムで使用される半導体素子では高耐圧化のためドリフト領域は長くかつ不純物濃度を低く設計していたため、高電圧パワースイッチシステムで使用する場合、半導体素子で消費される電力は電源電圧レベルが高くなるほど大きくなるという問題があった。また、上記特公平2− 54661 号公報の原理を利用した従来の半導体素子の場合でも高電圧保持に使われるｎ型領域とｐ型領域の繰り返しパターンを狭くできないため、半導体素子で消費される電力は十分低くできないという問題があった。さらに上記繰り返しパターンが存在するために、例えばパワーMOSFETのドレイン・ソース間容量が大きくなるという問題があった。
【００１２】
本発明は、上記の問題を考慮してなされたものであり、高耐圧化または低損失化が容易となる半導体チップを用いた半導体装置とその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本願発明による半導体装置は、半導体チップ内においては、細長く伸びた形状の第１導電型の第１領域と、同様の形状の第２導電型の第２領域が交互に隣接して配列される電圧保持領域を有する。第１領域は第２端子に接続され、第２領域は第１端子に接続される。第１及び第２端子間に電圧が印加され、かつ電流通電が阻止されるとき、第１及び第２領域によって形成される電圧保持領域には、正および負の空間電荷領域が交互に並ぶ。ここで、第１および第２導電型は、それぞれｐ型またはｎ型であり、互いに反対の導電型である。さらに、本願発明による半導体装置は、次に記す構成Ａ〜Ｅのいずれかを有する。
【００１４】
Ａ．半導体チップの基板主表面を（１１０）結晶面とし、半導体チップの４つの側辺のうち対向する１組の側辺を（１１０）結晶面と垂直な｛１１１｝結晶面上とし、第１および第２領域は［１１０］軸方向に細長く伸びる。
【００１５】
Ｂ．半導体チップの基板主表面を（１１０）結晶面とし、第１領域と第２領域は、（１１０）結晶面と垂直な｛１１１｝結晶面を主要接触面として、［１１０］軸方向に細長く伸びる。
【００１６】
Ｃ．電圧保持領域の外周に、第１領域より平均不純物濃度が低い第１導電型の第３領域を備える。
【００１７】
Ｄ．半導体装置が絶縁ゲート型半導体装置であって、第２領域とチャネル領域が離間している。
【００１８】
Ｅ．半導体装置がトレンチゲート型の絶縁ゲート型半導体装置であって、第２領域の間隔がトレンチゲートの間隔よりも広い。
【００１９】
本発明による半導体装置の製造方法であって、上記ＡまたはＢの構成を有する半導体装置の製造方法は、次のＦまたはＧの工程を含む。
【００２０】
Ｆ．７０.５°±５°または１０９.５°±５°で交差する４つの主要辺からなる多角形パターンをマスクとして異方性エッチング液で半導体チップに溝を形成する工程、および溝を半導体層で埋める工程。
【００２１】
Ｇ．半導体チップの４つの側辺のうち対向する１組の側辺を（１−１−１）結晶面上または（１−１−１）結晶面上とし、（１−１−１）結晶面上または（１−１−１）結晶面上にそって形成されたホトマスクを用いて異方性エッチング液で半導体チップに溝を形成する工程、および溝を半導体層で埋める工程。
【００２２】
上述したような第１および第２領域によって形成される電圧保持領域を有する半導体装置の製造方法であって、本発明による製造方法は、電圧保持領域を形成するために、半導体チップに溝を形成する工程と、溝の中に第１および第２の領域を形成する工程と、を有する。
【００２３】
本発明によれば、電圧保持領域を高精度で形成でき、または電流通電が阻止されるときの電圧保持領域の電圧保持機能を向上することができる。従って、高耐圧化または低損失化が容易となる。
【００２４】
本発明の他の特徴については、以下の記載により明らかになるであろう。
【００２５】
【発明の実施の形態】
以下、本発明に係る半導体装置とそれを用いたパワースイッチシステムの実施例につき、添付図面を参照しながら以下詳細に説明する。
【００２６】
なお、本明細書では結晶面はミラー指数で表記するが、負方向の指数を表記するためのバー符号はマイナス符号で代用することにする。また、｛ ｝は通常の表記法通り、等価な対称性を持つ面を表し、例えば、｛１１１｝面は（１１１）面，（−１−１−１）面，（１１−１）面，（１−１１）面，（−１１１）面，（１−１−１）面，（−１１−１）面，（−１−１１）面の全てを表わす。また、［ ］は結晶内の方向を表し、例えば、［１１０］軸は（１１０）面に垂直な軸を表す。また、説明を分かりやすくするため、例えば、（１−１−１）面と
（−１１１）面のような同一結晶面を表から見た場合と裏からみた場合の表記法の区別はしないことにする。
【００２７】
〈実施例１〉
図１は本発明の第１の実施形態を示す半導体装置の平面図、図２は本発明の第１実施形態を示す半導体装置がパワーMOSFETである場合の図１のａ−ａ線に沿う縦断面図、図３と図４は本半導体装置の製造方法の一例である。
【００２８】
図１において、本半導体装置は第１端子（図２ではソース端子）１０１と第２端子(図２ではドレイン端子)１０２間に電圧が印加されたときにシリコン半導体チップ２００の一部を貫いて空乏層を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する手段を具えている半導体装置であり、シリコン半導体チップ２００の基板主表面は(１１０)結晶面とし、前記シリコン半導体チップの中央部に前記第２端子１０２と電気的に接続されるｎ型領域２と前記第１端子１０１と電気的に接続されるｐ型領域４が(１１０)結晶面と垂直な｛１１１｝結晶面を主要接触面として、［１１０］軸方向に細長く伸びた形状で交互に隣接して配列した電圧保持領域を設けてある。第１端子１０１は半導体主表面に配置されたあるアルミニウム等の電極取出領域１５ａにボンディングワイヤ等の導電性配線で接続してあり、さらに、電極取出領域１５ａからｐ型領域４へ配線で接続する構造となっている。一方、第２端子１０２はヘッダ等の導電性領域を介し裏面電極１６に接続されｎ型領域２に接続してある。
【００２９】
前記第１端子１０１と前記第２端子１０２間の電流通電を阻止する時にはｎ型領域２とｐ型領域４からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となり、この前記電圧保持領域に形成される正及び負の空間電荷領域で前記第１端子１０１と前記第２端子１０２間に印加される電圧の半分以上を支えることにより、前記第１端子と前記第２端子間の電流通電を阻止する。一方、第１端子１０１と第２端子１０２の間に電流が流れる導通モードの時には主電流がこの電圧保持領域であるｎ型領域２を半導体主面に対し垂直に流れる。
【００３０】
また、図１においてこの電圧保持領域の周辺で図の上下方向にアクティブ領域にあるｐ型領域４を延長させて、アクティブ領域と同じ原理で上下方向の周辺部との耐圧劣化を防止している。また、周辺で図の左右方向には上記ｐ型領域４と同一工程で形成されるフィールドリミティング領域４ｘをｐ型領域４と平行に形成し、第１端子１０１と第２端子１０２間の耐圧が半導体チップ２００の周辺部の半導体表面における電界集中により著しく低下することを防止している。
【００３１】
従って、本実施例によれば、主ドレイン電流が流れるアクティブ領域のみならず半導体チップ周辺近傍にまで延在させることによりｐ型領域４，４ｘとｎ型領域２からなるｐｎ接合の繰り返しパターンを平面的にも同一方向に細長く延びたストライプ状に伸ばすことにより、周辺部も含めた素子の高耐圧化を図っていることが特徴である。本実施例では、上記ｐ型領域４，４ｘと半導体チップの周辺との距離は５０μｍ以下にしてある。なお、本実施例ではｐ型領域４，４ｘを半導体チップと平面寸法と同程度の長さのストライプ領域を用いた場合を示してあるが、所々にｎ型領域２で分割した平面構造にしても構わない。この場合には、ｐ型領域４，４ｘとなる領域に溝３を形成したとき（後述する図４(ａ)の工程）にｎ型領域２が破損しやすくなることを防止できる。見方を変えると電圧保持領域を構成するストライプ状のｐ型領域４，４ｘとｎ型領域２からなるｐｎ接合の平面面積の合計が半導体チップ面積の９５％以上を占めるように形成する。
【００３２】
本図では紙面の関係で、フィールドリミティング領域４ｘの本数が３本の場合を示してあるが、必要耐圧により本数は増減しても構わない。さらに、本半導体チップの周辺にはｎ型領域１１ｂを設け、ｐ型領域４，４ｘからの空乏層の伸びを抑える。
【００３３】
本発明の構造をより詳しくかつ具体的に説明するために本実施例の本半導体素子がパワーMOSFETの場合を例に取り説明する。図２には図１のａ−ａ線に沿う縦断面図を示してある。本実施例のパワーMOSFETは多結晶シリコンゲート８ａを図１のｐ型拡散層４の間のｎ型拡散層２の上に細長く形成したストライプ構造であある。多結晶シリコンのゲート８ａとソース端子１０１の電圧をゼロボルトとし、第１端子１０１であるソース端子に対し第２端子１０２であるドレイン端子に正の電圧を印加するとｎ型領域２とｐ型領域４が交互に隣接して配列する電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となり、電流通電を阻止する。このとき電圧保持領域のｐ型領域４により挟まれたｎ型領域２は従来のパワー
MOSFETのドリフト領域として使用される不純物濃度より高く設定してあるが、上記ｐ型領域４とこれにより挟まれたｎ型領域２との間の電界がシリコンの臨界電界に到達する前に、上記ｐ型領域４とこれにより挟まれたｎ型領域２が完全空乏化するように上記ｐ型領域４とこれにより挟まれたｎ型領域２のピッチを狭くしてあるため不純物濃度を増加してもドレイン・ソース間の耐圧劣化は防止できる。一方、ゲート８ａに正のゲート電圧を印加するとドレイン端子１０２からソース端子１０１に電流が流れる導通モードになるが、この場合には従来のパワー
MOSFETに比べ不純物濃度が高いｎ型領域２を電流が流れるため従来に比べオン抵抗を格段に低くできる。このように高耐圧と低損失の特徴を兼ね備えられるように電圧保持領域を構成するｎ型領域２とｐ型領域４の繰り返しパターンの接合と垂直方向に積分したネット不純物量は望ましくは各々５×１０11／cm2 から２×１０13／cm2 の間またはそれ以下となるように設定してある。なお、ｎ型領域２とｐ型領域４が交互に隣接して配列する電圧保持領域は後に述べる本発明の製造方法によりシリコン基板に対し、ほぼ垂直に形成するため深さ方向の長さを長くできる。このため、容易に高耐圧素子を製造できる。また、上記電圧保持領域を構成するｐ型領域４の主要底面は（１１０）面以外の結晶面が現れて、下に凸の形状となる。
【００３４】
次に、本発明に係る半導体装置の製造方法の一例をドレイン耐圧が６００Ｖ程度のパワーMOSFETを例として図３と図４に従って説明する。
【００３５】
図４（ａ）の断面図に示すように、半導体主表面が（１１０）面でヒ素またはアンチモン等のｎ型不純物をドープした約５ｍΩcmの高濃度ｎ型シリコン基板１上に、厚さ約４５μｍ、抵抗値は０.５Ωcm から１５Ωcm程度のｎ型エピタキシャル層２を形成した後に、表面酸化膜２０ａ，２０ｂを形成し、図１に示したように、（１−１−１）面と（−１１−１）面上に主要な辺を有する平行四辺形パターンをホトレジマスマとして用いて酸化膜２０ａのパターンニングを行う。
【００３６】
ここで、本半導体装置の半導体チップは図３の平面図に示すように半導体主表面が（１１０）面で、電圧保持領域の境界の少なくとも１組の対向した辺はシリコンチップの側辺と平行であるとレイアウト設計が容易になる。このため、半導体チップの４つの側辺のうち対向する１組の側辺は（１１０）結晶面と垂直な
｛１１１｝結晶面上とする。すなわち、側辺は（１−１−１）面と（１−１２）面か（−１１−１）面と（１１２）面にする。従って、本半導体装置を製造する場合のウエハの合わせ角度基準となる主フラット面は（１１０）面と直交する
｛１１１｝面または｛１１２｝面であるものを使用することが望ましい。（１−１−１）面か（１−１２）面を主フラット面とする場合には電圧保持領域のマスマパターンの主要境界線の一つは半導体チップの（１−１−１）面の側面と平行のものを用意する。また（−１１−１）面か（１−１−２）面を主フラット面とする場合には電圧保持領域のマスクパターンの主要境界線の一つは半導体チップの（−１１−１）面の側面と平行となるように電圧保持領域の境界をレイアウトしたものを用意することが望ましい。更に、（１１０）面に対し垂直な４つの主要側面を有するシリコンエッチング溝を形成するために、上記主要境界線と
７０.５°または１０９.５°で交差する線をもう一組の主要な辺とし、これら二組の境界を主要な境界とした閉ループを電圧保持領域であるｐ型領域４とｎ型領域２の境界をつくる基準マスクとして設計する。この結果、ｎ型領域２とｐ型領域４の接合は（１１０）結晶面と主直な｛１１１｝結晶面を含む閉ループに形成される。
【００３７】
なお、図１，図２，図４では半導体ウエハの主フラット面を（１−１−１）とし、半導体チップの側辺は（１−１−１）面と（１−１２）面とした場合の実施例を示しているが主フラット面を（−１１−１）面や（１−１２）面や（１−１−２）面とした場合にも図３に示したように高だか主要面となる４つの平面パターンの向きが変わるだけで、断面構造が得られる特性は同じである。
【００３８】
次に、この酸化膜２０ａをマスクにして水酸化カリウム等の異方性エッチング特性の高い溶液を用いシリコンのエッチング溝３を形成する。これにより、マスクとして用いる酸化膜２０ａに対しサイドエッチングを最小限に抑えられて［１１０］軸方向にエッチングがなされる。この結果、シリコンエッチング溝３の主要側面として（１１０）基板に対しほぼ垂直な（１−１−１）面または（−１１−１）面が形成される。
【００３９】
ここで、上記酸化膜２０ａのパターンニングはドライエッチング、または、裏面にもレジストを着けた状態でウエットエッチングし、酸化膜２０ａの形成工程で同時に形成された裏面の酸化膜２０ｂやシリコンウエハの側面の酸化膜がエッチングされないようにする。これにより、上記シリコンエッチング工程において、シリコンウエハの周辺や裏面のように、シリコンエッチングしたくない場所のエッチングを防止し、シリコンウエハの破損の原因となるエッチングの傷が生成されないようにしている。
【００４０】
また、ホトマスクのパターンとシリコン結晶面との交差角度のずれがあるほどサイドエッチ量は増加し、また、シリコンエッチングの溝を深くすることができなくなる。そこで、本特許で述べるマスクや主フラット等の角度の誤差は、理想的には０.２° 以下が望ましく、現実的には±５°より十分高い精度で行う。
【００４１】
ただし、図１の実施例のようにｐ型領域４とｎ型領域２が細長いストライプ形状の繰り返しとなる場合にはシリコンエッチング溝３のマスクは主要な４辺のうち、長辺は上述のように高精度で（１−１−１）面と平行にする必要があるが、短辺に関してはレイアウトを容易にするために(１−１−１)面と直角方向にしても構わない。この場合には前記短辺の側面には基板に対し垂直でない｛１１１｝面が現れ、この短辺の近辺ではシリコン溝が浅くなるが、このシリコン溝が浅くなる領域が長辺方向の長さに比べ十分短い場合には、ストライプの主要部分には深いシリコンエッチング溝が形成されるためである。
【００４２】
次に、図４（ｂ）の断面図に示すように、酸化膜２０ａ，２０ｂを除去した後に抵抗率が０.５Ωcm から１５Ωcm程度のｐ型エピタキシャル層４を約３μｍ堆積して、シリコン溝３を埋める。
【００４３】
次に、図４（ｃ）の断面図に示すように、ｐ型エピタキシャル層４をエッチングし、ｎ型エピタキシャル層２が現れるまでシリコンエッチングする。ここで、平坦化のためのシリコンエッチング量の制御は図４（ａ）に示した酸化膜２０ａの一部または全てをシリコンエッチングのマスクガイドとしてパターニングして残しておき、その後、ｐ型エピタキシャル層４のエッチングを行い上記酸化膜パターンを基準にシリコンエッチングをすることにより達成できる。
【００４４】
なお、図４（ｂ）で示したｐ型エピタキシャル層４の成長工程でＨＣＩ量の流量を最適化し、シリコン溝３の底部から選択エピタキシャル成長させた場合にはｐ型エピタキシャル層４の中に空洞が形成され難くなるためｐ型エピタキシャル層４において耐圧劣化が生じなくなるため望ましい。また、ｐ型エピタキシャル層４をエッチングし、ｎ型エピタキシャル層２が現れるまでシリコンエッチングするエッチバック工程を省略することも可能となる。
【００４５】
上記工程により耐圧保持領域のためのｎ型領域とｐ型領域の接合面に対し垂直方向に積分したネット不純物量は共にほぼ１×１０12／cm2 のオーダまたはそれ以下となるように抵抗値と繰り返しピッチを選択し、電流遮断モードにおいてはほぼ完全空乏化することにより高耐圧化と低オン抵抗化を達成している。
【００４６】
次に、図４（ｄ）に示すように約２×１０13／cm2 のボロンをイオン打ち込みし、深さ約２μｍのｐ型拡散層５を形成後、酸化膜６ａ，６ｂをマスクにして、再び水酸化カリウム等の異方性エッチング特性の高い溶液を用い第２のシリコンのエッチング溝１７を形成する。上記のシリコンのエッチング溝３の形成と同様にマスクパターンの主要境界線は（１１０）結晶面と垂直な｛１１１｝面、すなわち（１−１−１）面または（−１１−１）面となるようにレイアウトしたマスクを用いてシリコンエッチする。
【００４７】
このため、シリコンの場合には７０.５°±５°または１０９.５°±５°で交差する４つの主要辺からなる多角形パターンをマスクとして使用することになる。
【００４８】
裏面の酸化膜６ｂを残してシリコンエッチング溝１７を形成する理由はシリコンエッチング溝３を形成した場合と同じである。
【００４９】
次に、図４（ｅ）に示すようにフィールド酸化膜となる領域以外の酸化膜６をエッチングし、ゲート酸化を行い約５０ｎｍの酸化膜７を形成する。
【００５０】
次に、図４（ｆ）に示すように厚さ約５００ｎｍ、抵抗が約１０Ωの多結晶シリコン層８を形成し、次にレジスト２２をマスクにして多結晶シリコン層８をエッチングする。
【００５１】
これにより、図４（ｇ）に示すように多結晶シリコン層８のパターニングによりMOSFETのゲート電極８ａを形成する。なお、上記酸化膜７のうちゲート酸化膜部は７ａと記した。その後、約１.５μｍ 深さのボディ用のｐ型拡散層９と深さ約０.２μｍ のソース用のｎ型拡散層１１を形成する。その後、酸化膜１２が約６００ｎｍとなるように厚くし、ソース用のコンタクトの穴を開口する。
【００５２】
次に、図４（ｈ）に示すように酸化膜１２をマスクにして、ソースコンタクトの穴がボディ用のｐ型拡散層９に到達するまでシリコンエッチングを行う。ここで、ｐ型拡散層９とオーミックなコンタクトを取れるように必要に応じボロンのイオン打ち込みを行う。なお、ｎ型拡散層１１ｂのコンタクトは上記工程とは別マスクで行いシリコンエッチングは行わない。
【００５３】
その後、厚さ約３μｍのアルミニウム電極層を形成し、パワーMOSFETのソース領域となるアルミニウム電極１３ａとゲート電極１３ｂ、チップエッジ側電極となる１３ｃをパターニングし、さらに第１端子の電極取り出し部であるソース用電極パッド１５ａとゲート用電極パッド（図示なし）と半導体チップのスクライブ領域以外に保護膜１４を形成する。
【００５４】
その後、シリコンの厚さが約２５０μｍとなるようにバックエッチを行い裏面電極１６を形成することにより、図２の断面構造となる。
【００５５】
なお、ｐ型領域４とｎ型領域２のｐｎ接合境界は熱工程を経ることにより、シリコンエッチング溝を形成したときの面から移動するが拡散により移動した後も接合の主要面の結晶面は変化しない。
【００５６】
また、上記図４（ｂ）の工程では通常のエピタキシャル成長を行った場合を示してあるが、図４(ａ)の状態から選択エピタキシャル成長により単結晶シリコン層の溝３の中だけにｐ型エピタキシャル層４を図４(ｉ)に示すように形成し、その後選択エピタキシャル成長した領域の欠陥防止のため、酸化またはシリコンエッチによる欠陥除去工程を行うか、選択エピタキシャル成長領域にイオン打ち込みを行いその後の熱工程により欠陥が回復するようにして、その後に図４（ｃ）の構造となるようにしても構わない。
【００５７】
本実施形態によれば、高耐圧化に必要なｎ型領域２とｐ型領域４の繰り返しパターンを形成するために、（１−１−１）面の２辺とこの２辺と約７０.５° または１０９.５° の角度で交差する（−１１−１）面の２辺からなる平行四辺形のパターンをマスクにして、水酸化カリウム等の面方位性の高いアルカリ性エッチング液でエッチングを行い、このエッチング面を基準にして、高耐圧化に必要な耐圧保持領域となるｐ型領域４とｎ型領域２の繰り返しパターンを形成しているため、マスクに対するシリコンのサイドエッチが最小限となり、電圧保持領域を構成するｐ型領域４とｎ型領域２の繰り返しピッチ間隔を狭くし、かつ長くとれるという特徴がある。（１１０）基板を用いた異方性エッチングを行っても平面レイアウトを上述のように適切に選ばないと基板に対し垂直でない結晶面が現れるためサイドエッチの進行や深さ方向へのエッチング速度の低減が局部的に発生し、ｐｎ接合の平面ピッチ寸法を狭くできなかったりシリコンのエッチング溝を深く形成できないという問題があったが、本実施形態によれば、電圧保持領域のｐ型領域４とｎ型領域２の繰り返しピッチを狭くできるため、ｐ型領域４とｎ型領域２の濃度を上げても、上記ｐ型領域４とｎ型領域２に逆方向電圧が印加されたときのｐｎ接合の最大電界を臨界電界強度以下としたまま完全空乏化できる。従って、高耐圧素子の低損失化が可能であるという効果がある。また、電圧保持領域のｐ型領域４とｎ型領域２の繰り返しピッチと深さ方向の長さは結晶面とシリコンエッチングマスクの角度制御を正確に行うことによりｐ型領域４とｎ型領域２の繰り返しピッチの間隔を１０μｍ程度以下にしてもシリコンのエッチング溝深さを４０μｍ以上深く形成できる。このため、第１端子と第２端子との耐圧が６００Ｖ以上の高耐圧素子でも容易に作れ、従来素子に比べオン抵抗の低減も格段に向上できるという効果がある。
【００５８】
さらに、本実施形態によれば、高耐圧化に必要なｐ型領域４とｎ型領域２の細長い繰り返しパターン形成工程に水酸化カリウム等のアルカリ性水溶液を用いた異方性エッチングを利用するため、同時に数十枚のウエハにエッチング溝を形成できる。このため、通常一枚ごとにエッチングを行うドレイエッチング方式に比べ、シリコンのエッチングレートが同じ条件の場合でも、スループットは１０倍以上に向上するため、プロセスコストの低減に効果がある。
【００５９】
さらに、本実施形態によれば、半導体チップを製造する場合のマスク合わせの基準となる主フラットを（１００）と垂直な｛１１１｝面上または｛１１２｝面上に設け、さらに、半導体チップの側辺の２辺は上記主フラットと平行となるように半導体ウエハに配置し、上記ｐ型領域４のパターンとｎ型領域２ａの境界の基準となるシリコンエッチング溝を形成するためのマスクパターンの４つの主要な辺のうちの対向する１組の２辺は半導体チップの側辺と平行となるように（１−１−１）面上または（−１１−１）面上に配置するという特徴がある。このため、主要な４辺が平行四辺形になるものの、そのうちの対向した１組の２辺はレイアウト設計作業においてｘｙ座標と平行にレイアウトすることができる。このため、水酸化カリウム等の異方性エッチングを用いたシリコンエッチング溝形成パターンのレイアウト設計の煩雑さが軽減でき、設計コストの低減に効果がある。
【００６０】
さらに、本実施形態によれば、ソースコンタクト用のシリコン溝１７形成にもシリコン溝３の形成と同様に水酸化カリウム等の異方性エッチングを用いることが可能であり、ドライエッチングを用いた場合に比べプロセスコストの低減が可能である。また上記シリコン溝１７のエッチング溝形成パターンのレイアウト設計に関してもシリコン溝３の形成と同様な手段によりシリコンエッチング溝形成パターンのレイアウト設計の煩雑さが軽減でき、設計コストの低減に効果がある。
【００６１】
さらに、本実施形態によれば、電圧保持領域に用いるｐ型不純物領域４の間隔はゲート８ａを介して対向するチャネル拡散領域９の間隔より狭くしてある。別の見方をすると、電圧保持領域に用いるｐ型不純物領域４の間隔はトレンチゲートの幅より狭くし、トレンチゲートの底部の角は電圧保持領域に用いるｐ型不純物領域４で覆っている。従って、トレンチゲートの底部の角での電界集中を防ぐことが可能であるため、ドレイン耐圧の向上とゲート酸化膜の信頼性向上が図れるという効果がある。また、ｐ型不純物領域４より２倍以上高濃度のチャネル拡散層９はトレンチゲートより浅くし、オン抵抗の増加を抑えている。なお、ここで、ｐ型不純物領域４の不純物濃度はチャネル拡散層９より十分低いため、しきい電圧の増加や相互コンダクタンスｇｍの低下原因としては無視できる。
【００６２】
本実施例では、シリコン半導体素子を例に取り説明したが、特にシリコンカーバイド（ＳｉＣ）の場合にはｎ型領域２での空乏層の伸びが短くても高電圧を保持できるためトレンチゲートの底部の角での電界集中によるゲート酸化膜の耐圧劣化やドレイン耐圧劣化問題が厳しくなるため、上述のようにｐ型不純物領域４はトレンチゲートの間隔より広くし、トレンチゲートの底部の角は電圧保持領域に用いるｐ型不純物領域４で覆うことがさらに重要となる。
【００６３】
さらに本実施例では多結晶シリコンゲート８ａ直下が電圧保持領域に用いるｎ型領域２で、多結晶シリコンゲート８ａの間の下部に電圧保持領域に用いるｐ型領域４を形成するストライプ構造である。このため、この両者を垂直にした場合に比べ実効的に働くチャネル長を短くできるためオン抵抗の低減やｇｍ（相互コンダクタンス）を向上できるという特徴がある。
【００６４】
さらに、本実施例では周辺耐圧を確保するためのフィールドリミティング領域として上記電圧保持領域として働くｐ型不純物領域４の形成工程と同時にできるｐ型不純物領域４ｘを使用するためプロセスコストの増加がないという効果がある。これは、フィールドリミティング領域であるｐ型不純物領域４ｘをｎ型エピタキシャル層２の厚さ（ｎ型エピタキシャル層２と高濃度ｎ型基板１との境界は不純物濃度が５×１０17／cm3 の位置と定義する）の３／４以上の深さに形成できるため周辺領域での電界集中を緩和でき、周辺領域のドレイン領域であるｎ型領域２の濃度が高くても高耐圧化できるためである。
【００６５】
さらに、ｐ型不純物領域４，４ｘはｎ型エピタキシャル層２の厚さより浅く形成し、ｐ型不純物濃度４，４ｘと高濃度ｎ型基板１との間にｎ型エピタキシャル層２の領域（不純物濃度が５×１０17／cm3以下の領域)が残るように形成してある。このため、ｐ型不純物領域４，４ｘの底部で耐圧劣化することない。
【００６６】
すなわちアクティブ領域である電圧保持領域に使用されるｎ型領域とアクティブ領域の外側に耐圧劣化防止のため設けるｎ型領域とｐ型不純物領域４，４ｘの下の耐圧劣化防止のために設けるｎ型領域は全て同じｎ型エピタキシャル層２であり、同質に一度に形成している。このため、プロセスを複雑にせずに高耐圧化が可能となる。
【００６７】
また、ｐ型不純物領域４とｐ型不純物領域４ｘとの間隔Ｌ２やｐ型不純物領域４ｘの間隔Ｌ３にあるｎ領域のネット不純物量はｐ型不純物領域４の間隔Ｌ１にあるｎ型領域ネット不純物量より２割以上少なくし、端子１０１と端子１０２の間に逆電圧が印加されたときに、フィールドリミティング領域であるｐ型領域
４ｘに空乏層が到達できるようにする必要がある。これは端子１０１に接続してあるｐ型領域からは、端子１０２に電圧が印加される空乏層がすぐ延び始めるのに対し、端子１０１と直接接続してないフィールドリミティング領域であるｐ型領域４ｘからは隣接ｐ型領域からの空乏層が到達するまで空乏層が延びないためである。
【００６８】
本実施例の場合には電圧保持領域のｎ型領域と周辺領域のｎ型領域の不純物濃度が同じであるため、ｐ型不純物領域４とｐ型不純物領域４ｘとの間隔Ｌ２やｐ型不純物領域４ｘの間隔Ｌ３はｐ型不純物領域４の間隔Ｌ１より２割以上短く形成し、端子１０１と端子１０２の間に逆電圧が印加されたときに、ｐ型不純物領域４とはｎ型領域２により隔離されているフィールドリミティング領域であるｐ型領域４ｘに空乏層が到達できるようにしてある。これにより、周辺部での電界集中が緩和され高耐圧化が図れる。なお、図２の場合にはｐ型不純物領域４とｐ型不純物領域４ｘとの間隔Ｌ２はｐ型拡散層５により、実効的に狭められている。このような場合の実効的な間隔ｐ型不純物領域４とｐ型不純物領域４ｘとの間隔はＬ２の代りにＬ４で判断する。また、本実施例では、ｎ型領域２の不純物濃度はＬ１，Ｌ２，Ｌ３のいずれも同じ濃度で構わない。このため、ｎ型領域２は一度の工程で形成できる均一濃度のエピタキシャル層で実現でき、製造コストが高くならなくてすむという利点がある。なお、本実施例の場合フィールドリミティング領域であるｐ型不純物領域４ｘのネット不純物量と隣接するｎ型不純物濃度２のネット不純物量はほぼ等しくし、完全空乏化しやすくすることが望ましい。このため、ｐ型不純物領域４ｘのネット不純物量はｐ型不純物領域４のネット不純物量より２割以上少なくする。従って、ｐ型不純物領域４，４ｘの不純物濃度が等しい場合にはｐ型不純物領域４ｘの幅はｐ型不純物領域４の幅より２割以上短くすることが望ましい。
【００６９】
なお、図１の縦方向の周辺に関しては電圧保持領域であるｐ型領域４とｎ型領域２を半導体チップの周辺まで延長させる形状にしていることが特徴である。本形状により電圧保持領域であるｎ型領域２とｐ型領域４が深さ方向に対して高耐圧化が図れた原理と同様にして周辺部の耐圧を確保することもできる。
【００７０】
このように、ストライプ状のｐ型拡散領域４，４ｘとｎ型領域２を利用することにより、アクティブ領域の電圧保持領域のみならず周辺耐圧の向上もプロセス工程の増加なく図ることができる。
【００７１】
なお、ｐ型領域４を形成するためにドライエッチングを用いる場合や、埋込層で電圧保持領域のｎ型領域２とｐ型領域４を形成する場合には横方向の耐圧確保に関しても上記電圧保持領域のｎ型領域２とｐ型領域４を半導体チップの周辺まで延在させることにより周辺部の耐圧を確保させる構造をとることが可能であるという特徴がある。
【００７２】
さらに本実施例では電圧保持領域のｐ型領域４をシリコンエッチング溝３の中に埋め込んだ後に平坦化する工程で図４（ａ）に示した酸化膜２０ａの少なくとも一部をシリコンエッチングのマスクガイドとして残しておき、ｐ型エピタキシャル層４のエッチングを行う。これにより、シリコンエッチング量の制御は上記マスクガイドを基準としてシリコンエッチングすることが可能である。このため電圧保持領域のｎ型領域２とｐ型領域４のパターンとその後の工程のマスクパターンとの合わせを高精度に行うことが可能であるという効果がある。
【００７３】
なお、本実施例ならびに以下の実施例では水酸化カリウム等の異方性エッチング特性の高いウエットのエッチングを用いた場合を中心に説明したが、ドライの異方性エッチングによってシリコンエッチング溝３を形成することもできる。この場合には、スループット面ではウエットの異方性エッチング法に比べ劣るものの、上述した半導体結晶面の制限や平面パターンの角度に関する制約がなくても構わないため設計が容易になるという効果があり、その他の効果はウエットの異方性エッチングの場合と同じである。
【００７４】
〈実施例２〉
図５は本発明の第２実施形態を示す半導体装置の平面図である。本実施例の場合には半導体チップの対向する１組の辺として図１と同様に（１−１−１）面を選んだ場合の実施例でありａ−ａ部の断面構造は図２と同じになる。本実施例では、電圧保持領域であるｐ型領域４とｎ型領域２はメッシュ構造で繰り返しパターンを形成している。本実施例の場合にも実施例１の場合と同様に高耐圧と低損失の特徴を兼ね備えられるように電圧保持領域を構成するｎ型領域２とｐ型領域４の繰り返しパターンが隣接する間の不純物量は５×１０11／cm2 から２×1013／cm2 の間となるように設定してある。
【００７５】
本実施例は電圧保持領域として働くｎ型領域２上に多結晶シリコンゲート８ａを形成し、電圧保持領域として働くｐ型領域４上にパワーMOSFETのチャネル用ｐ型拡散層９を形成したメッシュゲート型パワーMOSFETである。ここで、実施例１の場合と同様に電圧保持領域として働くｐ型不純物領域４の幅はトレンチゲートの間隔より広くし、トレンチゲートの底部の角は電圧保持領域に用いるｐ型不純物領域４で覆うことにより、トレンチゲートの底部の角での電界集中を防ぐことができる。これにより、ドレイン耐圧の向上とゲート酸化膜の信頼性向上が図れるという効果がある。
【００７６】
実施例１において述べたように水酸化カリウム等を利用したウエットの異方性エッチングを持ちいた場合には、電圧保持領域として働く上記ｐ型領域４は図１に示すように平面的には（−１１−１）面と（１−１−１）面で囲まれる平行四辺形パターンとすることにより、実施例１と同様に前記ｐ型領域４とｎ型領域２の境界の主要側面は基板に対し垂直な｛１１１｝面となる。このため、本実施例の場合にも実施例１の場合と同様に電圧保持領域として働くｐ型領域４とｎ型領域２を深くかつ狭いピッチで形成できるため、高耐圧化と低損失化が安いプロセスで実現できるという効果がある。また、本実施例のようにメッシュ型のシリコン溝パターンはストライプ型に比べシリコンエッチング直後の形状（図４（ａ）の構造）が丈夫になるため歩留まりが向上するという効果がある。
【００７７】
また、本実施例では周辺部の耐圧を確保するために電圧保持領域に使用するｐ型拡散層４と同一工程で形成されるｐ型拡散層をフィールドリミティング領域としてメッシュ状に配置している。この配置の間隔に関する最適条件は実施例１の図２を用いて説明した寸法Ｌ１，Ｌ２，Ｌ３の条件と同じであり、ｐ型不純物領域４の間隔Ｌ１よりｐ型不純物領域４ｘの間隔を狭くし空乏層を接続されやすくしてある。
【００７８】
以上のように、本実施例の場合は電圧保持領域と周辺構造がメッシュ構造である場合の実施例であり、パワーMOSFET等の絶縁ゲート型半導体素子においてチャネル幅をストライプ型ゲート構造より長く取れるメッシュ型ゲート構造を使用するため実施例１に示した構造よりチャネル部のオン抵抗成分が低くなり低損失化が図れるという効果がある。その他の点に関しては実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００７９】
〈実施例３〉
図６は本発明の第３実施形態を示す半導体装置の平面図である。本実施例の場合には周辺部の高耐圧化に用いているｐ型不純物領域４ｘの間に低濃度で浅いｐ型不純物領域１８を追加した場合の実施例である。
【００８０】
本実施例の場合にはｐ型不純物領域１８を介して空乏層が半導体チップの周辺部に向かって拡がりやすくなるために、電圧保持領域部のｐ型領域４と周辺耐圧向上のために形成するｐ型拡散層４ｘとの間隔であるＬ２ならびに周辺耐圧向上のために形成するｐ型拡散層４ｘ同士の間隔Ｌ３が、電圧保持領域部のｐ型領域４同士の間隔Ｌ１と同じでも周辺部の耐圧が得られやすくなるという効果がある。このため、高耐圧化のための平面設計が容易になるという効果がある。また、寸法Ｌ２，Ｌ３をＬ１に比べ狭くする必要がなくなるため、寸法Ｌ１をプロセス条件が許す範囲で最小寸法に設計することが可能となる。このため、高耐圧化と低損失化を最適化しやすくなるという効果がある。
【００８１】
その他の点に関しては、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００８２】
〈実施例４〉
図７は本発明の第４実施形態を示す半導体装置の断面図である。本実施例の場合には第１エピタキシャル層２ｐをｐ型とし、第２エピタキシャル層４ｎをｎ型とした場合を示してある。本実施例の場合には、図８に示すように第１エピタキシャル層２ｐ，２ｐｘに高濃度ｎ型領域１に達するシリコンエッチング溝３を形成した後に第２エピタキシャル層４ｎを形成して平坦化し、その後、第１エピタキシャル層２が現れるまでエッチバックすることにより実現できる。ここで、ドレイン電流が流れるアクティブ領域部近辺のｎ型領域４ｎとｐ型領域２ｐは図１の場合のｎ型領域２とｐ型領域４に対応し電圧保持領域として働く。また、ｐ型領域２ｐｘは図１の場合のｐ型領域４ｘに対応し、フィールドリミティング領域として働く。
【００８３】
本実施例ではドレインの電流経路ができるようにシリコンエッチング溝を深くする必要があるという制約があるがその他の構造は図２の場合と同様である。従って、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００８４】
〈実施例５〉
図９は本発明の第５実施形態を示す半導体装置の断面図である。本実施例はｐ型領域４，４ｘを第１電極１０１と接続するために、実施例１で述べた製造過程でｐ型の第２エピタキシャル層４を形成し、図４（ｂ）の構造となった後に第２エピタキシャル層４，４ｂをエッチングするわけであるが、この時ｐ型エピタキシャル層４，４ｂのエッチング時間を短くして、半導体チップの周辺部の表面にもｐ型領域４ｘが形成され、図６と同様の構造が得られるようにしたことに特徴がある。
【００８５】
本実施例ではｐ型拡散層１８の形成工程不要となる。ただし、半導体チップの終端のｐ型領域４ｘをなくすためには半導体表面のｐ型領域４ｘの深さをｎ型拡散層１１ｂより浅くするか、ｎ型拡散層１７を形成する必要がある。
【００８６】
本実施例の場合にも図６に示した実施例３と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００８７】
〈実施例６〉
図１０は本発明の第６実施形態を示す半導体装置の断面図である。本実施例と図２の実施例の主な相違はゲートがトレンチ構造であるかプレーナ構造であるかの相違点だけである。このため、MOSFETのチャネル拡散領域における損失成分は実施例１の図２の場合に比べれば高くなるがこの領域での抵抗成分が低い場合には本実施例のようにプレーナ構造の方がプロセスコストが低くてすむという利点がある。本実施例の場合には電圧保持領域に使用されるｐ型領域４の幅をチャネル拡散層９の間隔より広くしチャネル拡散層９の底部の角を電圧保持領域に使用されるｐ型領域４で覆うことにより、チャネル拡散層９の底部の角での電界集中を防げる。このため、ドレイン耐圧の向上とゲート酸化膜の信頼性向上が図れるという効果がある。この効果はシリコン半導体素子の場合にも有効であるが特にＳｉＣにおいては実施例１の場合と同様の理由により重要となる。なお、ここで、ｐ型不純物領域４の不純物濃度はチャネル拡散層９より十分低いため、しきい電圧の増加や相互コンダクタンスｇｍの低下原因としては無視できる。
【００８８】
本実施例の場合にも実施例１と同様に半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００８９】
〈実施例７〉
図１１は本発明の第７実施形態を示す半導体装置の断面図である。本実施例は図１０に示した電圧保持領域に用いられるｐ型領域４とｐ型領域４ｘとｎ型領域２を埋込層形成とエピタキシャル層形成を繰り返すことによって実現する場合の断面図である。すなわち、まず図１２（ａ）に示すように高濃度ｎ型基板上にｎ型エピタキシャル層２ａを形成した後にｐ型埋込層４ａを形成する。
【００９０】
更に、図１２（ｂ）に示すようにｎ型エピタキシャル層２ｂを形成し、次に、図１２（ｃ）に示すようにｐ型埋込層４ｂを形成する。
【００９１】
更に、上記工程を繰り返して行うことにより図１１の構造となる。本実施例の場合にはｎ型エピタキシャル層２ａ〜２ｇ，ｐ型領域４ａ〜４ｂ，ｐ型領域４ａ〜４ｆが各々図１０のｎ型エピタキシャル層２，ｐ型領域４，ｐ型領域４ｘに対応している。
【００９２】
本実施例ではチャネル用のｐ型拡散層９があるところには電圧保持領域のｐ型拡散層４を構成するｐ型拡散層４ｇを形成しないようにしてある。すなわち、電圧保持領域のｐ型拡散層４がゲート酸化膜に達しないようにしていることが特徴である。従って、本実施例の場合には図１２の場合に比べｐ型領域４がしきい電圧やｇｍに与える影響が小さい。その他の点に関しては本実施形態の場合は電圧保持領域を多段の埋込層と多段のエピタキシャル層によって形成しているということだけが、図１０に示した実施例６とことなるだけであり、ケミカルの異方性エッチングを用いた場合の利点はないもののその他の効果に関しては図１０に示した実施例６と同様である。なお、本実施例の場合にも電圧保持領域のｐ型領域４とフィールドリミティング領域４ｘとは同一工程で実現できるという利点がある。また、本実施例の場合にも電圧保持領域に使用されるｐ型領域４の間隔をチャネル拡散層９の間隔より狭くしチャネル拡散層９の底部の角を電圧保持領域に使用されるｐ型領域４で覆うことにより、チャネル拡散層９の底部の角での電界集中を防げる。このため、ドレイン耐圧の向上とゲート酸化膜の信頼性向上が図れるという効果がある。その他の特徴効果に関しても実施例１と同様に半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００９３】
なお、本実施例ではｐ型埋込層のみを使用して電圧保持領域を形成していたが、図１２に示した製造工程において電圧保持領域のｎ型領域２間にｎ型埋込層を形成し、電圧保持領域のｎ型領域２の不純物濃度の周辺部のフィールドリミティング領域として働くｐ型領域４ｘで囲まれるｎ型領域２の濃度より高くすることも可能である。この場合には製造工程は複雑になるものの高耐圧・低損失を達成するための電圧保持領域の条件と周辺部の耐圧を保持するための条件を独立に決められるため、設計が容易となるという効果がある。なお、この場合にも、実施例１で述べたＬ１，Ｌ２，Ｌ３部の不純物濃度と寸法に関する条件は同じである。
【００９４】
〈実施例８〉
図１４は本発明の第８実施形態を示す半導体装置の断面図である。本実施例と図１の実施例の相違は電圧保持領域に使用されるｐ型領域４の幅をトレンチゲート８ａの間隔より広くするだけでなく、チャネル拡散層９とｐ型領域４との間をｐ型領域５で接続させていることが特徴である。本実施例でｐ型領域５は半導体主面からのイオン打ち込み、または図１２で示したような埋込層を用いた製造方法により形成できる。本実施例の場合、トレンチゲートの底の角のゲート酸化膜７ａはｎ型領域２と接しているが、この部分でのｎ型領域２の幅は狭いため、ｐ型領域４とゲート電極８に印加される電圧により容易に空乏化しやすい形状となっている。このため、トレンチゲートの底の角には高電界が印加されない構造になっている。従って、本実施例の場合にはｐ型領域４によりしきい電圧の増加やｇｍの低下を生じさせることなく、ゲート酸化膜の信頼性低下が防止できさらにドレイン耐圧の劣化も防止できるという特徴がある。その他の面では本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００９５】
〈実施例９〉
図１４は本発明の第９実施形態を示す半導体装置の断面図である。本実施形態は図４（ａ）の説明で述べたシリコンエッチング工程の後に、シリコンエッチング溝３にリンガラスを堆積し、そのリンガラスからの不純物拡散または斜め方向からのイオン打ち込み等の手段により図１５に示すようにｎ型エピタキシャル層２より高濃度のｎ型拡散層２ｘをｐ型領域４の周りに形成していることが特徴である。すなわち、電圧保持領域として働くｐ型領域４で挟まれた、電圧保持領域として働くｎ型領域２，２ｘ内の主要部のネット不純物濃度が前記ｐ型領域４から遠ざかると低くなるように形成してあることが特徴である。
【００９６】
本実施例の場合には、電圧保持領域のｎ型領域のドース量はｐ型領域４型で囲まれるｎ型領域２ｘ，２の合計で決まる。従って、ｎ型領域２ｘの濃度をｎ型領域２より十分高くすることにより主にｎ型領域２ｘの不純物ドーズ量だけにより電圧保持領域のｎ型領域に必要なｎ型不純物ドーズ量を正確に制御することが可能となる。また、周辺部の耐圧を確保するためにｎ型領域２の濃度を低くすることが可能であるためｐ型拡散層５ａのように浅い拡散層を用いた従来のフィールドプレートを使用しても周辺部の耐圧劣化を防止できる。このためアクティブ領域（電圧保持領域）の高耐圧化と低損失化の条件と周辺部の耐圧確保を容易に達成できるという効果がある。このため、電圧保持領域の外部のｎ型領域２の濃度は、電圧保持領域として働くｎ型領域２，２ｘの平均不純物濃度より２割以上濃度を低くする必要がある。その他の工程は図４に示した製造方法と同じである。図１６は本実施例のネット不純物分布である。本実施例の場合の特徴は前記ｐ型領域４で挟まれたｎ型領域内においてはｎ型領域２ｘであるため電圧保持領域のｎ型領域２，２ｘの平均不純物濃度は周辺部のｎ型領域２より高濃度になっていることである。さらに詳しく述べるならば、ｐ型領域４から、最も離れたｎ型領域の不純物濃度がｐ型領域４の近傍の不純物濃度より低いことである。なお、本図においてｎ型拡散層２ｘの拡散時間が長い場合やもともとｐ型領域４の間隔が狭い場合には高濃度のｎ型拡散層２ｘが拡散しｐ型領域４の間には低濃度のｎ型領域２がない形状となるが本実施例の効果は変わらない。
【００９７】
このため、本実施例の場合には図４の説明で述べたようなｎ型領域２とｎ型領域２ａとの濃度制御工程がなくても、アクティブ領域直下の電圧保持領域に用いるｎ型領域２ａとｎ型領域２ｂはほぼ１×１０12／cm2 のオーダとなるように低抵抗化を図り、半導体チップの周辺部のｎ型領域２は従来素子と同等の２０Ωcm程度以上の高抵抗の値にして、周辺部での耐圧劣化を防止することが容易に可能となる。また、本構造の電圧保持領域を形成するためのシリコンのエッチング溝は形成直後、鋭角ではあるもののその後の拡散工程によりｎ型拡散２ｂからｎ型領域２ａの方向のみならず、ｐ型領域４の方向にも拡散層が伸びることにより接合接触面の角が丸くなり、電界集中が緩和されるという効果がある。このため高耐圧化が容易であるという効果がある。
【００９８】
本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【００９９】
なお、本実施例ではシリコンのエッチング溝から不純物拡散を行い、この不純物領域を電圧保持領域の一部として利用している。本実施例の場合には使用する基板が（１１０）面に限らずドライエッチングにより形成したシリコン溝に対して実施しても同様な効果が得られる。
【０１００】
〈実施例１０〉
図１７には本発明の第１０実施形態を示す半導体装置の縦断面図である。本実施形態では図４（ｂ）の説明で述べたｐ型エピタキシャル層４の形成の前に図
１８に示すようにｎ型領域２より低抵抗のｎ型エピタキシャル層２ｙを形成し、その後ｐ型エピタキシャル層４を形成していることが特徴である。
【０１０１】
図１９は本実施例のネット不純物分布である。本実施例の場合も実施例９の場合と同様に特徴は前記ｐ型領域４で挟まれたｎ型領域内においてはｐ型領域４から、最も離れたｎ型領域の不純物濃度がｐ型領域４の近傍の不純物濃度より低いことである。
【０１０２】
本実施例の場合は前記ｐ型領域４で挟まれたｎ型領域内においてはｐ型領域４から、最も離れたｎ型領域の不純物濃度が半導体チップの周辺部のｎ型領域２と同等の不純物濃度を有し、ｐ型領域４に隣接する領域では半導体チップの周辺部のｎ型領域２の不純物濃度より高いｎ型領域２ｙが存在することである。
【０１０３】
すなわち、アクティブ領域直下の電圧保持領域に用いるｎ型領域２と２ｙのネット不純物量はほぼ１×１０12／cm2 のオーダとなるように低抵抗化を図り、半導体チップの周辺部のｎ型領域２は従来素子と同等の２０Ωcm程度の高抵抗の値にすることにより、周辺部での耐圧劣化を防止したことに特徴がある。このため、本実施例の場合にも図１４に示した実施例９と同様にアクティブ領域のオン抵抗と耐圧条件の最適化と周辺部での耐圧確保の条件を同時に満足させやすいという特徴がある。
【０１０４】
また、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【０１０５】
なお、本実施例でもシリコンのエッチング溝上に２種類のエピタキシャル層を形成し、この領域を電圧保持領域の一部として利用しているが、本実施例の場合には使用する基板が（１１０）面に限らずドライエッチングにより形成したシリコン溝に対して実施しても同様な効果が得られる。
【０１０６】
〈実施例１１〉
図２０は本発明の第１１実施形態を示す半導体装置の断面図である。本実施例でも特徴を明確に示すため図は簡略化して記載してあるが図１１の実施例と同様に電圧保持領域に使用されるｐ型領域４の間隔をチャネル拡散層９の間隔より狭くするだけでなく、ゲート酸化膜に達しないようにしていることが特徴であり、図１３の場合に比べｐ型領域４のしきい電圧やｇｍに与える影響が小さくなるという効果がある。
【０１０７】
さらに、本実施例の場合には周辺部の耐圧を向上するためのｐ型領域４ｘを酸化膜６にぶつからないように形成してある点が特徴である。本構造はシリコン溝を使用する方法で図４ｃの構造を得た後に、表面だけ全体にｎ型不純物ドープすることや追加のｎ型エピタキシャル層を形成することや図１１で示したｐ型埋込層４ｇを形成しないようにすることにより実現できる。
【０１０８】
本構造の場合には、半導体表面での電荷の影響をｐ型領域４ｘが受けにくいため、周辺部の耐圧が安定するという効果がある。その他の面では本実施例の場合にも図１０の実施例６と同様に半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【０１０９】
〈実施例１２〉
図２０には本発明の第１２実施形態を示す半導体装置の縦断面図である。本実施例と図１９の実施例の相違点は電圧保持領域のｎ型領域２ｚをチャネル拡散層５で挟まったｎ型領域２ｓより高濃度にしてある点である。すなわち、チャネル拡散層９で挟まったｎ型領域２ｓは低濃度化し空乏層が広がりやすくすることにより電界を緩和し、電圧保持領域のｎ型領域２ｚは高濃度化しオン抵抗と耐圧が最適化できるようにしてあることが特徴である。これにより、ドレイン耐圧劣化やゲート酸化膜の信頼性低下の原因となる電界集中を防止すると同時にオン抵抗の低下も行うことが可能となる。さらに、ｎ型領域２ｚを周辺部のｐ型領域４ｘの間には設けないようにすることにより、周辺部の耐圧を確保するために設けたｐ型拡散層４ｘはドレイン端子１０２に電圧が印加された時にｐ型拡散層４ｘの間のｎ型領域２で空乏層がのびやすくなる。このため、ｐ型拡散層４を配置するピッチとｐ型拡散層４ｘを配置するピッチを等しくすることも可能となる。本構造を実現するには例えば図１１に示した埋込層を用いる方法や半導体主面にボロン等のｐ型不純物を拡散させてｎ型領域２ｚの正味の濃度を低下させる方法やエピタキシャル層２の形成時に低濃度にしておく方法等により実現できる。上の本実施例のように低濃度なｎ型領域２ｓが存在する場合にはｐ型拡散層４の間隔をチャネル拡散領域９の間隔より広くすることが可能である。このため、電圧保持領域である２ｚの幅を広げることが可能であるため低損失化が容易となるという効果がある。また、低濃度のｎ型領域２ｓがある場合にはゲートパターンと電圧保持領域のパターンを共にストライプ構造として交差させる平面構造とすることも可能である。これは上述のようにチャネル拡散領域９同士の間での電界集中を緩和できるためである。その他の面では本実施例の場合にも図１９の実施例１１と同様に半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【０１１０】
〈実施例１３〉
図２１には本発明の第１３実施形態を示す半導体装置の縦断面図である。本実施例ではドレイン・ソース間容量低減のため、電圧保持領域のｐ型領域４をボディ領域であるｐ型拡散層５，９から０.５ 〜５μｍ程度離している。これにより、ドレイン・ソース間の電位差が小さいときのドレイン・ソース間容量を低減できる。ドレイン・ソース間に逆バイアスが印加されていくとｐ型拡散層５，９と電圧保持領域のｐ型領域４の空乏層は接続し、従来構造に対するドレイン・ソース間容量低減効果がなくなるがこのときには容量値の絶対値が低下するため構わない。
【０１１１】
本実施例の他の特徴は電圧保持領域として使用されるフローティングのｐ型領域４はトレンチゲートの間隔より広く取り、トレンチゲートの底部の角における電界集中を抑えていることと、トレンチゲート直下の半分以上の領域（見方を変えるとチャネル拡散領域９で挟まるｎ型領域直下の半分以上の領域）は電圧保持領域として使用されるｎ型領域２を設け、電圧保持領域として使用されるｐ型領域４は半分以下の領域として低オン抵抗化の阻害とならないようにしていることである。
【０１１２】
さらに、本実施例では周辺部での耐圧劣化を防止するためにフィールドリミティング領域として働くｐ型領域４ｘ，５ｘは別々に形成した場合で、端子１０１と端子１０２間に逆バイアスが印加されると空乏層で接続するように縦方向（半導体主面に対し垂直方向）に分離した場合の実施例を示してある。
【０１１３】
なお、高耐圧化のために設けてある周辺部のｐ型領域４ｘの上にはｐ型領域５と同時に形成されるｐ型領域５ｘを配置して周辺部の高耐圧化を図っているがｐ型領域４ｘの上のｎ型領域２から酸化膜６までの距離が短い場合には５ｘはなくても構わない。あるいはｐ型領域４ｘを酸化膜６に達するように配置しても構わない。その他の面では本実施例の場合にも実施例１と同様に半導体装置の高耐圧化，低損失化，低コスト化が図れるという効果がある。
【０１１４】
〈実施例１４〉
図２２には本発明の第１４の実施形態を示す半導体装置の縦断面図である。
【０１１５】
本実施例ではゲートは半導体主面に形成されたトレンチ溝の中に形成されたゲート酸化膜を介して埋め込まれて形成されるトレンチゲートの場合であり、電圧保持領域のｎ型領域２ｚの不純物濃度をトレンチゲート８ａの底辺の角と接するｎ型領域２ｓ（本実施例ではｎ型領域２と同じ）より高濃度にしてあることが特徴である。
【０１１６】
本実施例ではドレイン耐圧劣化やゲート酸化膜の信頼性低下の原因となるトレンチゲート角での電界集中を防止すると同時にオン抵抗の低減も行うことができるという効果がある。その他の面では図２１に示した実施例１３と同様に半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。〈実施例１５〉
図２３には本発明の第１５の実施形態を示す半導体装置の縦断面図である。本実施例と図２２の実施例の相違はゲートがトレンチ構造であるかプレーナ構造であるかの相違点だけである。このため、MOSFETのチャネル拡散領域における損失成分は実施例１の図２の場合に比べれば高くなるがこのチャネル拡散領域での抵抗成分の割合が低い場合には本実施例のようにプレーナ構造の方がプロセスコストが低くてすむという利点がある。本実施例の場合には電圧保持領域に使用されるフローティングのｐ型領域４の間隔をチャネル拡散層９の間隔より狭くすることによりチャネル拡散層９の底部の角での電界集中を防げる。このため、ドレイン耐圧の向上とゲート酸化膜の信頼性向上が図れるという効果がある。その効果はシリコン半導体素子の場合にも有効であるが特にシリコンに比べ半導体層中に空乏層が広がりにくいＳｉＣにおいては重要となる。また、ｐ型チャネル拡散領域９で囲まれるｎ型領域の半分以上がｎ型領域２となるようにした。これにより、オン抵抗の低減がｐ型領域４により阻害されない。また、ｐ型チャネル拡散領域９で囲まれるｐ型領域の半分以上がｐ型領域４となるようにした。これにより、ｐ型チャネル拡散領域９とｐ型領域４の対向面積が多くなりｐ型領域４をフローティングにしていることによる耐圧劣化を防げる。
【０１１７】
本実施例の場合にも図２１に示した実施例１３と同様に半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１１８】
〈実施例１６〉
図２４には本発明の第１６の実施形態を示す半導体装置の縦断面図である。本実施例では電圧保持領域となるｐ型領域４ａ〜４ｅを多分割して縦方向にもフィールドプレート的効果を狙ったものである。本実施例の場合にも必ずしもｐ型領域４ａ〜４ｅが全て空乏化しなくても高耐圧化が図れるという効果がある。また埋込層で形成するｐ型領域４ａ〜４ｅの縦方向の間にはｎ型領域２を挟むことができる埋込層であるｐ型領域４ａ〜４ｅの数が少なくてもｎ型エピタキシャル層２を厚くできる。このためエピタキシャル層のｐ形成回数が少なくても高耐圧化が図れるという効果がある。
【０１１９】
本実施例の場合にも図２１に示した実施例１３と同様に半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１２０】
〈実施例１７〉
図２５には本発明の第１７の実施形態を示す半導体装置の縦断面図である。本実施例では電圧保持領域となるｐ型領域４ａ〜４ｅの配置を高耐圧化と低損失化のために位置を変えられることを示す実施例である。すなわち、ドレイン端子側ほどアクティブ領域のｎ型領域の面積が大きくして低オン抵抗化を図り、周辺に関しては空乏層の曲率が大きくなるようにｐ型領域４ａ〜４ｅを下ほど素子の内側に後退させて選択的に形成してある。
【０１２１】
ゲート直下のｎ型領域２は下に行くほど広がるようにすることにより低損失化を図っている。また、周辺部のｐ領域は周辺に行くほど下には形成しないように配置することによりｎ型領域２とｐ型領域４ａ〜４ｅとの間に形成される空乏層の曲率が大きくなるように設定することにより低損失化と低オン抵抗化を図っている。その他の点では本実施例の場合にも図２１に示した実施例１３と同様であり半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１２２】
〈実施例１８〉
図２６は本発明の第１８の実施形態を示す半導体装置の縦断面図である。本実施例ではゲート電極の電位をアルミニウム電極１３ｂにより周辺部まで延ばす場合の実施例である。本実施例の場合にはアルミ電極１３ｂがフィールドリミティング領域４ｘより上層に形成される電荷や電位を遮蔽するため半導体領域と酸化膜領域との界面の電界を安定させ高耐圧化しやすくすることが可能となる。なお、本実施例の場合にはアルミ電極１３ｂをゲート電極と接続してゲートフィールドプレートとしているがソース電極と接続させてソースフィールドプレートとしても同様の効果がある。その他の点に関しては図２に示した実施例１と同じであり、本実施例の場合にも実施例１と同様に半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１２３】
〈実施例１９〉
図２７は本発明の第１９の実施形態を示す半導体装置の平面図である。また、図２８〜図３０は各々ａ−ａ部，ｂ−ｂ部，ｃ−ｃ部の断面図である。本実施例では周辺部のｐ型領域４，４ｘと接するようにアクティブ領域周辺の半導体表面にｐ型領域１８ｘをリング状に形成してあることが特徴である。
【０１２４】
従って、図１の実施例ではｐ型領域４ｘはフローティングのフィールドリミティング領域として設けてあったため、ｐ型領域４ｘ同士やｐ型領域４ｘとｐ型領域４の寸法に注意を払う必要があったが、本実施例の場合にはｐ型領域１８ｘを介してｐ型領域４の電位が直接ｐ型領域４ｘへ伝わるため、ｐ型領域４ｘで囲まれるｎ型領域２に空乏層が伸びやすくなる。このためｐ型領域４ｘ間の間隔とｐ型領域４の間隔は等しくしても高耐圧化が図れるという効果がある。
【０１２５】
なお、本実施例ではｐ型領域１８ｘをアクティブ領域を囲うリング状となるように設け、端子１０１と端子１０２との等電位線が中心から外側に向かって均一になりやすいようにしたが、ｐ型領域１８ｘをｐ型領域４とｐ型領域４ｘを接続するために必要な場所にだけ部分的に配置しても構わない。また、ｐ型領域18ｘは低濃度にしたほうが空乏化しやすくなるため高耐圧化が図りやすくなる。
【０１２６】
その他の点に関しては図１等に示した実施例１と同じであり、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１２７】
〈実施例２０〉
図３１は本発明の第２０の実施形態を示す半導体装置の平面図である。
【０１２８】
図１においては周辺部の耐圧を確保するために左右の周辺はフローティング構造のｐ型拡散層４ｘを使用していたが、本実施例ではシリコンのエッチング溝を用いなくても形成できるｐ型拡散層５を用いることにより端子１０１と左右方向のｐ型領域４を接続し、左右の周辺も上下の周辺と同様にｐ型領域４とｎ型領域２のストライプパターンを電圧保持領域から延ばし高耐圧化を図っていることが特徴である。なお、本実施例では半導体チップの四角にはフローティング構造のｐ型拡散層４ｘを使用している。
【０１２９】
従って、本実施例の場合にも図２に示した実施例１と同じであり、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１３０】
なお、ｐ型領域４を形成するためにドライエッチングを用いる場合にはｐ型領域４の配置に対する制約が少なくなるため上下方向と左右方向のｐ型領域４は直交させて形成することも可能である。
【０１３１】
また、周辺部の電位分布を均一化するため、図２７の実施例１９で示したリング状のｐ型拡散層１８ｘを本実施例と併用させて高耐圧化しやすくすることも可能である。
【０１３２】
〈実施例２１〉
図３２は本発明の第２１の実施形態を示す半導体装置の平面図である。本実施例では電圧保持領域を構成するｐ型領域４とｎ型領域２のストライプパターンと多結晶シリコンのトレンチゲートパターンを約７０.５° の角度をもって交差させていることが特徴である。このため、電圧保持領域を構成するｐ型領域４とｎ型領域２のピッチとトレンチゲートパターンのピッチを各々独立に決定できるという効果がある。
【０１３３】
本実施例では電圧保持領域を構成するｐ型領域４と多結晶シリコンのトレンチゲートパターンをプロセスコスト低減のため共にシリコンをウエットの異方性エッチングを用いて形成した場合で示したため、交差する角度は約７０.５° すなわち９０°±５°以外の斜めの角度で交差する。また、ゲートのトレンチ溝側壁は（１１０）結晶面と垂直な｛１１１｝結晶面を主要接触面となる。
【０１３４】
その他の点に関しては、図２に示した実施例１と同じであり、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１３５】
また、周辺部の電位分布を均一化するため、図２７の実施例１９で示したリング状のｐ型拡散層１８ｘを本実施例と併用させて高耐圧化しやすくすることも可能である。
【０１３６】
〈実施例２２〉
図３３は本発明の第２２の実施例を示す半導体装置の断面図である。本実施例では端子１０１と電気的に直接接続してないフィールドリミティング領域として働くｐ型領域４ｘ同士、またはフィールドリミティング領域として働くｐ型領域４ｘと、端子１０１と電気的に直接接続してある電圧保持領域として働くｐ型領域４との間の半導体表面にｐ型拡散層１８を追加して各々の実効的距離を短くしてあることが特徴である。
【０１３７】
本実施例の場合にはシリコンエッチングを用いて形成するｐ型領域４，４ｘを同じ間隔にし、間に挟んで形成されるｎ型領域２の濃度を同じにしてもｐ型領域４からｐ型領域４ｘへの空乏層を介しての電圧伝達が促進されるためｐ型領域４，４ｘで挟まれるｎ型領域２やｐ型領域４，４ｘが空乏化しやすくなり高耐圧化が図れる。従って、製造条件が許されるかぎり、ｐ型領域４の間隔を最小ピッチで形成することが可能となる。このため、同一耐圧を達成するためのオン抵抗の低減が図りやすくなるという効果がある。またレイアウト設計が容易になるという効果もある。
【０１３８】
本実施例において、ｐ型拡散層１８は低濃度であるほうがｐ型拡散層１８が空乏化しやすくなるため高耐圧化が図りやすくなる。またｐ型拡散層１８を半導体表面に形成する理由はｐ型領域同士の実効的寸法を短くする方法として最も容易であるからであり、半導体表面から隔たった所に高エネルギーイオン打ち込みや埋込層を設けて同様の効果が得られるようにしても構わない。
【０１３９】
その他の点に関しては図２に示した実施例１と同じであり、本実施例の場合にも実施例１と同様にシリコン半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１４０】
また、周辺部の電位分布を均一化するため、図２７の実施例１９で示したリング状のｐ型拡散層１８ｘを本実施例と併用させて高耐圧化しやすくすることも可能である。
【０１４１】
また、ｐ型拡散層１８ｘと１８は同じ工程で形成してもよい。
【０１４２】
〈実施例２３〉
図３４は本発明の第２３の実施例を示す半導体装置の断面図である。本実施例ではＩＧＢＴにとって特に好適な半導体装置の実施例である。本実施例では、高濃度ｐ型基板１ｘからｎ型領域２への少数キャリアの注入量を制限するためのｎ型領域１ｙを設けている。本半導体装置の平面構造は図２７と同じであり、断面図は図２８に対応している。ＩＧＢＴの場合にはパワーMOSFETのソース端子であった第１端子１０１がＩＧＢＴのエミッタ端子、パワーMOSFETのドレイン端子であった第２端子１０２がＩＧＢＴのコレクタ端子として同等に扱える。ＩＧＢＴのコレクタ・エミッタ間耐圧を高くするためにはｎベース領域２とｐベース領域４の間の耐圧を高くする必要があり、ＩＧＢＴを低損失するためにはｎベース
（ｎ型領域２）を低抵抗化する必要がある。従って、ＩＧＢＴのコレクタ・エミッタ間耐圧を高くすると同時に低損失化を図るためにはパワーMOSFETの場合と同様にｎベース領域２とｐベース領域４を電圧保持領域として使用することが望ましい。このため、実施例１から実施例２３に於て述べた本発明の特徴をＩＧＢＴに適用することにより、各々高耐圧化，低損失化，低コスト化，低容量化が図れるという効果が得られる。
【０１４３】
さらに、本実施例では高濃度ｐ型基板１ｘとｐ型領域４との間のｎ型領域２，１ｙの単位面積当りのネット不純物量がｐ型領域４で囲まれたｎ型領域２の単位面積当りのネット不純物量の半分以上にしてあることが特徴である。高濃度ｐ型基板１ｘとｐ型領域４との間の間隔は従来のＩＧＢＴのｐ型ベースとｐ型コレクタ領域との間隔より格段に短く設計する必要があるため、上記高濃度ｐ型基板
１ｘとｐ型領域４の間のパンチスルー耐圧により素子耐圧が決定する場合には耐圧バラツキが大きくなるため望ましくない。
【０１４４】
本実施例によれば、本半導体素子のコレクタ耐圧が高濃度ｐ型基板１ｘとｐ型領域４のパンチスルー耐圧により決まらないためコレクタ耐圧のバラツキが小さくなるという効果がある。なお上記ｎ型領域１ｙを設けずに均一濃度のｎ型領域２をｎ型ベースとして用いる場合にはｐ型領域４とｐ型領域１ｘの間隔はｐ型領域４の間隔の半分以上にすることにより上記目的を達成し、同様の効果を得ることも可能である。
【０１４５】
〈実施例２４〉
図３５は本発明の第２４の実施例を示す半導体装置の断面図である。本実施例ではＳＩＴにとって特に好適な半導体装置の実施例である。すなわち、本半導体装置の平面構造は図１と同じであり、ＳＩＴの場合にはパワーMOSFETのソース端子であった第１端子１０１がＳＩＴのゲート端子。パワーMOSFETのドレイン端子であった第２端子１０２がＳＩＴのドレイン端子として同等に扱える。すなわち、ＳＩＴのドレイン・ソース間耐圧を高くするためにはドレイン・ゲート間耐圧を高くする必要があり、ＳＩＴを低損失化するためにはｎ型領域２を低抵抗化する必要がある。ＳＩＴのドレイン・ゲート間耐圧を高くすると同時に低損失化を図るためにはパワーMOSFETの場合と同様に低抵抗でピッチ幅の狭いｎベース領域２とｐベース領域４の繰り返しパターンを電圧保持領域として使用することが望ましい。このため、実施例１から実施例２３に於て述べた本発明の特徴をＳＩＴに適用することにより、各々高耐圧化，低損失化，低コスト化，低容量化が図れるという効果が得られる。
【０１４６】
〈実施例２５〉
図３６は本発明の第２５の実施例を示す半導体装置の断面図である。本実施例ではバイポーラトランジスタにとって特に好適な半導体装置の実施例である。本実施例ではｎ型領域１１をエミッタ領域，ｐ型領域９をベース領域，ｎ型領域２をコレクタ領域としたバイポーラトランジスタである。バイポーラトランジスタの場合にはパワーMOSFETの場合にソース端子であった第１端子１０１がベース端子，ドレイン端子であった第２端子１０２がコレクタ端子として同等に考えられ、端子１０３はエミッタ端子である。また、１３ｆと１３ｅ各々はベース端子用のアルミニウム電極，エミッタ端子用のアルミニウム電極である。ベース端子とコレクタ端子との間に電圧が印加されると電圧保持領域であるベース領域４とコレクタ領域２に空乏層が拡がり高耐圧化が図れる。更にｎ型領域２はパワー
MOSFETの場合と同様に従来素子より高濃度化できるため、低損失化が可能となるという効果がある。本実施例によればコレクタとベース間の耐圧を高くすることが可能であるためエミッタとコレクタ間の耐圧も同時に高くなる。
【０１４７】
このように、本発明でパワーMOSFETを例にして述べた半導体装置の構造とそれにより得られる効果はバイポーラトランジスタに関しても成立する。
【０１４８】
また、ｎ型拡散層１１と端子１０３がない場合は高耐圧ｐｎ接合ダイオードの場合に対応し、第１端子１０１がアノード端子、第２端子がカソード端子として利用することにより、本発明においてパワーMOSFETを例にして述べた半導体装置の構造とそれにより得られる効果はｐｎ接合ダイオードに関しても成立する。
【０１４９】
〈実施例２６〉
図３７は本発明の第２６の実施例を示す半導体装置の断面図である。本実施例ではショットキダイオードにとって特に好適な半導体装置の実施例である。本実施例では端子１０１をアノード端子、端子１０２をカソード端子とし、アノード端子の電極とショットキー接合を設け、このショットキー接合とｎ型拡散層１９により離間した５μｍ以下の近傍に電圧保持領域として働くｐ型領域４を設けてある。また、１３ｄと１３ｅ各々はゲート端子用のアルミニウム電極、ソース端子用のアルミニウム電極である。端子１０１のアノード端子と端子１０２のカソード端子に逆バイアスが印加されると電圧保持領域として働くｐ型領域４とショットキー接合が空乏層で接続されて電気的に接続されるため、上記端子間に印加される電圧は電圧保持領域であるｐ型領域４とｎ型領域２により高耐圧化が図れる。また端子１０１のアノード端子と端子１０２のカソード端子に順バイアスが印加されるショットキー接合として働くわけであるがこのときダイオード電流は電圧保持領域として働く低抵抗なｎ型領域２を流れるため低損失化が図れる。なお、図１１の実施例で述べた埋込層を用いて電圧保持領域のｐ型領域４を形成する場合には、上記ｎ型拡散層１１の代りにエピタキシャル層２を使用することが可能である。
【０１５０】
従って、パワーMOSFETを例に取り説明した電圧保持領域としてフローティングのｐ型領域４を使用する図２１，図２２，図２３の実施例と同様に半導体装置の高耐圧化，低損失化，低コスト化，低容量化が図れるという効果がある。
【０１５１】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例では主にｎ型のパワーMOSFETへの適用例を中心に説明したがｐチャネル型としても同様の効果が得られる。また、本半導体チップ２００は、ダイオード(ｐｎ接合ダイオードとショットキーダイオード)，ＩＧＢＴ，バイポーラトランジスタ，ＳＩＴ，サイリスタなどの半導体装置において高耐圧が印加されるｐｎ接合ダイオードが上記第１端子１０１と上記第２端子１０２に対応するとして適用することにより高耐圧化と低損失化に効果がある。このように、本発明の精神を逸脱しない範囲内において数々の設計変更をなしえることは勿論である。
【０１５２】
【発明の効果】
以上説明したように、本実施形態によれば、高耐圧のためにｎ型領域とｐ型領域の繰り返しパターンからなる電圧保持領域を有する半導体装置において、高耐圧化，低損失化，設計コストの低減，プロセスコストの低減，低容量化が図れるという効果がある。さらに本発明の半導体装置を使用することにより、高電圧パワースイッチシステムを低損失化，低コスト化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の平面構造図である。
【図２】本発明の第１の実施形態をパワーMOSFETに適用した場合の実施形態で、図１のａ−ａ線に沿う縦断面構造図である。
【図３】第１の実施形態をパワーMOSFETに適用した場合の実施形態の製造方法を説明するための平面構造図である。
【図４（ａ）（ｂ）】本発明の第１の実施形態を示す半導体装置の製造方法の一例を説明するための断面図である。
【図４（ｃ）（ｄ）】本発明の第１の実施形態を示す半導体装置の製造方法の一例を説明するための断面図である。
【図４（ｅ）（ｆ）】本発明の第１の実施形態を示す半導体装置の製造方法の一例を説明するための断面図である。
【図４（ｇ）（ｈ）】本発明の第１の実施形態を示す半導体装置の製造方法の一例を説明するための断面図である。
【図４（ｉ）】本発明の第１の実施形態を示す半導体装置の製造方法の一例を説明するための断面図である。
【図５】本発明の第２の実施例の半導体装置の平面構造図である。
【図６】本発明の第３の実施例の半導体装置の断面構造図である。
【図７】本発明の第４の実施例の半導体装置の断面構造図である。
【図８】本発明の第４の実施例の半導体装置の製造方法を説明するための断面図である。
【図９】本発明の第５の実施例の半導体装置の断面構造図である。
【図１０】本発明の第６の実施例の半導体装置の平面構造図である。
【図１１】本発明の第７の実施例の半導体装置の断面構造図である。
【図１２】（ａ）〜（ｃ）は本発明の第７の実施例の半導体装置の製造方法の一例を説明するための断面図である。
【図１３】本発明の第８の実施例の半導体装置の断面構造図である。
【図１４】本発明の第９の実施例の半導体装置の断面構造図である。
【図１５】本発明の第１０の実施例の半導体装置の製造方法を示す断面構造図である。
【図１６】本発明の第１０の実施例の半導体装置の要部不純物プロファイルである。
【図１７】本発明の第１１の実施例の半導体装置の断面構造図である。
【図１８】本発明の第１１の実施例の半導体装置の製造方法を示す断面構造図である。
【図１９】本発明の第１１の実施例の半導体装置の要部不純物プロファイルである。
【図２０】本発明の第１２の実施例の半導体装置の断面構造図である。
【図２１】本発明の第１３の実施例の半導体装置の断面構造図である。
【図２２】本発明の第１４の実施例の半導体装置の断面構造図である。
【図２３】本発明の第１５の実施例の半導体装置の断面構造図である。
【図２４】本発明の第１６の実施例の半導体装置の断面構造図である。
【図２５】本発明の第１７の実施例の半導体装置の断面構造図である。
【図２６】本発明の第１８の実施例の半導体装置の断面構造図である。
【図２７】本発明の第１９の実施例の半導体装置の平面構造図である。
【図２８】本発明の第１９の実施例の半導体装置の断面構造図である。
【図２９】本発明の第１９の実施例の半導体装置の断面構造図である。
【図３０】本発明の第１９の実施例の半導体装置の断面構造図である。
【図３１】本発明の第２０の実施例の半導体装置の平面構造図である。
【図３２】本発明の第２１の実施例の半導体装置の平面構造図である。
【図３３】本発明の第２２の実施例の半導体装置の断面構造図である。
【図３４】本発明の第２３の実施例の半導体装置の断面構造図である。
【図３５】本発明の第２４の実施例の半導体装置の断面構造図である。
【図３６】本発明の第２５の実施例の半導体装置の断面構造図である。
【図３７】本発明の第２６の実施例の半導体装置の断面構造図である。
【図３８】本発明の他の実施例の半導体装置の断面構造図である。
【符号の説明】
１…高濃度ｎ型基板、１ｘ…高濃度ｐ型基板、１ｙ…ｎ型バッファ領域、２，２ａ〜２ｇ，２ｘ〜２ｚ…ｎ型領域（電圧保持領域）、２ｂ…ｎ型領域（電圧保持領域）、３，１７…シリコンエッチング溝、４，４ａ〜４ｇ…ｐ型領域、４ｘ…ｐ型領域（フィールドリミティング領域）、５，５ｘ，９，９ｘ…ｐ型拡散層、６，７，２０ａ，２０ｂ…酸化膜、７ａ…ゲート酸化膜、８，８ａ…多結晶シリコン層、１０…高濃度ｎ型拡散層、１１，１１ｂ…高濃度ｐ型拡散層、１２…絶縁層、１３ａ〜１３ｆ…アルミニウム電極層、１４…保護膜、１５ａ…ソース電極パッド、１６…裏面電極、１８，１８ｘ…ｐ型拡散層、１９…低濃度ｎ型不純物領域、２２…レジスト、１００…半導体素子のアクティブ領域、１０１…第１端子（ソース端子等）、１０２…第２端子（ドレイン端子等）、２００…半導体チップ。

Claims (43)

  1. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップの基板主表面は（１１０）結晶面とし、前記半導体チップの４つの側辺のうち対向する一組の側辺を（１１０）結晶面と垂直な｛１１１｝結晶面上とし、前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は［１１０］軸方向に伸びた形状であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  2. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップの基板主表面は（１１０）結晶面とし、前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は（１１０）結晶面と垂直な｛１１１｝結晶面を主要接触面として、［１１０］軸方向に伸びた形状であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  3. 前記第１導電型の第１領域と前記第２導電型の第２領域の接合は少なくとも（１１０）結晶面と垂直な｛１１１｝結晶面を含む閉ループ内に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１導電型の第１領域または前記第２導電型の第２領域の底部は下に凸の形状であることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  5. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記電圧保持領域の外部には前記第１導電型の第１領域の平均ネット不純物濃度より平均不純物濃度が２割以上低い第１導電型の第３領域を有し、
    前記第１導電型の第３領域のなかには１つ以上の第２導電型の第４領域を有し、前記第１端子と前記第２端子に逆バイアスが印加された場合に前記第２導電型の第２領域から伸びた空間電荷領域が前記第２導電型の第４領域に達し前記電圧保持領域の外部の電界集中を緩和することにより高耐圧化を図る手段を具え、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  6. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第２導電型の第２領域で挟まれた前記第１導電型の第１領域内の主要部の不純物濃度が前記第２導電型の第２領域から遠ざかると低くなるように形成し、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  7. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記電圧保持領域の外部には第１導電型の第３領域を有し、
    前記第１導電型の第３領域のなかには１つ以上の第２導電型の第４領域を有し、
    前記第１端子と前記第２端子に逆バイアスが印加された場合に前記第２導電型の第２領域から伸びた空間電荷領域が前記第２導電型の第４領域に達し前記電圧保持領域の外部の電界集中を緩和する手段を具え、
    前記第２導電型の第４領域により囲まれる前記第１導電型の第３領域の単位面積当りのネット不純物量は前記第２導電型の第２領域により囲まれる第１導電型の第１領域の単位面積当りのネット不純物量より２割以上低くし、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  8. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記電圧保持領域の外部には第１導電型の第３領域を有し、
    前記第１導電型の第３領域のなかには１つ以上の第２導電型の第４領域を有し、
    前記第２導電型の第４領域同士の間隔は前記第２導電型の第２領域同士の間隔の２割以上狭い間隔で配置し、
    前記第１端子と前記第２端子に逆バイアスが印加された場合に前記第２導電型の第２領域から伸びた空間電荷領域が前記第２導電型の第４領域に達し前記電圧保持領域の外部の電界集中を緩和する手段を具え、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  9. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記電圧保持領域の外部には第１導電型の第３領域を有し、
    前記第１導電型の第３領域のなかには前記第１導電型の第１領域の長さの２／３以上の長さを有する第２導電型の第４領域を有し、
    前記第１端子と前記第２端子に逆バイアスが印加された場合に前記第２導電型の第２領域から伸びた空間電荷領域が前記第２導電型の第４領域に達し前記電圧保持領域の外部の電界集中を緩和する手段を具え、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  10. 前記第２導電型の第４領域同士間の実効的間隔を狭くするために第２導電型の第５領域を半導体主面に設けたことを特徴とする請求項７から請求項９までのいずれかに記載の半導体装置。
  11. 前記第２導電型の第４領域と前記第２導電型の第２領域を接続する第２導電型の第５領域を半導体主面に設けたことを特徴とする請求項７から請求項９までのいずれかに記載の半導体装置。
  12. 前記第２導電型の第４領域が半導体主面に対し垂直方向に分離し形成されており、
    前記第１端子と前記第２端子との間の電流通電を阻止するように電圧が印加されると分離している前記第２導電型の第４領域間が空間電荷領域により電気的に接続されて前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする請求項７から請求項９までのいずれかに記載の半導体装置。
  13. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接した電圧保持領域を有し、
    前記第１導電型の第１領域と第２導電型の第２領域からなるストライプ状の配列を前記半導体チップの周辺近傍まで延在させることにより前記電圧保持領域の外部の電界集中を緩和し高耐圧化を図る手段を具え、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域の正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  14. 前記第２導電型の第２領域が半導体主面に対し垂直方向に２個以上分離して形成されていることを特徴とする請求項１から請求項１３に記載の半導体装置。
  15. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は第１端子と第２端子間を流れる電流経路と平行であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となることを特徴とし、
    前記第２導電型の第２領域の間隔が絶縁型半導体装置のゲートを介して対向するチャネル領域の間隔より狭いことを特徴とする絶縁ゲート型半導体装置。
  16. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は第１端子と第２端子間を流れる電流経路と平行であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となることを特徴とし、
    前記第２導電型のチャネル領域で挟まる第１導電型の第６領域の平均濃度を前記第１導電型の第１領域の平均濃度より低くしたことを特徴とする絶縁ゲート型半導体装置。
  17. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は第１端子と第２端子間を流れる電流経路と平行であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となることを特徴とし、
    ゲートは半導体主面に形成されたトレンチ溝の中に形成されたゲート酸化膜を介して埋め込まれて設け、
    前記トレンチ溝と接する第１導電型の第６領域は前記第１導電型の第１領域の不純物濃度より低濃度であることを特徴とする絶縁ゲート型半導体装置。
  18. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１端子と接続してある前記絶縁ゲート型半導体素子のチャネル領域は前記第２導電型の第２領域と離間して形成し、
    前記第１端子と前記第２端子との間の電流通電を阻止するように電圧が印加されると前記チャネル領域と前記第２導電型の第２領域は空間電荷領域により電気的に接続されて前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とし、
    前記チャネル領域で囲まれる第１導電型領域直下の半分以上の領域が第１導電型の第１領域となる絶縁ゲート型半導体装置。
  19. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１端子と接続してある前記絶縁ゲート型半導体素子のチャネル領域は前記第２導電型の第２領域と離間して形成し、
    前記第１端子と前記第２端子との間の電流通電を阻止するように電圧が印加されると前記チャネル領域と前記第２導電型の第２領域は空間電荷領域により電気的に接続されて前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とし、
    前記チャネル領域で囲まれる第２導電型領域直下の半分以上が前記第２導電型の第２領域となる絶縁ゲート型半導体装置。
  20. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域はストライプ状に形成され、
    前記第１端子と接続してある前記絶縁ゲート型半導体素子のストライプ状にチャネル領域は前記第２導電型の第２領域と離間して形成し、
    前記第１端子と前記第２端子との間の電流通電を阻止するように電圧が印加されると前記チャネル領域と前記第２導電型の第２領域は空間電荷領域により電気的に接続されて前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とし、
    前記電圧保持領域を構成する前記第１導電型の第１領域と前記第２導電型の第２領域のストライプパターンはストライプ状の前記チャネル領域と４０°以上の角度を設けて交差してなる絶縁ゲート型半導体装置。
  21. 前記半導体装置が絶縁ゲート型半導体装置であり、ゲート酸化膜が第２のトレンチ溝の側面に形成されていることを特徴とする請求項１から請求項２０のいずれかに記載の半導体装置。
  22. 前記第２のトレンチ溝側壁が（１１０）結晶面と垂直な｛１１１｝結晶面を主要接触面とすることを特徴とする請求項７に記載の半導体装置。
  23. 前記第１端子はパワーMOSFETのソース端子とし、前記第２端子は前記パワーMOSFETのドレイン端子としたことを特徴とする請求項１から請求項２２のいずれかに記載の半導体装置。
  24. 前記第１端子はＩＧＢＴのエミッタ端子とし、前記第２端子は前記ＩＧＢＴの第２導電型ベース領域とし、第２導電型の第７領域をＩＧＢＴのコレクタとしたことを特徴とする請求項１から請求項２２のいずれかに記載の半導体装置。
  25. 前記第２導電型の第７領域と前記第２導電型の第２領域との間に第１導電型の第８領域を設け、
    前記第２導電型の第７領域と前記第２導電型の第２領域との間の単位面積当りのネット不純物量が前記第２導電型の第７領域で囲まれる前記第１導電型の第１領域の単位面積当りのネット不純物量の半分以上であることを特徴とする請求項２４に記載の半導体装置。
  26. 前記第２導電型の第７領域と前記第２導電型の第２領域との間に第１導電型の第８領域を設け、
    前記第２導電型の第７領域と前記第２導電型の第２領域との間の長さが前記第２導電型の第７領域で囲まれる前記第１導電型の第１領域の間の半分以上であることを特徴とする請求項２４に記載の半導体装置。
  27. 第１端子はＳＩＴのゲート端子とし、前記第２端子は前記ＳＩＴのドレイン端子としたことを特徴とする請求項１から請求項１４のいずれかに記載の半導体装置。
  28. 前記第１端子は前記第１導電型の第１領域に接続し、
    前記第２端子をショットキー接合に接続し、
    前記ショットキー接合と離間して前記第２導電型の第２領域を設け、
    前記第１端子と前記第２端子との間の電流通電を阻止するように電圧が印加されると前記チャネル領域と前記第２導電型の第２領域は空間電荷領域により電気的に接続されて前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする請求項１から請求項１４に記載のいずれかに記載の半導体装置。
  29. 前記第１端子（１０１）はバイポーラトランジスタのベース端子とし、前記第２端子（１０２）は前記バイポーラトランジスタのコレクタ端子としたことを特徴とする請求項１から請求項１４のいずれかに記載の半導体装置。
  30. 第１端子はダイオードのカソード端子とし、前記第２端子は前記ダイオードのアノード端子としたことを特徴とする請求項１から請求項１４のいずれかに記載の半導体装置。
  31. 前記第１端子（１０１）と前記第２端子（１０２）はサイリスタの高電圧ｐｎ接合ダイオードの両端部としたことを特徴とする請求項１から請求項１４のいずれかに記載の半導体装置。
  32. 前記半導体素子がシリコンカーバイドであることを特徴とする請求項５から請求項３１のいずれかに記載の半導体装置。
  33. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置であって、
    前記半導体チップの基板主表面は（１１０）結晶面とし、前記シリコン半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、 前記第１導電型の第１領域と前記第２導電型の第２領域の境界は［１１０］軸方向に伸びた形状であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ半導体装置を製造方法において、
    ７０.５°±５°または１０９.５°±５°で交差する４つの主要辺からなる多角形パターンをマスクとして異方性エッチング液で前記シリコン半導体チップに溝を形成する工程と、
    前記溝をシリコン層で埋める工程を有することを特徴とする半導体装置の製造方法。
  34. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップの基板主表面は（１１０）結晶面とし、前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域は［１１０］軸方向に細長く伸びた形状であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となり、この前記電圧保持領域に形成される正及び負の空間電荷領域で前記第１端子と前記第２端子間に印加される電圧の半分以上を支えることにより、前記第１端子と前記第２端子間の電流通電を阻止することを特徴とする半導体装置を製造方法として、
    前記半導体チップの４つの側辺のうち対向する一組の側辺を（−１１−１）結晶面上または（−１１−１）結晶面上とし、（−１１−１）結晶面上または（−１１−１）結晶面上にそって形成されたホトマスクを用いて異方性エッチング液で前記半導体チップに溝を形成する工程と、
    前記溝をシリコン層で埋める工程を有することを特徴とする半導体装置の製造方法。
  35. 前記異方性エッチング工程の後に等方性エッチング工程を追加したことを特徴とする請求項３２または請求項３４記載の半導体装置の製造方法。
  36. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記第１導電型の第１領域と前記第２導電型の第２領域の境界は前記基板に対し垂直な方向に伸びた形状であり、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域を有する前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶ形となり、この前記電圧保持領域に形成される正及び負の空間電荷領域で前記第１端子と前記第２端子間に印加される電圧の半分以上を支えることにより、前記第１端子と前記第２端子間の電流通電を阻止することを特徴とする半導体装置の製造方法として、
    前記半導体チップの第１導電型の第１領域に溝を形成する工程と、
    その後に前記第１導電型の第１領域をエピタキシャル成長により追加形成する工程と前記第２導電型の第２領域のシリコン層を前記シリコン溝のなかに形成する工程を有することを特徴とする半導体装置の製造方法。
  37. トレンチ溝形成後、前記溝に第１導電型の不純物をドープする工程を行った後に前記溝に第２導電型の第２半導体層を埋める工程を行うことを特徴とする請求項１５から請求項１８までのいずれかに記載の半導体装置の製造方法。
  38. 前記ゲート酸化膜が形成される第２トレンチ溝を異方性エッチング液で形成することを特徴とする請求項２１から請求項２６のいずれかに記載の半導体装置の製造方法。
  39. 前記第２導電型の第４領域を前記第２導電型の第２領域と同一工程で形成することを特徴とする請求項７から請求項１２に記載の半導体装置の製造方法。
  40. 請求項１から請求項３２のいずれかに記載の半導体装置を使用し、
    前記第１端子と前記第２端子間を導通遮断制御することにより負荷を駆動することを特徴とするパワースイッチング駆動システム。
  41. 第１端子と第２端子間に電圧が印加されたときに半導体チップの一部を貫いて空間電荷領域を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
    前記半導体チップ内に前記第２の端子と電気的に接続される第１導電型の第１領域と前記第１端子と電気的に接続される第２導電型の第２領域が交互に隣接して配列する電圧保持領域を有し、
    前記電圧保持領域の外部にも前記第１導電型の第１領域を延在して有り、
    前記電圧保持領域の外部に延在して設けた前記第１導電型の第１領域のなかには第２導電型の第４領域を有し、
    前記第１導電型の第１領域は前記第１導電型の第１領域より高濃度の第１導電型の第９領域を介して前記第２端子と電気的に接続してあり、
    前記第２導電型の第２領域と前記第２導電型の第４領域と前記第１導電型の第９領域との間には前記第１導電型の第１領域を設け、
    前記第１端子と前記第２端子に逆バイアスが印加された場合に前記第２導電型の第２領域から伸びた空間電荷領域が前記第２導電型の第４領域に達し前記電圧保持領域の外部の電界集中を緩和する手段を具え、
    前記第１端子と前記第２端子間の電流通電を阻止する時には前記第１導電型の第１領域と前記第２導電型の第２領域からなる前記電圧保持領域に正及び負の空間電荷領域が交互に並ぶことを特徴とする半導体装置。
  42. 前記第２導電型の第２領域と前記第２導電型の第４領域は平面的に同一方向に細長く平行に配置されていることを特徴とする請求項５，請求項７から請求項１２，請求項４１のいずれかに記載の半導体装置。
  43. 前記第１導電型の第１領域と前記第１導電型の第３領域と前記第２導電型の第２領域と前記第２導電型の第４領域の平面面積の合計が半導体チップ面積の９５％以上を占めることを特徴とする請求項５，請求項７から請求項１２，請求項４１のいずれかに記載の半導体装置。
JP34978599A 1999-12-09 1999-12-09 半導体装置とそれを用いたパワースイッチング駆動システム Expired - Fee Related JP3804375B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP34978599A JP3804375B2 (ja) 1999-12-09 1999-12-09 半導体装置とそれを用いたパワースイッチング駆動システム
EP08003498A EP1959501A3 (en) 1999-12-09 2000-12-07 Power semiconductor device
EP00126897A EP1111685A1 (en) 1999-12-09 2000-12-07 Power semiconductor device
CNA2007101528787A CN101140953A (zh) 1999-12-09 2000-12-08 功率半导体器件
CNB00137611XA CN100349301C (zh) 1999-12-09 2000-12-08 功率半导体器件
US09/733,098 US6498368B2 (en) 1999-12-09 2000-12-11 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34978599A JP3804375B2 (ja) 1999-12-09 1999-12-09 半導体装置とそれを用いたパワースイッチング駆動システム

Publications (2)

Publication Number Publication Date
JP2001168327A JP2001168327A (ja) 2001-06-22
JP3804375B2 true JP3804375B2 (ja) 2006-08-02

Family

ID=18406105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34978599A Expired - Fee Related JP3804375B2 (ja) 1999-12-09 1999-12-09 半導体装置とそれを用いたパワースイッチング駆動システム

Country Status (4)

Country Link
US (1) US6498368B2 (ja)
EP (2) EP1959501A3 (ja)
JP (1) JP3804375B2 (ja)
CN (2) CN101140953A (ja)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1261036A3 (en) 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
EP1267415A3 (en) 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6621122B2 (en) * 2001-07-06 2003-09-16 International Rectifier Corporation Termination structure for superjunction device
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法
JP3918565B2 (ja) 2002-01-21 2007-05-23 株式会社デンソー 半導体装置の製造方法
JP3993458B2 (ja) 2002-04-17 2007-10-17 株式会社東芝 半導体装置
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP3743395B2 (ja) 2002-06-03 2006-02-08 株式会社デンソー 半導体装置の製造方法及び半導体装置
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP4274771B2 (ja) 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP3971670B2 (ja) * 2002-06-28 2007-09-05 新電元工業株式会社 半導体装置
JP4695824B2 (ja) * 2003-03-07 2011-06-08 富士電機ホールディングス株式会社 半導体ウエハの製造方法
JP4166627B2 (ja) * 2003-05-30 2008-10-15 株式会社デンソー 半導体装置
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US7470953B2 (en) 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
WO2005069378A2 (en) 2004-01-10 2005-07-28 Hvvi Semiconductors, Inc. Power semiconductor device and method therefor
JP4867131B2 (ja) * 2004-01-15 2012-02-01 富士電機株式会社 半導体装置およびその製造方法
JP4610207B2 (ja) * 2004-02-24 2011-01-12 三洋電機株式会社 半導体装置およびその製造方法
JP5183857B2 (ja) * 2004-03-29 2013-04-17 古河電気工業株式会社 電界効果トランジスタおよび製造方法
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
JP5055687B2 (ja) * 2004-07-05 2012-10-24 富士電機株式会社 半導体ウエハの製造方法
JP4876419B2 (ja) * 2004-09-15 2012-02-15 富士電機株式会社 半導体素子の製造方法
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
JP4923414B2 (ja) * 2004-12-27 2012-04-25 富士電機株式会社 半導体素子の製造方法
JP4825424B2 (ja) 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
JP2006287127A (ja) * 2005-04-04 2006-10-19 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
EP1710843B1 (en) * 2005-04-04 2012-09-19 STMicroelectronics Srl Integrated power device
JP4755439B2 (ja) * 2005-04-13 2011-08-24 新電元工業株式会社 半導体装置およびその製造方法
EP1742249A1 (en) * 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP4534041B2 (ja) * 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
EP1753022A1 (en) * 2005-08-12 2007-02-14 STMicroelectronics S.r.l. Semiconductor power device with multiple drain and corresponding manufacturing process
JP5015488B2 (ja) * 2005-09-07 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法
DE102006062821B4 (de) * 2005-09-29 2014-07-03 Denso Corporation Verfahren zur Fertigung einer Halbleitervorrichtung
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US7595542B2 (en) 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
JP5342752B2 (ja) * 2006-05-16 2013-11-13 株式会社東芝 半導体装置
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
US9627552B2 (en) * 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
US7670908B2 (en) * 2007-01-22 2010-03-02 Alpha & Omega Semiconductor, Ltd. Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
IT1392577B1 (it) 2008-12-30 2012-03-09 St Microelectronics Rousset Processo di fabbricazione di un dispositivo elettronico di potenza integrato in un substrato semiconduttore ad ampio intervallo di banda proibita e dispositivo elettronico cosi' ottenuto
US8901652B2 (en) 2009-09-01 2014-12-02 Stmicroelectronics S.R.L. Power MOSFET comprising a plurality of columnar structures defining the charge balancing region
JP5718627B2 (ja) * 2010-03-15 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8575685B2 (en) * 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US20130168869A1 (en) * 2011-12-28 2013-07-04 Peng Xu Metal Layout of an Integrated Power Transistor and the Method Thereof
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
JP6070526B2 (ja) * 2013-12-11 2017-02-01 豊田合成株式会社 半導体装置の製造方法
JP2015195345A (ja) * 2014-03-20 2015-11-05 株式会社デンソー 半導体装置
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
US10468479B2 (en) * 2014-05-14 2019-11-05 Infineon Technologies Austria Ag VDMOS having a drift zone with a compensation structure
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
DE102014109208A1 (de) * 2014-07-01 2016-01-07 Infineon Technologies Austria Ag Ladungskompensationsvorrichtung und ihre herstellung
JP6233211B2 (ja) * 2014-07-01 2017-11-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6287642B2 (ja) * 2014-07-01 2018-03-07 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
DE102015102136B4 (de) 2015-02-13 2021-09-30 Infineon Technologies Austria Ag Halbleiterbauelemente und ein verfahren zum bilden eines halbleiterbauelements
DE102015110484B4 (de) 2015-06-30 2023-09-28 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
JP2017050423A (ja) * 2015-09-02 2017-03-09 株式会社東芝 半導体装置の製造方法
US10541338B2 (en) * 2015-12-15 2020-01-21 General Electric Company Edge termination designs for silicon carbide super-junction power devices
DE112017003653T5 (de) * 2016-07-20 2019-04-11 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und verfahren zur herstellung derselben
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
JP6648743B2 (ja) * 2016-10-05 2020-02-14 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2018066662A1 (ja) * 2016-10-05 2018-04-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6637012B2 (ja) * 2016-11-10 2020-01-29 ローム株式会社 半導体装置
CN109148558B (zh) * 2017-06-27 2021-08-10 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148556B (zh) * 2017-06-27 2022-02-15 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148555B (zh) * 2017-06-27 2021-08-31 深圳尚阳通科技有限公司 超结器件及其制造方法
CN109148557B (zh) * 2017-06-27 2021-06-11 深圳尚阳通科技有限公司 超结器件及其制造方法
US11257943B2 (en) * 2019-06-17 2022-02-22 Fuji Electric Co., Ltd. Semiconductor device
CN113299767B (zh) * 2021-05-21 2022-04-08 江苏东海半导体股份有限公司 一种沟槽型肖特基器件及其制造方法
CN113782613A (zh) * 2021-09-29 2021-12-10 捷捷微电(无锡)科技有限公司 一种新型分离栅mosfet器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7310279A (ja) * 1972-07-31 1974-02-04
US4268848A (en) * 1979-05-07 1981-05-19 Motorola, Inc. Preferred device orientation on integrated circuits for better matching under mechanical stress
GB2089118A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated Field-effect semiconductor device
EP0354449A3 (en) * 1988-08-08 1991-01-02 Seiko Epson Corporation Semiconductor single crystal substrate
JPH0254661A (ja) 1988-08-19 1990-02-23 Nec Corp 電話機端末装置
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
GB2309336B (en) * 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
JPH1054661A (ja) 1996-08-09 1998-02-24 Jidosha Buhin Kogyo Kk 生ゴミ乾燥処理装置
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
DE19730759C1 (de) 1997-07-17 1998-09-03 Siemens Ag Vertikaler Leistungs-MOSFET
DE19828191C1 (de) * 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
US6344379B1 (en) * 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor

Also Published As

Publication number Publication date
JP2001168327A (ja) 2001-06-22
EP1959501A3 (en) 2009-04-08
CN100349301C (zh) 2007-11-14
CN1304180A (zh) 2001-07-18
CN101140953A (zh) 2008-03-12
US6498368B2 (en) 2002-12-24
EP1959501A2 (en) 2008-08-20
US20010005031A1 (en) 2001-06-28
EP1111685A1 (en) 2001-06-27

Similar Documents

Publication Publication Date Title
JP3804375B2 (ja) 半導体装置とそれを用いたパワースイッチング駆動システム
US9818860B2 (en) Silicon carbide semiconductor device and method for producing the same
US9263572B2 (en) Semiconductor device with bottom gate wirings
JP7006280B2 (ja) 半導体装置
WO2007069571A1 (ja) トレンチ構造半導体装置
KR20180062379A (ko) 반도체 장치, rc-igbt 및 반도체 장치의 제조 방법
JP6146486B2 (ja) 半導体装置
WO2017064887A1 (ja) 半導体装置
JP5564902B2 (ja) 半導体装置およびその製造方法
KR101589904B1 (ko) 반도체장치
JP3998454B2 (ja) 電力用半導体装置
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
JP3971670B2 (ja) 半導体装置
JP5011634B2 (ja) 半導体装置およびその半導体装置を用いた双方向スイッチ素子
JP2003086800A (ja) 半導体装置及びその製造方法
JP4929594B2 (ja) 半導体装置および半導体装置の製造方法
JP4997715B2 (ja) 半導体装置およびその製造方法
JP2011071161A (ja) 半導体素子及びその製造方法
US10651277B2 (en) Semiconductor device and method of manufacturing the same
US7282764B2 (en) Semiconductor device
US20200279912A1 (en) Super junction semiconductor device and method of manufacturing the same
JP2018010983A (ja) 半導体装置およびその製造方法
JP4133548B2 (ja) 半導体装置
KR102159418B1 (ko) 슈퍼 정션 mosfet 및 그 제조 방법
WO2023112547A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060306

TRDD Decision of grant or rejection written
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060501

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140519

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees