JP4633601B2 - 走査駆動部及びこれを利用した発光表示装置とその駆動方法 - Google Patents

Description

本発明は、走査駆動部及びこれを利用した発光表示装置とその駆動方法に関し、特に、発光制御信号の幅を自由に設定できるようにした走査駆動部及びこれを利用した発光表示装置とその駆動方法に関する。

最近、陰極線管の短所である重さと嵩を減らすことができる各種平板表示装置が開発されている。平板表示装置としては液晶表示装置、電界放出表示装置、プラズマ表示パネル及び発光表示装置などがある。

平板表示装置の中で発光表示装置は電子と正孔の再結合によって光を発生する自発光素子である。このような、発光表示装置は速い応答速度を持つと同時に、低い消費電力によって駆動される長所がある。

一般的な発光表示装置は、画素ごとに形成されるトランジスターを利用してデータ信号に対応される電流を発光素子で供給することで発光素子で光が発光されるようにする。

このような発光表示装置は画素を選択すると同時に画素の発光可否を制御するための走査駆動部と、選択された画素でデータ信号を供給するためのデータ駆動部を具備する。データ駆動部はデータ線にデータ信号を供給する。

走査駆動部は走査線に走査信号を順次供給しながらデータ信号が供給される画素を選択する。そして、走査駆動部は発光制御線に発光制御信号を順次供給して画素の発光時間を制御する。

図１は、従来の走査駆動部の構造を概略的に表す図面である。
図１を参照すれば、従来の走査駆動部はシフトレジスター部１０と、信号生成部２０を具備する。

シフトレジスター部１０は外部から供給されるスタートパルスＳＰをクロック信号ＣＬＫに対応して順次シフトさせながらサンプリングパルスを生成する。

信号生成部２０はシフトレジスター部１０から供給されるサンプリングパルス及び外部から供給される出力イネーブル（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ ： ＯＥ）信号に対応して走査信号及び発光制御信号を生成する。

シフトレジスター部１０はｎ（ｎは自然数）個のＤ．フリップフロップ（Ｄ Ｆｌｉｐ−Ｆｌｏｐ）を具備する。ここで、奇数番目Ｄ．フリップフロップＤＦ１、ＤＦ３、．．．はクロック信号ＣＬＫの上昇エッジに駆動されて、偶数番目Ｄ．フリップフロップＤＦ２、ＤＦ４、．．．はクロック信号ＣＬＫの下降エッジに駆動される。

すなわち、従来のシフトレジスター部１０は上昇エッジで駆動されるＤ．フリップフロップＤＦ１、ＤＦ３、．．．と下降エッジで駆動されるＤ．フリップフロップＤＦ２、ＤＦ４、．．．が交互に配置される。このようなＤ．フリップフロップＤＦ１ないしＤＦｎは外部からクロック信号ＣＬＫ及びサンプリングパルスまたはスタートパルスが供給される時駆動される。

信号生成部２０は、複数の論理ゲートを具備する。実際には、信号生成部２０はそれぞれの走査線Ｓごとに設置されるナンドゲートＮＡＮＤと、それぞれの発光制御線Ｅごとに設置されるノアゲートＮＯＲを具備する。言い換えれば、信号生成部２０はｎ個のナンドゲートＮＡＮＤと、ｎ個のノアゲートＮＯＲを具備する。

第ｉ（（ｉは自然数））番目走査線Ｓｉと接続されるナンドゲートＮＡＮＤｉは出力イネーブル信号ＯＥ、ｉ番目Ｄ．フリップフロップＤＦｉのサンプリングパルス、ｉ−１番目Ｄ．フリップフロップＤＦｉ−１のサンプリングパルスによって駆動される。ここで、ナンドゲートＮＡＮＤｉの出力は少なくとも一つのインバータＩＮ及びバッファーＢＵを経由して第ｉ番目走査線Ｓｉに供給される。

第ｉ番目発光制御線Ｅｉと接続されるノアゲートＮＯＲｉは、ｉ−１番目Ｄ．フリップフロップＤｉ−１のサンプリングパルスと、ｉ番目Ｄ．フリップフロップＤＦｉのサンプリングパルスによって駆動される。ここで、ノアゲートＮＯＲｉの出力は少なくとも一つのインバータＩＮを経由して第ｉ番目発光制御線Ｅｉに供給される。

図２は、従来の走査駆動部の駆動方法を現わす波形図である。図１及び図２を結び付けて走査駆動部の動作過程を詳しく説明する。

図２を参照すれば、まず、外部から走査駆動部にクロック信号ＣＬＫ及び出力イネーブル信号ＯＥが供給される。ここで、出力イネーブル信号ＯＥはクロック信号ＣＬＫの １／２周期を持つ。出力イネーブル信号ＯＥのハイ電圧はクロック信号ＣＬＫのハイ電圧と重畳されるように位置され、ロー電圧はクロック信号ＣＬＫのハイ電圧及びロー電圧と重畳されるように位置される。このような出力イネーブル信号ＯＥは走査信号ＳＳの幅を制御するために供給される。実際に、走査信号ＳＳは出力イネーブル信号ＯＥのハイ電圧と同一の幅に生成される。

シフトレジスター部１０にクロック信号ＣＬＫが供給され、信号生成部２０に出力イネーブル信号ＯＥが供給される時、外部からスタートパルスＳＰがシフトレジスター部１０及び信号生成部２０に供給される。

実際に、スタートパルスＳＰは第１Ｄ．フリップフロップＤＦ１、第１ノアゲートＮＯＲ１及び第１ナンドゲートＮＡＮＤ１に供給される。スタートパルスＳＰの供給を受けた第１Ｄ．フリップフロップＤＦ１はクロック信号ＣＬＫの上昇エッジにトリガーされて第１サンプリングパルスＳ１を生成する。第１Ｄ．フリップフロップＤＦ１で生成された第１サンプリングパルスＳ１は第１ナンドゲートＮＡＮＤ１、第１ノードゲートＮＯＲ１、第２ナンドゲートＮＡＮＤ２及び第２Ｄ．フリップフロップＤ２に供給される。

スタートパルスＳＰ、第１サンプリングパルスＳ１及び出力イネーブル信号ＯＥの供給を受けた第１ナンドゲートＮＡＮＤ１は、スタートパルスＳＰ、第１サンプリングパルスＳ１及び出力イネーブル信号ＯＥすべてがハイ電圧（すなわち、論理値の“１”）を持つ場合、ロー電圧（すなわち、論理値の“０”）を出力し、それ以外の場合にはハイ電圧を出力する。

実際に、第１ナンドゲートＮＡＮＤ１は第１サンプリングパルスＳ１の一部期間の間ロー電圧を出力する。第１ナンドゲートＮＡＮＤ１から出力されたロー電圧は、第１インバータＩＮ１及び第１バッファーＢＵ１を経由して第１走査線Ｓ１に供給される。この時、第１走査線Ｓ１は自分に供給されたロー電圧を走査信号ＳＳとして画素に供給する。

スタートパルスＳＰ及び第１サンプリングパルスＳ１の供給を受けた第１ノアゲートＮＯＲ１は、スタートパルスＳＰ及び第１サンプリングパルスＳ１すべてがロー電圧を持つ場合、ハイ電圧を出力し、それ以外の場合にはロー電圧を出力する。

実際に、第１ノアゲートＮＯＲ１はスタートパルスＳＰ及び第１サンプリングパルスＳ１の中のいずれか一つがハイ電圧の時にロー電圧を出力する。第１ノードゲートＮＯＲ１から出力されたロー電圧は第２インバータＩＮ２を経由してハイ電圧に変化されて第１発光制御線Ｅ１に供給される。この時、第１発光制御線Ｅ１にハイ電圧は発光制御信号ＥＭＩとして画素に供給される。

実際に、従来の走査駆動部は上述した方法を繰り返しながら第１走査線Ｓ１ないし第ｎ走査線Ｓｎに走査信号ＳＳを順次供給する。また、走査駆動部は上述した方法を繰り返しながら第１発光制御線Ｅ１ないし第ｎ発光制御線Ｅｎに発光制御信号ＥＭＩを順次供給する。ここで、走査信号ＳＳは画素を順次選択し、発光制御信号ＥＭＩは画素の発光時間を制御する。

このような発光表示装置で画素の輝度などを制御するためには、発光制御信号ＥＭＩの幅が走査信号ＳＳと無関係に自由に調整されうるべきである。しかし、従来には発光制御信号ＥＭＩの幅が広く設定されれば、願う走査信号ＳＳが生成されない問題点が発生される。

これを詳しく説明すれば、まず、発光制御信号ＥＭＩの幅を広く設定するためには図３のようにスタートパルスＳＰの幅を広く設定しなければならない。実際に、スタートパルスＳＰの幅が広く設定されれば、第１ノアゲートＮＯＲ１からスタートパルスＳＰと第１Ｄ．フリップフロップＤＦ１の出力を否定論理和演算して生成される発光制御信号ＥＭＩの幅が広く設定される。

しかし、スタートパルスＳＰの幅が広く設定されれば、願わない走査信号ＳＳが生成される問題点が発生される。言い換えれば、走査信号ＳＳは第１ナンドゲートＮＡＮＤ１からスタートパルスＳＰ、第１サンプリングパルスＳ１及び出力イネーブル信号ＯＥすべてがハイ電圧を持つ場合に生成されるため、スタートパルスＳＰの幅が広く設定されれば第１ナンドゲートＮＡＮＤ１から複数のロー電圧が出力される。

実際に、スタートパルスＳＰの幅がクロック信号ＣＬＫのおおよそ３周期と重畳される場合、図３のように第１ナンドゲートＮＡＮＤ１から３個のロー電圧が出力される。すなわち、従来にはスタートパルスＳＰの幅が広く設定されれば、それぞれの走査線Ｓに複数の走査信号ＳＳが供給されるから発光制御信号ＥＭＩの幅がクロック信号ＣＬＫの２周期以上に設定されなかった。

一方、従来の走査駆動部及びこれを利用した発光表示装置とその駆動方法に関する技術を記載した文献としては、下記特許文献１および２等がある。
特開平２００４−００６８０２５号明細書 韓国特開２００２−００９４６０１号明細書

したがって、本発明の目的は発光制御信号の幅を自由に設定できるようにした走査駆動部及びこれを利用した発光表示装置とその駆動方法を提供することである。

前記目的を果たすために、本発明の第１側面は、外部から供給されるスタートパルスをクロック信号に対応して順次シフトさせながらサンプリングパルスを生成するためのシフトレジスター部と、発光制御線ごとに設置されて２個のサンプリングパルスを組み合わせて発光制御信号を生成するためのノア（ＮＯＲ）ゲートと、走査線ごとに設置されて２個のサンプリングパルスを組み合わせて走査信号を生成するためのナンド（ＮＡＮＤ） ゲートを具備し、前記ナンドゲートに入力される２個のサンプリングパルスの中で少なくとも一つのサンプリングパルスはインバータを経由して前記ナンドゲートに入力される走査駆動部を提供する。

望ましくは、前記ナンドゲートは前記クロック信号より高い周波数を持つ出力イネーブル信号を追加的に入力してもらう。ｉ（ｉは自然数）番目発光制御線と接続される前記ノアゲートは、ｉ−１番目サンプリングパルス及びｉ番目サンプリングパルスを否定論理和演算する。ｉ（（ｉは自然数））番目走査線と接続される前記ナンドゲートはｉ番目サンプリングパルス、前記インバータを経由して供給される反転されたｉ＋１番目サンプリングパルス及び前記出力イネーブル信号を否定論理積演算する。

本発明の第２側面は、データ線を駆動するためのデータ駆動部と、走査線及び発光制御線を駆動するための走査駆動部と、前記走査線、発光制御線及びデータ線によって区画された領域に形成される複数の画素とを含む画像表示部を具備し、前記走査駆動部は外部から供給されるスタートパルスをクロック信号に対応して順次シフトさせながらサンプリングパルスを生成するためのシフトレジスター部と、前記発光制御線ごとに設置されて２個のサンプリングパルスを組み合わせて発光制御信号を生成するためのノア（ＮＯＲ）ゲートと、前記走査線ごとに設置されて２個のサンプリングパルスを組み合わせて走査信号を生成するためのナンド（ＮＡＮＤ）ゲートを具備し、前記ナンドゲートに入力される２個のサンプリングパルスの中で少なくとも一つのサンプリングパルスはインバータを経由して前記ナンドゲートに入力される発光表示装置を提供する。

望ましくは、前記ナンドゲートは前記クロック信号より高い周波数を持つ出力イネーブル信号を追加的に入力してもらう。ｉ（（ｉは自然数））番目発光制御線と接続される前記ノアゲートは、ｉ−１番目サンプリングパルス及びｉ番目サンプリングパルスを否定論理和演算する。ｉ（（ｉは自然数））番目走査線と接続される前記ナンドゲートはｉ番目サンプリングパルス、前記インバータを経由して供給される反転されたｉ＋１番目サンプリングパルス及び前記出力イネーブル信号を否定論理積演算する。

本発明の第３側面は、クロック信号を入力してもらう複数のＤ．フリップフロップを利用してスタートパルスをシフトさせながら複数のサンプリングパルスを生成する第１段階と、前記第１段階で生成された少なくとも２個のサンプリングパルスを組み合わせて発光制御信号を生成する第２段階と、前記第１段階で生成されたサンプリングパルスをインバータを利用して反転する第３段階と、前記サンプリングパルス及び前記反転されたサンプリングパルスを組み合わせて走査信号を生成する第４段階とを含む発光表示装置の駆動方法を提供する。

望ましくは、前記第４段階では前記サンプリングパルス及び前記反転されたサンプリングパルスと前記クロック信号より高い周波数を持つ出力イネーブル信号を組み合わせて前記走査信号を生成する。前記第２段階はｉ−１（ｉは自然数）番目サンプリングパルス及びｉ番目サンプリングパルスを否定論理和演算する段階と、前記否定論理和演算して生成された信号を少なくとも一つのインバータを経由して発光制御線に供給する段階とを含む。

上述したように、本発明の実施形態よる走査駆動部及びこれを利用した発光表示装置とその駆動方法によれば、スタートパルスの幅を制御して発光制御信号の幅を自由に設定することができ、これによって発光表示装置の輝度を変更することが可能である。また、本発明ではスタートパルスの幅と無関係にそれぞれの走査線には一つの走査線にあるけが供給され、これによって発光表示装置を安定的に駆動することができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明を容易く実施することができる望ましい実施形態を添付された図４ないし図６を参照して詳しく説明する。

図４は、本発明の実施形態による発光表示装置を現わす図面である。
図４を参照すれば、本発明の実施形態による発光表示装置は、走査線Ｓ１ないしＳｎ及びデータ線Ｄ１ないしＤｍによって区画された領域に形成される画素１４０とを含む画像表示部１３０と、走査線Ｓ１ないしＳｎを駆動するための走査駆動部１１０と、データ線Ｄ１ないしＤｍを駆動するためのデータ駆動部１２０と、走査駆動部１１０及びデータ駆動部１２０を制御するためのタイミング制御部１５０を具備する。

走査駆動部１１０は、タイミング制御部１５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動部１１０は走査信号を生成して、生成された走査信号を走査線Ｓ１ないしＳｎに順次供給する。また、走査駆動部１１０は走査駆動制御信号ＳＣＳに応答して発光制御信号を生成し、生成された発光制御信号を発光制御線Ｅ１ないしＥｎに順次供給する。

ここで、走査駆動部１１０は発光制御信号の幅を利用して画素１４０の発光時間を制御する。これに対する詳細な説明は後述する。

データ駆動部１２０は、タイミング制御部１５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部１２０は、データ信号を生成し、生成されたデータ信号を走査信号と同期されるようにデータ線Ｄ１ないしＤｍに供給する。

タイミング制御部１５０は、外部から供給される同期信号に対応してデータ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部１５０で生成されたデータ駆動制御信号ＤＣＳはデータ駆動部１２０に供給され、走査駆動制御信号ＳＣＳは走査駆動部１１０に供給される。そして、タイミング制御部１５０は外部から供給されるデータをデータ駆動部１２０に供給する。

画像表示部１３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けてそれぞれの画素１４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素１４０それぞれはデータ信号に対応される光を生成する。ここで、画素１４０の発光時間は発光制御信号によって制御される。

図５は、本発明の実施形態による走査駆動部を現わす図面である。
図５を参照すれば、本発明の実施形態による走査駆動部１１０は、シフトレジスター部１１２と信号生成部１１４を具備する。

シフトレジスター部１１２は、外部から供給されるスタートパルスを順次シフトさせながらサンプリングパルスを生成する。

信号生成部１１４は、シフトレジスター部１１２から供給されるサンプリングパルス及び外部から供給される出力イネーブル信号ＯＥに対応して走査信号及び発光制御信号を生成する。

シフトレジスター部１１２は、ｎ個のＤ．フリップフロップＤＦ１ないしＤＦｎを具備する。すなわち、シフトレジスター部１１２は、走査線Ｓ１ないしＳｎまたは発光制御線Ｅ１ないしＥｎと同一の数のＤ．フリップフロップＤＦ１ないしＤＦｎを具備する。

Ｄ．フリップフロップＤＦ２ないしＤＦｎそれぞれは以前端のＤ．フリップフロップＤＦから供給されるサンプリングパルスを利用してサンプリングパルスを生成する。そして、第１Ｄ．フリップフロップＤＦ１は外部から供給されるスタートパルスＳＰを利用してサンプリングパルスを生成する。

ここで、奇数番目Ｄ．フリップフロップＤＦ１、ＤＦ３、．．．は、クロック信号ＣＬＫの上昇エッジに駆動され、偶数番目Ｄ．フリップフロップＤＦ２、ＤＦ４、．．．は、クロック信号ＣＬＫの下降エッジに駆動される。

すなわち、本発明のシフトレジスター部１１２は上昇エッジで駆動されるＤ．フリップフロップＤＦ１、ＤＦ３、．．．と下降エッジで駆動されるＤ．フリップフロップＤＦ２、ＤＦ４、．．．が交互に配置される。

一方、本発明では奇数番目Ｄ．フリップフロップＤＦ１、ＤＦ３、．．．がクロック信号ＣＬＫの下降エッジに駆動され、偶数番目Ｄ．フリップフロップＤＦ２、ＤＦ４、．．．は、クロック信号ＣＬＫの上昇エッジで駆動されることもできる。

信号生成部１１４は、複数の論理ゲートを具備する。実際に、信号生成部１１４はｉ（ｉは自然数）番目発光制御線Ｅｉと、ｉ番目Ｄ．フリップフロップＤＦｉの間に設置されるノアゲートＮＯＲｉと、ノアゲートＮＯＲｉとｉ番目発光制御線Ｅｉの間に接続される少なくとも一つのインバータＩＮを具備する。

第ｉノアゲートＮＯＲｉは、ｉ−１番目Ｄ．フリップフロップＤＦｉ−１のサンプリングパルスと、ｉ番目Ｄ．フリップフロップＤＦｉのサンプリングパルスを否定論理和演算する。
そして、信号生成部１１４は、ｉ番目走査線Ｓｉとｉ番目Ｄ．フリップフロップＤＦｉの間に設置されるナンドゲートＮＡＮＤｉと、ナンドゲートＮＡＮＤｉとｉ番目走査線Ｓｉの間に接続される少なくとも一つのインバータＩＮ及びバッファーＢＵを具備する。

第ｉナンドゲートＮＡＮＤｉは、ｉ番目Ｄ．フリップフロップＤＦｉのサンプリングパルス、ｉ＋１番目Ｄ．フリップフロップＤＦｉのサンプリングパルスを否定（インバティング）サンプリングパルス及び出力イネーブル信号ＯＥを否定論理積演算する。

図６は、本発明の走査駆動部の駆動方法を現わす波形図である。図５及び図６を結び付けて走査駆動部の動作過程を詳しく説明する。

図６を参照すれば、まず、外部から走査駆動部１１０にクロック信号ＣＬＫ及び出力イネーブル信号ＯＥが供給される。ここで、出力イネーブル信号ＯＥは、クロック信号ＣＬＫの１／２周期を持つ（すなわち、出力イネーブル信号ＯＥはクロック信号ＣＬＫより高い周波数を持つ）。

出力イネーブル信号ＯＥのハイ電圧（論理値の“１”）は、クロック信号ＣＬＫのハイ電圧と重畳されるように供給され、ロー電圧（論理値の“０”）は、クロック信号ＣＬＫのハイ電圧及びロー電圧と重畳されるように供給される。

このような出力イネーブル信号ＯＥは、走査信号ＳＳの幅を制御するために使われる。実際に、走査信号ＳＳは出力イネーブル信号ＯＥのハイ電圧と重畳されるように生成される。一方、本発明で出力イネーブル信号ＯＥは供給されないこともある。

クロック信号ＣＬＫは、シフトレジスター部１１２に供給され、出力イネーブル信号ＯＥは信号生成部１１４に供給される。そして、外部からのスタートパルスＳＰがシフトレジスター部１１２及び信号生成部１１４に供給される。

実際に、スタートパルスＳＰは第１Ｄ．フリップフロップＤＦ１及び第１ノアゲートＮＯＲ１に供給される。ここで、本発明のスタートパルスＳＰの幅は、画素１４０の発光時間を考慮して多様に設定されることができる。

以後、説明の便宜性のためにスタートパルスＳＰの幅はクロック信号ＣＬＫの２周期以上に設定されると仮定する。スタートパルスＳＰの供給を受けた第１Ｄ．フリップフロップＤＦ１は、クロック信号ＣＬＫの上昇エッジに駆動されて第１サンプリングパルスＳ１を生成する。

第１Ｄ．フリップフロップＤＦ１で生成された第１サンプリングパルスＳ１は第１ノアゲートＮＯＲ１、第１ナンドゲートＮＡＮＤ１、第２Ｄ．フリップフロップＤＦ２及び第２ノアゲートＮＯＲ２に供給される。

第１ノアゲートＮＯＲ１は、スタートパルスＳＰ及び第１サンプリングパルスＳ１の供給を受ける。スタートパルスＳＰ及び第１サンプリングパルスＳ１の供給を受けた第１ノアゲートＮＯＲ１は、スタートパルスＳＰ及び第１サンプリングパルスＳ１を否定論理和演算する。言い換えれば、第１ノアゲートＮＯＲ１は、スタートパルスＳＰ及び第１サンプリングパルスＳ１全てがロー電圧を持つ場合にハイ電圧を出力し、それ以外の場合にはロー電圧を出力する。

実際に、第１ノアゲートＮＯＲ１はスタートパルスＳＰ及び第１サンプリングパルスＳ１の供給期間（ハイ電圧期間）の間ロー電圧を出力する。第１ノードゲートＮＯＲ１ゲート出力されたロー電圧は、少なくとも一つのインバータＩＮ１を経由して第１発光制御線Ｅ１に供給されて発光制御信号ＥＭＩとして利用される。ここで、発光制御信号ＥＭＩの幅はスタートパルスＳＰに対応されてスタートパルスＳＰと同じであるかまたは広い幅に設定される。

第１サンプリングパルスＳ１の供給を受けた第２Ｄ．フリップフロップＤＦ２は、クロック信号ＣＬＫの下降エッジに駆動されて第２サンプリングパルスＳ２を生成する。第２Ｄ．フリップフロップＤＦ２で生成された第２サンプリングパルスＳ２は第２ナンドゲートＮＡＮＤ２、第２ノアゲートＮＯＲ２、第１ナンドゲイトＮＡＮＤ１、第３ノアゲートＮＯＲ３及び第３Ｄ．フリップフロップＤＦ３に供給される。

第１ナンドゲイトＮＡＮＤ１は、第１サンプリングパルスＳ１、インバータＩＮ３を経由して供給される反転された第２サンプリングパルス／Ｓ２及び出力イネーブル信号ＯＥの供給を受ける。

第１サンプリングパルスＳ１、反転された第２サンプリングパルス／Ｓ２及び出力イネーブル信号ＯＥの供給を受けた第１ナンドゲイトＮＡＮＤ１は、第１サンプリングパルスＳ１、反転された第２サンプリングパルス／Ｓ２及び出力イネーブル信号ＯＥを否定論理積演算する。言い換えれば、第１ナンドゲイトＮＡＮＤ１は第１サンプリングパルスＳ１、反転された第２サンプリングパルス／Ｓ２及び出力イネーブル信号ＯＥがすべてハイ電圧の場合にロー電圧を出力し、それ以外の場合にはハイ電圧を出力する。そうすると、第１ナンドゲートＮＡＮＤ１では出力イネーブル信号ＯＥのハイ電圧にあたる区間ほどロー電圧を出力する。

一方、本発明で第１ナンドゲートＮＡＮＤ１は、出力イネーブル信号ＯＥの供給を受けないこともある。この場合、第１ナンドゲートＮＡＮＤ１は第１サンプリングパルスＳ１及び反転された第２サンプリングパルス／Ｓ２がすべてハイ電圧の場合にロー電圧を出力する。

第１ナンドゲートＮＡＮＤ１から出力されるロー電圧は、発光制御信号ＥＭＩまたはスタートパルスＳＰの幅と無関係に出力イネーブル信号ＯＥのハイ電圧区間、すなわち、出力イネーブル信号ＯＥのおおよそ半周期ほどの幅を持つ。

第１ナンドゲートＮＡＮＤ１から出力されたロー電圧は、少なくとも一つのインバータＩＮ２及びバッファーＢＵ１を経由して第１走査線Ｓ１に供給され、第１走査線Ｓ１は自分に供給されたロー電圧を走査信号として画素１４０に供給する。

第２ノアゲートＮＯＲ２は、第１サンプリングパルスＳ１及び第２サンプリングパルスＳ２を否定論理和演算してロー電圧を出力する。第２ノードゲートＮＯＲ２から出力されたロー電圧は少なくとも一つのインバータＩＮ４を経由して第２発光制御線Ｅ２に供給されて発光制御信号ＥＭＩとして利用される。ここで、発光制御信号ＥＭＩは、スタートパルスＳＰに対応されて少なくともクロック信号ＣＬＫの２周期以上の幅に設定される。

第２ナンドゲートＮＡＮＤ２は、第２サンプリングパルスＳ２、反転された第３サンプリングパルス／Ｓ３及び出力イネーブル信号ＯＥを否定論理積演算してクロック信号ＣＬＫのハイ電圧にあたる区間ほどロー電圧を出力する。

第２ナンドゲートＮＡＮＤ２から出力されたロー電圧は少なくとも一つのインバータＩＮ２及びバッファーＢＵ１を経由して第１走査線Ｓ１に供給され、第１走査線Ｓ１は自分に供給されたロー電圧を走査信号として画素１４０に供給する。

実際に、本発明ではこのような過程を繰り返しながら走査駆動部１１０から走査信号ＳＳ及び発光制御信号ＥＭＩが生成される。そして、本発明で発光制御信号ＥＭＩの幅は、スタートパルスＳＰの幅に対応されて設定される。言い換えれば、スタートパルスＳＰの幅が広く設定されれば発光制御信号ＥＭＩの幅も広く設定され、スタートパルスＳＰの幅が狭く設定されれば発光制御信号ＥＭＩの幅も狭く設定される。

すなわち、本発明ではスタートパルスＳＰの幅を制御して発光制御信号ＥＭＩの幅を制御することができ、これによって画素１４０の発光時間を自由に制御することができる。

そして、本発明ではスタートパルスＳＰの幅を広く設定してもそれぞれの走査線Ｓに一つの走査信号ＳＳのみが供給される。よって、本発明ではスタートパルスＳＰの幅と無関係に安定な走査信号ＳＳを走査線Ｓに供給することができる。

上述したように、本発明の詳細な説明と図は、単なる本発明の例示的なものであり、これは単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、前記説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。

従来の走査駆動部を概略的に現わす図である。 図１に図市された走査駆動部の駆動方法を現わす波形図である。 図１に図市された走査駆動部で広いパルス幅を持つスタートパルスが供給される時生成される走査信号を現わす波形図である。 本発明の実施形態による発光表示装置を現わす図である。 図４に図市された本発明の実施形態による走査駆動部を現わす図である。 図５に図市された走査駆動部の駆動方法を現わす波形図である。

符号の説明

１０ ： シフトレジスター部
２０ ： 信号生成部
１１０ ： 走査駆動部
１２０ ： データ駆動部
１３０ ： 画像表示部
１４０ ： 画素
１５０ ： タイミング制御部

Claims (13)

1. 走査線及び発光制御線とデータ線とによって区画された領域に形成される複数の画素を含む画像表示部を有する発光表示装置に設けられ、前記走査線を駆動する走査駆動部であって、
   スタートパルスをクロック信号に対応して順次シフトさせながらｎ（ｎは自然数）個のサンプリングパルスを生成するシフトレジスター部と、
   前記発光制御線ごとに設置され、ｉ−１（ｉは、ｎより小さな自然数）番目のサンプリングパルスとｉ番目のサンプリングパルスとの組合せから、画素の発光時間を制御する発光制御信号を生成して前記発光制御線に供給する第１論理回路と、
   前記走査線ごとに設置され、ｉ番目のサンプリングパルスとｉ＋１番目のサンプリングパルスとの組合せから定まる期間において、出力イネーブル信号から、前記データ線上のデータ信号が供給される画素を選択する走査信号を生成して前記走査線に供給する第２論理回路とを具備し、
   前記第１論理回路は、前記ｉ−１番目のサンプリングパルス及び前記ｉ番目のサンプリングパルスを否定論理和演算し、
   前記第２論理回路は、前記ｉ番目のサンプリングパルス、反転された前記ｉ＋１番目のサンプリングパルス、及び前記出力イネーブル信号を否定論理積演算する走査駆動部。
2. 前記出力イネーブル信号は前記クロック信号より高い周波数を持つことを特徴とする請求項１に記載の走査駆動部。
3. 前記シフトレジスター部は、前記クロック信号の上昇エッジに駆動される奇数番目Ｄ．フリップフロップと、
   前記奇数番目Ｄ．フリップフロップと交互に位置されて前記クロック信号の下降エッジに駆動される偶数番目Ｄ．フリップフロップを具備することを特徴とする請求項１に記載の走査駆動部。
4. 前記シフトレジスター部は、前記クロック信号の下降エッジに駆動される奇数番目Ｄ．フリップフロップと、
   前記奇数番目Ｄ．フリップフロップと交互に位置されて前記クロック信号の上昇エッジに駆動される偶数番目Ｄ．フリップフロップを具備することを特徴とする請求項１に記載の走査駆動部。
5. 前記出力イネーブル信号の周期は前記クロック信号の周期の１／２に設定されることを特徴とする請求項２に記載の走査駆動部。
6. データ線を駆動するデータ駆動部と、
   走査線及び発光制御線を駆動する走査駆動部と、
   前記走査線及び前記発光制御線と前記データ線とによって区画された領域に形成される複数の画素を含む画像表示部を具備し、
   前記走査駆動部は、
   スタートパルスをクロック信号に対応して順次シフトさせながらｎ（ｎは自然数）個のサンプリングパルスを生成するシフトレジスター部と、
   前記発光制御線ごとに設置され、ｉ−１（ｉは、ｎより小さな自然数）番目のサンプリングパルスとｉ番目のサンプリングパルスとの組合せから、画素の発光時間を制御する発光制御信号を生成して前記発光制御線に供給する第１論理回路と、
   前記走査線ごとに設置され、ｉ番目のサンプリングパルスとｉ＋１番目のサンプリングパルスとの組合せから定まる期間において、出力イネーブル信号から、前記データ線上のデータ信号が供給される画素を選択する走査信号を生成して前記走査線に供給する第２論理回路とを具備し、
   前記第１論理回路は、前記ｉ−１番目のサンプリングパルス及び前記ｉ番目のサンプリングパルスを否定論理和（ＮＯＲ）演算し、
   前記第２論理回路は、前記ｉ番目のサンプリングパルス、インバータを経由して供給される反転されたｉ＋１番目のサンプリングパルス、及び前記出力イネーブル信号を否定論理積（ＮＡＮＤ）演算する発光表示装置。
7. 前記出力イネーブル信号は、前記クロック信号より高い周波数を持つことを特徴とする請求項６に記載の発光表示装置。
8. 前記シフトレジスター部は、前記クロック信号の上昇エッジに駆動されるＤ．フリップフロップと、
   前記上昇エッジに駆動されるＤ．フリップフロップと交互に配置されて前記クロック信号の下降エッジに駆動されるＤ．フリップフロップを具備することを特徴とする請求項６に記載の発光表示装置。
9. 走査線及び発光制御線とデータ線とによって区画された領域に形成される複数の画素を含む画像表示部を有する発光表示装置の駆動方法であって、
   クロック信号が入力される複数のＤ．フリップフロップによりスタートパルスを順次シフトさせながらｎ（ｎは自然数）個のサンプリングパルスを生成する第１段階と、
   前記ｎ個のサンプリングパルスのうち、ｉ−１（ｉは、ｎより小さな自然数）番目のサンプリングパルスとｉ番目のサンプリングパルスとの組合せから、画素の発光時間を制御する発光制御信号を生成して前記発光制御線に供給する第２段階と、
   前記ｎ個のサンプリングパルスのうち、ｉ番目のサンプリングパルスとｉ＋１番目のサンプリングパルスとの組合せから定まる期間において、出力イネーブル信号から、前記データ線上のデータ信号が供給される画素を選択する走査信号を生成する第３段階と
   を含み、
   前記第２段階では、前記ｉ−１番目のサンプリングパルスと前記ｉ番目のサンプリングパルスを否定論理和（ＮＯＲ）演算し、
   前記第３段階では、前記ｉ番目のサンプリングパルス、反転された前記ｉ＋１番目のサンプリングパルス、及び前記出力イネーブル信号を否定論理積（ＮＡＮＤ）演算することを特徴とする発光表示装置の駆動方法。
10. 前記出力イネーブル信号は、前記クロック信号より高い周波数を持つことを特徴とする請求項９に記載の発光表示装置の駆動方法。
11. 前記第１段階で奇数番目Ｄ．フリップフロップは、前記クロック信号の上昇エッジに駆動されて、前記奇数番目Ｄ．フリップフロップと交互に位置される偶数番目Ｄ．フリップフロップは、前記クロック信号の下降エッジに駆動されることを特徴とする請求項９に記載の発光表示装置の駆動方法。
12. 前記第１段階で奇数番目Ｄ．フリップフロップは、前記クロック信号の下降エッジに駆動され、前記奇数番目Ｄ．フリップフロップと交互に位置される偶数番目Ｄ．フリップフロップは、前記クロック信号の上昇エッジに駆動されることを特徴とする請求項９に記載の発光表示装置の駆動方法。
13. 前記出力イネーブル信号の周期は前記クロック信号の周期の１／２に設定されることを特徴とする請求項１０に記載の発光表示装置の駆動方法。

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