JP2003173154A

JP2003173154A - 半導体装置及び表示装置

Info

Publication number: JP2003173154A
Application number: JP2002102591A
Authority: JP
Inventors: Shoichiro Matsumoto; 昭一郎松本; Keiichi Sano; 景一佐野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-09-28
Filing date: 2002-04-04
Publication date: 2003-06-20
Anticipated expiration: 2022-04-04
Also published as: TWI247262B; JP4052865B2; TW200305131A

Abstract

(57)【要約】【課題】被駆動素子に安定して電力供給可能な構成の
実現。【解決手段】マトリクス状に配置された各画素は、有
機ＥＬ素子５０、第１ＴＦＴ１０、第２ＴＦＴ２０、保
持容量Ｃｓ、リセット用の第３ＴＦＴ３０を備え、第１
ＴＦＴ１０は、ゲート信号に応じてデータ信号を取り込
み、第２ＴＦＴ２０は駆動電源ラインＶＬにドレイン、
有機ＥＬ素子５０にソースが接続され、データ信号をゲ
ートに受けて駆動電源Ｐｖｄｄから有機ＥＬ素子５０へ
の供給電流を制御する。保持容量Ｃｓの第１電極７は第
２ＴＦＴ２０のゲート、第２電極８は第２ＴＦＴ２０の
ソース及び有機ＥＬ素子に接続され、第２ＴＦＴ２０の
Ｖｇｓを保持する。第３ＴＦＴ３０は保持容量Ｃｓ充電
時に第２電極電位を固定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、エレクトロルミ
ネッセンス表示素子などの被駆動素子を制御するための
回路構成に関する。

【０００２】

【従来の技術】自発光素子であるエレクトロルミネッセ
ンス（Electroluminescence：以下ＥＬ）素子を各画素
に発光素子として用いたＥＬ表示装置は、自発光型であ
ると共に、薄く消費電力が小さい等の有利な点があり、
液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わ
る表示装置として注目され、研究が進められている。

【０００３】また、なかでも、ＥＬ素子を個別に制御す
る薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各
画素に設け、画素毎にＥＬ素子を制御するアクティブマ
トリクス型ＥＬ表示装置は、高精細な表示装置として期
待されている。

【０００４】図１３は、ｍ行ｎ列のアクティブマトリク
ス型ＥＬ表示装置における各画素の回路構成を示してい
る。ＥＬ表示装置では、基板上に複数本のゲートライン
ＧＬが行方向に延び、複数本のデータラインＤＬ及び駆
動電源ラインＶＬが列方向に延びている。また各画素は
有機ＥＬ素子５０と、スイッチング用ＴＦＴ（第１ＴＦ
Ｔ）１０、ＥＬ素子駆動用ＴＦＴ（第２ＴＦＴ）２１及
び保持容量Ｃｓを備えている。

【０００５】第１ＴＦＴ１０は、ゲートラインＧＬとデ
ータラインＤＬとに接続されており、ゲート電極にゲー
ト信号（選択信号）を受けてオンする。このときデータ
ラインＤＬに供給されているデータ信号は第１ＴＦＴ１
０と第２ＴＦＴ２１との間に接続された保持容量Ｃｓに
保持される。第２ＴＦＴ２１のゲート電極には、上記第
１ＴＦＴ１０を介して供給されたデータ信号に応じた電
圧が供給され、この第２ＴＦＴ２１は、その電圧値に応
じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給
する。有機ＥＬ素子５０は陽極から注入される正孔と陰
極から注入される電子とが発光層内で再結合して発光分
子が励起され、この発光分子が励起状態から基底状態に
戻る際に発光する。有機ＥＬ素子５０の発光輝度は有機
ＥＬ素子５０に供給される電流にほぼ比例しており、上
述のように各画素ごとにデータ信号に応じて有機ＥＬ素
子５０に流す電流を制御することで、該データ信号に応
じた輝度で有機ＥＬ素子を発光し、表示装置全体で所望
のイメージ表示が行われる。

【０００６】

【発明が解決しようとする課題】有機ＥＬ表示装置にお
いて、高い表示品質を実現するためには、有機ＥＬ素子
５０をデータ信号に応じた輝度で確実に発光させる必要
がある。従って、アクティブマトリクス型では、駆動電
源ラインＶＬと、有機ＥＬ素子５０との間に配置される
第２ＴＦＴ２１については、有機ＥＬ素子５０に電流が
流れて該ＥＬ素子５０の陽極電位が変動してもそのドレ
イン電流が変動しないことが求められる。

【０００７】このため、図１３に示すように、第２ＴＦ
Ｔ２１としては、駆動電源ラインＶＬにソースが接続さ
れ、有機ＥＬ素子５０の陽極側にドレインが接続され、
データ信号に応じた電圧が印加されるゲートと、上記ソ
ースとの電位差Ｖgsによってソースドレイン間電流を制
御することが可能なｐｃｈ−ＴＦＴが採用されているこ
とが多い。

【０００８】しかし、ｐｃｈ−ＴＦＴを第２ＴＦＴ２１
に採用した場合には、上述のように駆動電源ラインＶＬ
にソースが接続され、このソースとゲートとの電位差に
よってドレイン電流、つまり有機ＥＬ素子５０に供給さ
れる電流が制御されるため、駆動電源ラインＶＬの電圧
が変動すると各素子５０での発光輝度が変動するという
問題がある。有機ＥＬ素子５０は上述の通り電流駆動型
の素子であり、例えばあるフレーム期間に表示されるイ
メージが高輝度である場合など（一例として全面白色な
ど）、基板上の多く有機ＥＬ素子５０に対し、単一の駆
動電源Ｐｖｄｄから対応する各駆動電源ラインＶＬを介
して一度に多くの電流が流れ、駆動電源ラインＶＬの電
位が変動することがある。また、駆動電源Ｐｖｄｄから
の距離が長く、駆動電源ラインＶＬの配線抵抗による電
圧降下が顕著な領域、例えば電源から遠い位置にある画
素では、駆動電源ラインＶＬの電圧が低いことで各有機
ＥＬ素子５０の発光輝度が電源に近い位置の素子より低
くなってしまう。

【０００９】さらに、第２ＴＦＴ２１にｐｃｈ−ＴＦＴ
を用いた場合、この第２ＴＦＴ２１に供給するデータ信
号は、その極性をビデオ信号の極性と逆にする必要があ
り、ドライバ回路に、極性反転手段を設ける必要もあっ
た。

【００１０】上記課題を解決するために、本発明では、
駆動電源ラインから被駆動素子に供給される電力が駆動
電源の電圧変動の影響を受け難くすることを目的とす
る。

【００１１】また本発明の他の目的は、素子駆動用薄膜
トランジスタに供給するデータ信号の極性をビデオ信号
の極性と一致させ、駆動回路の簡素化を図ることであ
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、半導体装置であって、選択信号をゲート
に受けて動作し、データ信号を取り込むスイッチング用
薄膜トランジスタと、駆動電源にドレインが接続され、
被駆動素子にソースが接続され、前記スイッチング用薄
膜トランジスタから供給されるデータ信号をゲートに受
けて、前記駆動電源から前記被駆動素子に供給する電力
を制御する素子駆動用薄膜トランジスタと、第１電極が
前記スイッチング用薄膜トランジスタと前記素子駆動用
薄膜トランジスタの前記ゲートとに接続され、第２電極
が前記素子駆動用薄膜トランジスタのソースと前記被駆
動素子との間に接続され、前記データ信号に応じて前記
素子駆動用薄膜トランジスタのゲートソース間電圧を保
持する保持容量と、前記保持容量の第２電極の電位を制
御するためのスイッチ素子と、を有する。

【００１３】本発明の他の態様は、マトリクス状に配置
された複数の画素を備えるアクティブマトリクス型の表
示装置であって、各画素は、少なくとも、被駆動素子
と、選択信号をゲートに受けて動作し、データ信号を取
り込むスイッチング用薄膜トランジスタと、駆動電源に
ドレインが接続され、前記被駆動素子にソースが接続さ
れ、前記スイッチング用薄膜トランジスタから供給され
るデータ信号をゲートに受けて、前記駆動電源から前記
被駆動素子に供給する電力を制御する素子駆動用薄膜ト
ランジスタと、第１電極が前記スイッチング用薄膜トラ
ンジスタと前記素子駆動用薄膜トランジスタの前記ゲー
トとに接続され、第２電極が前記素子駆動用薄膜トラン
ジスタのソースと前記被駆動素子との間に接続され、前
記データ信号に応じて前記素子駆動用薄膜トランジスタ
のゲートソース間電圧を保持する保持容量と、前記保持
容量の第２電極の電位を制御するためのスイッチ素子
と、を有する。

【００１４】以上のように、保持容量によって、素子駆
動用薄膜トランジスタのゲートと、被駆動素子に接続さ
れたソースとの間の電圧を保持するため、被駆動素子が
動作しこの素子に接続された素子駆動用薄膜トランジス
タのソース電位が上昇した場合にもデータ信号に応じた
電流の被駆動素子への供給が可能となり、素子駆動用薄
膜トランジスタとして、ｎチャネル型薄膜トランジスタ
の使用が可能である。そして、駆動電源ラインにおける
電圧変動に対し被駆動素子への供給電力が影響を受けに
くく、安定した電力供給が可能となる。

【００１５】さらに、ｎチャネル型薄膜トランジスタ
は、チャネル領域と高濃度不純物注入したソース領域お
よびドレイン領域との間に低濃度不純物注入したＬＤ領
域を有することが好適である。

【００１６】特に、この駆動トランジスタは少なくとも
周辺回路におけるｎチャネルトランジスタのＬＤ領域よ
り大きく設定されていることが好適であり、スイッチン
グトランジスタのＬＤ領域よりも大きいことが好適であ
る。

【００１７】これによって、トランジスタを大きくしな
くても、ゲートに受ける電圧変化に対する電流量調整の
精度を向上することができる。また、トランジスタをレ
イアウトする専有面積を小さくすることができ、開口率
増大による輝度アップと低消費電流化を実現することが
できる。

【００１８】本発明の他の態様では、前記被駆動素子
は、エレクトロルミネッセンス素子である。エレクトロ
ルミネッセンス素子では、例えば供給電流に対応した輝
度で発光するため、上述のような回路構成によって電流
供給を行うことにより、データ信号に応じた輝度で各素
子を発光させることができる。

【００１９】本発明の他の態様では、前記スイッチ素子
は、前記スイッチング用薄膜トランジスタのオンオフに
応じて前記保持容量の第２電極の電位を制御する。

【００２０】本発明の他の態様では、前記スイッチ素子
によって、前記スイッチング用薄膜トランジスタのオン
動作時に前記保持容量の第２電極が固定電位に制御され
る。

【００２１】本発明の他の態様では、前記スイッチ素子
によって、前記スイッチング用薄膜トランジスタのオン
動作より前から前記保持容量の第２電極が固定電位に制
御され、前記スイッチング用薄膜トランジスタがオフし
た後に、前記保持容量の第２電極に対する電位制御を停
止する。

【００２２】本発明の他の態様では、前記スイッチ素子
は、薄膜トランジスタであり、所定のリセット信号又は
前記スイッチング用薄膜トランジスタに供給される選択
信号に応じて、前記保持容量の第２電極の電位を制御す
る。

【００２３】以上のようなスイッチ素子の制御により、
保持容量の第２電極電位を制御することで、確実かつ簡
単に保持容量にデータ信号に応じた電荷を蓄積し、所定
期間、素子駆動用薄膜トランジスタのゲートソース間電
圧を維持することが可能となる。

【００２４】本発明の他の態様では、前記スイッチ素子
は、前記素子駆動用薄膜トランジスタのソースに接続さ
れており、所定タイミングで前記被駆動素子に蓄積され
た電荷を放電させるために用いられることを特徴とす
る。

【００２５】本発明では、被駆動素子それぞれに対応し
て該素子と接続されたスイッチ素子が各画素に設けられ
ているため、例えば所定タイミングでスイッチ素子をオ
ンさせることで、スイッチ素子を介して被駆動素子を確
実かつ他の専用の素子を設けることなく簡単に放電させ
ることができる。

【００２６】本発明の他の態様では、前記スイッチ素子
は、前記素子駆動用薄膜トランジスタのソースに接続さ
れており、前記被駆動素子に接続された前記素子駆動用
薄膜トランジスタのソース電位又は電流の測定に用いら
れる。

【００２７】例えば薄膜トランジスタから構成されるス
イッチ素子は、素子駆動用薄膜トランジスタのソースに
接続されているため、スイッチ素子をオン制御すること
で、このスイッチを介して素子駆動用薄膜トランジスタ
のソース電位又は電流を検出することが可能となる。従
って、このような測定を被駆動素子に供給される予想電
力量を予め検査することも可能となる。

【００２８】また、本発明は、エレクトロルミネッセン
ス素子を複数マトリクス状に配置した有機ＥＬパネルで
あって、エレクトロルミネッセンス素子へ供給する駆動
電流を制御する駆動トランジスタが各エレクトロルミネ
ッセンス素子に対応して設けられ、この駆動トランジス
タはｎチャネルトランジスタであり、かつチャネル領域
と高濃度不純物注入したソースおよびドレイン領域との
間に低濃度不純物注入したＬＤ領域が設けられているこ
とを特徴とする。特に、駆動トランジスタのＬＤ領域
は、少なくとも周辺トランジスタのＬＤトランジスタに
比べ大きいことが好適である。

【００２９】このような大きなＬＤ領域を採用すること
で、高い開口率を確保しつつ、エレクトロルミネッセン
ス素子に供給する電流を精度よく制御することができ
る。

【００３０】また、前記駆動トランジスタのゲートに
は、スイッチングトランジスタと、容量の一旦が接続さ
れ、前記エレクトロルミネッセンス素子と駆動トランジ
スタの接続点は、放電トランジスタにより低電圧電源に
接続され、かつ前記エレクトロルミネッセンス素子と駆
動トランジスタの接続点には、前記容量の他端が接続さ
れていることが好適である。

【００３１】

【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。

【００３２】図１は本発明の実施形態に係る有機ＥＬ素
子を駆動するための回路構成を示す。なお、ここでは、
具体的にはアクティブマトリクス型の有機ＥＬ表示装置
における１画素の回路構成を例に挙げて説明している。

【００３３】１画素は、図１に示すとおり、被駆動素子
或いは表示素子としての有機ＥＬ素子５０、スイッチン
グ用薄膜トランジスタ（第１ＴＦＴ）１０、素子駆動用
薄膜トランジスタ（第２ＴＦＴ）２０及び保持容量Ｃｓ
を有し、更に、リセット用のスイッチ素子としてリセッ
ト用薄膜トランジスタ（第３ＴＦＴ）３０を備える。

【００３４】第１ＴＦＴ１０は、ここでは、ｎｃｈ−Ｔ
ＦＴで構成され、ゲートラインＧＬにゲート電極が接続
され、ドレインがデータラインＤＬに接続され、ソース
は、後述するように第２ＴＦＴ２０及び保持容量Ｃｓに
接続されている。

【００３５】第２ＴＦＴ２０は、本実施形態ではｎｃｈ
−ＴＦＴで構成され、駆動電源Ｐｖｄｄ（実際にはここ
では駆動電源ラインＶＬ）にそのドレインが接続され、
有機ＥＬ素子５０の陽極側にソースが接続されている。
さらにゲートは、上記第１ＴＦＴ１０のソース、及び以
下の保持容量Ｃｓの第１電極に接続されている。

【００３６】保持容量Ｃｓは、第１及び第２電極を備
え、第１電極は第１ＴＦＴ１０のソースと第２ＴＦＴ２
０のゲートとに接続され、第２電極は、第２ＴＦＴ２０
のソースと有機ＥＬ素子５０の陽極との間に接続されて
いる。

【００３７】第３ＴＦＴ（放電トランジスタ）３０は、
ここではｎｃｈ−ＴＦＴで構成されており（但しｐｃｈ
−ＴＦＴでも良い）、ゲートはリセット信号が印加され
るリセットラインＲＳＬに接続され、ドレインは保持容
量の第２電極に接続され、ソースは保持容量の第２電極
電位を規定する電圧が供給されている容量ラインＳＬに
接続されている。

【００３８】以上のような回路構成において、ゲートラ
インＧＬに選択信号（ゲート信号）が出力されるとこれ
に応じて第１ＴＦＴ１０はオン状態となる。第３ＴＦＴ
３０はこの第１ＴＦＴ１０とほぼ同時のタイミングによ
りにオンオフ制御されており、第１ＴＦＴ１０がオンし
たとき、第３ＴＦＴ３０もリセット信号によってオンし
ており、保持容量Ｃｓの第２電極は、この第３ＴＦＴ３
０のソースに接続された容量ラインＳＬの固定電位Ｖｓ
ｌ（例えば０Ｖ）に等しくなっている。従って、第１Ｔ
ＦＴ１０がオンして第１ＴＦＴ１０のソース電圧がデー
タラインＤＬに供給されているデータ信号の電圧と等し
くなると、保持容量Ｃｓは、第２電極の固定電位と、上
記第１ＴＦＴ１０のソース電位との差、実質的にはデー
タ信号に対応した電圧に応じて充電される。

【００３９】第２ＴＦＴ２０は、保持容量Ｃｓに保持さ
れた電荷に応じた電圧が第２ＴＦＴ２０のゲートに印加
され、該第２ＴＦＴがオン状態となると、このゲート電
圧に応じた電流が、駆動電源ラインＶＬから第２ＴＦＴ
２０のドレイン・ソース間を介して有機ＥＬ素子５０に
供給される。よって、流れた電流量に応じて、第２ＴＦ
Ｔ２０のソース電位が上昇する。このとき、第３ＴＦＴ
３０はオフ制御されていて、保持容量Ｃｓの第２電極
は、容量ラインＳＬから切り離されている。このため、
保持容量Ｃｓは第２ＴＦＴ２０のゲートソース間に接続
された状態となり、ソース電位が上昇してもその分ゲー
ト電位が上昇し、データ信号に応じた第２ＴＦＴ２０の
ゲートソース間電圧Ｖｇｓが、この保持容量Ｃｓによっ
て維持される。

【００４０】従って、本実施形態の回路構成によれば、
有機ＥＬ素子５０に電流が流れて第２ＴＦＴ２０のソー
ス電位が上昇しても、保持容量Ｃｓの機能により有機Ｅ
Ｌ素子５０にはデータ信号に応じた電流が安定して供給
される。また、第２ＴＦＴ２０にｎｃｈ−ＴＦＴを採用
するため、ビデオ信号と同一極性のデータ信号を利用で
きる。さらに、第２ＴＦＴのドレインが接続される駆動
電源Ｐｖｄｄは、例えば１４Ｖと十分高い電圧であるこ
とから、ｎｃｈ−ＴＦＴの第２ＴＦＴ２０についてもそ
の飽和領域での駆動が可能であり、ソースドレイン間電
圧の変動を受けずに有機ＥＬ素子５０に電流を供給する
ことが可能である。なお、ここで、ゲートラインＧＬに
印加されるゲート信号は、一例として０Ｖ〜１２Ｖの範
囲、データ信号は１Ｖ〜６Ｖ、容量ラインＳＬの固定電
位は０Ｖ程度で各回路素子を駆動することができる。ま
た、第２ＴＦＴ２０としてｎｃｈ−ＴＦＴを採用してい
るので、データ信号としては、ビデオ信号と同一極性の
信号を使用することができる。

【００４１】なお、後述するように、上記ｎチャネル型
の第２ＴＦＴ２０には、チャネルとソース・ドレイン間
に低濃度不純物注入領域を有するいわゆるＬＤＤ構造
（本明細書では、これをＬＤ構造と呼んでいる）を採用
することもできる。

【００４２】図２は、上記のような各画素に対して対応
するゲート信号（Ｇ１〜Ｇｍ）及びリセット信号（ＲＳ
１〜ＲＳｍ）を供給するための回路の概略を示してお
り、図３はこの回路の動作を示している。アクティブマ
トリクス型の有機ＥＬ表示装置において、マトリクス状
に配列された画素の各第１ＴＦＴ１０は、図２に概略し
たような垂直ドライバ１００から出力されるゲート信号
によって行毎（ゲートラインＧＬ毎）に順次選択され、
このとき図示しない水平ドライバから各データラインＤ
Ｌに出力されるデータ信号を取り込む。

【００４３】垂直ドライバ１００のシフトレジスタ１１
０は、垂直スタートパルスを１Ｈ（１水平走査期間）毎
にシフトし、図３に示すように、出力部１２０に対し、
順にシフトパルスＳ１、Ｓ２、Ｓ３・・・Ｓｍを出力す
る。

【００４４】出力部１２０は一例として図２（ｂ）に示
すような構成を備えており、２つのアンドゲート１２
２、１２４を各行に対応して備え、図３に示すようなゲ
ート信号Ｇ１、Ｇ２、Ｇ３・・・Ｇｍと、リセット信号
ＲＳ１、ＲＳ２、ＲＳ３・・・ＲＳｍを順次対応するラ
インに出力する。アンドゲート１２２は、前後するシフ
トパルスの論理積をとる。アンドゲート１２４の一方の
入力端子には、１Ｈの切り替わり期間において、ゲート
ラインＧＬへのゲート信号を出力を禁止するイネーブル
信号ＥＮＢ（図３参照）が供給されており、アンドゲー
ト１２４は、このＥＮＢと上記アンドゲート１２２との
論理積をとる。アンドゲート１２２から出力される２つ
のシフトパルス（図２ではＳ１とＳ２）の論理積は、本
実施形態においてリセット信号ＲＳ（ここではＲＳ１）
として用いられる。そして、アンドゲート１２４が、Ｅ
ＮＢ信号によって出力が許可された期間のみ、上記アン
ドゲート１２２の論理積結果を各ゲートラインＧＬにゲ
ート信号（ここではＧ１）として出力する。

【００４５】アンドゲート１２２から出力されるリセッ
ト信号ＲＳは、上述のようにリセットラインＲＳＬを介
して対応する画素の第３ＴＦＴ３０のゲートに印加さ
れ、また、ゲート信号Ｇは対応する画素の第１ＴＦＴ１
０のゲートに印加される。ここで、図２の回路によって
作成されたリセット信号ＲＳと、ゲート信号Ｇとは、図
３に示すように例えば１行目の画素に供給されるＧ１、
ＲＳ１を比較すると分かるように、ゲート信号ＧのＨレ
ベル期間（ｎｃｈ−ＴＦＴ１０のオン制御期間）は、リ
セット信号のＨレベル期間（ｎｃｈ−ＴＦＴ３０のオン
制御期間）よりもＥＮＢ信号によって制限された期間だ
け短い。

【００４６】従って、Ｇ１、ＲＳ１によって制御される
１行目の画素を例に挙げると、まずリセット信号ＲＳ１
によって第３ＴＦＴ３０がオン制御される。つまり、保
持容量Ｃｓの第２電極が保持容量ラインの電位に固定さ
れた後、第１ＴＦＴ１０がゲート信号Ｇ１によってオン
し、保持容量Ｃｓの第１電極にはデータラインＤＬにお
けるデータ信号とほぼ同一の電圧が印加されることとな
る。また、リセット信号ＲＳは、ゲート信号ＧがＬレベ
ル（ＴＦＴオフレベル）となってからＬレベルとなる。
つまり、保持容量Ｃｓの第２電極は、第１ＴＦＴ１０が
オフして第１電極側の電位が決まるまで固定電位Ｖｓｌ
に維持される。よって、第１ＴＦＴ１０のオン期間中に
第３ＴＦＴ３０がオフすることで保持容量Ｃｓの第１電
極電位が変動し、オンしている第１ＴＦＴ１０を介して
データラインＤＬに一旦保持したデータ信号が漏れてし
まうということを確実に防止することが可能となってい
る。

【００４７】図４及び図５は、本実施形態において採用
可能な他の１画素当たりの回路構成を示している。な
お、図１と共通する部分には同一の符号を付し説明を省
略する。

【００４８】図４の回路構成において、図１と相違する
点は、図４では、駆動電源ラインＶＬと有機ＥＬ素子５
０との間に複数（ここでは２つ）のｎｃｈ−ＴＦＴを並
列して設けている点であり、他は図１と動作を含めて共
通する。このように第２ＴＦＴ２０を複数個（ｋ個）と
することで、各第２ＴＦＴ２０の流す電流が等しく
「ｉ」の場合に、有機ＥＬ素子５０には最大で合計「ｋ
×ｉ」の電流が供給されることとなる。例えばｋ＝２の
場合を例に挙げると、一方の第２ＴＦＴ２０が最悪で全
く動作しない場合であっても、他の有機ＥＬ素子５０で
供給される「２×ｉ」電流に対し、有機ＥＬ素子５０に
「ｉ」の電流を供給することは可能となる。第２ＴＦＴ
２０を１つだけ採用した場合にはこのＴＦＴ２０が不良
になると電流値「０」、つまり、画素欠陥となってしま
う。従って、このような場合と比較すると、図４のよう
に複数の第２ＴＦＴ２０を設けることで、各有機ＥＬ素
子５０の画素毎の発光輝度ばらつきを緩和し、かつ画素
に発生する欠陥の割合を格段に減少させることが可能で
あり、信頼性を高めた回路構成が実現されている。

【００４９】図５の回路構成において、図１と相違する
点は、第３ＴＦＴ３０のゲートが第１ＴＦＴ１０のゲー
トと共にゲートラインＧＬに接続され、これらが同一の
ゲート信号Ｇによって制御されていることである。図３
のタイミングチャートのように第１ＴＦＴ１０のオン期
間より第３ＴＦＴ３０のオン期間を長く設定すること
で、保持容量Ｃｓの保持する電位の変動はより確実に低
減されるが、図５のような回路構成として第１ＴＦＴＦ
Ｔ１０と第３ＴＦＴ３０を同一タイミングでオンオフ制
御する構成であっても、第３ＴＦＴ３０が第１ＴＦＴ１
０より早くオフする可能性は低く、保持容量Ｃｓに正確
にデータ信号に応じた電荷を蓄積させ、第２ＴＦＴ２０
を駆動することができる。また図５に示すような回路構
成では、後述する図８からもわかるとおり、１画素内に
おける配線及び第３ＴＦＴ３０のための配置スペースを
最小限に抑えることができ、図１や図４の構成と比較し
て、有機ＥＬ素子５０の配置領域（発光領域）、つまり
開口率をその分大きくすることができる。

【００５０】図６は、図４に示す回路構成を備えた１画
素当たりの平面構成の例を示す。また、図７（ａ）は、
図６のＡ−Ａ線に沿った第１ＴＦＴ１０の断面、図７
（ｂ）は、図６のＢ−Ｂ線に沿った第２ＴＦＴ２０の断
面、図７（ｃ）は、図６のＣ−Ｃ線に沿った第３ＴＦＴ
３０の断面の一例をそれぞれ示している。

【００５１】図６の構成では、もちろん、対応する図４
のように各画素は、有機ＥＬ素子５０、第１，第２及び
第３ＴＦＴ１０，２０，３０、及び保持容量Ｃｓを画素
領域内に備えている。図６の例では、ゲートライン（Ｇ
Ｌ）４０は、行方向に延び、２本のゲート電極２がこの
ゲートライン４０から該ＴＦＴ１０の能動層６の形成領
域の上に延び、ダブルゲート構造のＴＦＴが採用されて
いる。またゲートライン４０と平行して行方向には第３
ＴＦＴ３０を駆動するためのリセットライン（ＲＳＬ）
４６が形成され、第３ＴＦＴ３０の能動層３６の上にこ
のリセットライン４６からゲート電極３２が延びてい
る。

【００５２】また、第１ＴＦＴ１０にデータ信号を供給
するデータライン（ＤＬ）４２と、第２ＴＦＴ２０に駆
動電源Ｐｖｄｄからの電流を供給する駆動電源ライン
（ＶＬ）４４とが、それぞれ画素の列方向に配置されて
いる。さらに、第３ＴＦＴ３０（ここではＴＦＴ３０の
ドレイン）を介して保持容量Ｃｓの第２電極８に対し
て、固定電位Ｖｓｌを供給するための容量ライン（Ｓ
Ｌ）４８が、上記データライン４２及び駆動電源ライン
４４と並んで列方向に配置されている。

【００５３】さらに、駆動電源ライン４４と、有機ＥＬ
素子５０との間には、２つの第２ＴＦＴ２０が並列接続
されており、この１つの第２ＴＦＴ２０は、図６に示す
ように、列方向（ここでは画素長手方向に一致し、また
データライン４２及び駆動電源ライン４４の延在方向と
一致）に各チャネル長方向が沿うように、２つが一直線
状に並んで設けられ、保持容量Ｃｓの第１電極７とのコ
ンタクト部分より２つのＴＦＴ２０に共通のゲート電極
２４が引き出され、第２ＴＦＴ２０の能動層１６を覆っ
ている。もちろん第２ＴＦＴ２０はこのようなレイアウ
トに限られるものではないが、このように画素長手方向
にチャネル長方向が沿うように配置することで、信頼性
向上のために第２ＴＦＴ２０のチャネル長を長くするこ
とが望まれる場合に、このような第２ＴＦＴ２０を、限
られた１画素内に効率的に配置することが可能となる。
さらに、後述するように能動層１６として非晶質シリコ
ンをレーザアニールして多結晶化して得た多結晶シリコ
ンを用いる場合において、レーザアニールの走査方向を
列方向に設定し、図６のように、第２ＴＦＴ２０の長い
チャネル長方向を列方向に向け、かつ、２つの第２ＴＦ
Ｔ２０を列方向に離間して配置する構成を採用すること
により、各ＴＦＴ２０の能動層１６に対し、複数回のパ
ルスレーザが照射される可能性が高まり、ＴＦＴ２０の
特性のばらつきが、画素間で平均化することができる
（ばらつきを小さくすることができる）。

【００５４】次に画素の各回路素子の断面構造について
更に図７を参照して説明する。図７（ａ）〜（ｃ）に示
すように、本実施形態では、第１，第２及び第３ＴＦＴ
１０，２０，３０のいずれもゲート電極（２，２４，３
２）が、間にゲート絶縁膜４を挟んで能動層（６，１
６，３６）の上方に配置されたいわゆるトップゲート型
のＴＦＴ構造が採用されている（もちろんボトムゲート
型でもよい）。

【００５５】第１、第２及び第３ＴＦＴ１０、２０、３
０の各能動層６，１６，３６には、ガラスなどの透明絶
縁基板１上に形成したａ−Ｓｉを、同一のレーザアニー
ル処理工程によって多結晶化し、得たｐ−Ｓｉをパター
ニングして得られた層が用いられている。また、ここで
は、いずれのＴＦＴの能動層も、そのソース領域、ドレ
イン領域に、同一のドーピング工程によりｎ型不純物が
ドープされており、いずれもｎｃｈ−ＴＦＴとして構成
されている。

【００５６】第１ＴＦＴ１０では、ゲートライン４０か
らゲート電極２が２カ所で突出形成されていて、回路的
にダブルゲート構造のＴＦＴが形成されている。能動層
６はゲート電極２の直下の領域が不純物のドープされな
い真性のチャネル領域６ｃとなり、チャネル領域６ｃの
両側には、ここではリン（Ｐ）などの不純物がドープさ
れたドレイン領域６ｄ、ソース領域６ｓが形成され、ｎ
ｃｈ−ＴＦＴが構成されている。

【００５７】第１ＴＦＴ１０のドレイン領域６ｄは、第
１ＴＦＴ１０全体を覆って形成される層間絶縁膜１４の
上に形成され画素に対応した色のデータ信号を供給する
データライン４２と、該層間絶縁膜１４及びゲート絶縁
膜４に開口されたコンタクトホールで接続されている。

【００５８】第１ＴＦＴ１０のソース領域６ｓは、保持
容量Ｃｓの第１電極７を兼用している。第１電極７の上
にはゲート絶縁膜４を挟んでゲートライン４０等と同一
材料からなる第２電極８が形成され、第１及び第２電極
７，８が、ゲート絶縁膜４を挟んで重なった領域が保持
容量Ｃｓを構成している。第１電極７は第２ＴＦＴ２０
の形成領域（能動層１６）に延び、接続配線２６を介し
て、第２ＴＦＴ２０のゲート電極２４と接続されてい
る。また、第２電極８は、この第２電極８及びゲート電
極２、ゲートライン４０を覆って形成される層間絶縁膜
１４の上層に、後述するデータライン４２などと同時に
形成される共通接続配線３４によって、第３ＴＦＴ３０
のドレイン３６ｄと、第２ＴＦＴ２０のソース１６ｓ
と、有機ＥＬ素子５０の後述する陽極５２に接続されて
いる。

【００５９】２つの第２ＴＦＴ２０の能動層１６は、ゲ
ート電極２４の下方がチャネル領域１６ｃで、チャネル
領域１６ｃの両側には、それぞれ、リン（Ｐ）などの不
純物がドープされたドレイン領域１６ｄ、ソース領域１
６ｓが形成され、ｎｃｈ−ＴＦＴが構成されている。２
つの第２ＴＦＴ２０の各ドレイン領域１６ｄは、図６及
び図７（ｂ）の例では互いに共通であり、層間絶縁膜１
４及びゲート絶縁膜４に開口された１つの共通コンタク
トホールを介してドレイン電極を兼用する駆動電源ライ
ン４４と接続されている。一方、２つの第２ＴＦＴ２０
のソース領域１６ｓは、それぞれ、層間絶縁膜１４及び
ゲート絶縁膜４に開口されたコンタクトホールを介して
上記共通接続配線３４に接続されている。

【００６０】第３ＴＦＴ３０は、図７（ｃ）に示すよう
に、第１及び第２ＴＦＴ１０，２０と基本的に同様の構
成に、リセットライン（ＲＳＬ）４６と一体のゲート電
極３２の下方がチャネル領域３６ｃとなり、チャネル領
域３６ｃの両側にはリンなどの不純物がドープされてソ
ース領域３６ｓ及びドレイン領域３６ｄが形成され、ｎ
ｃｈ−ＴＦＴが構成されている。

【００６１】第３ＴＦＴ３０のソース領域３６ｓは、層
間絶縁膜１４及びゲート絶縁膜４に開口されたコンタク
トホールを介してソース電極を兼用する容量ライン（Ｓ
Ｌ）４８と接続されている。また、第３ＴＦＴ３０のド
レイン領域３６ｄは、層間絶縁膜１４及びゲート絶縁膜
４に開口されたコンタクトホールを介してドレイン電極
を兼用する上記共通接続配線３４に接続されている。

【００６２】第１ＴＦＴ１０のゲート電極２（ゲートラ
イン４０）、第２ＴＦＴ２０のゲート電極２４（接続部
２６からの配線部を含む）、第３ＴＦＴ３０のゲート電
極３２（リセットライン４８）及び保持容量Ｃｓの第２
電極８は、それぞれ例えばＣｒを用いて同時にパターニ
ング形成されている。また、データライン４２、駆動電
源ライン４４、容量ライン４８及び共通接続配線３４、
接続配線２６はそれぞれ例えばＡｌなどを用いて同時に
パターニング形成されている。なお、図６に示すように
第２ＴＦＴ２０のソース領域１６ｓに接続される共通接
続配線３４は、後述する有機ＥＬ素子５０の陽極５２
と、第２ＴＦＴ２０のゲート電極形成領域との間を覆う
ように画素長手方向（ここでは列方向）に沿って配置さ
れており、第２ＴＦＴ２０のチャネル領域１６ｃを有機
ＥＬ素子５０からガラス基板１側に射出される光から遮
光する機能を発揮することができる。

【００６３】第３ＴＦＴ３０のソース領域３６ｓ、保持
容量Ｃｓの第２電極８及び第２ＴＦＴ２０のソース領域
１６ｓとそれぞれ接続された上述の共通接続配線３４
は、この配線３４、データライン４２、駆動電源ライン
４４、容量ライン４８を含む基板全体を追って形成され
た第１平坦化絶縁層１８に開口されたコンタクトホール
を介して図７（ｂ）に示すように、有機ＥＬ素子５０の
陽極５２と接続されている。

【００６４】以上のように本実施形態では、１画素内に
それぞれ第１、第２及び第３ＴＦＴ１０，２０，３０の
３種類のＴＦＴを形成しているが、第２ＴＦＴ２０とし
てｎｃｈＴＦＴを用いることが可能な回路構成の採用に
より、３種類のこれらのＴＦＴ１０，２０，３０は同一
工程を経て同時に形成することが可能である。従って、
同時に形成すれば、ＴＦＴ数が増加することによる工程
増加を防止できる。

【００６５】有機ＥＬ素子５０は、ＩＴＯ(Indium Tin
Oxide）等からなる透明の陽極５２と、例えばＡｌなど
の金属からなる陰極５７との間に有機化合物が用いられ
た発光素子層（有機層）５１が形成されて構成されてお
り、本実施形態では、図３（ｂ）に示すように基板１側
から陽極５２、発光素子層５１、陰極５７がこの順に積
層されている。なお、図７（ｂ）に示すように、上記第
１平坦化絶縁層１８の上には、有機ＥＬ素子５０の陽極
５２の形成中央領域のみ開口された第２平坦化絶縁層６
１が形成されており、この第２平坦化絶縁層６１は、陽
極５２のエッジを覆い、また配線領域及び第１及び第２
及び第３ＴＦＴ形成領域、保持容量形成領域を覆ってお
り、陽極５２と最上層の陰極５７とのショートや発光素
子層５１の断線を防止している。

【００６６】発光素子層５１は、この例では、陽極側か
ら、例えばホール輸送層５４、有機発光層５５、電子輸
送層５６が例えば真空蒸着によって順に積層されてい
る。発光層５５は各画素が異なる例えば、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）に割り当てられたカラー表示装置の場
合、割り当てられた発光色毎に異なる材料が用いられ
る。他のホール輸送層５４、電子輸送層５６は、図７
（ｂ）に例示するように全画素に対して共通で形成する
ことも可能であり、また、色毎に発光層５５と同様別の
材料が用いてもよい。各層に用いられる材料について一
例を挙げると以下の通りである。

【００６７】ホール輸送層５４：ＮＢＰ、発光層５５：レッド（Ｒ）・・・ホスト材料（Ａｌ
ｑ₃）に赤色のドーパント（ＤＣＪＴＢ）をドープ、グリーン（Ｇ）・・・ホスト材料（Ａｌｑ₃）に緑色の
ドーパント（Coumarin 6）をドープ、ブルー（Ｂ）・・・ホスト材料（Ａｌｑ₃）に青色のド
ーパント(Perylene)をドープ、電子輸送層５６：Ａｌｑ₃、また、陰極５７と電子輸送層５６との間には例えばフッ
化リチウム（ＬｉＦ）等を用いた電子注入層を形成して
いても良い。またホール輸送層はそれぞれ異なる材料を
用いた第１及び第２ホール輸送層から構成されていても
良い。また、各発光素子層５１は少なくとも発光材料を
含有する発光層５５を備えているが、用いる材料によっ
ては上記ホール輸送層や、電子輸送層などは必ずしも必
要でないこともある。なお、略称にて記載した材料の正
式名称は、それぞれ、「ＮＢＰ」・・・N,N'-Di((naphthalene-1-yl)-N,N'-diphe
nyl-benzidine)、「Ａｌｑ₃」・・・Tris(8-hydroxyquinolinato)aluminum、「ＤＣＪＴＢ」・・・(2-(1,1-Dimethylethyl)-6-(2-(2,3,
6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]
quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propan
edinitrile、「Coumarin 6」・・・3-(2-Benzothiazolyl)-7-(diethylam
ino)coumarin、「ＢＡｌｑ」・・・(1,1'-Bisphenyl-4-0lato)bis(2-methy
l-8-quinolinplate-N 1,08)Aluminum、である。但し、
もちろん発光素子層５１の構成は、これらの構成、これ
らの材料には限られない。

【００６８】次に、図８を参照して、本発明の実施形態
に係る画素の他の構成について説明する。図８は図５に
示す回路構成を備えた１画素当たりの平面構成の例を示
しており、図６及び図７と共通する部分には同一符号を
付している。上記図６の平面構成と相違する点は、主と
して、第１ＴＦＴ１０のゲート電極２を兼用しゲート信
号Ｇを供給するゲートライン４１が、第３ＴＦＴ３０の
ゲート電極３２を兼用する点と、駆動電源ライン４４と
有機ＥＬ素子５０の陽極５２との間に、単一の第２ＴＦ
Ｔ２０が配置されている点である。各ＴＦＴ１０，２
０，及び３０、容量Ｃｓ、有機ＥＬ素子５０の基本的な
断面構造は、図７（ａ）〜（ｃ）とほぼ共通している。
もちろん、図８の構成においても、第２ＴＦＴ２０はｎ
ｃｈ−ＴＦＴで構成されており、ゲートソース間電圧
は、保持容量Ｃｓによってデータ信号に応じた電圧に維
持されている。

【００６９】図８の構成例では、ゲートライン４１が、
第１ＴＦＴ１０のゲート電極２と第３ＴＦＴ３０のゲー
ト電極３２を兼用することにより、図６との比較からも
わかるように行方向に配置される配線は、各行毎には１
本のゲートライン４１でよく、各画素の形成領域をその
分広くすることが可能となっている。第３ＴＦＴ３０の
能動層３６は、図８の例では、第１ＴＦＴ１０の能動層
６と平行に、この能動層６よりゲートライン４１から離
れた位置に配置されている。第１ＴＦＴ１０にデータ信
号を供給するデータライン４２は、この第３ＴＦＴ３０
の能動層３６の上方を横切っている。そして、第３ＴＦ
Ｔ３０のドレイン側は該データライン４２と平行して列
方向に配列されている容量ライン４８に接続されてい
る。この第３ＴＦＴ３０のドレイン領域３６ｄは、共通
接続配線３４によって、図８では駆動電源ライン４４の
長手方向に沿って配置されている保持容量Ｃｓの第２電
極８、第２ＴＦＴ２０のソース領域１６ｓ、及び有機Ｅ
Ｌ素子５０の陽極５２にそれぞれ接続されている。

【００７０】図８と図６とを比較すると明らかなよう
に、駆動電源ライン４４の行方向における配置ピッチが
ほぼ同じである場合、図８では、１画素内において有機
ＥＬ素子５０の陽極５２の形成面積が広く確保されてお
り、より開口率の高い、つまりより高輝度の表示を実現
することができる。

【００７１】なお、以上の説明において第１〜第３ＴＦ
Ｔ１０，２０，３０の能動層にはそれぞれ多結晶シリコ
ンを用いた場合を例に説明しているが、もちろんアモル
ファスシリコンを能動層に採用してもよい。多結晶シリ
コンを能動層に用いたＴＦＴを採用する場合、同一基板
には各画素を駆動する上述の垂直ドライバや水平ドライ
バを同じ多結晶シリコンを能動層に用いたＴＦＴを形成
する。この場合、ドライバ部のＴＦＴにはＣＭＯＳ構造
が採用されることが多く、ｎｃｈ−ＴＦＴ及びｐｃｈ−
ＴＦＴの両方を形成する必要がある。一方、アモルファ
スシリコンを各画素のＴＦＴに採用する場合、各画素を
駆動するためのドライバは専用の外付けＩＣが用いられ
る。このため、本発明のように各画素に３種類のＴＦＴ
を形成する場合において、いずれのＴＦＴもｎｃｈ−Ｔ
ＦＴにて構成できるため、第２ＴＦＴ２０にｐｃｈ−Ｔ
ＦＴを採用した場合と比較して、製造工程をより簡素な
ものにすることができる。

【００７２】また、各ＴＦＴについては、適宜チャネル
領域とドレイン領域との間又はチャネル領域とソース領
域との間にＬＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ）領域が
形成されていてもよい。

【００７３】次に、本実施形態において、各画素に設け
たリセット用の第３ＴＦＴ３０の更に別の用途について
説明する。第３ＴＦＴ３０は、上述のように、通常の表
示期間中においては、もちろん、第２ＴＦＴ２０のゲー
トソース間電圧を保持容量Ｃｓに保持させるために、上
述のように第１ＴＦＴ１０と同様なタイミングでオンオ
フ制御して用いるが、他の期間においては、別の用途に
も用いることができる。

【００７４】具体的には、有機ＥＬ素子５０の陽極−陰
極間に蓄積された電荷を所定タイミングで強制的に放電
するために用いることができる。第２ＴＦＴ２０のゲー
トソース間電圧Ｖｇｓが保持容量Ｃｓによって所定レベ
ルに維持されている期間中、有機ＥＬ素子５０の陽極５
２と陰極５７との間には、このＶｇｓに応じた電流が流
れ続け、その画素の表示期間が終了した時点において陽
極−陰極間にはある程度の電荷が残っている。このよう
な残存電荷のため、該当画素において、次の表示期間に
おける表示内容がこの残存電荷の影響を受け、いわゆる
残像のような現象が発生する可能性がある。そこで、所
定期間毎、例えば１垂直走査期間に１回、例えばその帰
線中において、全画素の第３ＴＦＴ３０を同時又は順に
オンさせれば、有機ＥＬ素子５０の陽極を容量ライン４
８に接続し、陽極電位を容量ライン４８の電位、例えば
０Ｖとすることができる。このような制御を行えば、１
表示期間終了後、次の表示期間が始まる前に有機ＥＬ素
子５０中の残存電荷を第３ＴＦＴ３０を介して放電させ
ることができ、残像などのない高品質の表示が可能とな
る。さらに、有機ＥＬ素子５０は流した電流量が多いほ
ど特性劣化が早まる傾向があり、不要な電荷を放電すれ
ば有機ＥＬ素子５０に不要な電流が流れ続けることを防
止でき、有機ＥＬ素子５０の寿命を延ばすことも可能と
なる。

【００７５】他の用途は、第３ＴＦＴ３０を例えば工場
からの出荷前などにおいて、各画素の検査に用いること
である。すなわち、第１ＴＦＴ１０をオンさせて検査用
のデータ信号を書き込んで第２ＴＦＴ２０をオンさせる
と、書き込んだ検査用データに応じた電流が駆動電源ラ
イン４４から第２ＴＦＴ２０のドレインソース間に流れ
る。従って、第２ＴＦＴ２０のソース電圧は、有機ＥＬ
素子５０に供給される電流量に応じた電圧となるはずで
あるため、このとき第３ＴＦＴ３０をオン制御して、こ
の第２ＴＦＴ２０のソース電圧（又はソースに流れた電
流）を容量ライン４８の電圧測定などによって、有機Ｅ
Ｌ素子に対して適正な電流を供給することができるかど
うかを確実かつ簡単に検査することができる。

【００７６】次に、上述の第２ＴＦＴ２０の他の構造に
ついて説明する。図９は、この第２ＴＦＴ２０の構成例
であり、図７の構成と相違する点は、第２ＴＦＴ２０
が、ライトドープ（ＬＤ：Lightly Dope：通常ＬＤＤと
呼ばれている）領域を有するいわゆるＬＤＤ型のＴＦＴ
によって構成されていることである。また、この図にお
いては、第２ＴＦＴ２０をシングルゲートの一般的な構
成とし、これにＬＤ領域１６ＬＤを設けている。すなわ
ち、ガラス基板１上には、能動層１６が形成されてお
り、これを覆ってゲート絶縁膜４が形成されている。能
動層１６の中央部分のゲート絶縁膜４の上方にはゲート
電極２４が配置されている。

【００７７】また、能動層１６の両端部には、高濃度に
不純物がドープされたドレイン領域１６ｄ、ソース領域
１６ｓが設けられている。そして、能動層１６のゲート
電極２４の下方部分がチャネル領域１６ｃとなってお
り、この能動層１６のチャネル領域１６ｃと、ソース領
域１６ｓ、ドレイン領域１６ｄとの間が低濃度不純物注
入によるＬＤ領域１６ＬＤとなっている。

【００７８】第２ＴＦＴとして、このような周辺トラン
ジスタに比べ大きなＬＤ領域を有するＴＦＴを採用する
ことによって、耐圧を大きくできるとともに、ゲート電
圧の変化に対する電流量の変化を大きくすることができ
る。

【００７９】すなわち、ＴＦＴ２０のゲート長（チャネ
ル長方向）を長くすると、ゲート電圧に対し電流量が変
化する範囲を大きくして、ゲート電圧の変化による電流
量調整の精度を向上することができる。本実施形態で
は、大きなＬＤ構造とすることで、ゲート長を長くする
のと同様の効果が得られる。

【００８０】実際にゲート電極２４の幅を広げてゲート
長を長くした場合、幅広（ゲート長が長い）のゲート電
極２４を他との絶縁を確保しながら引き回す必要があ
る。しかし、ＬＤ構造により、実質的にゲート長を長く
したのと同じ効果が得られれば、遮光性のゲート電極２
４の幅を特別広くせずにすみ、１画素内における開口率
を向上させることが可能となる。

【００８１】なお、このようなＬＤ構造は、第１ＴＦＴ
１０や、ドライバ回路のＴＦＴにおいても採用される場
合がある。

【００８２】本実施形態においては、第２ＴＦＴ２０に
おけるＬＤの領域を第１ＴＦＴ１０や、ドライバ回路の
ＴＦＴに比べ大きくした。

【００８３】例えば、第１ＴＦＴ１０やドライバ回路に
おけるＴＦＴのＬＤ領域の長さを図９の長さとした場合
に、第２ＴＦＴ２０のＬＤ領域を図１０に示すように、
大きくした。これによって、電流量の制御をさらに精度
よく行え、かつ比較的トランジスタの大きさ自体は、ほ
とんど変更する必要がない。また、他のＴＦＴ１０など
のゲート電極と同等の幅のゲート電極を用いればよく設
計が容易となる。

【００８４】従って、このように、ＬＤＤ構造とするこ
とで、ゲート電極２４をあまり幅広にしなくてもすむた
め、開口率を大きくすることができる。これにより、画
素当たりの発光面積が増大するので、各有機ＥＬ素子に
流す電流を変更することなく、輝度を大きくすることが
できる。また、反対に開口率が向上するので、同一輝度
を実現するために有機ＥＬ素子に供給する電流を小さく
抑えることができ、有機ＥＬ素子の劣化を抑制すること
ができる。また、実質的には、ゲート長を長く、つまり
チャネル長（ＬＤ領域を含む）を長くできるため、エキ
シマレーザアニールによる能動層の再結晶化（ポリシリ
コン化）についての特性のバラツキ発生を抑えることが
できる。

【００８５】また、図１１には、他の実施形態の構成を
示す。この回路では、図１の回路に対し、電圧調整用の
ダイオード３１を有している。すなわち、保持容量ＣＳ
と、第３ＴＦＴ（放電トランジスタ）３０および有機Ｅ
Ｌ素子５０の間にダイオード３１が設けられている。こ
のダイオード３１は、第２ＴＦＴ２０と同一の構成を持
つＴＦＴで形成され、そのＴＦＴのゲートドレイン間を
ショートして形成されている。

【００８６】このダイオード３１を設けることによっ
て、第２ＴＦＴ２０のゲート電圧を、有機ＥＬ５０の閾
値（ＶｔＦ）とダイオード３１の閾値（Ｖｔｎ）とビデ
オ信号との和に設定することができ、有機ＥＬ５０やＴ
ＦＴトランジスタの閾値がばらついたり劣化しても、常
にビデオ信号に見合った電流を第２ＴＦＴ２０が流すこ
とができる。

【００８７】すなわち、ダイオード３１を設けることに
よって、素子特性のバラツキや劣化にほぼ関係なく、駆
動電流を制御することが可能となり、色むらの少ない表
示装置を提供することができる。

【００８８】なお、この回路においては、第３ＴＦＴ３
０が設けられている。そして、この第３ＴＦＴ３０によ
り、有機ＥＬ素子５０のアノード側電位を接地電位であ
る容量ラインＳＬの電圧に設定し、有機ＥＬ素子５０を
駆動する際の初期設定が行われる。このように、有機Ｅ
Ｌ素子５０のアノード側電位を強制的にある電位に設定
する（電荷を引き抜く）ことによって、残像減少を抑制
することができる。また、第３ＴＦＴ３０のソース側電
位を有機ＥＬのカソード側電位よりさらに低い電位に設
定することによって、有機ＥＬ素子における少なくとも
有機発光膜を含む有機膜に逆バイアスをかけることがで
きる。これによって、有機膜の特性回復を促進し、膜特
性の劣化速度を遅くすることができる。

【００８９】また、各画素に第３ＴＦＴ３０があるた
め、ゲート線方向に接続された全画素のリセットライン
ＲＳＬを活性化させて、発光させない時間を制御するこ
ともできる。これによって、輝度の調整を行うことがで
きると同時に、低消費電力化を図ることができる。さら
に、ＲＧＢ毎にリセットラインＲＳＬを結線し、ＲＧＢ
毎にオンさせる時間を変更することで、ＲＧＢ毎の発光
時間を制御することができる。これによって、ホワイト
バランスの調整ができ、画質の劣化を防止することがで
きる。

【００９０】また、図１２には、図１１の第３ＴＦＴ３
０のゲートをリセットラインＲＳＬではなく、ゲートラ
インＧＬに接続した例が示されている。この構成におい
ても、図１１の場合と同様の作用効果が得られる。すな
わち、ゲートラインＧＬが立ち上がると、第１ＴＦＴ１
０がオンして、データラインＤＬの第２ＴＦＴ２０のゲ
ート電圧がデータラインＤＬの電圧に設定される。ま
た、第３ＴＦＴ３０がオンするため、電源ラインＶＬか
らの電流が第２ＴＦＴ２０、第３ＴＦＴ３０を介し低電
圧（接地電位）の容量ラインＳＬに流れる。

【００９１】次に、データラインＤＬが立ち下がること
で、第１、第３ＴＦＴ１０、３０がオフになり、第２Ｔ
ＦＴ２０からの電流は、有機ＥＬ素子５０に流れ、発光
する。

【００９２】このとき、有機ＥＬ素子５０の上側（第２
ＴＦＴ２０に接続されている側）の電位は、有機ＥＬ５
０における電圧降下ＶｔＦ以上の電圧になる。一方、ダ
イオード３１における電圧降下Ｖｔｎが存在するため、
第２ＴＦＴ２０のゲート電圧は、有機ＥＬ素子５０に電
流が流れているときに有機ＥＬ素子５０の閾値（Ｖｔ
Ｆ）＋ダイオード３１の閾値（Ｖｔｎ）＋ビデオ信号の
電圧（Ｖｖｉｄｅｏ）となり、上述のように素子特性の
バラツキや劣化にほぼ関係なく、駆動電流を制御するこ
とが可能になり、色むらの少ない表示装置を得ることが
できる。

【００９３】

【発明の効果】以上説明したように、この発明において
は、エレクトロルミネッセンス素子などの被駆動素子に
安定して電力を供給することが可能となる。

【００９４】また、被駆動素子を動作させるためのデー
タ信号を、例えば表示装置においてビデオ信号の極性を
反転させて形成することなく利用できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る有機ＥＬ素子を駆動
する１画素当たりの回路構成を示す図である。

【図２】本発明の各画素に供給するゲート信号及びリ
セット信号を作成する回路の構成例を示す図である。

【図３】図２の回路の動作を示すタイミングチャート
である。

【図４】本発明の実施形態に係る有機ＥＬ素子を駆動
する１画素当たりの他の回路構成を示す図である。

【図５】本発明の実施形態に係る有機ＥＬ素子を駆動
する１画素当たりの他の回路構成を示す図である。

【図６】図４に示す回路構成を備えた１画素当たりの
平面構成を示す図である。

【図７】図６のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿
った断面構造を示す図である。

【図８】図５に示す回路構成を備えた１画素当たりの
平面構成を示す図である。

【図９】ＬＤ構造のＴＦＴの構成例を示す図である。

【図１０】ＬＤ領域を大きくしたＴＦＴの構成例を示
す図である。

【図１１】本発明の各画素に供給するゲート信号及び
リセット信号を作成する回路の他の構成例を示す図であ
る。

【図１２】本発明の各画素に供給するゲート信号及び
リセット信号を作成する回路のさらに他の構成例を示す
図である。

【図１３】従来のアクティブマトリクス型の有機ＥＬ
表示装置の回路構成を示す図である。

【符号の説明】

２，２４，３２ゲート電極、７保持容量の第１電
極、８保持容量の第２電極、１０第１ＴＦＴ（スイ
ッチング用薄膜トランジスタ）、１４層間絶縁膜、２
０第２ＴＦＴ（素子駆動用薄膜トランジスタ）、２６
接続配線（コネクタ部）、３１電圧調整用ダイオー
ド、３４共通接続配線、３０第３ＴＦＴ（スイッチ
ング用薄膜トランジスタ）、４０，４１ゲートライン
（ＧＬ）、４２データライン（ＤＬ）、４４駆動電
源ライン（ＶＬ）、４６リセットライン（ＲＳＬ）、
４８容量ライン（ＳＬ）、５０有機ＥＬ素子、５１
発光素子層、５２陽極、５４ホール輸送層、５５
発光層、５６電子輸送層、５７陰極、６１第２
平坦化絶縁層、１００垂直ドライバ、１１０シフト
レジスタ、１２０出力部、１２２，１２４アンドゲ
ート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０５Ｂ 33/14 Ａ 29/786 Ｈ０１Ｌ 29/78 ６１２ＺＨ０５Ｂ 33/14 Ｆターム(参考） 3K007 AB02 AB04 AB17 AB18 BA06 BB07 DB03 GA02 GA04 5C080 AA06 BB05 CC03 DD05 DD22 DD29 EE19 EE29 FF11 5C094 AA04 AA07 AA55 BA03 BA27 CA19 DB01 DB04 EA04 FB01 FB12 FB14 FB15 FB20 5F110 AA04 AA16 BB02 CC02 DD02 EE04 EE28 GG02 GG13 HJ01 HL03 HM14 HM15 NN73 NN74 NN78

Claims

【特許請求の範囲】

【請求項１】選択信号をゲートに受けて動作し、デー
タ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、被駆動素子にソースが
接続され、前記スイッチング用薄膜トランジスタから供
給されるデータ信号をゲートに受けて、前記駆動電源か
ら前記被駆動素子に供給する電力を制御する素子駆動用
薄膜トランジスタと、第１電極が前記スイッチング用薄膜トランジスタと前記
素子駆動用薄膜トランジスタの前記ゲートとに接続さ
れ、第２電極が前記素子駆動用薄膜トランジスタのソー
スと前記被駆動素子との間に接続され、前記データ信号
に応じて前記素子駆動用薄膜トランジスタのゲートソー
ス間電圧を保持する保持容量と、前記保持容量の第２電極の電位を制御するためのスイッ
チ素子と、を有することを特徴とする半導体装置。
【請求項２】マトリクス状に配置された複数の画素を
備えるアクティブマトリクス型の表示装置であって、各画素は、少なくとも、被駆動素子と、選択信号をゲートに受けて動作し、データ信号を取り込
むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、前記被駆動素子にソー
スが接続され、前記スイッチング用薄膜トランジスタか
ら供給されるデータ信号をゲートに受けて、前記駆動電
源から前記被駆動素子に供給する電力を制御する素子駆
動用薄膜トランジスタと、第１電極が前記スイッチング用薄膜トランジスタと前記
素子駆動用薄膜トランジスタの前記ゲートとに接続さ
れ、第２電極が前記素子駆動用薄膜トランジスタのソー
スと前記被駆動素子との間に接続され、前記データ信号
に応じて前記素子駆動用薄膜トランジスタのゲートソー
ス間電圧を保持する保持容量と、前記保持容量の第２電極の電位を制御するためのスイッ
チ素子と、を有することを特徴とする表示装置。
【請求項３】請求項１又は請求項２のいずれかに記載
の装置において、前記素子駆動用薄膜トランジスタは、ｎチャネル型薄膜
トランジスタであることを特徴とする半導体装置又は表
示装置。
【請求項４】請求項３に記載の装置において、前記ｎチャネル型の素子駆動用薄膜トランジスタは、チ
ャネル領域と高濃度不純物注入したソース領域およびド
レイン領域との間に低濃度不純物注入したＬＤ領域を有
することを特徴とする半導体装置又は表示装置。
【請求項５】請求項４に記載の装置において、前記ｎチャネル型の素子駆動用薄膜トランジスタのＬＤ
領域は、少なくとも周辺回路におけるｎチャネル薄膜ト
ランジスタのＬＤ領域よりも大きく設定されていること
を特徴とする半導体装置又は表示装置。
【請求項６】請求項１〜請求項５のいずれか一つに記
載の装置において、前記被駆動素子は、エレクトロルミネッセンス素子であ
ることを特徴とする半導体装置又は表示装置。
【請求項７】請求項１〜請求項６のいずれか一つに記
載の装置において、前記スイッチ素子は、前記スイッチング用薄膜トランジ
スタのオンオフに応じて前記保持容量の第２電極の電位
を制御することを特徴とする半導体装置又は表示装置。
【請求項８】請求項７に記載の装置において、前記スイッチ素子によって、前記スイッチング用薄膜ト
ランジスタのオン動作時に前記保持容量の第２電極が固
定電位に制御されることを特徴とする半導体装置又は表
示装置。
【請求項９】請求項７に記載の装置において、前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作より前
から前記保持容量の第２電極が固定電位に制御され、前記スイッチング用薄膜トランジスタがオフした後に、
前記保持容量の第２電極に対する電位制御を停止するこ
とを特徴とする半導体装置又は表示装置。
【請求項１０】請求項７に記載の装置において、前記スイッチ素子は、薄膜トランジスタであり、所定の
リセット信号又は前記スイッチング用薄膜トランジスタ
に供給される選択信号に応じて、前記保持容量の第２電
極の電位を制御することを特徴とする半導体装置又は表
示装置。
【請求項１１】請求項１〜請求項１０のいずれか一つ
に記載の装置において、前記スイッチ素子は、前記素子駆動用薄膜トランジスタ
のソースに接続されており、所定タイミングで前記被駆
動素子に蓄積された電荷を放電させるために用いられる
ことを特徴とする半導体装置又は表示装置。
【請求項１２】請求項１〜請求項１１のいずれか一つ
に記載の装置において、前記スイッチ素子は、前記素子駆動用薄膜トランジスタ
のソースに接続されており、前記被駆動素子に接続され
た前記素子駆動用薄膜トランジスタのソース電位又は電
流の測定に用いられることを特徴とする半導体装置又は
表示装置。
【請求項１３】エレクトロルミネッセンス素子を複数
マトリクス状に配置した表示装置であって、エレクトロルミネッセンス素子へ供給する駆動電流を制
御する駆動トランジスタが各エレクトロルミネッセンス
素子に対応して設けられ、この駆動トランジスタはｎチャネルトランジスタであ
り、かつチャネル領域と高濃度不純物注入したソースお
よびドレイン領域との間に低濃度不純物注入したＬＤ領
域が設けられている表示装置。
【請求項１４】エレクトロルミネッセンス素子を複数
マトリクス状に配置した表示装置であって、エレクトロルミネッセンス素子へ供給する駆動電流を制
御する駆動トランジスタが各エレクトロルミネッセンス
素子に対応して設けられ、この駆動トランジスタはｎチャネルトランジスタであ
り、かつチャネル領域と高濃度不純物注入したソースお
よびドレイン領域との間に低濃度不純物注入したＬＤ領
域が設けられ、この駆動トランジスタのＬＤ領域は少な
くとも周辺回路におけるｎチャネルトランジスタのＬＤ
領域より大きく設定されている表示装置。
【請求項１５】請求項１３または１４に記載の装置に
おいて、前記駆動トランジスタのゲートには、スイッチングトラ
ンジスタと、容量の一旦が接続され、前記エレクトロルミネッセンス素子と駆動トランジスタ
の接続点は、放電トランジスタにより低電圧電源に接続
され、かつ前記エレクトロルミネッセンス素子と駆動トランジ
スタの接続点には、前記容量の他端が接続されている表
示装置。