JP4580867B2 - 半導体装置の製造方法、半導体ウエハおよび半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法、半導体ウエハおよび半導体装置に関し、特に多層配線構造を有する半導体装置の製造方法、半導体ウエハおよび半導体装置に関する。

半導体集積回路装置の製造においては、半導体ウエハにスクライブ領域で分割された多数のチップ領域を画定する。各チップ領域に多数の半導体素子を形成し、その上に配線層と層間絶縁膜とを交互に積層した多層配線構造を形成する。各チップ領域に半導体集積回路構造を形成した後、スクライブ領域でダイシングを行ない各チップを分離する。ダイシングは、半導体ウエハの全厚をダイシングソーで切断するチッピングによって行なわれるようになった。

スクライブ領域は回路として用いられる領域ではなく、従来、位置合わせマークやテストエレメントグループは形成されるが、その他の領域は半導体ウエハ表面が露出した状態でダイシングが行われた。チッピングにより分離された半導体チップの断面はバリ状に凹凸を示す。

特開平４−２８２８５２号は、スクライブ領域の中心線の両側に幅の狭い絶縁層を残し、絶縁層の間の領域でダイシングを行なうことを提案している。絶縁層は、半導体より硬く、切断面の凹凸がスクライブ領域を越えて、チップ内部に広がろうとするのを防止すると説明されている。

ダイシングブレードで半導体ウエハを切断する際に、半導体チップ上の最上の絶縁膜がダイシングブレードに巻き込まれ剥がれてしまい、配線や電極が部分的に露出し、短絡、損傷、腐食等の問題を生じることがある。特開平９−１９９４４９号は、最上の絶縁層に剥離止め溝を形成することを提案する。

図２２Ａは特開平９‐１９９４４９号に開示された剥離止め溝の構成を示す。シリコン基板１０１の表面に半導体素子が形成され、その上に層間絶縁膜１０２が形成される。層間絶縁膜１０２の上に配線１１０が形成され、その上に層間絶縁膜１０４が形成される。配線１１０に接続されたボンディングパッド１１３を形成し、その上に最上の絶縁層として酸化シリコン層ないしは酸化シリコン層と窒化シリコン層の積層で形成された絶縁層１０５およびポリイミド保護層１０７が形成される。ボンディングパッド１１３の表面を露出するため、保護層１０７、絶縁層１０５を貫通するエッチングを行なう際、同時にチップ外周に沿って、保護層１０７、絶縁層１０５を貫通する剥離止め溝１０８を形成する。ダイシング時に、チップ端面でダイシングブレードに巻き込まれて、保護層１０７、絶縁層１０５が剥がれても、剥離防止溝１０８が存在するので、剥離は剥離防止溝１０８で停止される。

半導体集積回路装置の集積度の向上、動作速度の向上のため、構成要素である半導体素子は微細化されてきた。微細化と共に、露光工程に高い分解能が要求され、口径比は大きく、焦点深度は浅くなっている。淺い焦点深度内に画像を結像させるためには、レジストの下地は平坦であることが望まれる。化学機械研磨（ＣＭＰ）等の平坦化工程が多用されるようになった。

特開平１０−３３５３３３号は、ＷやＡｌの配線を用いた集積回路を開示し、配線を形成した後、層間絶縁膜を形成し、ＣＭＰを行なっても、表面を完全に平坦化することはで
きず、表面を平坦化するためには配線間隔を高々２倍までのような一定の範囲内にすることが必要であると教示する。チップ領域のみでなく、スクライブ領域にもダミー配線を配置することにより、ウエハ全面で平坦な表面を有する絶縁層を形成することが可能になる。

図２２Ｂは、特開平１０−３３５３３３号に開示された、チップ領域、スクライブ領域全面にダミー配線を配置した半導体装置の構成例を示す。図中、右側にパッド・周辺回路領域Ｂを示し、左側にスクライブ領域Ａを示す。

シリコン基板１０１の表面に、シャロートレンチアイソレーション（ＳＴＩ）により、素子分離領域１０３が形成されている。シリコン基板の活性領域上に、ゲート絶縁膜、ゲート電極が形成され、ＭＯＳトランジスタが形成される。同時に素子分離領域１０３の上にも、ゲート電極と同一材料で配線１０６が形成される。ゲート電極を覆って、層間絶縁膜１０９が形成される。

層間絶縁膜１０９の上に、配線１１０とダミー配線１１１とを有する配線層が形成される。ダミー配線１１１は、パッド・周辺回路領域Ｂのみでなく、スクライブ領域Ａにも配置されている。配線層１１０，１１１は層間絶縁膜１１２で覆われ、表面を平坦化される。同様に、層間絶縁膜１１２の上に、配線１１４及びダミー配線１１５が形成され、層間絶縁膜１１６で覆われる。層間絶縁膜１１６の表面が平坦化され、その上に、配線１１７及びダミー配線１１８が形成され、層間絶縁膜１１９で覆われる。層間絶縁膜１１９の上に、配線１２０及びダミー配線１２１が形成され、層間絶縁膜１２２で覆われる。

層間絶縁膜１２２の上に、パッド１１３、配線１２３を含む最上配線層が形成され、絶縁層１２４、パッシベーション層１２５で構成されるカバー層により覆われる。パッド１１３の表面は、パッシベーション層１２５、絶縁層１２４を選択的にエッチングすることによって露出される。

このような構成により、ウエハ全面において平坦性を実現する完全平坦化が可能になると説明されている。スクライブ領域は、最上配線層がカバー層で覆われた構成を有する。

また、素子の微細化と共に、配線の密度は上がり、断面積も減少させる必要が生じた。断面積の減少により配線の抵抗が増加すると、半導体集積回路装置の動作速度を低下させることになる。配線抵抗の増加を抑制するため、アルミニウム配線に代って、銅配線が採用されるようになった。

銅層は、アルミニウム層の様にホトレジストマスクを用いリアクティブイオンエッチング（ＲＩＥ）で高精度にパターニングすることができない。銅配線は、ダマシンプロセスを用いて形成される。すなわち、絶縁層に溝や孔状の凹部を形成し、銅層で凹部を埋め込み、絶縁層上の不要な銅層を化学機械研磨（ＣＭＰ）で除去して凹部内に配線を残す。

ＣＭＰは、銅配線層を研磨するように条件が設定される。配線密度に粗密があると、配線密度の高い領域で研磨が進み、絶縁層表面が引き下げられるエロージョンが生じる。すなわち、配線密度に応じて表面にレベル差が生じる。半導体ウエハの表面のレベル差は、ホトリソグラフィ工程のプロセスマージンを減少させる。また、配線層のＣＭＰにおいて、凹部上の配線層が除去しにくくなり、Ｃｕ残を生じることになる。

ＣＭＰにおけるエロージョンを防止するため、ダミー配線を配置し、配線密度を均一化することが行われる。ダミー配線は、配線と同一材料で形成されるが、配線としての機能は有さないパターンである。ＣＭＰにおけるエロージョン防止のためのダミー配線は、電気信号を伝達する機能は持たず、ＣＭＰの研磨速度を均一化するために形成される、配線
と同一材料のパターンである。配線がデュアルダマシン配線である場合、ダミー配線は同一構造を有する必要はなく、シングルダマシン構造を有してもよい。

なお、化学気相堆積（ＣＶＤ）、エッチングなどの工程においても対象とするパターン密度に粗密の差が存在するとプロセスの安定性が損なわれることがある。このような場合にも、プロセスの均一性を確保するためダミーを用いることができる。ダミーは、プロセスの均一性を確保できればよく、延在する必要はなく、配線の寄生容量を不用意に増加したりして設計の自由度を制限しないよう、通常は分布するパターン状の形態をとる。種々のダミーを総称してダミーパターンと言うことがある。

ダミー配線の採用により、エロージョンが防止されて、ＣＭＰ後の表面が平坦化され、ホトリソグラフィ工程のプロセスマージンが増加する。その後のダマシン型配線形成工程における配線層の残も防止できる。

ＬＳＩの高速化に伴い、配線層の遅延が回路動作に与える影響が増加してきている。配線層の付随容量の低減が求められ、層間絶縁膜に酸化シリコンより明らかに誘電率が低い低誘電率（low‐k）材料の採用が進められている。ＬＳＩの高集積化と共に、配線は多層化されている。多層配線は層により要求が異なることも多く、低誘電率の層間絶縁膜は、主に下層配線用に用いられる。低誘電率材料は一般的に物理的強度が弱い。

このため、低誘電率の層間絶縁膜を形成すると層間強度が落ちることとなり、ウエハからチップを切り出すダイシング工程では、ダイシング時の衝撃で下層層間絶縁膜の界面などで層間剥離が発生し、これがチップ内部にまで進行することで歩留まりが低下するなどの問題を生じる。特にチップの角部では、縦方向ダイシング、横方向ダイシングの２回のダイシング工程の影響を受けるので剥離が発生し易い。

通常、カバー層は応力を内臓する。従来構造のスクライブ領域では、カバー層をダイシング領域全体で除去することにより、カバー層の剥離（クラック）、チップ内部にクラックが進行することを抑制していた。低誘電率材料の層間絶縁膜は密着性にも弱く、カバー層より下の層間絶縁膜の界面に剥離が生じやすい。

本発明の目的は、歩留まり良く、スクライブ領域をダイシングできる半導体装置の製造方法を提供することである。

本発明の他の目的は、ダイシング工程に制限されるプロセスマージンを向上した半導体装置の製造方法を提供することである。

本発明のさらに他の目的は、プロセスマージン高く、歩留まり良く製造することの可能な半導体ウエハ、および半導体装置を提供することである。

本発明の他の目的は、ダミー配線の採用による悪影響を抑制し、ダイシング工程における絶縁層の剥離を抑制できる半導体装置の製造方法、半導体ウエハ、または半導体装置を提供することである。

本発明の１観点によれば、
（ａ）半導体ウエハの平面構成におけるチップ領域とダイシング領域のそれぞれの上方に、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に形成した多層配線構造を配置する工程と、
（ｂ）前記多層配線構造を覆って、パッシベーション層を形成する工程と、
（ｃ）前記ダイシング領域と前記チップ領域との間に、溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、
を含み、
前記半導体ウエハの平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される
半導体装置の製造方法
が提供される。

本発明の他の観点によれば、
半導体基板と、
前記半導体基板の平面構成におけるチップ領域とダイシング領域のそれぞれの上方に形成され、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に積層した多層配線構造と、
前記多層配線構造を覆って形成された、パッシベーション層と、
前記ダイシング領域と前記チップ領域の間において、上方から、少なくとも前記パッシベーション層を貫通して形成された溝と、
を含み、
前記半導体基板の平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される
半導体ウエハ
が提供される。

本発明のさらに他の観点によれば、
半導体基板と、
前記半導体基板のチップ領域とスクライブ領域のそれぞれの上方に形成された、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に積層した多層配線構造と、
前記多層配線構造を覆って形成された、パッシベーション層と、
前記スクライブ領域において、上方から、少なくとも前記パッシベーション層を貫通して形成された溝と、
を含み、
前記半導体基板の平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される
半導体装置
が提供される。

最上配線層以外の配線層は、低抵抗の銅配線とすることが好ましい。多層配線においては、下層の層間絶縁膜は低誘電率材料を用いて形成することが好ましい。

本発明の実施例の説明の前に、本発明者が行なった検討結果を説明する。

図２２Ｂに示す構成のように、スクライブ領域にもダミー配線を配置すれば、ウエハ全面で平坦性を確保することが容易になる。スクライブ領域には、パッド・周辺回路領域同様に、ダミー配線が形成され、パッシベーション層１２５を含むカバー層で覆われている。

図２３は、本発明者が行なった検討に実際に用いた半導体装置の構成を概略的に示す断面図である。半導体基板１０の上に半導体素子を形成し、絶縁層２１で覆う。その上方に多層配線を形成した。多層配線用絶縁層の積層は、層間絶縁膜ＩＬ１、エッチストッパ兼銅拡散防止層ＥＳ２、層間絶縁膜ＩＬ２、エッチストッパ兼銅拡散防止層ＥＳ３、層間絶縁膜ＩＬ３、エッチストッパ兼銅拡散防止層ＥＳ４、層間絶縁膜ＩＬ４、最上絶縁層ＩＳ、パッシベーション層ＰＳの積層を含む。

エッチストッパ層ＥＳｉと層間絶縁膜ＩＬｉとの絶縁積層の中にそれぞれダミー配線を有する第１金属（銅）配線層Ｗ１、第２金属（銅）配線層Ｗ２、第３金属（銅）配線層Ｗ３を埋め込んだ。第３金属配線層Ｗ３の上にビア部を介してアルミニウム層を含む最上配線層を形成した。最上配線層は、ダミー配線を有さず、その一部はパッドＰであり、他の一部はシールリングＳＲを構成する。最上配線層は、最上絶縁層ＩＳ、パッシベーション層ＰＳを含むカバー層で覆われる。パッシベーション層ＰＳ、最上絶縁層ＩＳを貫通する開口を形成して、パッドＰの上面を露出する。

図の構成において、半導体ウエハは複数のチップ領域Ｃ１、Ｃ２を有し、その間にスクライブ領域ＳＣが画定される。スクライブ領域ＳＣ内の領域ｄｃをダイシングすることに
よって各チップＣ１，Ｃ２が分離される。カバー層は応力を内臓するので、カバー層が存在する状態でダイシングを行うと、ダイシングの衝撃により、絶縁層の界面で剥離が生じやすい。例えば、図に示すように、ダイシング時の衝撃により、チップＣ１のカバー層の最上絶縁層ＩＳがその下の層間絶縁膜ＩＬ４との界面で剥離し、剥離がチップ内部に向う。カバー層の界面のみでなく、下方の層間絶縁膜の界面でも剥離は生じる。剥離はチップ周辺に留まらず、回路領域内部まで侵入し易い。剥離がチップ内部に達すると、チップは不良となり、歩留まりを低下させる。多層配線の層間絶縁膜に低誘電率（ｌｏｗ−ｋ）材料を用いると、その界面で剥離が生じ易くなる。

パッシベーション層ＰＳは、窒化シリコンや酸化窒化シリコンで形成され、応力を内蔵する。ダイシング工程において、パッシベーション層を切断することは、応力を切断面に集中させ、剥離を起こさせる原因になると考えられる。

そこで、ダイシング工程の前に、少なくともスクライブ領域におけるパッシベーション層ＰＳを除去することを検討した。スクライブ領域上のパッシベーション層ＰＳを除去すれば，切断面をパッシベーション層との間の距離が広がり，切断面での応力が緩和されると考えられる。パッドを開口する際に、パッシベーション膜及びその下の絶縁層を含むカバー層のエッチングが行なわれる。このパッド開口エッチングと同時に、スクライブ領域においてエッチングを行なえば、パッシベーション層を含むカバー層は除去できる。

図２４は、図２３に示す構成の半導体ウエハのボンディングパッド開口工程において、隣接チップＣ１，Ｃ２のシールリングＳＲ間のスクライブ領域ＳＣのカバー層もエッチングしようとした状態を概略的に示す半導体ウエハの断面図である。半導体ウエハは、図２３の構成同様であり、パッドＰ，シールリングＳＲ最上層を含む最上配線層を形成し、最上絶縁層ＩＳ、パッシベーション層ＰＳで覆った後、パッシベーション層ＰＳの上に、パッドＰ及びスクライブ領域ＳＣを開口するホトレジストパターンＰＲを形成した。

プラズマを用いたドライエッチングでパッシベーション層ＰＳ、最上絶縁層ＩＳのエッチングを行ない、パッドＰを露出させる。最上絶縁層ＩＳがエッチされてパッドＰが露出する頃、スクライブ領域においては、最上絶縁層ＩＳがエッチングされて、その下の第４層間絶縁膜ＩＬ４が露出する。この際、オーバーエッチングが行われ、スクライブ領域においては最上絶縁層ＩＳの下の第４層間絶縁膜ＩＬ４、第４エッチストッパ層ＥＳ４、第３層間絶縁膜ＩＬ３もエッチングされる。

すると、第３層間絶縁膜ＩＬ３に埋め込まれていたダミー配線がプラズマ中に露出し、絶縁層のエッチングに伴い飛散してしまう。プラズマ中で飛散したダミー配線は、半導体ウエハの表面に付着し、純水洗浄を行なっても容易には脱離しない。

このように、スクライブ領域にダミー配線を配置し、絶縁層、パッシベーション層で覆ったままダイシングを行なうと、絶縁層間で剥離が生じる、またカバー層を除去するようにドライエッチングを行なうと、オーバーエッチングでダミー配線が飛び散る、という問題が生じる。

本発明者は、スクライブ領域全面のカバー層を除去するのではなく、スクライブ領域内でチップ領域を取り囲むように、カバー層を貫通する、幅の限られた溝を形成した時、ダイシング時に切断面から侵入する剥離が溝の付近で止められることを見出した。

図２５は、この現象を概略的に示す。半導体装置の構成は図２３、２４の構成と同様であり、チップ領域Ｃ、スクライブ領域ＳＣにダミー配線を配置した多層配線を有する。最上絶縁層ＩＳが平坦化された状態を示しているが、平坦化してしない場合も同様の現象が
見出された。カバー層ＰＳ，ＩＳは、パッドＰ上で除去されてパッドを露出すると共に、チップ領域Ｃを取り囲むスクライブ領域ＳＣの外側部でループ状に除去されて溝Ｇを形成している。

図中、右側面をダイシングで切断し、チップ端部から剥離が生じた時、溝より外側の部分で剥離より上の層がＺで示すように剥がれ落ち、剥離は、溝で停止されることが見出された。剥離の生じ得る深さより深い溝を形成すれば、剥離を溝で停止させることができるのは当然であろうが、浅い溝を形成することによっても剥離を停止できることになる。

何故、深い位置の剥離が浅い溝で停止できるのかは、例えば以下のように考えられよう。パッシベーション層ＰＳは引っ張り応力を内蔵し溝Ｇの外側内壁部Ｚ１では、矢印で示すように内側に拡がろうとする応力を蓄積する。溝Ｇの底面外側Ｚ２を支点と考えると、点Ｚ１での内側に向かう応力は、支点Ｚ２より下側の層を外側に押し出そうとする。剥離ＣＬが生じてその上下の層の結合が消滅すると、外側に向かう力は剥離より上の層に集中する。そのため、剥離ＣＬから支点Ｚ２に向かって、劈開が生じる。劈開により応力が解放されると剥離は停止する。

この現象を利用すれば、スクライブ領域にカバー層を残した状態でチップ領域内部に向かう剥離を防止することが可能となる。スクライブ領域にダミー配線を形成した時も、幅の制限された溝の形成時にダミー配線を飛散させないようにすればよい。溝は少なくともパッシベーション層より深く、より実際的にはカバー層より深いことが望ましいが、剥離の生じ得る深さまで達する必要はない。以下、より具体的な本発明の実施例を説明する。

図１は、本発明の実施例による半導体ウエハの特にスクライブ領域の平面構成例を概略的に示す。図２Ａ−２Ｅは、図１に示す半導体ウエハを作成し、ダイシングして半導体チップとする半導体装置の製造方法の主要工程を示す、図１の一点破線ＩＩ−ＩＩに沿った断面図である。

図１中４隅にチップ領域Ｃ１〜Ｃ４が画定されている。チップ領域Ｃ１〜Ｃ４は、その中に多層配線を有する半導体集積回路構造を作成する領域である。チップ領域の周辺部にはパッドＰが配置される。

チップ領域Ｃ１〜Ｃ４の外周を囲むように、水分の侵入等を防止するためのシールリングＳＲ１〜ＳＲ４が形成されている。シールリングＳＲ１〜ＳＲ４よりも外側の領域がスクライブ領域ＳＣとなる。スクライブ領域ＳＣ内にもダミー配線ＤＷが配置されている。スクライブ領域の中心線ＣＣの両側に一定の幅を有する領域がダイシング領域ＤＣとなり、半導体ウエハを切断するダイシングはこのダイシング領域ＤＣにおいて行なわれる。

ダイシング領域ＤＣの外側に、各チップ領域Ｃを取り囲むように、パッシベーション層を貫通する溝を形成するための、幅を制限した溝形成領域ＧＲを画定する。パッシベーション層を除去するエッチングが及び得る配線層においては、溝形成領域ＧＲ内にはダミー配線ＤＷを配置しない。この場合、ダミー配線を配置しないことによる平坦性の劣化を抑制するため、溝形成領域の幅は、スクライブ領域の幅の１／３以下であることが望ましい。

溝形成領域ＧＲにおいて、少なくともパッシベーション層を貫通する溝Ｇ１〜Ｇ４をパッド窓開口のエッチング工程と同時にエッチングする。溝Ｇの幅は、０．５μｍ〜１０μｍの範囲であることが望ましい。溝の幅を狭くしすぎるとエッチングが不足したり、応力を十分解放できない可能性が生じる。幅を広くしすぎるとダイシング領域の幅が制限され、平坦性の確保に不足を生じ得る。

ダイシング領域ＤＣの外側の溝形成領域ＧＲに溝Ｇが形成され、ダイシング領域ＤＣ内でダイシングが行われ、ダイシング後のチップ端部と溝Ｇとの間にはパッシベーション層の残る領域がある。

例えば、スクライブ領域ＳＣの幅が１２６μｍの時、ダイシング領域ＤＣのセンターラインＣＣから５４μｍ〜６１μｍの範囲を溝形成領域ＧＲとし、センターラインＣＣから５５μｍ〜６０μｍの領域でパッシベーション層及びその下の絶縁層をエッチングして溝Ｇ１〜Ｇ４を形成する。ダイシングはセンターラインＣＣから幅４０〜５０μｍの領域で行なわれる。

溝形成領域の幅が、溝の幅よりも片側で１μｍずつ大きいのは、マスク合わせ誤差を考慮したものである。マスク合わせ精度が高い場合には、このマージンを減少することもできる。マスク合わせ精度に応じてマージン幅を０．１〜５μｍ程度設定することが好ましいであろう。溝形成領域の両側に、ダミー配線ＤＷが配置されている。

溝は、少なくとも応力を内蔵するパッシベーション層を分離し、絶縁積層の厚さを減少し、絶縁積層の強度を局所的に弱める。ダイシング領域においては、応力を内蔵したパッシベーション層が残されているので、ダイシング時にダイシング側面からクラックが生じて、絶縁層間で剥離が生じ得る。剥離が溝底面より上であれば、剥離は当然溝で終旦する。

剥離が溝底面より下方の場合、剥離が溝下方にまで達すると、剥離面から上方の溝に向って絶縁層が劈開し、応力が解放される。パッシベーション層に蓄積された応力と局所的に弱められた強度により剥離面から上の絶縁積層が屈服するとも考えられるであろう。この観点から、溝は、応力の解放を促進する機能を有する。

なお、図示のように、矩形のチップ領域の角部においては、シールリングＳＲを角部を落した平面形状とし、これに合わせ溝形成領域及び溝も角部を落した平面形状とすることが好ましい。この場合、角部においては前述の数値範囲は成立しない。

ダイシングは、ほぼ直交する２方向で行なわれるため、チップ角部においてはダイシングの影響を２回受ける。角部がほぼ直角の場合には、2回の衝撃により、溝を設けても応
力の集中により角部から回路領域内まで、剥離が生じ得る。溝を角部を落とした平面形状とすることにより、応力の集中を避け、剥離をさらに有効にブロックすることができる。

以下、図１の構成を有する３層（パッド層以外）の多層配線層を有する半導体装置を例にとって、その製造方法の主要工程を説明する。

図２Ａに示すシリコン基板１０は、スクライブ領域ＳＣとその両側にチップ領域Ｃ３、Ｃ４を画定する。スクライブ領域ＳＣ内にダイシング領域ＤＣとその両側に溝形成領域ＧＲを画定する。溝形成領域ＧＲの外側にもダミー配線を配置するスクライブ領域が残る形態を示すが、平坦性の要求が低い場合、溝形成領域ＧＲがスクライブ領域の外周に達するようにしてもよい。シリコン基板１０の表面に素子分離領域、半導体素子を形成した後、シリコン酸化膜等の絶縁層２１で覆う。引出し用導電性プラグを形成した後、絶縁層２１の上に、酸素遮蔽機能、銅拡散防止機能を有するエッチストッパ層ＥＳ１を成膜し、その上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１、エッチストッパ層ＥＳ１内に配線用溝及びビア孔を形成し、第１配線Ｗ１、ダミー配線ＤＷ１を含む第１配線層をダマシンプロセスにより形成する。ダマシン配線の形成工程は後述する。

同様、第１配線層を覆って銅拡散防止機能を有するエッチストッパ層ＥＳ２を形成し、
その上に層間絶縁膜ＩＬ２を成膜する。ダマシン用凹部を形成し、第２配線Ｗ２，第２ダミー配線ＤＷ２を含む第２配線層を埋め込む。さらに第３エッチストッパ層ＥＳ３、第３層間絶縁膜ＩＬ３を成膜し、ダマシン用凹部を形成して第３配線Ｗ３、第３ダミー配線ＤＷ３を含む第３配線層を埋め込む。

図３Ａ〜３Ｆは、デュアルダマシンプロセスの例を示す断面図である。

図３Ａに示すように、シリコン基板１０の表面にＳＴＩによる素子分離領域１１を形成し、活性領域を画定する。活性領域表面に熱酸化によるゲート絶縁膜１２を形成し、その上に多結晶シリコン層ないしポリサイド層によるゲート電極１３を形成する。ゲート電極１３両側にソース／ドレイン領域１５を形成してＭＯＳトランジスタ構造を得る。ゲート電極１３を覆って、窒化シリコン層２１ａ、酸化シリコン層２１ｂの積層による絶縁層２１を形成する。絶縁層２１を貫通してＭＯＳトランジスタの電極に達するＷ等の導電性プラグ１７を形成する。

導電性プラグ１７、絶縁層２１を覆って、窒化シリコン等の酸素遮蔽能を有するエッチングストッパ層２２、酸化シリコン等の層間絶縁膜２３の積層を形成する。積層の上にホトレジストマスクを形成し、配線層パターンを開口する。絶縁層２３、エッチングストッパ層２２の所要部分を除去して配線用溝を形成し、銅の拡散を遮蔽できるバリアメタル層２４、メッキ用シードメタル（銅）層をスパッタリングで形成し、その上に銅層２５をメッキで堆積する。絶縁層２３上の不要の金属層を除去し、下層配線層を形成する。

下地配線層を覆うように、プラズマ促進化学気相堆積（ＰＥ−ＣＶＤ）で、窒化シリコン層３１を厚さ５０ｎｍ、酸化シリコン層３２を厚さ３００ｎｍ、窒化シリコン層３３を厚さ３０ｎｍ、酸化シリコン層３４を厚さ３００ｎｍ、反射防止膜となる窒化シリコン層３５を厚さ５０ｎｍ成膜する。なお、中間の窒化シリコン層３３は、配線パターンをエッチングする時のエッチストッパとして機能する。中間のエッチストッパ層無しでデュアルダマシンプロセスを行うこともできる。

反射防止用窒化シリコン層３５の上に、レジスト層を塗布し、露光現像を行なうことにより、ビア孔に対応した開口部を有するレジストパターンＰＲ１を形成する。レジストパターンＰＲ１をマスクとし、反射防止用窒化シリコン層３５、酸化シリコン層３４、窒化シリコン層３３、酸化シリコン層３２のエッチングを行なう。その後レジストパターンＰＲ１は除去する。

図３Ｂに示すように、形成したビア孔内にレジストと同様の組成を有し、感光性を有さない樹脂３７を埋め込み、酸素プラズマによりエッチバックし、所定の高さにする。例えば、図に示すように、上部酸化シリコン層３４と下部酸化シリコン層３２のほぼ中間の高さとする。

図３Ｃに示すように、反射防止用窒化シリコン層３５の上に、配線溝に対応した開口を有するレジストパターンＰＲ２を形成する。このレジストパターンＰＲ２をマスクとして、窒化シリコン層３５、酸化シリコン層３４をエッチングする。このエッチングにおいて、窒化シリコン層３３はエッチストッパとして機能する。先に形成したビア孔内は、樹脂の詰め物３７により保護されている。その後、Ｏ２とＣＦ４のプラズマによりアッシングを行なってレジストパターンＰＲ２、有機樹脂の詰物３７を除去する。

図３Ｄに示すように、配線用トレンチ底に露出した窒化シリコン層３３、ビア孔の底に露出した窒化シリコン層３１をエッチングする。下層配線の表面が露出する。この時、Ａｒスパッタ、Ｈ２プラズマ、Ｈ２雰囲気中アニール等の前処理を行ない、露出した下層配線層表面を還元処理し、存在し得る自然酸化膜（ケミカルオキサイドを含む）を除去して
も良い。

図３Ｄに示すように、スパッタリングにより例えばＴａ層３８ａを厚さ２５ｎｍ成膜し、さらにシード用Ｃｕ層を厚さ１００ｎｍ成膜する。シード層の上に、電解メッキによりＣｕ層を成膜し、十分な厚さＣｕ層３８ｂを得る。

図３Ｅに示すように、化学機械研磨（ＣＭＰ）により、窒化シリコン層３５表面上の金属層を除去し、Ｔａ層３８ａ、Ｃｕ層３８ｂからなるＣｕ配線３８を得る。多層配線を形成する場合は、同様の工程を繰り返す。なお、本明細書においては、添加物を含むＣｕ合金層もＣｕ層と呼び、添加物を含むＡｌ合金層もＡｌ層と呼ぶ。

図２Ａに戻って、第３配線層Ｗ３の上にエッチストッパ層ＥＳ４、第４層間絶縁膜ＩＬ４を成膜し、ヒ゛ア孔を形成して、ビア導電体ＴＶを埋め込む。第４層間絶縁膜ＩＬ４の上に、ビア導電体に接続されたアルミニウム最上配線層を形成し、パターニングしてパッドＰ、シールリングＳＲを形成する。アルミニウム最上配線層より上では、平坦性の要求が弱いため、アルミニウム最上配線層にはダミー配線は配置しなくてよい。以下、この工程を詳述する。

図３Ｆ〜３Ｉは、最上配線層の製造工程を概略的に示す。

図３Ｆに示すように、第３銅配線Ｗ３の上に、ＰＥ−ＣＶＤで厚さ７０ｎｍの窒化シリコン層で形成されたエッチストッパ層ＥＳ４、厚さ６００ｎｍの酸化シリコン層で形成された第４層間絶縁膜ＩＬ４を成膜する。ビアパターンの開口を有するレジストパターンＰＲ３を形成し、厚さ６００ｎｍの第４層間絶縁膜ＩＬ４をエッチングする。エッチストッパ層ＥＳ４はこのエッチングにおけるストッパとして機能する。その後レジストパターンＰＲ３はアッシングして除去する。

図３Ｇに示すように、ビア孔を形成した第４層間絶縁膜ＩＬ４をマスクとし、その下の窒化シリコンのエッチストッパ層ＥＳ４をエッチングする。下層配線Ｗ３の表面が露出する。

図３Ｈに示すように、Ａｒスパッタリングで露出した下層配線の表面を処理した後、スパッタリング等で厚さ５０ｎｍのＴｉＮ層３９ａの成膜を行なう。ＴｉＮ層３９ａの上に、ＣＶＤで厚さ３００ｎｍのＷ層３９ｂを成膜し、ビア孔を埋める。その後、ＣＭＰにより、層間絶縁膜ＩＬ４表面上のＷ層３９ｂ、ＴｉＮ層３９ａを除去する。ビア孔内に埋め込まれたビア導電体が得られる。

図３Ｉに示すように、厚さ４０ｎｍのＴｉ層４０ａ、厚さ３０ｎｍのＴｉＮ層４０ｂ、厚さ１μｍのＡｌ層４０ｃ、厚さ５０ｎｍのＴｉＮ層４０ｄをスパッタリングで積層する。この積層アルミニウム配線層の上に、レジストパターンを形成し、エッチングを行うことにより所望形状の最上配線パターンを形成する。最上配線層をアルミニウム配線とした場合、パッドの表面がアルミニウムとなり、ワイアボンディング等に好適となる。

図２Ａに戻って、最上配線層を形成した後、この上にカバー層として厚さ１４００ｎｍの高密度プラズマ（ＨＤＰ）酸化シリコン層ＩＳ、厚さ５００ｎｍの窒化シリコン層ＰＳを成膜する。窒化シリコン層は、耐湿性を有するパッシベーション膜となる。

図２Ｂに示すように、パッシベーション層ＰＳの上にレジスト層ＰＲ４を塗布し、露光現像することによりパッド上の窓ＰＷ及び溝を開口する窓ＧＷを開口する。このレジストパターンＰＲ４をマスクとし、パッシベーション層ＰＳ、絶縁層ＩＳをエッチングし、さらにパッド表面のＴｉＮ層もエッチングする。アルミニウム表面を有するパッドが露出さ
れる。

スクライブ領域においては、パッシベーション層ＰＳ、層間絶縁膜ＩＳがエッチングされた後、さらにその下の第４層間絶縁膜ＩＬ４、エッチストッパ層ＥＳ４、第３層間絶縁膜ＩＬ３がエッチングされる。オーバーエッチングの程度によっては、さらに下までエッチングされる。このエッチングよってエッチされる領域には、ダミー配線は配置しないようにする。図の状態においては、第３層間絶縁膜ＩＬ３までエッチングされるが、その下の第２配線層は露出しないとしている。

図２Ｃは、エッチング終了後、レジストパターンＰＲ４を除去した状態を示す。表面のＴｉＮ層が除去され、アルミニウム表面が露出したパッドＰ及びスクライブ領域ＳＣ内、ダイシング領域ＤＣより外側に各チップ領域を囲む形状の溝Ｇが形成されている。溝形成領域の少なくともエッチングされ得る配線層にはダミー配線を配置しないため、溝Ｇのエッチングによってはダミー配線は飛散しない。ダイシング領域ＤＣ内の領域ｄｃをダイシングすることにより、各チップは分離される。

図２Ｄに示すように、ダイシング領域ＤＣ内の領域ｄｃをウエハの全厚さに亘って切断するダイシングを行ない、各チップを分離する。ダイシング時に、切断部側面から絶縁層間の剥離が生じ得るが、剥離が回路領域まで侵入することは防止される。

図２Ｅに示すように、ダイシング工程における衝撃力の印加により、絶縁層界面ＰＬで剥離が生じた場合、剥離が溝Ｇ下部にまで達すると、溝Ｇに向ってクラックが走り、剥離はそれ以上内部には進行しない。

このように、ダイシング工程による剥離を防止しつつ、カバー層エッチングによるダミー配線飛散を防止することができる。溝形成領域においてダミー配線を配置しない配線層は、最上配線層とその近傍の配線層に限定できるため、その下の配線層に関してはスクライブ領域全領域にダミー配線を配置することができる。溝形成領域でダミー配線を配置しない配線層においても、溝形成領域の幅は限られているため、その他の領域にダミー配線を配置することにより、平坦性の悪化は無視できる範囲内に制限することが可能である。

ワイヤボンディングを行なう場合には、アルミニウム表面を有するパッドを設けることが好ましいが、バンプによりアセンブリを行なう場合には、最上層にアルミニウムを用いる必要は無い。全配線層を銅配線で形成することができる。この場合、最上配線層にもダミー配線を配置することが好ましい。

図４Ａ、４Ｂは、アルミニウム配線層を形成しない場合の実施例を示す。

図４Ａに示すように、シリコン基板上に、第３配線層Ｗ３までを先の実施例同様にして形成する。

カバー層として厚さ５０ｎｍの窒化シリコン層４３、厚さ４００ｎｍのＰＥーＣＶＤ酸化シリコン層ＩＳ、厚さ５００ｎｍの窒化シリコン層ＰＳを成膜する。窒化シリコン層のパッシベーション層ＰＳの上に、パッド用窓ＰＷと応力解放溝用窓ＧＷを有するレジストパターンＰＲ５を形成する。レジストパターンＰＲ５をマスクとして、パッシベーション層ＰＳ、絶縁層ＩＳをエッチングする。その後、レジストパターンＰＲ５を除去する。パッシベーション層ＰＳ、絶縁層ＩＳをマスクとして、窒化シリコン層４３をエッチングする。

図４Ｂに示すように、第３配線層のパッドＰが露出する。溝Ｇにおいては、オーバーエッチングにより第３配線層用の第３層間絶縁膜ＩＬ３までエッチングされる。エッチング
される領域にダミー配線を配置しておくと、ダミー配線が飛び散ることになる。エッチングされ得る深さまで、溝形成領域にはダミー配線を配置しないことにより、ダミー配線の飛び散りは生じない。

なお、以上の実施例においては、ダミー配線の形成を制限してパッド用の開口と溝形成を同時に行なっているが、選択エッチングやコントロールエッチングを行ってダミー配線の飛び散りを防ぐこともできる。他にエッチング工程等がある場合、パッド開口と別のエッチング工程により溝をエッチングしても良い。これらの場合、溝の下を含め、スクライブ領域全面にダミー配線を配置することもできる。

図５は、本発明の他の実施例による半導体ウエハの平面図を示す。本実施例においては、ダミー配線ＤＷがスクライブ領域ＳＣの全領域に配置されている。溝Ｇ１〜Ｇ４は、ダミー配線ＤＷよりも高いレベルに底面を有する。従って、溝Ｇ１〜Ｇ４とダミー配線ＤＷが重なっても、ダミー配線ＤＷは飛び散らない。

その他の点は、図１の半導体ウエハと同様であるが、溝Ｇ１〜Ｇ４の下方にもダミー配線ＤＷが形成されるため、溝Ｇ１〜Ｇ４の幅等に対する制約は緩和される。

図６Ａ‐６Ｂ、７Ａ‐７Ｂ、８Ａ‐８Ｂは、図５の構成を実現する３種類の製造方法を概略的に示す断面図である。

図６Ａは、図２Ａに対応する工程であるが、溝形成領域ＧＲの下方にも、ダミー配線ＤＷが配置されている。

パッシベーション層ＰＳの上に、パッド開口用及び溝形成用の窓を有するレジストパターンを(図２Ｂに示すように)形成し、パッシベーション層ＰＳ、最上絶縁層ＩＳのエッチングを行なう。パッドＰの上のパッシベーション層ＰＳ、最上絶縁層ＩＳがエッチングされた時点で、溝Ｇにおいても、パッシベーション層ＰＳ、最上絶縁層ＩＳがほぼエッチングされている。オーバエッチングを行なうと、その下の第４層間絶縁膜ＩＬ４がエッチングされる。このエッチングにおいて、例えばエッチングガスを窒化シリコンと酸化シリコンに対して選択性の高いエッチングガスとすることにより、第４層間絶縁膜ＩＬ４がエッチングされても、その下の第４エッチストッパ層ＥＳ４はほとんどエッチングされずに残る。従って、第４エッチストッパ層ＥＳ４の下に配置されたダミー配線ＤＷ３は露出せず、飛び散ることがない。

図６Ｂは、パッシベーションＰＳ上のホトレジストパターンを除去した状態を示す。パッドＰが開口され、溝Ｇはパッシベーション層ＰＳ表面から、最上絶縁層ＩＳ、第４層間絶縁膜ＩＬ４を通り、第４エッチングストッパ層ＥＳ４の表面まで達しているが、第４エッチングストッパ層ＥＳ４のほとんどは残り、ダミー配線ＤＷ３は露出していない。

このような選択性のあるエッチングガスとしては、例えばパッシベーション層ＰＳの窒化シリコン層をＣＦ４を主エッチングガスとするエッチングで除去した後、ＣＦ４にＣＨＦ３を混合したエッチングガスを用いることができる。混合比を上昇させることにより、酸化シリコン層に対する窒化シリコン層のエッチング速度を低く設定することが可能である。

図７Ａ‐７Ｂは、図５の構成を実現する他の製造方法を概略的に示す。

図７Ａに示すように、図２Ａ同様の積層構造を形成する際、最上絶縁層ＩＳを成膜した後、その表面をＣＭＰ等により平坦化する。パッドＰ上の最上絶縁層ＩＳの厚さは、溝形成領域ＧＲの最上絶縁層ＩＳの厚さよりも明確に薄くなる。平坦化した最上絶縁層ＩＳの上にパッシベーション層ＰＳを成膜する。

図７Ｂに示すように、パッシベーション層ＰＳの上にパッド及び溝を開口するホトレジストパターンＰＲ４を形成し、パッシベーションＰＳ及び最上絶縁層ＩＳのエッチングを行なう。パッシベーション層ＰＳは全領域でほぼ同一の厚さを有するため、パッドＰ上及び溝Ｇ上でほぼ同時にエッチングが終了する。最上絶縁層ＩＳのエッチングを行うと、パッドＰ上の最上絶縁層ＩＳは薄いので、溝Ｇの下に最上絶縁層ＩＳが未だ残っている時点でパッドＰ上のエッチングは終了する。エッチング時間をコントロールしたコントロールエッチングを行うことにより、オーバーエッチングを行っても、溝Ｇは最上絶縁層内に留めることが可能である。なお、オーバーエッチングをより多く行い、最上絶縁層ＩＳ及びその下の第４層間絶縁膜ＩＬ４をエッチングしてもよい。又、エッチングガスを選択性の高いエッチングガスとし、酸化シリコンと窒化シリコンに対するエッチング選択比を持たせてもよい。溝Ｇは、少なくともパッシベーション層ＰＳを貫通していればその効果が期待できる。
パッシベーション層ＰＳを成膜した後に行われるエッチングは、パッド開口用のエッチ
ングに限らない。パッド開口とは独立のエッチング工程がある場合、その別のエッチング工程を用いて溝を形成することもできる。溝形成用のエッチング工程を設けてもよい。

図８Ａは、パッド開口用のエッチング工程を示す。最上絶縁層ＩＳ、パッシベーション層ＰＳを成膜した後、パッド上に開口を有するホトレジストパターンＰＲ６を形成する。ホトレジストパターンＰＲ６をエッチングマスクとし、パッド上のパッシベーション層ＰＳ、最上絶縁層ＩＳのエッチングを行う。パッドＰを開口した後、ホトレジストパターンＰＲ６は除去する。

図８Ｂに示すように、他のエッチング工程において、ホトレジストパターンＰＲ７を形成する。このホトレジストパターンＰＲ７には、溝上に溝形成用窓ＧＷを開口する。他のエッチング工程において、開口ＧＷにおいて少なくともパッシベーション層ＰＳのエッチングを行う。パッドＰは既に開口されているため、このエッチングは、パッド開口の条件とは独立の条件で行なうことができる。

このような方法により、スクライブ領域ＳＣ全面にダミー配線を配置しても、スクライブ領域に溝Ｇ１〜Ｇ４を選択的に形成することができる。

なお、銅配線の多層配線を形成した後、その上にパッド形成用のアルミニウム配線を形成するような場合、最上銅配線層の上における平坦性はさほど要求されない。従って、最上銅配線層のダミー配線は省略してもよい場合もある。

図９は、スクライブ領域ＳＣにおいて、最上銅配線層にはダミー配線を配置しない場合を示す。シールリングＳＲよりも内側に各チップ領域においてはダミー配線を配置してもよい。

図１０Ａ、１０Ｂは、図９の１点破線Ｘ‐Ｘに沿う断面図である。

図１０Ａは、図２Ａに対応する断面であるが、第３配線層において、配線Ｗ３と共にチップ内のダミー配線ＤＷ３は形成されているが、スクライブ領域ＳＣにおいてはダミー配線は形成されていない。その他の点は図２Ａと同様である。

その後、図２Ｂに示すエッチング工程と同様のエッチング工程を行い、パッドを開口する。

図１０Ｂは、パッド開口用のエッチングを終了し、ホトレジストパターンを除去した状態を示す。パッドＰ上では、最上配線層ＩＳ、パッシベーション層ＰＳがエッチングされ、パッド表面が露出している。溝Ｇは、パッシベーション層ＰＳを貫通し、最上絶縁層ＩＳ、第４層間絶縁膜ＩＬ４、第４エッチングストッパ層ＥＳ４を貫通し、さらに第３層間
絶縁膜ＩＬ３にまで達している。しかしながら、スクライブ領域において第３配線層のダミー配線は配置されていないため、溝Ｇがダミー配線を飛び散らせることはない。チップ領域においてはダミー配線が配置されているため、必要な平坦性は確保できる。スクライブ領域において第３配線のダミー配線を省略したことによる平坦性の劣化は、最小限に留めることができる。なお、チップ領域においてもさほどの平坦性が必要ない場合は、第３配線層のダミー配線をチップ領域においても省略してもよい。

以上の実施例においては、スクライブ領域ＳＣの両側に、各チップ領域を取り囲む溝を形成した。すなわち、スクライブ領域には２本の溝が形成されている。溝の数は２本に限ることはない。ダイシングされる領域のパッシベーション層を除去してもよい。ダイシングされる領域のパッシベーション層を除去すると、ダイシングが簡単化される。

図１１は、スクライブ領域に３本の溝を形成した他の実施例を示す平面図である。スクライブ領域ＳＣの中央に、中心線に沿って比較的幅の広い溝ＣＧが形成されている。中央の溝ＣＧは、実際にダイシングされる領域ｄｃ内に収めることが好ましい。その他の点は図１の構成と同様である。

図１２Ａ、１２Ｂは、図１１の１点破線ＸＩＩ−ＸＩＩに沿う断面図である。

図１２Ａに示すように、図２Ａに示す構成と同様の構成を有する半導体ウエハの上に、ホトレジストパターンＰＲ８を形成する。ホトレジストパターンＰＲ８は、前述の実施例同様パッドを開口するためのパッド窓ＰＷ、溝を開口するための溝窓ＧＷを有する他、ダイシングされる領域ＤＣ内に中央溝用の窓ＣＷを有する。ホトレジストパターンＰＲ８をエッチングマスクとし、パッシベーション層ＰＳ、最上絶縁層ＩＳを含む絶縁層のエッチングを行う。このエッチング自身は前述の実施例と同様に行うことができる。例えば、窒化シリコン膜をエッチングストッパとす選択エッチングでエッチングを終了させる。

図１２Ｂは、ホトレジストパターンＰＲ８を取り除いた状態を示す断面図である。パッドＰが開口され、溝Ｇが形成される点は前述の実施例と同様であり、さらにスクライブされる領域内に中央溝ＣＧがエッチングされている。中央溝ＣＧを形成することにより、領域ｄｃをダイシングするダイシング工程が簡単になる。ダイシング後の状態としては、前述の実施例と同様であり、前述の実施例同様の効果が期待できる。

以上の実施例においては、層間絶縁膜として酸化シリコン、エッチストッパとして窒化シリコンを主に用いる場合を説明した。層間絶縁膜として酸化シリコン以外の絶縁材料を用いることもできる。特に、多層配線を有する半導体装置において、酸化シリコンよりも誘電率の低いフッ素含有酸化シリコン、酸化炭化シリコンＳｉＯＣ、有機絶縁層等を用い、配線の寄生容量を低減することもできる。エッチストッパ層としては、窒化シリコンの他ＳｉＣ等を用いることもできる。

図１３、１４は、多層配線を有する本発明の他の実施例による半導体装置の製造プロセスを示す半導体ウエハの断面図である。

図１３に示すように、シリコン基板１０の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１１を形成し、素子分離領域１１で画定された活性領域内にトランジスタを形成する。トランジスタ構造は、チャネル領域上のゲート絶縁膜１２、ゲート絶縁膜上の多結晶シリコンによるゲート電極１３、ソース／ドレイン領域１５等を含んで形成される。ゲート電極を覆う酸化シリコン等の絶縁層２１を成膜し、ソース／ドレイン領域等に達する導電体プラグ１７がＷ等によって形成される。

その表面上に、酸素遮蔽機能を有するエッチストッパ層ＥＳ１、第１層間絶縁膜ＩＬ１が成膜され、第１層間絶縁膜ＩＬ１、エッチストッパ層ＥＳ１に第１配線層形成用凹部が
形成され、銅配線による第１配線層Ｗ１が埋め込まれる。

第１配線層Ｗ１の上に、第２エッチストッパ層ＥＳ２、第２層間絶縁膜ＩＬ２が成膜され、第２銅配線層Ｗ２が埋め込まれる。第２配線層Ｗ２の上に、第３エッチストッパ層ＥＳ３、第３層間絶縁膜ＩＬ３が成膜され、第３配線層Ｗ３が埋め込まれる。第３配線層Ｗ３の上に、エッチストッパ層ＥＳ４、層間絶縁膜ＩＬ４が成膜され、第４配線層W４が埋め込まれ
る。なお、第１配線層から第４配線層を収納する層間絶縁膜はＳｉＬＫ等の有機絶縁層で形成される。

図１９Ａ〜１９Ｅは、有機絶縁層にダマシン配線を形成するデュアルダマシンプロセスの例を示す。

図１９Ａに示すように、下層配線５０を形成した後、その表面を銅拡散防止層５１で覆う。銅拡散防止層は、ＳｉＮ又はＳｉＣで形成され、エッチストッパ、酸素遮蔽の機能も有する。例えば厚さ３０ｎｍのＳｉＣ層５１を成膜する。ＳｉＣ層５１の上に、ＳｉＬＫをスピンコートし、４００℃で３０分間キュアリングを行ない、厚さ４５０ｎｍのＳｉＬＫ層５２を成膜する。ＳｉＬＫ層５２の上に、厚さ５０ｎｍのＳｉＣ層５３をＰＥ−ＣＶＤで成膜し、その上にさらに厚さ１００ｎｍの酸化シリコン層５４をＰＥ−ＣＶＤで成膜する。

酸化シリコン層５４の上に、配線トレンチ用開口を有するレジストパターンＰＲ１を形成し、酸化シリコン層５４をエッチングする。酸化シリコン層５４に、配線トレンチ用のパターンが転写される。その後レジストパターンＰＲ１はアッシングして除去する。

図１９Ｂに示すように、ビア孔用開口を有するレジストパターンＰＲ２を形成する。レジストパターンＰＲ２をマスクとし、ＳｉＣ層５３をエッチングする。次ぎに、酸素を含むプラズマでエッチングを行ない、レジストパターンＰＲ２をアッシングすると共に、ＳｉＬＫ層５２を途中までエッチングする。レジストパターンＰＲ２は消滅する。

図１９Ｃに示すように、酸化シリコン層５４をハードマスクとしてその下に露出しているＳｉＣ層５３をエッチングする。酸化シリコン層５４とＳｉＣ層５３がハードマスクを構成する。

図１９Ｄに示すように、酸化シリコン層５４、ＳｉＣ層５３をマスクとして、ＳｉＬＫ層５２をエッチングする。このエッチングにおいて、ビア孔底のＳｉＬＫ層５２もエッチングされ、ＳｉＣ層５１が露出する。例えば、配線用トレンチとしてＳｉＬＫ層５２を深さ２００ｎｍまでエッチングする。次ぎに、ビア孔底に露出したＳｉＣ層５１をエッチングし、下層配線の表面を露出する。

図１９Ｅに示すように、スパッタリングにより厚さ２５ｎｍのＴａ層５７ａを成膜し、その上にシード用Ｃｕ層を厚さ１００ｎｍ程度スパッタリングで成膜する。なお、下地配線層５０が露出した段階で、ＡｒスパッタやＨ２プラズマ、Ｈ２雰囲気中アニール等で前処理を行ない、下地銅配線層５０の表面の自然酸化膜を除去しても良い。シード用Ｃｕ層の上に、電解メッキによりＣｕ層を成膜する。配線用溝内にＣｕ層が埋め込まれる。その後、ＣＭＰを行ない、酸化シリコン層５４表面上の余分な金属層を除去する。なお、ＣＭＰにより酸化シリコン層５４は消滅してもよい。

図１３に戻って、第４配線層の上に、エッチストッパＥＳ５，層間絶縁膜ＩＬ５を成膜し、配線トレンチ、ビア孔を形成し、配線層Ｗ５を埋め込む。同様、その上に、エッチストッパ層ＥＳ６、層間絶縁膜ＩＬ６、配線層Ｗ６による第６配線構造を形成し、エッチストッパ層ＥＳ７、層間絶縁膜ＩＬ７、配線層Ｗ７による第７配線構造を形成し、エッチス
トッパ層ＥＳ８、層間絶縁膜ＩＬ８、配線層Ｗ８による第８配線層を形成する。第５配線層から第８配線層までを収容する層間絶縁膜ＩＬ５〜ＩＬ８は、ＳｉＯＣで形成される。

第８配線層の上にエッチストッパ層ＥＳ９、層間絶縁膜ＩＬ９、配線層Ｗ９による第９配線構造を形成し、その上にエッチストッパ層ＥＳ１０、層間絶縁膜ＩＬ１０、配線層Ｗ１０による第１０配線構造を形成する。第９配線層と第１０配線層を収容する層間絶縁膜ＩＬ９、ＩＬ１０は、ノンドープの酸化シリコン層（ＵＳＧ）で形成される。

第１０配線層の上に、エッチストッパ層ＥＳ１１、層間絶縁膜ＩＬ１１を形成し、前述の実施例同様のビア導電体ＴＶを形成する。その後、表面上にパッドＰ及びシールリングＳＲ最上層を構成するアルミニウム配線層を前述の実施例同様に形成する。最上配線層を覆って、酸化シリコン等により絶縁層ＩＳを成膜し、平坦化した後、その上に窒化シリコン又は窒化酸化シリコンによるパッシベーション層ＰＳを前述の実施例同様形成する。

図１４に示すように、パッシベーション層ＰＳ上にホトレジスト層ＰＲ１０を形成し、パッドＰ及び溝上に開口を形成する。ホトレジストパターンＰＲ１０をマスクとしてパッシベーション層ＰＳ、最上絶縁層ＩＳのエッチングを行なう。パッド上の領域においては、パッシベーション層ＰＳ、絶縁層ＩＳをエッチングし、パッド用窓を形成する。溝Ｇにおいては、選択エッチング又はコントロールエッチングを行うことにより、パッド窓形成のエッチングと同時に第１１層間絶縁膜ＩＬ１１まで到達する溝Ｇをエッチングする。

第１０配線層Ｗ１０のダミー配線の上には、エッチングストッパ層ＥＳ１１がエッチングされずに残り、ダミー配線が飛び散ることはない。

図１５は、ダイシング領域においては、最上銅配線層にはダミー配線を形成しない場合の構成を示す。スクライブ領域ＳＣにおいては、第１０配線層Ｗ１０のダミー配線は形成しない。パッドＰ開口及び溝Ｇ形成のエッチングにおいて、溝Ｇが第１０層間絶縁層ＩＬ１０に侵入するが、第１０配線層にはダミー配線は形成されておらず、ダミー配線が飛び散ることが防止される。第１０配線層のスクライブ領域においてダミー配線を形成しないが、その上の配線層は少なく、ダミー配線層を形成しないことによる悪影響は最小限にとどめられる。

図１６は、パッド開口と溝形成のエッチングを別工程で行なった場合の構成例を示す。パッドＰを開口するエッチングと独立に、溝Ｇを形成するエッチングを行なうため、パッドＰを開口するエッチングとは独立に、溝Ｇを形成するエッチング条件を選択することができる。従って、溝Ｇをエッチングするエッチング条件を選択することにより、配線層のダミー配線を飛び散らせることを防止することが可能となる。

図１７は、パッドＰの開口と、溝Ｇのエッチングを同時に行うが、溝Ｇ形成のエッチングが及び得る領域においては、ダミー配線を形成しない場合の構成を示す。図の構成においては、第１０配線層Ｗ１０のダミー配線は、溝形成領域においては作成しない。従って、溝Ｇが、第１０層間絶縁層ＩＬ１０中に進行しても、そこにはダミー配線は形成されていないため、エッチングによってダミー配線が飛び散ることは防止できる。

図１８は、スクライブ領域において、両側の溝Ｇと共に、ダイシングされるべき領域内に中央溝ＣＧを形成する場合の構成を示す。ダイシングされるべき領域の中央部に溝ＣＧが形成されることにより、ダイシングが簡単化される。ダイシングは中央溝ＣＧより広い領域において行われるため、ダイシングされた後の構成においては、他の実施例と同様の効果が期待される。

図２０Ａは、図１７に示した構成のサンプルをダイシングした状態の上面の顕微鏡写真
である。中央の黒い部分ｄｃがダイシングを行なってウエハがなくなった領域である。ダイシング領域の上方に白く見える領域を介して細い溝Ｇが見える。図中左側領域には、溝に対応する位置から下方の部分Ｚが一部消失している。ダイシングされた領域から剥離が生じ、溝まで達し、上方にクラックが走り、表面層が消失したと考えられる。溝の上方に見える黒い筋状の部分は耐湿シールリングＳＲである。さらに上方の大きな矩形領域はパッドＰである。

図２０Ａのサンプルにおいては、第１〜第４層間絶縁膜を有機絶縁層で形成した。有機絶縁層は最も誘電率が低く、配線の寄生容量を低減することができる。第５層間絶縁膜から第８層間絶縁膜ＩＬ５〜ＩＬ８は、ＳｉＯＣ層で形成した。ＳｉＯＣ層は、有機絶縁層よりは誘電率が高いが、酸化シリコンよりは誘電率が低く、配線の寄生容量を低減することができる。

第９層間絶縁膜と第１０層間絶縁膜ＩＬ９、ＩＬ１０は酸化シリコン層で形成した。酸化シリコン層は、有機絶縁層やＳｉＯＣよりも誘電率が高いが、非常に安定な絶縁体であり、信頼性が高い。配線層は上層に行くほど配線ピッチが広がり、配線の寄生容量の制限がゆるくなる。従って、下層配線程寄生容量を低減することが望まれる。３種類の層間絶縁膜を用い、この要求を満たしている。

第１〜第４配線層の層間絶縁膜を有機絶縁層からＳｉＯＣに変更したサンプルも作成した。

図２０Ｂは、このサンプル上面の顕微鏡写真を示す。下の黒い部分ｄｃがダイシングによりウエハが消失した領域である。下端から一定の距離を隔てた所に溝Ｇが形成され、さらにその上方にはシールリングＳＲが形成されている。右側領域においては、ダイシングされた側面から溝にかけて表面部分が消失している。ダイシングされた側面から剥離が生じ、溝下方まで侵入したが、そこで上方にクラックが生じ、表面層が消失したものと考えられる。このように、溝を用いて積極的に応力を解放させることにより、剥離がチップ内部まで侵入することを防止できる。

溝の形状は、上述のものに限定されず、種々可能である。

図２１Ａは、上述の実施例同様の溝ＬＧＭの角部内側に補助溝ＬＧＳを形成した形状である。角部における剥離の侵入をより確実にブロックできる。

図２１Ｂは、上述の溝ＬＧＭの内側に、さらにループ状の補助溝ＬＧＳを形成した形状である。全周において、剥離の侵入をより確実にブロックできる。

図２１Ｃは、角部の落し方の変形を示す。矩形の角部を１つの直線で切り落とす代りに、３つの直線で切り落とした形状である。直線の数は複数であればよく、３つに限らない。

図２１Ｄは、角部を落していない形状を示す。剥離の侵入に対する抵抗力は弱くなるが、これでも十分な場合には角部を落とさなくてもよい。

図２１Ｅは、４つの溝ＬＧＭ１〜ＬＧＭ４でチップ領域を取り囲んだ形状を示す。溝ＬＧＭ１〜ＬＧＭ４は連続した溝ではないが、チップ領域を方位角度的に取り囲んでいる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。材料や数値は目的などに応じ種々に変更できる。種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

多層配線を有する半導体装置に利用できる。特に、銅配線を用いＣＭＰで余分な金属層
を除去する半導体装置の製造方法に有効である。

図１は、本発明の実施例による半導体ウエハの概略平面図である。 図２Ａ−２Ｂは、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。 図２Ｃ−２Ｄは、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。 図２Ｅは、本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。 図３Ａ−３Ｅは、図２Ａの配線を形成する工程をより詳細に示す断面図である。 図３Ｆ−３Ｉは、図２Ａの配線を形成する工程をより詳細に示す断面図である。 図４Ａ、４Ｂは、本発明の他の実施例による半導体装置の製造方法の主要工程を示す断面図である。 図５は、本発明の他の実施例による半導体ウエハの概略平面図である。 図６Ａ、６Ｂは、図５の実施例による半導体装置の製造方法の主要工程を示す断面図である。 図７Ａ、７Ｂは、図５の実施例による半導体装置の他の製造方法の主要工程を示す断面図である。 図８Ａ、８Ｂは、図５の実施例による半導体装置の他の製造方法の主要工程を示す断面図である。 図９は、本発明の他の実施例による半導体ウエハの概略平面図である。 図１０Ａ、１０Ｂは、図９の実施例による半導体装置の他の製造方法の主要工程を示す断面図である。 図１１は、本発明の他の実施例による半導体ウエハの概略平面図である。 図１２Ａ、１２Ｂは、図１１の実施例による半導体装置の他の製造方法の主要工程を示す断面図である。 図１３は、１０層配線を有する半導体装置の第１の実施例の構成を概略的に示す断面図である。 図１４は、１０層配線を有する半導体装置の第１の実施例の変形例の構成を概略的に示す断面図である。 図１５は、１０層配線を有する半導体装置の第２の実施例の構成を概略的に示す断面図である。 図１６は、１０層配線を有する半導体装置の第２の実施例の変形例の構成を概略的に示す断面図である。 図１７は、１０層配線を有する半導体装置の第３の実施例の構成を概略的に示す断面図である。 図１８は、１０層配線を有する半導体装置の第４の実施例の構成を概略的に示す断面図である。 図１９Ａ−１９Ｅは、図５に示す有機絶縁層中のダマシン配線を形成する工程を概略的に示す断面図である。 図２０Ａ，２０Ｂは、図１７の構成に従い、ウエハをダイシングした状態の上面の顕微鏡写真である。 図２１Ａ−２２Ｄは、溝形成領域に形成する溝の形状の変形例を示す略図である。 図２２Ａ、２２Ｂは、従来技術による半導体チップダイシング時の剥離防止溝の構成、およびダミー配線を備えた半導体装置の構成を示す概略断面図である。 図２３は、従来技術に対して本発明者が行なった検討結果を示す断面図である。 図２４は、本発明者が行なった他の検討結果を概略的に示す断面図である。 図２５は、本発明者の見出した現象を示す概略断面図である。

Claims (24)

1. （ａ）半導体ウエハの平面構成におけるチップ領域とダイシング領域のそれぞれの上方に、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に形成した多層配線構造を配置する工程と、
   （ｂ）前記多層配線構造を覆って、パッシベーション層を形成する工程と、
   （ｃ）前記ダイシング領域と前記チップ領域との間に、溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、
   を含み、
   前記半導体ウエハの平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
   前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される半導体装置の製造方法。
2. 前記配線層は銅配線層である請求項１記載の半導体装置の製造方法。
3. さらに、
   （ｄ）前記工程（ｃ）の後、前記ダイシング領域において、前記半導体ウエハをダイシングする工程、
   を含む請求項１記載の半導体装置の製造方法。
4. 前記最上配線層はアルミニウム配線層である請求項１記載の半導体装置の製造方法。
5. 前記多層配線構造の最上配線層以外の配線層はダマシン構造の銅配線層である請求項４記載の半導体装置の製造方法。
6. 前記銅配線層の上の層間絶縁膜は、銅の拡散を防止できる銅拡散防止層と、その上の絶縁層を含む請求項５記載の半導体装置の製造方法。
7. 前記多層配線構造の最上配線層は、パッドを含み、前記工程（ｃ）は前記パッシベーション層を選択的に除去して前記パッドを露出させると共に、前記溝の領域で前記パッシベーション層とその下の層間絶縁膜とを選択的に除去するエッチング工程を含む請求項１記載の半導体装置の製造方法。
8. 前記溝は、チップ領域の各角部の外側で角を落とした概略矩形形状を有する請求項１記載の半導体装置の製造方法。
9. 前記溝の幅は、０．５μｍ〜１０μｍの範囲である請求項１記載の半導体装置の製造方法。
10. 半導体基板と、
    前記半導体基板の平面構成におけるチップ領域とダイシング領域のそれぞれの上方に形成され、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に積層した多層配線構造と、
    前記多層配線構造を覆って形成された、パッシベーション層と、
    前記ダイシング領域と前記チップ領域の間において、上方から、少なくとも前記パッシベーション層を貫通して形成された溝と、
    を含み、
    前記半導体基板の平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
    前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される半導体ウエハ。
11. 前記溝の幅は、０．５μｍ〜１０μｍの範囲である請求項１０記載の半導体ウエハ。
12. 前記多層配線構造の最上配線層は、パッドを含み、
    さらに、前記パッシベーション層を貫通して前記パッドを露出するパッド用開口を含み、
    前記溝は、前記パッシベーション層を貫通し、その下の層間絶縁膜内に到達する請求項１０記載の半導体ウエハ。
13. さらに、前記各チップ領域において、前記多層配線構造の外側に配置され、前記層間絶縁膜を貫通して、前記配線層と同一層により形成されたループ状の耐湿リングを有する請求項１０記載の半導体ウエハ。
14. 前記多層配線構造は、複数層の下層構造と、前記下層構造より上方に配置された複数層の上層構造を含み、前記層間絶縁膜のおのおのは、銅の拡散を防止できる銅拡散防止層と、その上の絶縁層を含み、前記下層構造の絶縁層と前記上層構造の絶縁層の材料が異なる請求項１０記載の半導体ウエハ。
15. 前記溝は、チップ領域の各角部の外側で角を落とした概略矩形形状を有する請求項１０記載の半導体ウエハ。
16. 半導体基板と、
    前記半導体基板のチップ領域とスクライブ領域のそれぞれの上方に形成された、配線とダミー配線とを含む配線層と、層間絶縁膜とを交互に積層した多層配線構造と、
    前記多層配線構造を覆って形成された、パッシベーション層と、
    前記スクライブ領域において、上方から、少なくとも前記パッシベーション層を貫通して形成された溝と、
    を含み、
    前記半導体基板の平面構成における溝を形成する領域において、前記多層配線構造の少なくとも最上配線層には前記ダミー配線が配置されず、その下方の配線層には前記ダミー配線が配置され、
    前記溝の底面は、前記下方の配線層のダミー配線よりも上方に位置するよう形成される半導体装置。
17. 前記溝の幅は、０．５μｍ〜１０μｍの範囲である請求項１６記載の半導体装置。
18. 前記多層配線構造の最上配線層は、パッドを含み、
    さらに、前記パッシベーション層を貫通して前記パッドを露出するパッド用開口を含み、
    前記溝は、前記パッシベーション層を貫通し、その下の層間絶縁膜内に到達する請求項１６記載の半導体装置。
19. さらに、前記各チップ領域において、前記多層配線構造の外側に配置され、前記層間絶縁膜を貫通して、前記配線層と同一層により形成されたループ状の耐湿リングを有する請求項１６記載の半導体装置。
20. 前記多層配線構造は、複数層の下層構造と、前記下層構造より上方に配置された複数層の上層構造を含み、前記層間絶縁膜のおのおのは、銅の拡散を防止できる銅拡散防止層と、その上の絶縁層を含み、前記下層構造の絶縁層と前記上層構造の絶縁層の材料が異なる請求項１６記載の半導体装置。
21. 前記溝は、チップ領域の各角部の外側で角を落とした概略矩形形状を有する請求項１６記載の半導体装置。
22. 前記溝の外側で、前記多層配線構造の層間絶縁膜が一部欠落している請求項１６記載の半導体装置。
23. 前記層間絶縁膜が欠落している部分の表面は、前記溝の底面より低い請求項２２記載の半導体装置。
24. 前記層間絶縁膜が欠落している部分の底面は層間絶縁膜の界面を含み、側面は前記界面から前記溝に達する劈開面を含む請求項２３記載の半導体装置。

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