JP2001176899A - 半導体装置の製造方法 - Google Patents
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Abstract
る。 【解決手段】 メタルポスト8を形成した後、第1のダ
イシング工程で溝21を形成し全体を樹脂封止する。続
いて、ウエハ裏面を前記溝21底部に到達する位置まで
研磨して各チップ20A毎に分割する。更に、前記樹脂
層Rを研磨して、前記メタルポスト8の頭部を露出させ
る。そして、前記メタルポスト8上に半田ボールを搭載
した後、第2のダイシング工程で、隣り合うチップ20
A間の樹脂層R部分をダイシングすることで、各チップ
20A毎に分離する工程とを有することを特徴とする。
Description
方法に関し、特にチップサイズパッケージの製造方法に
関する。チップサイズパッケージ(Chip Size Packag
e)は、CSPとも呼ばれ、チップサイズと同等か、わ
ずかに大きいパッケージの総称であり、高密度実装を目
的としたパッケージである。本発明は、CSPに採用さ
れるメタルポスト形成における信頼性向上技術に関する
ものである。
ll Grid Array)と呼ばれ、面状に配列された複数の半
田ボールを持つ構造、ファインピッチBGAと呼ばれ、
BGAのボールピッチをさらに狭ピッチにして外形がチ
ップサイズに近くなった構造等が知られている。
ス」1998年8月号 44頁〜71頁に記載されたウ
エハCSPがある。このウエハCSPは、基本的には、
チップのダイシング前に配線やアレイ状のパッドをウエ
ハプロセス(前工程)で作り込むCSPである。この技
術によって、ウエハプロセスとパッケージ・プロセス
(後工程)が一体化され、パッケージ・コストが大幅に
低減できるようになることが期待されている。
配線型がある。樹脂封止型は、従来のパッケージと同様
に表面を封止樹脂材で覆った構造であり、チップ表面の
配線層上にメタルポストを形成し、その周囲を封止樹脂
材で固める構造である。
ると、プリント基板との熱膨張差によって発生した応力
がメタルポストに集中すると言われているが、樹脂封止
型では、メタルポストが長くなるため、応力が分散され
ると考えられている。
封止樹脂材を使わず、再配線を形成した構造である。つ
まりチップ51の表面にAl電極52、配線層53、絶
縁層54が積層され、配線層53上にはメタルポスト5
5が形成され、その上に半田ボール56が形成されてい
る。配線層53は、半田ボール56をチップ上に所定の
アレイ状に配置するための再配線として用いられる。
程度と長くし、これを封止樹脂材で補強することによ
り、高い信頼性が得られる。しかしながら、封止樹脂材
を形成するプロセスは、後工程において金型を用いて実
施する必要があり、プロセスが複雑になる。
純であり、しかも殆どの工程をウエハプロセスで実施で
きる利点がある。しかし、なんらかの方法で応力を緩和
し信頼性を高めることが必要とされている。
したものであり、Al電極52が露出した開口部を形成
し、この開口部には、メタルポスト55とアルミ電極5
2との間にバリアメタル58を少なくとも一層形成し、
このメタルポスト55の上に半田ボール56が形成され
ている。
なウエハCSPの封止には、例えばエポキシ樹脂を用
い、この樹脂層を研磨して前記メタルポスト55の頭部
を露出させ、ダイシング工程へとプロセスが続くが、こ
のとき、ウエハストレスと樹脂ストレスの影響によるウ
エハの反りが非常に大きくなるという問題が発生してい
た。
造ライン内で搬送させる場合には、搬送エラーが発生す
ることがあった。このことは、ウエハの大口径化が進む
ことで、より顕著になる。
トをより高くしたくても、この反りの問題が支障となっ
ていた。
てなされ、図8(a)に示すようにメタルポスト8を形
成した後、第1のダイシング工程で溝21を形成する。
次に、図8(b)に示すように全体を樹脂封止する。続
いて、図8(c)に示すようにウエハ裏面を前記溝21
底部に到達する位置まで研磨して各チップ20A毎に分
割する(尚、この際、各チップ20Aは樹脂層Rにより
一体となっている。)。更に、図9(a)に示すように
前記樹脂層Rを研磨して、前記メタルポスト8の頭部を
露出させる。そして、図9(b)に示すように前記メタ
ルポスト8上に半田ボール12を搭載した後、図9
(c)に示すように第2のダイシング工程で、隣り合う
チップ20A間の樹脂層R部分をダイシングすること
で、各チップ20A毎に分離する工程とを有することを
特徴とするものである。
ダイシング幅が、第1のダイシング工程におけるダイシ
ング幅よりも狭いことを特徴とする。
半導体装置の製造方法について説明する。
ンディングタイプのICチップにおいて、最上層のメタ
ル(ボンディングパッドとしても機能する部分)の部分
であり、このAl電極1のコンタクトホールCが形成さ
れる層間絶縁膜を図番2で示す。
は、メタルが複数層で形成され、例えばトランジスタ
(MOS型のトランジスタまたはBIP型のトランジス
タ)、拡散領域、ポリSiゲートまたはポリSi等とコ
ンタクトしている。
いるが、BIP型でも実施できることは言うまでもな
い。
メタル…と呼ばれるICである。
す。ここでパッシベーション膜3は、Si窒化膜、エポ
キシ樹脂またはポリイミド樹脂等でなり、更にこの上に
は、絶縁樹脂層rが被覆されている。この絶縁樹脂層r
は、後述するようにフラット性を実現し、半田ボールの
高さを一定にしている。
として窒化Ti膜(TiN)5が形成されている。
窒化Ti膜(TiN)5を露出する開口部Kが形成さ
れ、ここには、配線層のメッキ電極(シード層)として
Cuの薄膜層6が形成される。そしてこの上には、Cu
メッキにより形成される配線層7が形成される。
樹脂から成る樹脂層Rが形成される。ただし、図面上で
は省略しているが、樹脂層Rと配線層7、樹脂層Rとメ
タルポスト8の界面には後述するように樹脂層RとCu
との反応を防止するためのシリコン窒化膜(以下、Si
3N4膜という。)を設けても良い。
れば実施可能であり、特に熱硬化性樹脂として、アミッ
ク酸フィルム、ポリイミド、エポキシ系の樹脂が好まし
い。また熱可塑性樹脂であれば、熱可塑性ポリマー(日
立化成:ハイマル)等が好ましい。またアミック酸フィ
ルムは30〜50%の収縮率である。
主材料として用意され、ウエハ全面にスピンコートさ
れ、厚さ20〜60μm程度で形成される。その後、こ
の樹脂層Rは、熱硬化反応により重合される。温度は、
300℃以上である。しかし、熱硬化前のアミック酸よ
り成る樹脂は、前記温度の基で非常に活性に成り、Cu
と反応し、その界面を悪化させる問題がある。しかし、
配線層の表面に上記Si 3N4膜を被覆することによ
り、このCuとの反応を防止することができる。ここで
Si3N4膜の膜厚は、1000〜3000Å程度であ
る。
絶縁膜で良いが、SiO2膜は、バリア性に劣る。しか
し、SiO2膜を採用する場合は、Si3N4膜よりも
その膜厚を厚くする必要がある。また、Si3N4膜
は、プラズマCVD法で形成できるので、そのステップ
カバレージも優れ、好ましい。更に、メタルポスト8を
形成した後、樹脂層Rを被覆するので、前記Si3N4
膜を形成するとCuから成る配線層7とアミック酸を主
材料とする樹脂層の反応を防止するばかりでなく、Cu
から成るメタルポスト8とアミック酸を主材料とする樹
脂層Rの反応も防止できる。
田ボールが形成されると、酸化されたCuが原因で半田
ボールとの接続強度が劣化する。また酸化防止のために
Auを直接形成すると、Auが拡散されるため、間にN
iが挿入されている。NiはCuの酸化防止をし、また
AuはNiの酸化防止をしている。従って半田ボールの
劣化および強度の劣化は抑制される。
れるが無電解メッキでも良い。
ール12が形成される。
いて説明する。半田ボールは、予めボール状の半田が別
途用意され、メタルポスト8に固着されるものであり、
半田バンプは、配線層7、メタルポスト8を介して電解
メッキで形成されるものである。半田バンプは、最初は
厚みを有した膜として形成され、後工程の熱処理により
球状に形成されるものである。
ので、電解メッキでは形成できず、実際は半田ボールが
用意される。
て説明する。
れた半導体基板(ウエハ)を準備する。ここでは、前述
したように一層メタル、ニ層メタル・・のICで、例え
ばトランジスタのソース電極、ドレイン電極が一層目の
メタルとして形成され、ドレイン電極とコンタクトした
Al電極1がニ層目のメタルとして形成されている。
縁膜2のコンタクト孔Cを形成した後、ウエハ全面にA
lを主材料とする電極材料、窒化Ti膜5を形成し、ホ
トレジスト層をマスクとして、Al電極1と窒化Ti膜
5を所定の形状にドライエッチングしている。
し、この後開口したコンタクト孔Cにバリアメタルを形
成するのと違い、バリアメタルとしての窒化Ti膜も含
めてホトレジスト層で一度に形成でき、工程数の簡略が
可能となる。
薄膜層6のバリアメタルとして機能している。しかも窒
化Ti膜は、反射防止膜として有効であることにも着目
している。つまりパターニングの際に使用されるレジス
トのハレーション防止としても有効である。ハレーショ
ン防止として最低1200Å〜1300Å程度必要であ
り、またこれにバリアメタルの機能を兼ね備えるために
は、2000Å〜3000Å程度が好ましい。これ以上
厚く形成されると、今度は窒化Ti膜が原因で、ストレ
スが発生する。
ニングされた後、全面にパッシベーション膜3が被覆さ
れる。パッシベーション膜として、ここではSi3N4
膜が採用されているが、ポリイミド樹脂等も可能である
(以上図1参照)。
縁樹脂層rが被覆される。この絶縁樹脂層は、ここで
は、ポジ型の感光性ポリイミド膜が採用され、約3〜5
μm程度が被覆されている。そして開口部Kが形成され
る。
で、図2の開口部Kのパターニングにおいて、別途ホト
レジスト層を形成して開口部Kを形成する必要が無くな
り、メタルマスクの採用により工程の簡略化が実現でき
る。もちろんホトレジスト層でも可能である。しかもこ
のポリイミド膜は、平坦化の目的でも採用されている。
つまり半田ボール12の高さが全ての領域において均一
である為には、メタルポスト8の高さが全てにおいて均
一である必要があり、配線層7もフラットに精度良く形
成される必要がある。その為にポリイミド樹脂を塗布
し、ある粘度を有した流動性を有する樹脂である故、そ
の表面をフラットにできる。
パッドも兼ね、半田ボール(半田バンプ)から成るチッ
プサイズパッケージとして形成しない時は、ワイヤボン
ディングパッドとして機能する部分である(以上図2参
照)。
る。このCuの薄膜層6は、後に配線層7のメッキ電極
となり、例えばスパッタリングにより約1000〜20
00Å程度の膜厚で形成される。
を塗布し、配線層7に対応するホトレジスト層PR1を
取り除く(以上図3参照)。
部に露出するCuの薄膜層6をメッキ電極とし、配線層
7を形成する。この配線層7は機械的強度を確保するた
めに2〜5μm程度に厚く形成する必要がある。ここで
は、メッキ法を用いて形成したが、蒸着やスパッタリン
グ等で形成しても良い。
(以上図4参照)。
される領域を露出したホトレジスト層PR2が形成さ
れ、この露出部に電解メッキでCuのメタルポスト8が
30〜100μm程度の高さに形成される。これもCu
の薄膜層6がメッキ電極として活用される(以上図5参
照)。
配線層7をマスクとしてCuの薄膜層6を除去する(以
上図6参照)。
線層7、メタルポスト8も含めて全表面にプラズマCV
D法でSi3N4膜を被着しても良い。
脂層RとCuが熱により反応する。そのためこの界面が
劣化する問題を有している。従って配線層7、メタルポ
スト8は、全てこのSi3N4膜で被覆する必要があ
る。このSi3N4膜は、界面の劣化が発生しない場合
は、もちろん省略が可能である。
該樹脂層Rを研磨して前記メタルポスト8の頭部を露出
させ、その上にNi10を電解メッキで約1000Å、
Au11を同じく電解メッキで約5000Å形成し、そ
の上に半田ボール12を搭載する(以上図7参照)。
であり、以下、図8及び図9を参照しながら説明する。
ポスト8が形成された状態のウエハ20に対し、当該ウ
エハ20を不図示のダイシングカッターを用いて所定深
さまでダイシングして溝21を形成する。尚、本工程で
は後述するように最終的なウエハ膜厚以上となる位置ま
でダイシングする。
1を含むウエハ20全面をエポキシ樹脂等で樹脂封止す
る(樹脂層R)。
20裏面を研磨(バックグラインドBG)する。このと
き、前述したダイシング工程により形成した溝21の底
部に達する位置まで研磨する(これで、前記ウエハ20
は最終的なウエハ膜厚となり、各チップ20A毎に分割
される。尚、この際、各チップ20Aは樹脂層Rにより
一体となっている。)。
Rを研磨して前記メタルポスト8の頭部を露出させる。
ルポスト8上に形成した前記Ni10,Au11(図7
参照)を介して半田ボール12を位置合わせして搭載
し、リフローする。そして、図9(c)に示すようにウ
エハ(前記溝21内に埋め込まれた樹脂層R)をダイシ
ングすることで、スクライブラインに沿ってチップ20
A毎に分離し、チップサイズ・パッケージが完成する。
ングカッターが、前記溝21形成用のダイシング工程で
用いるダイシングカッターの刃幅よりも狭い刃幅を有す
るものを用いることで、図9(c)に示すように各チッ
プ20Aの側面は、樹脂層Rにより被覆されるため、チ
ップ20Aと樹脂層Rとの密着性が向上すると共に、耐
湿性も向上させることができる。
ポスト8形成後、樹脂封止する前にウエハ20を所定深
さ位置(最終的なウエハ膜厚)までダイシングし、この
ダイシング工程により形成した溝21を含むウエハ20
全面を樹脂封止し、ウエハ裏面を前記溝21の底部に到
達する位置(ダイシングポイント)までBG処理する。
これにより、BGでダイシングポイントに達した時点で
ウエハストレスは開放され、歪みがなくなり、従来発生
していたようなウエハの反りが抑止できる。
の発生が抑止でき、更なる大口径ウエハにも対応可能に
なる。尚、本プロセスを採用することで、例えば600
μm程度の膜厚のウエハを250〜200μm程度まで
薄膜化することができるようになる(従来プロセスで
は、300μm程度までが限界であった。)。
とすることができ、更なる信頼性の向上が図れる。ダイ
シング工程で用いるダイシングカッターの刃幅を前記溝
21形成用のダイシング工程で用いるダイシングカッタ
ーの刃幅よりも狭いものを用いることで、図9(c)に
示すように各チップ20Aの側面は、樹脂層Rにより被
覆されるため、チップ20Aと樹脂層Rとの密着性が向
上すると共に耐湿性も向上させることができる。
を低減化するために、メタルポスト形成後、ウエハ全面
を樹脂封止する前にウエハを所定深さ位置までダイシン
グして溝を形成し、この溝を含むウエハ全面を樹脂封止
し、ウエハ裏面をこの溝底部位置までダイシングして、
各チップ毎に分割することで、従来のようなウエハスト
レスと樹脂ストレスによる影響で発生するウエハの反り
が抑止できる。
発生を抑止でき、更なる大口径ウエハにも対応可能にな
る。
いメタルポストを形成することが可能となり、信頼性の
向上が図れる。
用いるダイシングカッターの刃幅を前記溝形成用のダイ
シング工程で用いるダイシングカッターの刃幅よりも狭
いものを用いることで、各チップの側面に樹脂層が残膜
するため、チップと樹脂層との密着性が向上すると共
に、耐湿性も向上させることができる。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
法を説明する断面図である。
面図である。
面図である。
Claims (5)
- 【請求項1】 メタルポストを形成した後に所定深さま
でウエハをダイシングする工程と、 前記ウエハ上面を樹脂封止して樹脂層を形成した後に前
記ウエハ裏面を研磨する工程と、 前記樹脂層を研磨して前記メタルポストの頭部を露出さ
せる工程と、 前記メタルポスト上に半田ボールを搭載する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項2】 絶縁層から露出した電極パッド上にシー
ド層を介して接続され、チップ表面に延在する配線層を
形成する工程と、 前記配線層上に位置するように開口部が形成されたホト
レジスト層を形成した後に当該ホトレジスト層を介して
前記配線層上にメタルポストを形成する工程と、 前記ホトレジスト層及びシード層を除去した後に所定深
さまでウエハをダイシングする工程と、 前記ウエハ上面を樹脂封止して樹脂層を形成した後に前
記ウエハ裏面を研磨する工程と、 前記樹脂層を研磨して前記メタルポストの頭部を露出さ
せる工程と、 前記メタルポスト上に半田ボールを搭載する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項3】 前記ダイシング工程では、最終的なウエ
ハ膜厚以上となる位置までダイシングすることを特徴と
する請求項1あるいは請求項2に記載の半導体装置の製
造方法。 - 【請求項4】 絶縁層から露出した電極パッド上にシー
ド層を介して接続され、チップ表面に延在する配線層を
形成する工程と、 前記配線層上に位置するように開口部が形成されたホト
レジスト層を形成した後に当該ホトレジスト層を介して
前記配線層上にメタルポストを形成する工程と、 前記ホトレジスト層及びシード層を除去した後に所定深
さまでウエハをダイシングする第1のダイシング工程
と、 前記ウエハ上面を樹脂封止して樹脂層を形成した後に前
記ウエハ裏面を研磨する工程と、 前記樹脂層を研磨して前記メタルポストの頭部を露出さ
せる工程と、 前記メタルポスト上に半田ボールを搭載した後に各チッ
プ毎に分離する第2のダイシング工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項5】 前記第2のダイシング工程におけるダイ
シング幅が、第1のダイシング工程におけるダイシング
幅よりも狭いことを特徴とする請求項4に記載の半導体
装置の製造方法。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003028072A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Procede de fabrication de dispositif semi-conducteur |
JP2004273591A (ja) * | 2003-03-06 | 2004-09-30 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2006032598A (ja) * | 2004-07-15 | 2006-02-02 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2007128433A (ja) * | 2005-11-07 | 2007-05-24 | Philtech Inc | Rfパウダーとその製造方法 |
US8154456B2 (en) | 2008-05-22 | 2012-04-10 | Philtech Inc. | RF powder-containing base |
US8188924B2 (en) | 2008-05-22 | 2012-05-29 | Philtech Inc. | RF powder and method for manufacturing the same |
JP2019532516A (ja) * | 2017-08-14 | 2019-11-07 | 蘇州捷芯威半導体有限公司Gpower Semiconductor,Inc. | 半導体パッケージ構造及び半導体デバイス |
JP2021002625A (ja) * | 2019-06-24 | 2021-01-07 | 株式会社ディスコ | パッケージデバイスチップの製造方法 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
US6903442B2 (en) * | 2002-08-29 | 2005-06-07 | Micron Technology, Inc. | Semiconductor component having backside pin contacts |
US6649445B1 (en) * | 2002-09-11 | 2003-11-18 | Motorola, Inc. | Wafer coating and singulation method |
WO2004097916A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
US6951775B2 (en) * | 2003-06-28 | 2005-10-04 | International Business Machines Corporation | Method for forming interconnects on thin wafers |
US7015150B2 (en) * | 2004-05-26 | 2006-03-21 | International Business Machines Corporation | Exposed pore sealing post patterning |
JP2006196701A (ja) * | 2005-01-13 | 2006-07-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR100738730B1 (ko) * | 2005-03-16 | 2007-07-12 | 야마하 가부시키가이샤 | 반도체 장치의 제조방법 및 반도체 장치 |
US20100155247A1 (en) * | 2006-03-29 | 2010-06-24 | Jie Cao | Radiation-curable rubber adhesive/sealant |
JP4995551B2 (ja) * | 2006-12-01 | 2012-08-08 | ローム株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2008182015A (ja) * | 2007-01-24 | 2008-08-07 | Disco Abrasive Syst Ltd | ウエーハの研削方法 |
TWI364793B (en) * | 2007-05-08 | 2012-05-21 | Mutual Pak Technology Co Ltd | Package structure for integrated circuit device and method of the same |
US7838424B2 (en) * | 2007-07-03 | 2010-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching |
TW201104736A (en) * | 2009-04-24 | 2011-02-01 | Henkel Corp | Dicing before grinding process for preparation of semiconductor |
WO2011156228A2 (en) | 2010-06-08 | 2011-12-15 | Henkel Corporation | Coating adhesives onto dicing before grinding and micro-fabricated wafers |
US9224647B2 (en) | 2010-09-24 | 2015-12-29 | Stats Chippac, Ltd. | Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer |
US8993377B2 (en) | 2010-09-29 | 2015-03-31 | Stats Chippac, Ltd. | Semiconductor device and method of bonding different size semiconductor die at the wafer level |
EP2671249A4 (en) | 2011-02-01 | 2015-10-07 | Henkel IP & Holding GmbH | FILLING FILM APPLIED TO A PRE-CUTTING WAFER |
JP2014511560A (ja) | 2011-02-01 | 2014-05-15 | ヘンケル コーポレイション | プレカットされウェハに塗布されるダイシングテープ上のアンダーフィル膜 |
US20120273935A1 (en) * | 2011-04-29 | 2012-11-01 | Stefan Martens | Semiconductor Device and Method of Making a Semiconductor Device |
JP2014007228A (ja) * | 2012-06-22 | 2014-01-16 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
CN102825541B (zh) * | 2012-09-10 | 2014-12-10 | 豪威科技(上海)有限公司 | 晶圆减薄方法 |
US8765546B1 (en) | 2013-06-24 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating fin-shaped field-effect transistor |
KR102411678B1 (ko) | 2015-07-28 | 2022-06-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지 |
CN109119346B (zh) * | 2018-08-16 | 2021-07-23 | 嘉盛半导体(苏州)有限公司 | 晶圆级芯片的封装方法及结构 |
CN111354701A (zh) * | 2018-12-20 | 2020-06-30 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
CN113394165A (zh) * | 2021-05-21 | 2021-09-14 | 上海朕芯微电子科技有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61112345A (ja) * | 1984-11-07 | 1986-05-30 | Toshiba Corp | 半導体装置の製造方法 |
-
1999
- 1999-12-21 JP JP36199899A patent/JP2001176899A/ja active Pending
-
2000
- 2000-10-06 US US09/680,613 patent/US6534387B1/en not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003028072A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Procede de fabrication de dispositif semi-conducteur |
JP2004273591A (ja) * | 2003-03-06 | 2004-09-30 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2006032598A (ja) * | 2004-07-15 | 2006-02-02 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2007128433A (ja) * | 2005-11-07 | 2007-05-24 | Philtech Inc | Rfパウダーとその製造方法 |
US8154456B2 (en) | 2008-05-22 | 2012-04-10 | Philtech Inc. | RF powder-containing base |
US8188924B2 (en) | 2008-05-22 | 2012-05-29 | Philtech Inc. | RF powder and method for manufacturing the same |
US8440487B2 (en) | 2008-05-22 | 2013-05-14 | Philtech Inc. | Methods for manufacturing radio frequency (RF) powder |
US8477072B2 (en) | 2008-05-22 | 2013-07-02 | Philtech Inc. | Radio frequency (RF) particles |
JP2019532516A (ja) * | 2017-08-14 | 2019-11-07 | 蘇州捷芯威半導体有限公司Gpower Semiconductor,Inc. | 半導体パッケージ構造及び半導体デバイス |
JP2021002625A (ja) * | 2019-06-24 | 2021-01-07 | 株式会社ディスコ | パッケージデバイスチップの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6534387B1 (en) | 2003-03-18 |
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