JP2022024547A - 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 - Google Patents
半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP2022024547A JP2022024547A JP2020127200A JP2020127200A JP2022024547A JP 2022024547 A JP2022024547 A JP 2022024547A JP 2020127200 A JP2020127200 A JP 2020127200A JP 2020127200 A JP2020127200 A JP 2020127200A JP 2022024547 A JP2022024547 A JP 2022024547A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- manufacturing
- semiconductor
- scribe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 147
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 230000001678 irradiating effect Effects 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 16
- 239000010408 film Substances 0.000 description 96
- 239000011229 interlayer Substances 0.000 description 35
- 235000012431 wafers Nutrition 0.000 description 26
- 238000010586 diagram Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 8
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10157—Shape being other than a cuboid at the active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Dicing (AREA)
- Wire Bonding (AREA)
Abstract
【課題】アンダーフィルの剥がれを抑制することができる半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法を提供する。
【解決手段】半導体装置の製造方法において、スクライブ領域4Xは、第1の方向に延在する第1の領域10と、第1の領域の、平面視で第1の方向に直交する第2の方向の両側に位置し、第1の方向に延在する第2の領域20と、第2の領域に設けられたモニタパッド5と、を有する。半導体装置の製造方法は、複数の半導体チップに個片化する工程の前に、第2の領域にレーザ光を照射してモニタパッド5の少なくとも一部を除去する工程を有する。複数の半導体チップに個片化する工程において、第1の領域にて半導体ウェハを切断する。
【選択図】図4
【解決手段】半導体装置の製造方法において、スクライブ領域4Xは、第1の方向に延在する第1の領域10と、第1の領域の、平面視で第1の方向に直交する第2の方向の両側に位置し、第1の方向に延在する第2の領域20と、第2の領域に設けられたモニタパッド5と、を有する。半導体装置の製造方法は、複数の半導体チップに個片化する工程の前に、第2の領域にレーザ光を照射してモニタパッド5の少なくとも一部を除去する工程を有する。複数の半導体チップに個片化する工程において、第1の領域にて半導体ウェハを切断する。
【選択図】図4
Description
本開示は、半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法に関する。
半導体装置の製造の際には、半導体ウェハに複数の回路領域を設け、隣り合う回路領域の間にスクライブ領域を設ける。そして、ダイシングブレードを用いてスクライブ領域内で半導体ウェハを切断し、複数の半導体チップに個片化する。
個片化された半導体チップは実装基板にフリップチップ実装され、実装基板と半導体チップとの間にアンダーフィルが設けられる。
従来の半導体チップを用いて製造した半導体装置においては、半導体チップとアンダーフィルとの間に剥がれが生じることがある。
本開示の目的は、アンダーフィルの剥がれを抑制することができる半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法を提供することにある。
本開示に係る半導体装置の製造方法は、複数の回路領域と、前記複数の回路領域の間に設けられ、平面視で第1の方向に延在し、モニタパッドを備えたスクライブ領域と、を備えた半導体ウェハの前記スクライブ領域にて前記半導体ウェハを切断して、それぞれが前記回路領域を備えた複数の半導体チップに個片化する工程を有し、前記スクライブ領域は、前記第1の方向に延在する第1の領域と、前記第1の領域の、平面視で前記第1の方向に直交する第2の方向の両側に位置し、前記第1の方向に延在する第2の領域と、前記第2の領域に設けられたモニタパッドと、を有し、前記複数の半導体チップに個片化する工程の前に、前記第2の領域にレーザ光を照射して前記モニタパッドの少なくとも一部を除去する工程を有し、前記複数の半導体チップに個片化する工程において、前記第1の領域にて前記半導体ウェハを切断する。
本開示によれば、アンダーフィルの剥がれを抑制することができる。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する2つの方向をX方向、Y方向とし、基板の表面に垂直な方向をZ方向とする。また、X方向およびY方向からなる面を表す際に、平面視と呼ぶことがある。
(第1の実施形態)
まず、第1の実施形態について説明する。第1の実施形態は半導体装置の製造方法に関する。図1は、第1の実施形態で用いられる半導体ウェハを示す図である。
図2~図5は、第1の実施形態に係る半導体装置の製造方法を示す模式図である。
図6~図9は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
図2~図5は、図1中の一部の領域2を拡大して示す図である。
図6~図9は、それぞれ図2~図5中のVI-VI線~IX-IX線に沿った断面図に相当する。
まず、第1の実施形態について説明する。第1の実施形態は半導体装置の製造方法に関する。図1は、第1の実施形態で用いられる半導体ウェハを示す図である。
図2~図5は、第1の実施形態に係る半導体装置の製造方法を示す模式図である。
図6~図9は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
図2~図5は、図1中の一部の領域2を拡大して示す図である。
図6~図9は、それぞれ図2~図5中のVI-VI線~IX-IX線に沿った断面図に相当する。
第1の実施形態に係る半導体装置の製造方法では、複数の回路領域と、モニタパッドを備えたスクライブ領域と、を備えた半導体ウェハを準備し、スクライブ領域にて半導体ウェハを切断して、それぞれが回路領域を備えた複数の半導体チップを形成する。
まず、半導体ウェハの詳細について説明する。図1及び図2に示すように、第1の実施形態で用いられる半導体ウェハ1は、X方向及びY方向に並ぶ複数の回路領域3を有する。X方向で隣り合う回路領域3の間には、Y方向に延在するスクライブ領域4Yが設けられ、Y方向で隣り合う回路領域3の間には、X方向に延在するスクライブ領域4Xが設けられている。回路領域3とスクライブ領域4X及び4Yとの間に耐湿リング6が設けられている。
スクライブ領域4X及び4Yには、モニタパターン(図示せず)が設けられており、モニタパターンに接続されたモニタパッド5がスクライブ領域4X及び4Yの表面に設けられている。例えば、X方向を行方向、Y方向を列方向とすると、スクライブ領域4Xでは、5行、N列(Nは自然数)の行列をなすように複数のモニタパッド5が並び、スクライブ領域4Yでは、M行(Mは自然数)、3列の行列をなすように複数のモニタパッド5が並んでいる。
ここで、スクライブ領域4Xの構成について説明する。図6に示すように、シリコン基板等の基板101上に第1の層間絶縁膜111が形成されている。第1の層間絶縁膜111中にビア121が形成されている。第1の層間絶縁膜111は、例えば、酸炭化シリコン(SiOC)、酸窒化シリコン(SiON)又は酸化シリコン(SiO2)等の膜である。ビア121は、例えば、タングステン(W)、ルテニウム(Ru)、モリブデン(Mo)又はコバルト(Co)等の膜と、この膜の下に形成されたチタン(Ti)又は窒化チタン(TiN)等の下地膜とを含む。
第1の層間絶縁膜111上に第2の層間絶縁膜112が形成されている。第2の層間絶縁膜112中に配線膜132が形成されている。第2の層間絶縁膜112は、例えば、酸炭化シリコン(SiOC)、酸窒化シリコン(SiON)又は酸化シリコン(SiO2)等の膜である。配線膜132は、例えば、銅(Cu)又はルテニウム(Ru)等の膜と、この膜の下に形成されたチタン(Ti)、窒化チタン(TiN)、タンタル(Ta)又は窒化タンタル(TaN)等の下地膜とを含む。なお、配線膜132の材料がルテニウム(Ru)である場合、下地膜の形成を省略してもよい。
第2の層間絶縁膜112上に複数の第3の層間絶縁膜113が形成されている。第3の層間絶縁膜113中にビア123と配線膜133とが形成されている。配線膜133はビア123上に形成され、配線膜133及びビア123はデュアルダマシン構造を有する。ビア123は、当該ビア123の直下の配線膜132又は133に接続されている。第3の層間絶縁膜113は、例えば、酸炭化シリコン(SiOC)、酸窒化シリコン(SiON)又は酸化シリコン(SiO2)等の膜である。配線膜133及びビア123は、例えば、銅(Cu)又はルテニウム(Ru)等の膜と、この膜の下に形成されたチタン(Ti)、窒化チタン(TiN)、タンタル(Ta)又は窒化タンタル(TaN)等の下地膜とを含む。なお、配線膜133の材料がルテニウム(Ru)である場合、下地膜の形成を省略してもよい。
複数の第3の層間絶縁膜113のうちで最上層の第3の層間絶縁膜113上に第4の層間絶縁膜114が形成されている。第4の層間絶縁膜114上に導電膜134が形成されている。第4の層間絶縁膜114にビアホール144が形成されており、導電膜134はビアホール144を介して配線膜133に接続されている。第4の層間絶縁膜114及び導電膜134上にカバー膜116が形成されている。カバー膜116には、導電膜134の一部を露出する開口部146が形成されている。開口部146は、X方向に平行な2辺と、Y方向に平行な2辺とを備えた矩形状の平面形状を有している。第4の層間絶縁膜114は、例えば、酸化シリコン(SiO2)等の膜である。導電膜134は、例えば、アルミニウム(Al)等の膜である。
図6での図示を省略するが、スクライブ領域4Xにモニタパターンが設けられており、導電膜134はモニタパターンに接続されている。導電膜134の開口部146から露出した部分がモニタパッド5であり、モニタパッド5を通じてモニタパターンを用いた特性試験が行われる。
スクライブ領域4X内では、開口部146がY方向に5個並び、モニタパッド5もY方向に5個並んでいる。スクライブ領域4X内では、5行のモニタパッド5の群がY方向に並んでいる。スクライブ領域4Xは、5行の群のうちで最も外側に位置する行と重なる2つの第1の領域10と、5行の群のうちで中央に位置する行と重なる1つの第2の領域20とを有する。第1の領域10及び第2の領域20はX方向に延在する。第1の領域10の幅は、概ね、後に照射されるレーザ光のスポット径と等しい。第2の領域20の幅は、概ね、ダイシングブレードの厚さと等しい。なお、第1の領域10の幅とレーザ光のスポット径とが異なってもよく、第2の領域20の幅とダイシングブレードの厚さとが異なっていてもよい。
スクライブ領域4Yは、第1の領域10及び第2の領域20等の各構成要素の向きと、モニタパッド5の配列とが相違していることを除き、スクライブ領域4Xと同様の構成を有する。スクライブ領域4Y内では、開口部146がX方向に3個並び、モニタパッド5もX方向に3個並んでいる。スクライブ領域4Y内では、3列行のモニタパッド5の群がX方向に並んでいる。スクライブ領域4Yは、3行の群のうちで最も外側に位置する列と重なる2つの第1の領域10と、3行の群のうちで中央に位置する列と重なる1つの第2の領域20とを有する。第1の領域10及び第2の領域20はY方向に延在する。第1の領域10の幅は、概ね、後に照射されるレーザ光のスポット径と等しい。第2の領域20の幅は、概ね、ダイシングブレードの厚さと等しい。なお、第1の領域10の幅とレーザ光のスポット径とが異なってもよく、第2の領域20の幅とダイシングブレードの厚さとが異なっていてもよい。
半導体ウェハ1は、このような構成を備える。
そして、準備された半導体ウェハ1について、モニタパッド5を通じてモニタパターンを用いた特性試験が行われる。
特性試験の後、図3及び図7に示すように、第1の領域10にレーザ光を照射して第1の領域10内のモニタパッド5(導電膜134)を除去する。レーザ光の照射では、更に、モニタパッド5の下方にて、配線膜133と、ビア123と、第3の層間絶縁膜113と、配線膜132と、ビア121と、第2の層間絶縁膜112と、第1の層間絶縁膜111とを除去する。この結果、基板101に到達する溝31が形成される。溝31から基板101の表面が露出する。
次いで、図4及び図8に示すように、第2の領域20にレーザ光を照射して第2の領域20内のモニタパッド5(導電膜134)と、配線膜133と、ビア123と、第3の層間絶縁膜113と、配線膜132と、ビア121と、第2の層間絶縁膜112と、第1の層間絶縁膜111とを除去する。この結果、基板101に到達する溝32が第2の領域20に形成される。溝32から基板101の表面が露出する。なお、溝31の形成後に溝32を形成してもよく、溝32の形成後に溝31を形成してもよい。また、溝31と溝32とを同じ工程で形成してもよい。
その後、図5及び図9に示すように、ダイシングブレード等を用いて溝32から露出している基板101を切断する。第2の領域20へのレーザ光の照射と、ダイシングブレード等を用いた基板101の切断とにより、スクライブ領域4X及び4Y内の第2の領域20にて半導体ウェハ1が切断され、それぞれが回路領域3を備えた複数の半導体装置100が形成される。すなわち、半導体ウェハ1が複数の半導体装置100に個片化される。
半導体ウェハ1の切断の際には、第2の領域20の幅と同程度の厚さを有するダイシングブレードが用いられ、第2の領域20がダイシングブレードにより削られる。この結果、第2の領域20が消失し、複数の半導体チップが半導体装置100として得られる。
ここで、個片化後の半導体装置100と、半導体装置100を備えた半導体パッケージとについて説明する。図10は、第1の実施形態における個片化後の半導体装置のレイアウトを示す図である。図11は、半導体装置を備えた半導体パッケージを示す断面図である。図11(a)は半導体パッケージの全体を示し、図11(b)は図11(a)中の一部の領域61を拡大して示す。
図10に示すように、半導体装置100は、回路領域3と、スクライブ領域4Xと、スクライブ領域4Yとを有する。半導体装置100は、外周面100Aを有しており、平面視で、スクライブ領域4X及びスクライブ領域4Yは、回路領域3と外周面100Aとの間に位置する。スクライブ領域4X及びスクライブ領域4Yのいずれにも、第1の領域10が含まれ、第1の領域10に溝31が形成されている。図9に示すように、溝31には、例えば、ビア121、配線膜132、ビア123、配線膜133及び導電膜134が露出している。つまり、配線層に含まれる配線の一部と、モニタパッド5の一部とが溝31に露出している。
図11に示すように、半導体パッケージ60は、下面に外部端子63が設けられた配線基板62を有し、はんだ等の導電材64を介して配線基板62に半導体装置100がフリップチップ実装されている。そして、配線基板62と半導体装置100との間に絶縁膜としてアンダーフィル65が充填されている。アンダーフィル65は、溝31内にも設けられている。アンダーフィル65は、半導体装置100の外周面100Aを覆っていてもよい。
半導体パッケージ60において、アンダーフィル65と基板101との間の密着性は、アンダーフィル65とモニタパッド5との密着性よりも優れている。このため、第1の領域10においてモニタパッド5の全体が残存している場合と比較して半導体装置100とアンダーフィル65との剥がれを抑制することができる。
また、基板101の切断(図5及び図9参照)の際に導電膜134、配線膜133、ビア123、第3の層間絶縁膜113、配線膜132又はビア121にクラックが生じるおそれがあるが、クラックが生じたとしても、クラックの伝播が溝31において止められる。このため、回路領域3をクラックから保護することができる。
なお、第2の領域20の幅がダイシングブレードの厚さと一致している必要はない。第2の領域20の全体が消失している必要はなく、ダイシングブレードを用いた基板101の切断の後に第2の領域20の一部が残存していてもよい。この場合、第2の領域20内のモニタパッド5(導電膜134)の一部が残存していてもよい。
ビア123がシングルダマシン構造を有していてもよい。この場合、ビア123がタングステン(W)、ルテニウム(Ru)、モリブデン(Mo)又はコバルト(Co)等の膜と、この膜の下に形成されたチタン(Ti)又は窒化チタン(TiN)等の下地膜とを含んでもよい。
(第2の実施形態)
次に、第2の実施形態について説明する。第2の実施形態は、主に、スクライブ領域4Xの処理の点で第1の実施形態と相違する。図12~図13は、第2の実施形態に係る半導体装置の製造方法を示す模式図である。図14~図15は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。図12~図13は、図1中の一部の領域2を拡大して示す図である。図14~図15は、それぞれ図12~図13中のXIV-XIV線~XV-XV線に沿った断面図に相当する。
次に、第2の実施形態について説明する。第2の実施形態は、主に、スクライブ領域4Xの処理の点で第1の実施形態と相違する。図12~図13は、第2の実施形態に係る半導体装置の製造方法を示す模式図である。図14~図15は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。図12~図13は、図1中の一部の領域2を拡大して示す図である。図14~図15は、それぞれ図12~図13中のXIV-XIV線~XV-XV線に沿った断面図に相当する。
第2の実施形態では、まず、第1の実施形態と同様に、半導体ウェハ1を準備し(図2及び図6)、特性試験を行う。次いで、図12及び図14に示すように、第1の領域10にレーザ光を照射して第1の領域10内のモニタパッド5(導電膜134)を除去する。更に、第1の領域10と第2の領域20との間の第3の領域30にもレーザ光を照射して第3の領域30内のモニタパッド5(導電膜134)も除去する。スクライブ領域4Xにおいて、第3の領域30は、5行のモニタパッド5の群のうちで最も外側に位置する行と中央の行との間の行と重なり、第3の領域30はX方向に延在する。第3の領域30の幅は、概ね、照射されるレーザ光のスポット径と等しい。レーザ光の照射では、更に、モニタパッド5の下方にて、配線膜133と、ビア123と、第3の層間絶縁膜113と、配線膜132と、ビア121と、第2の層間絶縁膜112と、第1の層間絶縁膜111とを除去する。この結果、第1の領域10において基板101に到達する溝31が形成され、第3の領域30において基板101に到達する溝33が形成される。溝31及び33から基板101の表面が露出する。なお、第3の領域30の幅とレーザ光のスポット径とが異なってもよい。また、溝31,32,33の形成順は限定されず、それぞれ任意の順番で形成されてもよい。
その後、図13及び図15に示すように、第1の実施形態と同様に、第2の領域20にレーザ光を照射して第2の領域20内のモニタパッド5(導電膜134)等を除去し、ダイシングブレード等を用いて溝32から露出している基板101を切断する。第2の領域20へのレーザ光の照射と、ダイシングブレード等を用いた基板101の切断とにより、スクライブ領域4X及び4Y内の第2の領域20にて半導体ウェハ1が切断され、それぞれが回路領域3を備えた複数の半導体装置200が形成される。すなわち、半導体ウェハ1が複数の半導体装置200に個片化される。
半導体装置200を用いて半導体パッケージ60を製造した場合、アンダーフィル65は溝31内だけでなく溝32内にも設けられる。
第2の実施形態によれば、アンダーフィル65とモニタパッド5との接触面積がより低減されるため、半導体装置200とアンダーフィル65との間により優れた密着性が得られ、半導体装置200とアンダーフィル65との剥がれを更に抑制することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。第3の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第1の実施形態等と相違する。図16は、第3の実施形態に係る半導体装置の製造方法を示す模式図である。図17は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。図16は、図1中の一部の領域2を拡大して示す図である。図17は、図16中のXVI-XVI線に沿った断面図に相当する。
次に、第3の実施形態について説明する。第3の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第1の実施形態等と相違する。図16は、第3の実施形態に係る半導体装置の製造方法を示す模式図である。図17は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。図16は、図1中の一部の領域2を拡大して示す図である。図17は、図16中のXVI-XVI線に沿った断面図に相当する。
第3の実施形態では、まず、第1の実施形態と同様に、半導体ウェハ1を準備し(図2及び図6)、特性試験を行う。次いで、図16及び図17に示すように、第1の領域10と、第2の領域20と、第1の領域10と第2の領域20との間の領域とにレーザ光を照射してこれらの領域内のモニタパッド5(導電膜134)と、配線膜133と、ビア123と、第3の層間絶縁膜113と、配線膜132と、ビア121と、第2の層間絶縁膜112と、第1の層間絶縁膜111とを除去する。これらの領域において基板101の表面が露出する。
その後、第1の実施形態と同様に、ダイシングブレード等を用いて第2の領域20において基板101を切断する。第2の領域20へのレーザ光の照射と、ダイシングブレード等を用いた基板101の切断とにより、スクライブ領域4X及び4Y内の第2の領域20にて半導体ウェハ1が切断され、それぞれが回路領域3を備えた複数の半導体装置300が形成される。すなわち、半導体ウェハ1が複数の半導体装置300に個片化される。
半導体装置300を用いて半導体パッケージ60を製造した場合、露出した基板101の表面の全体に接触するようにしてアンダーフィル65が設けられる。
第3の実施形態によれば、アンダーフィル65とモニタパッド5との接触面積がより低減されるため、半導体装置300とアンダーフィル65との間により優れた密着性が得られ、半導体装置300とアンダーフィル65との剥がれを更に抑制することができる。
(第4の実施形態)
次に、第4の実施形態について説明する。第4の実施形態は、主に、スクライブ領域4Xの処理の点で第1の実施形態等と相違する。図18は、第4の実施形態に係る半導体装置の製造方法を示す断面図である。
次に、第4の実施形態について説明する。第4の実施形態は、主に、スクライブ領域4Xの処理の点で第1の実施形態等と相違する。図18は、第4の実施形態に係る半導体装置の製造方法を示す断面図である。
第4の実施形態では、図18に示すように、第1の領域10にレーザ光を照射する際に、第1の領域10と重なるモニタパッド5の全体を除去する。モニタパッド5は、例えば、レーザ光の照射位置を調整したり、ビーム径を調整したりすることで、全体を除去することができる。他の構成は第1の実施形態と同様である。第4の実施形態により、複数の半導体装置400が得られる。
第4の実施形態によれば、アンダーフィル65とモニタパッド5との接触面積がより低減されるため、半導体装置400とアンダーフィル65との間により優れた密着性が得られ、半導体装置400とアンダーフィル65との剥がれを更に抑制することができる。
なお、全体を除去したモニタパッド5の下方の配線膜133、ビア123、配線膜132及びビア121の全体を除去してもよい。
(第5の実施形態)
次に、第5の実施形態について説明する。第5の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第1の実施形態等と相違する。図19は、第5の実施形態に係る半導体装置の製造方法を示す断面図である。
次に、第5の実施形態について説明する。第5の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第1の実施形態等と相違する。図19は、第5の実施形態に係る半導体装置の製造方法を示す断面図である。
第5の実施形態では、溝31を形成する際に、第1の実施形態よりも高いエネルギでレーザ光を照射する。これにより、図19に示すように、溝31が基板101に入り込む。他の構成は第1の実施形態と同様である。第5の実施形態により、複数の半導体装置500が得られる。
第5の実施形態によっても第1の実施形態と同様の効果が得られる。
(第6の実施形態)
次に、第6の実施形態について説明する。第6の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第2の実施形態等と相違する。図20は、第6の実施形態に係る半導体装置の製造方法を示す断面図である。
次に、第6の実施形態について説明する。第6の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第2の実施形態等と相違する。図20は、第6の実施形態に係る半導体装置の製造方法を示す断面図である。
第6の実施形態では、溝31を形成する際に、第1の実施形態よりも高いエネルギでレーザ光を照射する。また、溝33を形成する際に、第2の実施形態よりも高いエネルギでレーザ光を照射する。例えば、溝31を形成する際に、溝33を形成する際よりも高いエネルギでレーザ光を照射してもよい。これにより、図20に示すように、溝31及び32が基板101に入り込む。溝31は溝32よりも深く基板101に入り込む。他の構成は第2の実施形態と同様である。第6の実施形態により、複数の半導体装置600が得られる。
第6の実施形態によっても第2の実施形態と同様の効果が得られる。
(第7の実施形態)
次に、第7の実施形態について説明する。第7の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第3の実施形態等と相違する。図21は、第7の実施形態に係る半導体装置の製造方法を示す断面図である。
次に、第7の実施形態について説明する。第7の実施形態は、主に、スクライブ領域4X及び4Yの処理の点で第3の実施形態等と相違する。図21は、第7の実施形態に係る半導体装置の製造方法を示す断面図である。
第7の実施形態では、第3の実施形態よりも高いエネルギで、第1の領域10と、第2の領域20と、第1の領域10と第2の領域20との間の領域とにレーザ光を照射してこれらの領域内のモニタパッド5(導電膜134)と、配線膜133と、ビア123と、第3の層間絶縁膜113と、配線膜132と、ビア121と、第2の層間絶縁膜112と、第1の層間絶縁膜111とを除去する。これにより、図21に示すように、基板101の露出した表面が、第1の層間絶縁膜111等により覆われた表面よりも後退する。また、本実施形態では、特に第1の領域10において、エネルギを高くする。これにより、基板101の露出した表面に溝34が形成される。他の構成は第3の実施形態と同様である。第7の実施形態により、複数の半導体装置700が得られる。
第7の実施形態によっても第3の実施形態と同様の効果が得られる。
なお、いずれの実施形態においても、スクライブ領域4X及び4Yに設けられるモニタパッドの数は特に限定されない。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
1:半導体ウェハ
3:回路領域
4X、4Y:スクライブ領域
5:モニタパッド
100、200、300、400、500、600、700:半導体装置
10、20、30:領域
31、32、33、34:溝
60:半導体パッケージ
62:配線基板
65:アンダーフィル
3:回路領域
4X、4Y:スクライブ領域
5:モニタパッド
100、200、300、400、500、600、700:半導体装置
10、20、30:領域
31、32、33、34:溝
60:半導体パッケージ
62:配線基板
65:アンダーフィル
Claims (7)
- 複数の回路領域と、前記複数の回路領域の間に設けられ、平面視で第1の方向に延在し、モニタパッドを備えたスクライブ領域と、を備えた半導体ウェハの前記スクライブ領域にて前記半導体ウェハを切断して、それぞれが前記回路領域を備えた複数の半導体チップに個片化する工程を有し、
前記スクライブ領域は、
前記第1の方向に延在する第1の領域と、
前記第1の領域の、平面視で前記第1の方向に直交する第2の方向の両側に位置し、前記第1の方向に延在する第2の領域と、
前記第2の領域に設けられたモニタパッドと、
を有し、
前記複数の半導体チップに個片化する工程の前に、前記第2の領域にレーザ光を照射して前記モニタパッドの少なくとも一部を除去する工程を有し、
前記複数の半導体チップに個片化する工程において、前記第1の領域にて前記半導体ウェハを切断することを特徴とする半導体装置の製造方法。 - 前記スクライブ領域はモニタパターンを有する請求項1に記載の半導体装置の製造方法。
- 前記スクライブ領域は、
基板と、
前記基板と前記モニタパッドとの間に設けられた配線層と、
を有し、
前記モニタパッドを除去する工程は、
前記モニタパッド及び前記配線層に、前記基板に到達する溝を形成する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記溝を前記基板に入り込むように形成することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記半導体チップは、前記第2の領域を含むことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 請求項1乃至5のいずれか1項に記載の方法で半導体装置を製造する工程と、
前記半導体装置を配線基板にフリップチップ実装する工程と、
前記半導体装置と前記配線基板との間にアンダーフィルを充填する工程と、
を有することを特徴とする半導体パッケージの製造方法。 - 回路領域と、
前記回路領域の側方に設けられ、平面視で第1の方向に延在するスクライブ領域と、
を有し、
前記スクライブ領域は、
基板と、
前記基板の上に形成された配線層と、
前記配線層の上に形成されたモニタパッドと、
前記モニタパッド及び前記配線層に形成され、前記基板に到達する溝と、
前記溝内に設けられたアンダーフィルと、
を有することを特徴とする半導体パッケージ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020127200A JP2022024547A (ja) | 2020-07-28 | 2020-07-28 | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
US17/383,162 US11621193B2 (en) | 2020-07-28 | 2021-07-22 | Method for producing semiconductor device, semiconductor package, and method for producing semiconductor package |
US18/176,143 US11990373B2 (en) | 2020-07-28 | 2023-02-28 | Method for producing semiconductor device, semiconductor package, and method for producing semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020127200A JP2022024547A (ja) | 2020-07-28 | 2020-07-28 | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022024547A true JP2022024547A (ja) | 2022-02-09 |
Family
ID=80003504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020127200A Pending JP2022024547A (ja) | 2020-07-28 | 2020-07-28 | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US11621193B2 (ja) |
JP (1) | JP2022024547A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022024547A (ja) * | 2020-07-28 | 2022-02-09 | 株式会社ソシオネクスト | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6124143A (en) * | 1998-01-26 | 2000-09-26 | Lsi Logic Corporation | Process monitor circuitry for integrated circuits |
JP2000340746A (ja) * | 1999-05-26 | 2000-12-08 | Yamaha Corp | 半導体装置 |
WO2004097916A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
TWI324829B (en) * | 2004-02-06 | 2010-05-11 | Advanced Semiconductor Eng | Optical semiconductor package and method for manufacturing the same |
US7482675B2 (en) * | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
WO2007055010A1 (ja) | 2005-11-10 | 2007-05-18 | Renesas Technology Corp. | 半導体装置の製造方法および半導体装置 |
JP2008078382A (ja) | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体装置とその製造方法 |
US7952167B2 (en) * | 2007-04-27 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scribe line layout design |
JP5381052B2 (ja) | 2008-12-01 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体集積回路チップの製造方法 |
JP5395446B2 (ja) * | 2009-01-22 | 2014-01-22 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
JP5299077B2 (ja) | 2009-05-14 | 2013-09-25 | 住友電気工業株式会社 | 半導体レーザ素子の製造方法 |
JP2011035302A (ja) | 2009-08-05 | 2011-02-17 | Renesas Electronics Corp | 半導体装置の製造方法 |
JP6037659B2 (ja) | 2012-05-25 | 2016-12-07 | 株式会社ディスコ | ウェーハの分割方法 |
TWI543833B (zh) | 2013-01-28 | 2016-08-01 | 先進科技新加坡有限公司 | 將半導體基板輻射開槽之方法 |
US8937009B2 (en) * | 2013-04-25 | 2015-01-20 | International Business Machines Corporation | Far back end of the line metallization method and structures |
CN105336711B (zh) * | 2014-06-19 | 2019-03-15 | 恩智浦美国有限公司 | 采用低k值介电材料的管芯边缘密封 |
JP6455166B2 (ja) | 2015-01-16 | 2019-01-23 | 富士電機株式会社 | 半導体ウエハおよび半導体チップの製造方法 |
JP6358240B2 (ja) * | 2015-11-19 | 2018-07-18 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
KR102428328B1 (ko) * | 2017-07-26 | 2022-08-03 | 삼성전자주식회사 | 반도체 장치 |
KR102227858B1 (ko) * | 2019-03-28 | 2021-03-12 | 매그나칩 반도체 유한회사 | 반도체 다이 형성 및 패키징 방법 |
JP2022024547A (ja) * | 2020-07-28 | 2022-02-09 | 株式会社ソシオネクスト | 半導体装置の製造方法、半導体パッケージ及び半導体パッケージの製造方法 |
-
2020
- 2020-07-28 JP JP2020127200A patent/JP2022024547A/ja active Pending
-
2021
- 2021-07-22 US US17/383,162 patent/US11621193B2/en active Active
-
2023
- 2023-02-28 US US18/176,143 patent/US11990373B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11990373B2 (en) | 2024-05-21 |
US11621193B2 (en) | 2023-04-04 |
US20220037206A1 (en) | 2022-02-03 |
US20230207391A1 (en) | 2023-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8058151B2 (en) | Methods of die sawing | |
US7994613B2 (en) | Semiconductor device and method for manufacturing the same | |
US8558391B2 (en) | Semiconductor device and a method of manufacturing the same | |
US10043768B2 (en) | Semiconductor device and method of manufacture thereof | |
US6951801B2 (en) | Metal reduction in wafer scribe area | |
US20190035750A1 (en) | Semiconductor device | |
US20070102791A1 (en) | Structure of multi-layer crack stop ring and wafer having the same | |
KR100791340B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR20090002644A (ko) | 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법 | |
US7067922B2 (en) | Semiconductor device | |
US8324714B2 (en) | Semiconductor device and method for making the same | |
US7449764B2 (en) | Semiconductor device and method of manufacturing the same | |
US11990373B2 (en) | Method for producing semiconductor device, semiconductor package, and method for producing semiconductor package | |
KR20090123280A (ko) | 반도체 칩 패키지의 제조 방법, 반도체 웨이퍼 및 그 절단방법 | |
JP2021077869A (ja) | 半導体素子及びこれを備えた半導体パッケージ | |
KR20090118705A (ko) | 웨이퍼 레벨 패키지 및 그 제조방법 | |
JP2006222258A (ja) | 半導体ウエハと半導体素子およびその製造方法 | |
JP2005101181A (ja) | 半導体装置のおよびその製造方法 | |
KR20240107061A (ko) | 반도체 칩 및 반도체 패키지 | |
TWI249197B (en) | Scribe line structure | |
CN118248640A (zh) | 半导体封装件 | |
KR100960890B1 (ko) | 금속 배선의 검사를 위한 pcm 테스트 패턴 | |
KR20070056417A (ko) | 반도체 메모리 소자 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240419 |