JP5583320B2 - 半導体ウエハ及びその製造方法 - Google Patents
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Description
このダマシン構造の多層配線層は、比誘電率が3.9未満の複数のLow−k層間膜と、Low−k層間膜同士の間に積層された層間バリア膜と、Low−k層間膜の凹部に埋め込まれたCuからなる配線金属と、Low−k層間膜の積層方向に沿って配線金属同士を接続するビアとから概略構成されている。Low−k層間膜は、例えばシリコン酸化膜のSi-O結合の一部がメチル基等に置き換わった構造を持つSiCO膜から構成され、層間バリア膜は例えば炭素を含むSiCN膜から構成されている。
また、最小のマスク枚数で溝構造を形成する場合、パッシベーション膜上にマスクをかける必要があるが、この場合、ダイシングライン上にパッシベーション膜を構成するポリイミドが残る形状となる。これにより、残存したポリイミドによってダイシングソーの寿命が短くなる問題がある。
また、特許文献2には、ウェットエッチングによりダイシング領域の配線部を除去することによって、選択的に溝構造を形成する方法が開示されているが、ウェハ検査用の端子パターンがウェットエッチングによって同時に除去されてしまい、使用不能になるという点では同様である。
本発明の半導体ウエハは、主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハにおいて、前記多層配線層が、相互に積層された比誘電率が3.9未満の複数のlow−k層間膜と、前記の複数のlow−k層間膜を積層方向に貫通する複数の金属配線部とから少なくとも構成され、前記素子領域に位置する前記多層配線層の上には、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層が積層される一方、前記ダイシング領域に位置する前記多層配線層には、前記金属配線部が除去されることによってクラックストップとなる溝部が設けられていることを特徴とする。
また、本発明の半導体ウエハにおいては、前記溝部によって前記素子領域が囲まれており、前記素子領域を囲む前記溝部の外周側に、ダイシングラインが規定されていることが好ましい。
更にまた、本発明の半導体ウエハにおいては、前記多層配線層がダマシン構造を有していることが好ましい。
また、本発明の半導体ウエハにおいては、前記電極層がAlからなり、前記金属配線部がCuからなることが好ましい。
また、素子領域側の金属配線部が電極層によって被覆された形になるので、素子領域側の金属配線部を保護できる。
また、この電極層は、ボンディングパッド及び検査用端子を兼ねるものなので、ダイシング後も検査用端子として使用できる。
更に、クラックストップとなる溝部が設けることで、ダイシングによって発生する割れ等が溝部よりも素子領域側に伝搬することが無く、これにより、素子領域側の多層配線層ではlow−k層間膜が剥離するおそれがない。このため、半導体チップの耐湿性が低下するおそれがない。
また、本発明の半導体ウエハの製造方法においては、前記エッチング工程において、前記金属配線部をウエットエッチングして除去することが好ましい。
更に、本発明の半導体ウエハの製造方法においては、前記多層配線層形成工程において、前記溝部となる前記金属配線部を、前記素子領域を囲むように形成することが好ましい。
更にまた、本発明の半導体ウエハの製造方法においては、前記多層配線層形成工程において、ダマシン法によって前記多層配線層を形成することが好ましい。
また、本発明の半導体ウエハの製造方法においては、前記電極層をAlで形成するとともに前記金属配線部をCuで形成し、前記金属配線部をウエットエッチングする際のエッチャントとして硝酸を用いることが好ましい。
また、溝部の溝幅が金属配線部の線幅と同程度の幅になるため、溝部と、素子領域側の金属配線部とのアライメントマージンを大幅に向上できる。
また、検査用端子を兼ねる電極層をマスクにして、ダイシング領域に位置する金属配線部をエッチングすることにより、クラックストップとなる溝部を設けるので、検査用の端子が使用不能になるおそれがない。
また、クラックストップを形成するためにマスクを別途準備する必要が無く、工程を簡素化できる。
更に、素子領域側の金属配線部が電極層によって被覆された形になるので、エッチング時に素子領域側の金属配線部を保護することができる。
また、溝部となる金属配線部を所望の位置に形成できるので、配線の自由度を高めることができる。
図1に、本実施形態の半導体ウエハを示す。図1(a)及び図1(b)に示すように、本実施形態の半導体ウエハ1は、半導体基板2と、半導体基板2の主面2a上に形成された素子層3と、素子層3上に積層された多層配線層4とから概略構成されている。素子層3には、素子分離構造、MOSトランジスタ、キャパシタ等の半導体素子が形成されている。半導体ウエハ1が例えば、DRAMを有する半導体チップを備えたものである場合は、素子層3には例えばMOSトランジスタ及びキャパシタからなるメモリセルが多数形成されている。多層配線層4は、この素子層3に含まれる半導体素子の配線となるものである。
また、第1〜第3配線部28a〜28cはそれぞれ、配線金属29aから構成されている。また、配線金属29aと各Low−k層間膜21〜23との間には、金属バリア膜28cが形成されている。
第1〜第3配線層28a〜28cはそれぞれ、Low−k層間膜21〜23に凹部若しくは貫通孔を形成し、これら凹部若しくは貫通孔の内部に金属バリア膜29b及びシード膜を成膜し、シード膜を電極としてメッキ法により配線金属29aを形成する所謂ダマシン法により形成される。
この金属層31は、Low−k層間膜24に設けられたコンタクトプラグ32を介して、金属配線部28を構成する第3配線部28cに接続されている。コンタクトプラグ32は、第3配線部28cに接続されることによって金属配線部として機能する。
また、溝部41の溝幅は、金属配線層28の線幅とほぼ同程度の幅になる。また、溝部41はスルーホール32と同時に形成されるため、素子領域A側の金属配線部28とのアライメントマージンは通常、問題とならない。
次に、半導体ウエハ1の製造方法について説明する。図2〜9には、半導体ウエハ1の製造工程を説明する工程図を示す。図2〜図9に示す半導体ウエハ1の製造方法は、多層配線層形成工程と、電極層形成工程と、クラックストップとなる溝部を設けるエッチング工程と、パッシベーション膜の形成工程とから概略構成されている。以下、各工程について順次説明する。
まず、多層配線層形成工程では、半導体基板2の主面2aの上側に、相互に積層された比誘電率が3.9未満の複数のlow−k層間膜21〜24と、複数のlow−k層間膜21〜24を積層方向に貫通する金属配線部28とからなる多層配線層4を形成する。多層配線層4の形成は、所謂ダマシン法により行う。
具体的には、図2に示すように、図示略の半導体基板の主面上に素子層を形成してから、low−k層間膜21、層間バリア膜25及びlow−k層間膜22を順次積層し、low−k層間膜21、層間バリア膜25及びlow−k層間膜22を貫通する凹部21aを設ける。次に、凹部21aの内面に金属バリア膜29b及びシード層を積層する。次に、シード層に通電してメッキ形成法により配線金属29aを形成することで、第1の配線部28aを形成する。配線金属29aをメッキ法で形成した後は、CMP法で配線金属29aを平坦化するとよい。
次に、電極層形成工程では、素子領域Aに位置する多層配線層4の上に、金属配線部28に接続されてボンディングパッド及び検査用端子を兼ねる電極層31を形成する。
具体的には、まず図4に示すように、多層配線層4の最上部に位置するlow−k層間膜24及び層間バリア膜27を貫通する貫通孔24aを、エッチングにより設ける。貫通孔24aは、素子領域Aに位置する第3配線部28cを露出させるとともに、ダイシング領域Bに位置してクラックストップとなる第3配線部28cを露出させるように設ける。
次に、図7に示すように、マスク層Mを除去する。
次に、エッチング工程では、電極層31をマスクにして、多層配線層4の金属配線部28のうちダイシング領域Bに位置する金属配線部28をエッチングして除去することにより、クラックストップとなる溝部41を設ける。
具体的には、図8に示すように、多層配線層4に対して硝酸をエッチャントとするウエットエッチングを行う。硝酸はCuを溶解するが、Alに対してはAl表面に不動態を形成させて溶解させない。従って、多層配線層4に対して硝酸をエッチャントとするウエットエッチングを行うことで、Alからなる電極層31は表面に不動態を形成してそのまま残存する一方、電極層31に覆われずに貫通孔24aから露出するCuからなる金属配線部28は、硝酸によって溶解されて除去される。これにより、ダイシング領域Bのクラックストップとなる部分には、貫通孔24aに連通する溝部41が設けられる。この形成された溝部41がクラックストップとして機能する。
また、電極層31とlow−k層間膜24の間には、接着層としてTiN膜が形成される場合があるが、TiN膜の硝酸に対する溶解速度がAlと同様に1nm/秒以下程度なので、電極層31とlow−k層間膜24との間から硝酸が多層配線層4の内部に浸透することなく、これにより素子領域A側の金属配線部28がエッチャントから保護される。
次に、図9に示すように、ポリイミド膜またはシリコン酸窒化膜等からなるパッシベーション膜33を積層し、パッシベーション膜33に開口部33aを設ける。これにより、開口部33aから電極層31が露出されてボンディングパッド及び検査用端子となる。このようにして、半導体ウエハ1が得られる。
図10には、半導体ウエハ1のダイシングラインLに沿ってダイシングソーDを移動させて、半導体ウエハ1をダイシングしている状態を示す。ダイシングソーDによって切断されているダイシング領域B側の多層配線層4には、クラックKや、積層膜同士の剥がれHが生じているが、クラックKや剥がれHは、溝部41によって素子領域A側への伝搬が止められる。また、電極層31は素子領域Aに位置しているため、ダイシングによっても除去されないので、ダンシング後の検査も電極層31を検査端子とすることで実施可能になる。
また、素子領域A側の金属配線部28が電極層31によって被覆された形になるので、素子領域A側の金属配線部28を保護できる。また、電極層31は、ボンディングパッド及び検査用端子を兼ねるものなので、ダイシング後も検査用端子として使用できる。
更に、クラックストップとなる溝部41を設けることで、ダイシングによって発生する割れ等が溝部41よりも素子領域A側に伝搬することが無く、これにより、素子領域A側の多層配線層4ではlow−k層間膜21〜24と層間バリア膜25〜27とが相互に剥離するおそれがない。このため、半導体チップの耐湿性が低下するおそれがない。
また、上記の半導体ウエハ1によれば、溝部41によって素子領域Aが囲まれ、この溝部41の外周側にダイシングラインLが規定されるので、溝部41をダイシング時のクラックストップとして有効に機能させることができる。
また、溝部41はスルーホール32と同時に形成されるため、溝部41と素子領域A側の金属配線部28とのアライメントマージンに特別の注意を払う必要はない。
また、検査用端子を兼ねる電極層31をマスクにして、ダイシング領域Bに位置する金属配線部28をエッチングすることにより、クラックストップとなる溝部41を設けるので、検査用の端子が使用不能になるおそれがない。
また、クラックストップを形成するために別途マスクを準備する必要が無く、工程を簡素化できる。
更に、素子領域A側の金属配線部28が電極層31によって被覆された形になるので、エッチング時に素子領域A側の金属配線部28を保護することができる。
また、溝部41となる金属配線部28を所望の位置に形成できるので、配線の自由度を高めることができる。
更に、電極層31をAlで形成するとともに金属配線部28をCuで形成し、金属配線部28をウエットエッチングする際のエッチャントとして硝酸を用いるので、Alからなる電極層31を残したままCuからなる金属配線部28を除去して溝部41を形成することができる。
Claims (9)
- 主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハにおいて、
前記多層配線層が、相互に積層された比誘電率が3.9未満の複数のlow−k層間膜と、前記の複数のlow−k層間膜を積層方向に貫通する複数の金属配線部とから少なくとも構成され、
前記素子領域に位置する前記多層配線層の上には、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層が積層される一方、前記ダイシング領域に位置する前記多層配線層には、前記金属配線部が除去されることによってクラックストップとなる溝部が設けられていることを特徴とする半導体ウエハ。 - 前記溝部によって前記素子領域が囲まれており、前記素子領域を囲む前記溝部の外周側に、ダイシングラインが規定されていることを特徴とする請求項1に記載の半導体ウエハ。
- 前記多層配線層がダマシン構造を有していることを特徴とする請求項1または請求項2に記載の半導体ウエハ。
- 前記電極層がAlからなり、前記金属配線部がCuからなることを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体ウエハ。
- 主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハの製造方法であって、
前記半導体基板の前記主面の上側に、相互に積層された比誘電率が3.9未満の複数のlow−k層間膜と、前記の複数のlow−k層間膜を積層方向に貫通する複数の金属配線部とからなる前記多層配線層を形成する多層配線層形成工程と、
前記素子領域に位置する多層配線層の上に、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層を形成する電極層形成工程と、
前記電極層をマスクにして、前記多層配線層の前記金属配線部のうち前記ダイシング領域に位置する金属配線部をエッチングして除去することにより、クラックストップとなる溝部を設けるエッチング工程と、を具備してなることを特徴とする半導体ウエハの製造方法。 - 前記エッチング工程において、前記金属配線部をウエットエッチングして除去することを特徴とする請求項5に記載の半導体ウエハの製造方法。
- 前記多層配線層形成工程において、前記溝部となる前記金属配線部を、前記素子領域を囲むように形成することを特徴とする請求項5または請求項6に記載の半導体ウエハの製造方法。
- 前記多層配線層形成工程において、ダマシン法によって前記多層配線層を形成することを特徴とする請求項5乃至請求項7の何れか一項に記載の半導体ウエハの製造方法。
- 前記電極層をAlで形成するとともに前記金属配線部をCuで形成し、前記金属配線部をウエットエッチングする際のエッチャントとして硝酸を用いることを特徴とする請求項5乃至請求項8の何れか一項に記載の半導体ウエハの製造方法。
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