JP2000340529A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000007517 polishing process Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 33
- 238000005498 polishing Methods 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000002955 isolation Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000002265 prevention Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MBYLVOKEDDQJDY-UHFFFAOYSA-N tris(2-aminoethyl)amine Chemical compound NCCN(CCN)CCN MBYLVOKEDDQJDY-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L23/00—Details of semiconductor or other solid state devices
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Abstract
(57)【要約】
【課題】 半導体装置のＣＰＭ工程が、パターンの密
度や大きさに影響されない半導体装置の構造を得る。 【解決手段】 半導体基板のダイシングライン上または
実チップ上において、マーク部の周囲に連続して一体に
敷き詰められたダミー配線パターンを備える。特に、ダ
ミー配線パターンは、ダイシングライン上でガードリン
グ部を除く部分にマーク部の禁止領域を除いて配置す
る。
度や大きさに影響されない半導体装置の構造を得る。 【解決手段】 半導体基板のダイシングライン上または
実チップ上において、マーク部の周囲に連続して一体に
敷き詰められたダミー配線パターンを備える。特に、ダ
ミー配線パターンは、ダイシングライン上でガードリン
グ部を除く部分にマーク部の禁止領域を除いて配置す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ダミーパターン
を有する半導体装置に関するもので、特に半導体装置の
ダイシングラインや実チップ上に配置されるＣＰＭ研磨
用のダミーパターンに関するものである。
を有する半導体装置に関するもので、特に半導体装置の
ダイシングラインや実チップ上に配置されるＣＰＭ研磨
用のダミーパターンに関するものである。
【０００２】
【従来の技術】近年、半導体装置の樽造の微細化に従っ
てＣＰＭ（ケミカル・メカニカル・ポリッシング）を用
いたプロセスが求められるようになってきた。例えば、
フィールド工程での素子分離へのＳＴＩ（Shallow Tren
ch Isolation）構造の導入や写真製版のマージンを向上
させる目的で導入された層間膜の平坦化プロセスにおい
てＣＰＭは必須の技術となっている。
てＣＰＭ（ケミカル・メカニカル・ポリッシング）を用
いたプロセスが求められるようになってきた。例えば、
フィールド工程での素子分離へのＳＴＩ（Shallow Tren
ch Isolation）構造の導入や写真製版のマージンを向上
させる目的で導入された層間膜の平坦化プロセスにおい
てＣＰＭは必須の技術となっている。
【０００３】従来のＣＰＭ法による研磨を含む従来の半
導体装置の製造方法について、ダイシングラインの部分
を中心に説明する。図１９〜図２１は、従来の半導体装
置の製造過程におけるダイシングラインについて説明す
るための図であり、図１９は半導体基板表面におけるダ
イシングラインの部分を拡大した平面模式図、図２０及
び図２１は、図１９のＸ−Ｘ’線及びＹ−Ｙ’線におけ
る断面模式図である。図１９において、ダイシングライ
ン１００は図示中央を上下に走っており、その両側には
ガードリング２００が配置され、さらにその外側は本番
チップ領域３００（実チップ領域）となっている。
導体装置の製造方法について、ダイシングラインの部分
を中心に説明する。図１９〜図２１は、従来の半導体装
置の製造過程におけるダイシングラインについて説明す
るための図であり、図１９は半導体基板表面におけるダ
イシングラインの部分を拡大した平面模式図、図２０及
び図２１は、図１９のＸ−Ｘ’線及びＹ−Ｙ’線におけ
る断面模式図である。図１９において、ダイシングライ
ン１００は図示中央を上下に走っており、その両側には
ガードリング２００が配置され、さらにその外側は本番
チップ領域３００（実チップ領域）となっている。
【０００４】また、図１９〜図２１において、１はトレ
ンチ分離領域、２は活性領域、３は第一のコンタクトホ
ール、４は第三の配線、５は第二のコンタクトホール、
６は第四の配線、７は第一の配線、８はマークの禁止領
域を示す。この例では、図１９に示す、ダイシングライ
ン１００の中央の第一の配線７がマークであり、その周
囲に一定の幅を有するマーク禁止領域８が存在する。
ンチ分離領域、２は活性領域、３は第一のコンタクトホ
ール、４は第三の配線、５は第二のコンタクトホール、
６は第四の配線、７は第一の配線、８はマークの禁止領
域を示す。この例では、図１９に示す、ダイシングライ
ン１００の中央の第一の配線７がマークであり、その周
囲に一定の幅を有するマーク禁止領域８が存在する。
【０００５】図２２〜図２８は、従来の半導体装置の製
造過程におけるＳＴＩ形成工程を説明するための図であ
り、図２１に示す従来のダイシングライン１００のY−Y
エ断面模式図において、ＳＴＩ形成工程で残が発生した
場合を示している。まず、図２２に示すように、半導体
基板の活性領域２の上に、下敷酸化膜１０、ポリシリコ
ン膜１１及び窒化膜１２を形成する。次に、図２３に示
すように、この上にフォトレジスト１３をパターニング
して形成しする。次に、図２４〜図２５に示すように、
フォトレジスト１３をマスクとして、窒化膜１２、ポリ
シリコン膜１１、下敷酸化膜１０をパターニングし、さ
らに活性領域２に溝を形成するようにエッチングしてト
レンチを形成する。
造過程におけるＳＴＩ形成工程を説明するための図であ
り、図２１に示す従来のダイシングライン１００のY−Y
エ断面模式図において、ＳＴＩ形成工程で残が発生した
場合を示している。まず、図２２に示すように、半導体
基板の活性領域２の上に、下敷酸化膜１０、ポリシリコ
ン膜１１及び窒化膜１２を形成する。次に、図２３に示
すように、この上にフォトレジスト１３をパターニング
して形成しする。次に、図２４〜図２５に示すように、
フォトレジスト１３をマスクとして、窒化膜１２、ポリ
シリコン膜１１、下敷酸化膜１０をパターニングし、さ
らに活性領域２に溝を形成するようにエッチングしてト
レンチを形成する。
【０００６】次に、図２６に示すように、この上にトレ
ンチ領域１を形成するためにトレンチ分離絶縁膜として
例えばシリコン酸化膜を積層する。次に、図２７に示す
ように、ＣＰＭ法により窒化膜１２の上の酸化膜を除去
する。この場合、窒化膜１２の上に残った酸化膜残１ａ
のようにエッチング残が発生しやすい。次に、図２８に
示すように、この半導体基板をエッチングしてパターニ
ングするとき、酸化膜残１ａがマスクとなって不要なパ
ターンが形成される。なお、下敷酸化膜１０は例えば10
0Å、ポリシリコン１１は例えば500Å、窒化膜１２は例
えば1500Å、フォトレジスト１３は例えば5000Åであ
る。
ンチ領域１を形成するためにトレンチ分離絶縁膜として
例えばシリコン酸化膜を積層する。次に、図２７に示す
ように、ＣＰＭ法により窒化膜１２の上の酸化膜を除去
する。この場合、窒化膜１２の上に残った酸化膜残１ａ
のようにエッチング残が発生しやすい。次に、図２８に
示すように、この半導体基板をエッチングしてパターニ
ングするとき、酸化膜残１ａがマスクとなって不要なパ
ターンが形成される。なお、下敷酸化膜１０は例えば10
0Å、ポリシリコン１１は例えば500Å、窒化膜１２は例
えば1500Å、フォトレジスト１３は例えば5000Åであ
る。
【０００７】図２９〜図３１は、従来の半導体装置の製
造過程におけるＣＰＭ研磨工程を説明するための図であ
り、図２０に示す従来のダイシングライン１００のX−X
エ断面模式図において、第一の配線上の層間膜のＣＰＭ
研磨で,パターンの隅が削れ(Dishing、以下ディッシン
グと称する）が発生した場合のプロセスフローを表わ
す。まず、図２９に示すように、半導体基板の活性領域
２を挟んで両側にトレンチ領域１が形成し、活性領域２
の上に第一の配線７をマークとして形成する。次に、図
３０に示すように、この上に第一の層間絶縁膜１４を形
成する。次に、図３１に示すように、第一の層間絶縁膜
１４をＣＰＭ研磨する。このとき第一の層間絶縁膜１４
の除去により第一の配線７の角部（隅部）が露出しやす
く、いわゆるディッシングが起きる。図３２は、図３１
の状態の上に、フォトレジスト１３を形成したもので、
フォトレジスト１３の膜厚が均一ではなく部分的に変わ
っている。
造過程におけるＣＰＭ研磨工程を説明するための図であ
り、図２０に示す従来のダイシングライン１００のX−X
エ断面模式図において、第一の配線上の層間膜のＣＰＭ
研磨で,パターンの隅が削れ(Dishing、以下ディッシン
グと称する）が発生した場合のプロセスフローを表わ
す。まず、図２９に示すように、半導体基板の活性領域
２を挟んで両側にトレンチ領域１が形成し、活性領域２
の上に第一の配線７をマークとして形成する。次に、図
３０に示すように、この上に第一の層間絶縁膜１４を形
成する。次に、図３１に示すように、第一の層間絶縁膜
１４をＣＰＭ研磨する。このとき第一の層間絶縁膜１４
の除去により第一の配線７の角部（隅部）が露出しやす
く、いわゆるディッシングが起きる。図３２は、図３１
の状態の上に、フォトレジスト１３を形成したもので、
フォトレジスト１３の膜厚が均一ではなく部分的に変わ
っている。
【０００８】
【発明が解決しようとする課題】以上のような工程にお
いて、ＣＰＭはパターンの密度や大きさや形状に大きく
依存することを特徴とするプロセスであるため、研磨時
のエッチング残さや密度が疎な領域の近傍でパターンの
隅が削れ易い（Dishing、ディッシング）等の問題点が
あった。また、従来ダイシングライン１００は通常全面
活性領域であり、ダイシングライン１００の上には、各
種マークやサイドモニタ以外にはパターンが存在しなか
った。そして、ＳＴＩ形成プロセスのＣＰＭ研磨工程に
おいてシリコン窒化膜（SiN)上に酸化膜残が発生しやす
い傾向があった。
いて、ＣＰＭはパターンの密度や大きさや形状に大きく
依存することを特徴とするプロセスであるため、研磨時
のエッチング残さや密度が疎な領域の近傍でパターンの
隅が削れ易い（Dishing、ディッシング）等の問題点が
あった。また、従来ダイシングライン１００は通常全面
活性領域であり、ダイシングライン１００の上には、各
種マークやサイドモニタ以外にはパターンが存在しなか
った。そして、ＳＴＩ形成プロセスのＣＰＭ研磨工程に
おいてシリコン窒化膜（SiN)上に酸化膜残が発生しやす
い傾向があった。
【０００９】この発明は、上記のような問題を解決する
ためになされたものであり、ＣＰＭプロセスの欠点を緩
和するダイシングライン又は実チップの構造を備えた半
導体装置を提供することを目的としている。
ためになされたものであり、ＣＰＭプロセスの欠点を緩
和するダイシングライン又は実チップの構造を備えた半
導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明の請求項１にか
かる半導体装置は、半導体基板のダイシングライン上ま
たは実チップ上において、マーク部の周囲に連続して一
体に敷き詰められたダミー配線パターンを有することを
特徴とするものである。半導体装置。
かる半導体装置は、半導体基板のダイシングライン上ま
たは実チップ上において、マーク部の周囲に連続して一
体に敷き詰められたダミー配線パターンを有することを
特徴とするものである。半導体装置。
【００１１】この発明の請求項２にかかる半導体装置
は、請求項１のものにおいて、上記ダミー配線パターン
が所定の長さで分割されていることを特徴とするもので
ある。
は、請求項１のものにおいて、上記ダミー配線パターン
が所定の長さで分割されていることを特徴とするもので
ある。
【００１２】この発明の請求項３にかかる半導体装置
は、半導体基板のダイシングライン上または実チップ上
において、マーク部の周囲に配置された多数の分離され
た下層ダミー配線パターンと、この分離された下層ダミ
ー配線パターンを層間絶縁膜を介してそれぞれに覆うよ
うに形成された多数の分離された上層ダミー配線パター
ンを備えたことを特徴とするものである。
は、半導体基板のダイシングライン上または実チップ上
において、マーク部の周囲に配置された多数の分離され
た下層ダミー配線パターンと、この分離された下層ダミ
ー配線パターンを層間絶縁膜を介してそれぞれに覆うよ
うに形成された多数の分離された上層ダミー配線パター
ンを備えたことを特徴とするものである。
【００１３】この発明の請求項４にかかる半導体装置
は、請求項３のものにおいて、上記下層ダミー配線パタ
ーン及び上層ダミー配線パターンがほぼ正方形に形成さ
れマトリックス状に配置されていることを特徴とするも
のである。
は、請求項３のものにおいて、上記下層ダミー配線パタ
ーン及び上層ダミー配線パターンがほぼ正方形に形成さ
れマトリックス状に配置されていることを特徴とするも
のである。
【００１４】この発明の請求項５にかかる半導体装置
は、請求項１〜４のいずれかのものにおいて、上記ダミ
ー配線パターンが、ダイシングライン上でガードリング
部を除く部分に上記マーク部の禁止領域を除いて配置さ
れていることを特徴とするものである。
は、請求項１〜４のいずれかのものにおいて、上記ダミ
ー配線パターンが、ダイシングライン上でガードリング
部を除く部分に上記マーク部の禁止領域を除いて配置さ
れていることを特徴とするものである。
【００１５】
【発明の実施の形態】以下この発明の実施の形態を図面
を参照して説明する。図中、同一または相当部分には同
一符号を付して説明を簡略化ないし省略する場合があ
る。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置の製造過程におけるダイシングライン
について説明するための図であり、図１は半導体基板表
面におけるダイシングラインの部分を拡大した平面模式
図、図２及び図３は、図１のＸ−Ｘ’線及びＹ−Ｙ’線
における断面模式図である。図１において、ダイシング
ライン１００は図示中央を上下に走っており、その両側
にはガードリング２００が配置され、さらにその外側は
本番チップ領域３００（実チップ領域）となっている。
また、図１〜図３において、１はトレンチ分離領域、２
は活性領域、３は第一のコンタクトホール、４は第三の
配線、５は第二のコンタクトホール、６は第四の配線、
７は第一の配線、８はマークの禁止領域を示す。
を参照して説明する。図中、同一または相当部分には同
一符号を付して説明を簡略化ないし省略する場合があ
る。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置の製造過程におけるダイシングライン
について説明するための図であり、図１は半導体基板表
面におけるダイシングラインの部分を拡大した平面模式
図、図２及び図３は、図１のＸ−Ｘ’線及びＹ−Ｙ’線
における断面模式図である。図１において、ダイシング
ライン１００は図示中央を上下に走っており、その両側
にはガードリング２００が配置され、さらにその外側は
本番チップ領域３００（実チップ領域）となっている。
また、図１〜図３において、１はトレンチ分離領域、２
は活性領域、３は第一のコンタクトホール、４は第三の
配線、５は第二のコンタクトホール、６は第四の配線、
７は第一の配線、８はマークの禁止領域を示す。
【００１６】この実施の形態では、図示中央横方向の３
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、第一の酸化膜７がダミーパターンと
して一面に敷き詰められている。従来、ダイシングライ
ンは通常全面活性領域であるのに対し、この実施の形態
のように、マーク禁止領域８を包囲するようにダミーパ
ターンを形成することにより、この上に形成される層間
絶縁膜をCMPで平坦化する際にディッシング（Dishing）
を防止してマークの角の露出を回避することができる。
さらに、層間膜上のレジスト膜厚を均一にしやすくなる
ため、安定にマークパターンを形成することができる。
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、第一の酸化膜７がダミーパターンと
して一面に敷き詰められている。従来、ダイシングライ
ンは通常全面活性領域であるのに対し、この実施の形態
のように、マーク禁止領域８を包囲するようにダミーパ
ターンを形成することにより、この上に形成される層間
絶縁膜をCMPで平坦化する際にディッシング（Dishing）
を防止してマークの角の露出を回避することができる。
さらに、層間膜上のレジスト膜厚を均一にしやすくなる
ため、安定にマークパターンを形成することができる。
【００１７】図４は、この状態を示したもので、図２の
状態の上にフォトレジスト１３を形成した図である。図
４の中央に示す幅広の第一の酸化膜７がマークとされ、
その両側の幅狭の第一酸化膜７がダミーパタンであり、
第一の層間絶縁膜１４がＣＰＭ法で研磨されても、中央
のマークの角が露出していない。また、フォトレジスト
１３の膜厚が少なくともマークの近辺では均一性がよ
い。
状態の上にフォトレジスト１３を形成した図である。図
４の中央に示す幅広の第一の酸化膜７がマークとされ、
その両側の幅狭の第一酸化膜７がダミーパタンであり、
第一の層間絶縁膜１４がＣＰＭ法で研磨されても、中央
のマークの角が露出していない。また、フォトレジスト
１３の膜厚が少なくともマークの近辺では均一性がよ
い。
【００１８】以上は、ダイシングライン１００での層間
絶縁膜をＣＰＭ法で研磨する場合について述べたが、こ
の実施の形態は、本番チップ（実チップ）の部分につい
ても同様に適用でき、同様の効果があるものである。す
なわち、この実施の形態では、半導体基板のダイシング
ライン上または実チップ上において、ダミー配線パター
ンをマーク部の周囲に連続して一体に敷き詰めたもので
ある。また、このダミー配線パターンが、ダイシングラ
イン上でガードリング部を除く部分にマーク部の禁止領
域を除いて配置されているものである。この実施の形態
によれば、ＣＰＭ研磨時のエッチング残の防止、ＣＰＭ
研磨時のパターン隅削れ（ディッシング）の防止、また
層間膜のレジスト膜厚均一化とパターンの安定な形成を
図ることができる。
絶縁膜をＣＰＭ法で研磨する場合について述べたが、こ
の実施の形態は、本番チップ（実チップ）の部分につい
ても同様に適用でき、同様の効果があるものである。す
なわち、この実施の形態では、半導体基板のダイシング
ライン上または実チップ上において、ダミー配線パター
ンをマーク部の周囲に連続して一体に敷き詰めたもので
ある。また、このダミー配線パターンが、ダイシングラ
イン上でガードリング部を除く部分にマーク部の禁止領
域を除いて配置されているものである。この実施の形態
によれば、ＣＰＭ研磨時のエッチング残の防止、ＣＰＭ
研磨時のパターン隅削れ（ディッシング）の防止、また
層間膜のレジスト膜厚均一化とパターンの安定な形成を
図ることができる。
【００１９】実施の形態２．図５〜図８は、この発明の
実施の形態２による半導体装置の製造過程におけるダイ
シングラインについて説明するための図であり、図５は
半導体基板表面におけるダイシングラインの部分を拡大
した平面模式図、図６、図７及び図８は、それぞれ図５
のＸ−Ｘ’線、Ｙ−Ｙ’線及びＺ−Ｚ’線における断面
模式図である。図５において、ダイシングライン１００
は図示中央を上下に走っており、その両側にはガードリ
ング２００が配置され、さらにその外側は本番チップ領
域３００となっている。また、図５〜図８において、符
号１〜８は、実施の形態２と同様であるから、説明を省
略する。
実施の形態２による半導体装置の製造過程におけるダイ
シングラインについて説明するための図であり、図５は
半導体基板表面におけるダイシングラインの部分を拡大
した平面模式図、図６、図７及び図８は、それぞれ図５
のＸ−Ｘ’線、Ｙ−Ｙ’線及びＺ−Ｚ’線における断面
模式図である。図５において、ダイシングライン１００
は図示中央を上下に走っており、その両側にはガードリ
ング２００が配置され、さらにその外側は本番チップ領
域３００となっている。また、図５〜図８において、符
号１〜８は、実施の形態２と同様であるから、説明を省
略する。
【００２０】この実施の形態では、図示中央横方向の３
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、第一の酸化膜７がダミーパターンと
して一面に敷き詰められているが、この敷詰められた第
一の酸化膜７がＺ−Ｚ’線の部分で分割されている。図
９は、この状態を示す半導体基板表面の別の平面模式図
である。図に示すように、図面を上下に走るダイシング
ライン１００のダミーパターンが図面横方向の分割線で
分割されている。すなわち、ダイシングライン１００の
方向と垂直に分割されている。
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、第一の酸化膜７がダミーパターンと
して一面に敷き詰められているが、この敷詰められた第
一の酸化膜７がＺ−Ｚ’線の部分で分割されている。図
９は、この状態を示す半導体基板表面の別の平面模式図
である。図に示すように、図面を上下に走るダイシング
ライン１００のダミーパターンが図面横方向の分割線で
分割されている。すなわち、ダイシングライン１００の
方向と垂直に分割されている。
【００２１】このように、第一の酸化膜７によるダミー
パターンをマーク禁止領域８を包囲するように形成する
とともに、所定長さごとに分割することにより、この上
に形成される層間絶縁膜をＣＰＭで平坦化する際にディ
ッシング（Dishing）を防止してマークの角の露出を回
避することができるうえ、さらに、ダミーパターンの膜
に発生する応力を緩和することができる。また、層間膜
上のレジスト膜厚を均一にしやすくなるため、安定にマ
ークパターンを形成することができる。また、パターン
に発生する応力がより小さくなるため後工程の熱処理の
際に膜剥がれ等のトラブルの発生しにくい構造である。
パターンをマーク禁止領域８を包囲するように形成する
とともに、所定長さごとに分割することにより、この上
に形成される層間絶縁膜をＣＰＭで平坦化する際にディ
ッシング（Dishing）を防止してマークの角の露出を回
避することができるうえ、さらに、ダミーパターンの膜
に発生する応力を緩和することができる。また、層間膜
上のレジスト膜厚を均一にしやすくなるため、安定にマ
ークパターンを形成することができる。また、パターン
に発生する応力がより小さくなるため後工程の熱処理の
際に膜剥がれ等のトラブルの発生しにくい構造である。
【００２２】この実施の形態によれば、ＣＰＭ研磨時の
エッチング残の防止、ＣＰＭ研磨時のパターン隅削れ
（ディッシング）の防止、また層間膜のレジスト膜厚均
一化とパターンの安定な形成を図ることができる。ま
た、ダミーパターンの応力緩和、膜剥がれ防止、さらに
はダミーパターンの側壁剥がれ防止（いわゆる額縁対
策）を図ることができる。
エッチング残の防止、ＣＰＭ研磨時のパターン隅削れ
（ディッシング）の防止、また層間膜のレジスト膜厚均
一化とパターンの安定な形成を図ることができる。ま
た、ダミーパターンの応力緩和、膜剥がれ防止、さらに
はダミーパターンの側壁剥がれ防止（いわゆる額縁対
策）を図ることができる。
【００２３】実施の形態３．図１０〜図１２は、この発
明の実施の形態３による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１０は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１１及び図１２は、図１０の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１０において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１０〜図１２において、符号１〜８
は、実施の形態２，４と同様であるから説明を省略す
る。また、９は第二の配線、１４は第一の層間絶縁膜を
示す。
明の実施の形態３による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１０は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１１及び図１２は、図１０の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１０において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１０〜図１２において、符号１〜８
は、実施の形態２，４と同様であるから説明を省略す
る。また、９は第二の配線、１４は第一の層間絶縁膜を
示す。
【００２４】この実施の形態では、図示中央横方向の３
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、分離されて配列されたほぼ正方形の
多数の第一の配線７と、これと相似形でこれより面積が
大きく、分離されて配列されたほぼ正方形の第二の配線
９とが、第一の層間絶縁膜１４を介して重畳するように
形成されたダミーパターンが配置されている。上側のダ
ミーパターンは、下側のダミーパターンを完全に覆う形
になっている。
本のライン状の第一の酸化膜７がマークとされ、この周
囲が所定の幅を有するマーク禁止領域８とされている。
このマーク禁止領域８外の周囲に、両側のダイシングラ
イン１００の間で、分離されて配列されたほぼ正方形の
多数の第一の配線７と、これと相似形でこれより面積が
大きく、分離されて配列されたほぼ正方形の第二の配線
９とが、第一の層間絶縁膜１４を介して重畳するように
形成されたダミーパターンが配置されている。上側のダ
ミーパターンは、下側のダミーパターンを完全に覆う形
になっている。
【００２５】この実施の形態のように、マーク禁止領域
８を包囲するように多数の島状のダミーパターンを形成
することにより、この上に形成される層間絶縁膜をCMP
で平坦化する際にディッシング（Dishing）を防止して
マークの角の露出を回避することができる。さらに、層
間膜上のレジスト膜厚を均一にしやすくなるため、安定
にマークパターンを形成することができる。
８を包囲するように多数の島状のダミーパターンを形成
することにより、この上に形成される層間絶縁膜をCMP
で平坦化する際にディッシング（Dishing）を防止して
マークの角の露出を回避することができる。さらに、層
間膜上のレジスト膜厚を均一にしやすくなるため、安定
にマークパターンを形成することができる。
【００２６】これに加えて、この実施の形態では、さら
に次のような効果がある。すなわち、第一の配線７の層
間絶縁膜の１４の平坦化を十分に行えない時には、第二
の配線９のエッチング時の側壁発生による膜剥がれ等が
懸念されるが、配線７を配線９で完全に覆うことにより
そのようなトラブルを防止することができるなど、安定
にマークパターンを形成することが可能となる。
に次のような効果がある。すなわち、第一の配線７の層
間絶縁膜の１４の平坦化を十分に行えない時には、第二
の配線９のエッチング時の側壁発生による膜剥がれ等が
懸念されるが、配線７を配線９で完全に覆うことにより
そのようなトラブルを防止することができるなど、安定
にマークパターンを形成することが可能となる。
【００２７】なおこの時、配線７のダミーパターン寸法
をA、配線９のダミーパターン寸法をB、配線７の寸法精
度をa、配線９の寸法精度をb、配線７と配線９のアライ
メント精度をc、配線９の膜厚をdとすれば次の関係式が
成り立つ。 （B−A）／２＝a／２＋b／2＋C＋d
をA、配線９のダミーパターン寸法をB、配線７の寸法精
度をa、配線９の寸法精度をb、配線７と配線９のアライ
メント精度をc、配線９の膜厚をdとすれば次の関係式が
成り立つ。 （B−A）／２＝a／２＋b／2＋C＋d
【００２８】以上のように、この実施の形態では、半導
体基板のダイシングライン上または実チップ上におい
て、マーク部の周囲に配置された多数の分離された下層
ダミー配線パターンと、この分離された下層ダミー配線
パターンを層間絶縁膜を介してそれぞれに覆うように形
成された多数の分離された上層ダミー配線パターンを備
えたている。また、下層ダミー配線パターン及び上層ダ
ミー配線パターンがほぼ正方形に形成されマトリックス
状に配置されているものである。この実施の形態によれ
ば、ＣＰＭ研磨時のエッチング残の防止、ＣＰＭ研磨時
のパターン隅削れ（ディッシング）の防止を図ることが
できる。また、ダミーパターンの側壁剥がれ防止（いわ
ゆる額縁対策）を図ることができる。
体基板のダイシングライン上または実チップ上におい
て、マーク部の周囲に配置された多数の分離された下層
ダミー配線パターンと、この分離された下層ダミー配線
パターンを層間絶縁膜を介してそれぞれに覆うように形
成された多数の分離された上層ダミー配線パターンを備
えたている。また、下層ダミー配線パターン及び上層ダ
ミー配線パターンがほぼ正方形に形成されマトリックス
状に配置されているものである。この実施の形態によれ
ば、ＣＰＭ研磨時のエッチング残の防止、ＣＰＭ研磨時
のパターン隅削れ（ディッシング）の防止を図ることが
できる。また、ダミーパターンの側壁剥がれ防止（いわ
ゆる額縁対策）を図ることができる。
【００２９】実施の形態４．図１３〜図１５は、この発
明の実施の形態４による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１３は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１４及び図１５は、図１３の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１３において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１３〜図１５において、符号１〜８
は、実施の形態１，２と同様である。ただし、この実施
の形態では、第三の配線４と第四の配線６の形状が実施
の形態１，２とは異なっている。
明の実施の形態４による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１３は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１４及び図１５は、図１３の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１３において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１３〜図１５において、符号１〜８
は、実施の形態１，２と同様である。ただし、この実施
の形態では、第三の配線４と第四の配線６の形状が実施
の形態１，２とは異なっている。
【００３０】この実施の形態では、図Ａ２０の中央横方
向の３本のライン状の第四の酸化膜６がマークとされ、
この周囲が所定の幅を有するマーク禁止領域８とされて
いる。このマーク禁止領域８外の周囲に、両側のダイシ
ングライン１００の間で、第二の層間絶縁膜１５の上に
分離されて配列されたほぼ正方形の多数の第三の配線４
と、これと相似形でこれより面積が大きく、分離されて
配列されたほぼ正方形の第四の配線６とが、第三の層間
絶縁膜１６を介して重畳するように形成されたダミーパ
ターンが配置されている。上側のダミーパターンは、下
側のダミーパターンを完全に覆う形になっている。
向の３本のライン状の第四の酸化膜６がマークとされ、
この周囲が所定の幅を有するマーク禁止領域８とされて
いる。このマーク禁止領域８外の周囲に、両側のダイシ
ングライン１００の間で、第二の層間絶縁膜１５の上に
分離されて配列されたほぼ正方形の多数の第三の配線４
と、これと相似形でこれより面積が大きく、分離されて
配列されたほぼ正方形の第四の配線６とが、第三の層間
絶縁膜１６を介して重畳するように形成されたダミーパ
ターンが配置されている。上側のダミーパターンは、下
側のダミーパターンを完全に覆う形になっている。
【００３１】この実施の形態のように、マーク禁止領域
８を包囲するように多数の島状のダミーパターンを形成
することにより、この上に形成される層間絶縁膜をＣＰ
Ｍで平坦化する際にディッシング（Dishing）を防止し
てマークの角の露出を回避することができる。さらに、
層間膜上のレジスト膜厚を均一にしやすくなるため、安
定にマークパターンを形成することができる。
８を包囲するように多数の島状のダミーパターンを形成
することにより、この上に形成される層間絶縁膜をＣＰ
Ｍで平坦化する際にディッシング（Dishing）を防止し
てマークの角の露出を回避することができる。さらに、
層間膜上のレジスト膜厚を均一にしやすくなるため、安
定にマークパターンを形成することができる。
【００３２】これに加えて、この実施の形態では、さら
に次のような効果がある。すなわち、第三の配線４の層
間絶縁膜の１５の平坦化を十分に行えない時には、第四
の配線６のエッチング時の側壁発生による膜剥がれ等が
懸念されるが、配線４を配線６で完全に覆うことにより
そのようなトラブルを防止することができるなど、安定
にマークパターンを形成することが可能となる。この実
施の形態によれば、ＣＰＭ研磨時のエッチング残の防
止、ＣＰＭ研磨時のパターン隅削れ（ディッシング）の
防止を図ることができる。また、ダミーパターンの側壁
剥がれ防止（いわゆる額縁対策）を図ることができる。
に次のような効果がある。すなわち、第三の配線４の層
間絶縁膜の１５の平坦化を十分に行えない時には、第四
の配線６のエッチング時の側壁発生による膜剥がれ等が
懸念されるが、配線４を配線６で完全に覆うことにより
そのようなトラブルを防止することができるなど、安定
にマークパターンを形成することが可能となる。この実
施の形態によれば、ＣＰＭ研磨時のエッチング残の防
止、ＣＰＭ研磨時のパターン隅削れ（ディッシング）の
防止を図ることができる。また、ダミーパターンの側壁
剥がれ防止（いわゆる額縁対策）を図ることができる。
【００３３】実施の形態５．図１６〜図１８は、この発
明の実施の形態５による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１６は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１７及び図１８は、図１６の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１６において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１６〜図１８において、符号１〜８
は、実施の形態１，２と同様である。ただし、この実施
の形態では、トレンチ分離領域１及び第一の配線７の形
状が異なる。
明の実施の形態５による半導体装置の製造過程における
ダイシングラインについて説明するための図であり、図
１６は半導体基板表面におけるダイシングラインの部分
を拡大した平面模式図、図１７及び図１８は、図１６の
Ｘ−Ｘ’線及びＹ−Ｙ’線における断面模式図である。
図１６において、ダイシングライン１００は図示中央を
上下に走っており、その両側にはガードリング２００が
配置され、さらにその外側は本番チップ領域３００とな
っている。また、図１６〜図１８において、符号１〜８
は、実施の形態１，２と同様である。ただし、この実施
の形態では、トレンチ分離領域１及び第一の配線７の形
状が異なる。
【００３４】この実施の形態では、図１６の中央横方向
の３本のトレンチ分離領域１がマークとされ、この周囲
が所定の幅を有するマーク禁止領域８とされている。こ
のマーク禁止領域８外の周囲に、両側のダイシングライ
ン１００の間で、トレンチ分離領域１が多数の開口を有
する網目状に敷き詰められている。そして、この網目状
のトレンチ分離領域１のうえに、これを完全に覆うよう
に第一の配線７が網目状に形成されている。この実施の
形態のように、マーク禁止領域８を包囲するようにダミ
ーパターンを形成することにより、この上に形成される
層間絶縁膜をCMPで平坦化する際にディッシング（Dishi
ng）を防止してマークの角の露出を回避することができ
る。さらに、層間膜上のレジスト膜厚を均一にしやすく
なるため、安定にマークパターンを形成することができ
る。
の３本のトレンチ分離領域１がマークとされ、この周囲
が所定の幅を有するマーク禁止領域８とされている。こ
のマーク禁止領域８外の周囲に、両側のダイシングライ
ン１００の間で、トレンチ分離領域１が多数の開口を有
する網目状に敷き詰められている。そして、この網目状
のトレンチ分離領域１のうえに、これを完全に覆うよう
に第一の配線７が網目状に形成されている。この実施の
形態のように、マーク禁止領域８を包囲するようにダミ
ーパターンを形成することにより、この上に形成される
層間絶縁膜をCMPで平坦化する際にディッシング（Dishi
ng）を防止してマークの角の露出を回避することができ
る。さらに、層間膜上のレジスト膜厚を均一にしやすく
なるため、安定にマークパターンを形成することができ
る。
【００３５】この実施の形態によれば、ＣＰＭ研磨時の
エッチング残の防止、ＣＰＭ研磨時のパターン隅削れ
（ディッシング）の防止を図ることができる。また、ダ
ミーパターンの側壁剥がれ防止（いわゆる額縁対策）を
図ることができる。
エッチング残の防止、ＣＰＭ研磨時のパターン隅削れ
（ディッシング）の防止を図ることができる。また、ダ
ミーパターンの側壁剥がれ防止（いわゆる額縁対策）を
図ることができる。
【００３６】
【発明の効果】以上説明したように、この発明は、デバ
イスの微細化に対応したプロセス（主にＣＰＭプロセ
ス）に対処できるように、半導体基板のダイシングライ
ン上または実チップ上においてＣＰＭ研磨用ダミーパタ
ーンを配置するものである。この発明によれば、ＣＰＭ
研磨時のエッチング残の防止、あるいはＣＰＭ研磨時の
パターン隅削れ（ディッシング）の防止を図ることがで
きる。あるいは、層間膜のレジスト膜厚均一化、パター
ンの安定な形成を図ることができる。あるいはまた、ダ
ミーパターンの応力緩和、膜剥がれ防止、またはダミー
パターンの側壁剥がれ防止（いわゆる額縁対策）を図る
ことができる。
イスの微細化に対応したプロセス（主にＣＰＭプロセ
ス）に対処できるように、半導体基板のダイシングライ
ン上または実チップ上においてＣＰＭ研磨用ダミーパタ
ーンを配置するものである。この発明によれば、ＣＰＭ
研磨時のエッチング残の防止、あるいはＣＰＭ研磨時の
パターン隅削れ（ディッシング）の防止を図ることがで
きる。あるいは、層間膜のレジスト膜厚均一化、パター
ンの安定な形成を図ることができる。あるいはまた、ダ
ミーパターンの応力緩和、膜剥がれ防止、またはダミー
パターンの側壁剥がれ防止（いわゆる額縁対策）を図る
ことができる。
【図１】 この発明の実施の形態１によるダイシングラ
インの平面模式図である
インの平面模式図である
【図２】 この発明の実施の形態１によるダイシングラ
インのX−Xエ断面模式図である。
インのX−Xエ断面模式図である。
【図３】 この発明の実施の形態１によるダイシングラ
インのY−Yエ断面模式図である。
インのY−Yエ断面模式図である。
【図４】 この発明の実施の形態１によるダイシングラ
インのX−Xエ断面模式図である。
インのX−Xエ断面模式図である。
【図５】 この発明の実施の形態２によるダイシングラ
インの平面模式図である。
インの平面模式図である。
【図６】 この発明の実施の形態２によるダイシングラ
インのX−Xエ断面模式図である。
インのX−Xエ断面模式図である。
【図７】 この発明の実施の形態２によるダイシングラ
インのY−Yエ断面模式図である。
インのY−Yエ断面模式図である。
【図８】 この発明の実施の形態２によるダイシングラ
インのZ−Zエ断面模式図である。
インのZ−Zエ断面模式図である。
【図９】 この発明の実施の形態２によるダイシングラ
インの他の平面模式図である。
インの他の平面模式図である。
【図１０】 この発明の実施の形態３によるダイシング
ラインの平面模式図である。
ラインの平面模式図である。
【図１１】 この発明の実施の形態３によるダイシング
ラインのX−Xエ断面模式図である。
ラインのX−Xエ断面模式図である。
【図１２】 この発明の実施の形態３によるダイシング
ラインのY−Yエ断面模式図である。
ラインのY−Yエ断面模式図である。
【図１３】 この発明の実施の形態４によるダイシング
ラインの平面模式図である。
ラインの平面模式図である。
【図１４】 この発明の実施の形態４によるダイシング
ラインのX−Xエ断面模式図である。
ラインのX−Xエ断面模式図である。
【図１５】 この発明の実施の形態４によるダイシング
ラインのY−Yエ断面模式図である。
ラインのY−Yエ断面模式図である。
【図１６】 この発明の実施の形態５によるダイシング
ラインの平面模式図である。
ラインの平面模式図である。
【図１７】 この発明の実施の形態５によるダイシング
ラインのX−Xエ断面模式図である。
ラインのX−Xエ断面模式図である。
【図１８】 この発明の実施の形態５によるダイシング
ラインのY−Yエ断面模式図である。
ラインのY−Yエ断面模式図である。
【図１９】 従来のダイシングラインの平面模式図であ
る。
る。
【図２０】 従来のダイシングラインの断面模式図であ
る。
る。
【図２１】 従来のダイシングラインの他の断面模式図
である。
である。
【図２２】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２３】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２４】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２５】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２６】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２７】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２８】 従来のSTI形成工程を示すプロセスフロー
図である。
図である。
【図２９】 従来のCMP研磨工程を示すプロセスフロー
図である。
図である。
【図３０】 従来のCMP研磨工程を示すプロセスフロー
図である。
図である。
【図３１】 従来のCMP研磨工程を示すプロセスフロー
図である。
図である。
【図３２】 従来のCMP研磨工程を示すプロセスフロー
図である。
図である。
１ トレンチ分離領域、 ２ 活性領域、 ３ 第一の
コンタクトホール、４ 第三の配線、 ５ 第二のコン
タクトホール、 ６ 第四の配線、 ７ 第一の配線、
８ マークの禁止領域、 ９ 第二の配線、 １０
下敷酸化膜、１１ ポリシリコン、 １２ 窒化膜、
１３ フォトレジスト、 １４ 第一の層間絶縁膜、
１５ 第二の層間絶縁膜、 １６ 第三の層間絶縁膜、
１００ ダイシングライン、 ２００ ガードりん
ぐ、 ３００ 実チップ領域（本番チップ領域）。
コンタクトホール、４ 第三の配線、 ５ 第二のコン
タクトホール、 ６ 第四の配線、 ７ 第一の配線、
８ マークの禁止領域、 ９ 第二の配線、 １０
下敷酸化膜、１１ ポリシリコン、 １２ 窒化膜、
１３ フォトレジスト、 １４ 第一の層間絶縁膜、
１５ 第二の層間絶縁膜、 １６ 第三の層間絶縁膜、
１００ ダイシングライン、 ２００ ガードりん
ぐ、 ３００ 実チップ領域（本番チップ領域）。
Claims (5)
- 【請求項１】 半導体基板のダイシングライン上または
実チップ上において、マーク部の周囲に連続して一体に
敷き詰められたダミー配線パターンを有することを特徴
とする半導体装置。 - 【請求項２】 上記ダミー配線パターンが所定の長さで
分割されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 半導体基板のダイシングライン上または
実チップ上において、マーク部の周囲に配置された多数
の分離された下層ダミー配線パターンと、この分離され
た下層ダミー配線パターンを層間絶縁膜を介してそれぞ
れに覆うように形成された多数の分離された上層ダミー
配線パターンを備えたことを特徴とする半導体装置。 - 【請求項４】 上記下層ダミー配線パターン及び上層ダ
ミー配線パターンがほぼ正方形に形成されマトリックス
状に配置されていることを特徴とする請求項３に記載の
半導体装置。 - 【請求項５】 上記ダミー配線パターンが、ダイシング
ライン上でガードリング部を除く部分に上記マーク部の
禁止領域を除いて配置されていることを特徴とする請求
項１〜４のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152849A JP2000340529A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置 |
| US09/457,525 US6335560B1 (en) | 1999-05-31 | 1999-12-09 | Semiconductor device having a mark section and a dummy pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11152849A JP2000340529A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340529A true JP2000340529A (ja) | 2000-12-08 |
| JP2000340529A5 JP2000340529A5 (ja) | 2006-06-29 |
Family
ID=15549484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11152849A Pending JP2000340529A (ja) | 1999-05-31 | 1999-05-31 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6335560B1 (ja) |
| JP (1) | JP2000340529A (ja) |
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|---|---|
| US6335560B1 (en) | 2002-01-01 |
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