JP5968711B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置に関し、例えば半導体ウェハからダイシング（ｄｉｃｉｎｇ）で切り出される半導体装置に好適に利用できるものである。
半導体装置の製造プロセスでは、半導体ウェハ上に複数の半導体装置を形成する。その後、半導体ウェハをダイシングして、個々の半導体装置を半導体チップとして分離する。このとき、半導体チップの端部（スクライブ線領域）にダイシングによりクラックが発生して半導体チップ内部の回路領域に伝播する場合がある。そのクラックの伝播を防止する技術として、シールリング（又はガードリング）が知られている。シールリングは、半導体基板上に設けられた複数の層間絶縁膜を貫通するように積層された金属部材であり、回路領域の周囲に、回路領域を囲むように、環状に設けられている。
例えば、特開２００４−３０４１２４号公報（ＵＳ２００４／０１９５５８２（Ａ１））に半導体装置が開示されている。この半導体装置は、半導体基板上に形成された回路の領域である回路形成領域を有する。この半導体装置は、１のガードリングと、第２のガードリングと、第１の接続部とを有する。第１のガードリングは、回路形成領域への周辺からの水分の浸入を防ぐため、該回路形成領域の周囲を囲む。第２のガードリングは、回路形成領域と第１のガードリングの間に設けられ、該回路形成領域の周囲を囲む。第１の接続部は、第１のガードリングと第２のガードリングを接続し、該第１のガードリングと該第２のガードリング間の領域を複数の区域に分割する。この技術では、水分の浸入を防ぐために回路形成領域を取り囲むシールリングを二重以上にして、シールリング同士を互いに接続している。それにより、水分が浸入すること及びダイシング時に発生したクラックが回路形成領域内に伝播することを防止している。
また、特開２００４−１５３０１５号公報（ＵＳ２００４／００８４７７７（Ａ１））に半導体装置及びその製造方法が開示されている。この半導体装置は、第１の絶縁膜と、第２の絶縁膜と、配線構造体と、第１のダミーパターンと、第２のダミーパターンとを有する。第１の絶縁膜は、半導体基板上に形成されている。第２の絶縁膜は、第１の絶縁膜上に形成されている。配線構造体は、第１の絶縁膜及び第２の絶縁膜に埋め込まれている。第１のダミーパターンは、配線構造体近傍の第１の絶縁膜の少なくとも表面側に埋め込まれた第１の導電層よりなる。第２のダミーパターンは、配線構造体近傍の第２の絶縁膜に埋め込まれた第２の導電層よりなり、第１のダミーパターンにビア部を介して接続されている。この技術では、ダミーパターンにより配線構造体（ガードリング）近傍の層間絶縁膜を補強して、層間絶縁膜界面や内部にクラックや剥離が生じるのを防止している。
特開２００４−３０４１２４号公報 特開２００４−１５３０１５号公報
シールリング（又はガードリング）は、ダイシング時に発生したクラックが半導体チップ内部の回路領域に伝播することを防止する。しかし、そのクラックの伝播の防止効果は完全ではない。すなわち、ダイシング時に発生したクラックが、シールリングを破壊して回路領域に伝播したり、シールリング下方の半導体基板を介して回路領域に伝播したりする場合がある。このようなクラックやそのクラックを介して浸入した水分は、配線間のリークや断線を引き起こし、半導体装置に致命的ダメージを及ぼす。半導体装置において、ダイシング時の機械的ストレスに起因するクラックが回路領域に伝播することをより抑制することが可能な技術が望まれている。
その他の課題と新規な特徴は、本明細書の記述及び添付部面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の回路領域の外側に環状に設けられたシールリングと、そのシールリングの更に外側に環状に設けられた最上層の配線と、シールリング及び配線層を覆う保護膜と備える。その最上層の配線と保護膜とは外側（回路領域と反対の側）の端部が重なり段差を形成する。
前記一実施の形態によれば、半導体装置において、ダイシング時の機械的ストレスに起因するクラックが回路領域に伝播することをより抑制することが可能となる。
図１Ａは、実施の形態に係る半導体装置の構成を示す概略平面図である。 図１Ｂは、実施の形態に係る半導体装置の構成を示す概略断面図である。 図２は、実施の形態に係る半導体装置の製造方法で製造される半導体装置の概略平面図である。 図３は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図４は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図５は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図６は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図７は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図８は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図９は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図１０は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図１１は、実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。 図１２は、実施の形態の構造を適用した半導体装置の電子顕微鏡による観察結果の一を示す平面写真である。 図１３は、実施の形態の構造を適用した半導体装置の電子顕微鏡による観察結果の一を示す断面写真である。 図１４は、実施の形態に係る半導体装置の第１変形例の構成を示す概略断面図である。 図１５は、実施の形態に係る半導体装置の第２変形例の構成を示す概略断面図である。 図１６は、実施の形態に係る半導体装置の第３変形例の構成を示す概略断面図である。 図１７は、実施の形態に係る半導体装置の第４変形例の構成を示す概略断面図である。
以下、半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
本実施の形態に係る半導体装置の構成について説明する。
図１Ａ及び図１Ｂは、それぞれ本実施の形態に係る半導体装置の構成を示す概略平面図及び概略断面図である。ただし、図１Ａは全体の概略平面図であり、図１Ｂは図１ＡにおけるＢＢ’概略断面図である。半導体装置５０は、半導体ウェハからダイシングにより切り出された半導体チップである。従って、その外周部分のスクライブ線領域５９には、ダイシングによるクラックが存在する可能性がある。半導体装置５０は、層間絶縁層５２と、シールリング５５と、クラック誘導リング５６と、保護膜５３とを具備している。なお、この図では、本実施の形態の効果を示すため、発生する可能性のあるクラック９０を仮想的に示している。
層間絶縁層５２は、半導体基板５１上に設けられ、複数の配線層を含んでいる。複数の配線層については後述される。シールリング５５は、層間絶縁層５２に設けられ、半導体基板５１の回路領域５８を囲んでいる。クラック誘導リング５６は、層間絶縁層５２に設けられ、シールリング５５を囲む。保護膜５３は、層間絶縁層５２上に設けられ、クラック誘導リング５６及びシールリング５５を覆う。クラック誘導リング５６は、複数の配線層のうちの最上層に最上層配線６３を含んでいる。最上層配線６３は、クラック誘導リング５６が最上層よりも下層に配線を有している場合、その下層の配線と比較して、より外側（スクライブ線領域５９側）の方向に向かって延在している。保護膜５３は、その端部５３ｅが最上層配線６３の端部６３ｅと重なっていて、層間絶縁層５２上に段差Ｓを形成している。なお、クラック誘導リング５６は、最上層よりも下層に配線を有していなくても良い（後述）。
本実施の形態では、クラック誘導リング５６の最上層配線６３の端部６３ｅ付近に保護膜５３の端部５３ｅが重なるように保護膜５３を形成している。それにより、層間絶縁層５２上において、最上層配線６３の端部６３ｅと保護膜５３の端部５３ｅとが重なった箇所に段差Ｓを形成することができる。このような段差Ｓを形成することにより、段差Ｓの周辺の層間絶縁層５２に（場合によっては半導体基板５１にも）歪みを生じさせることができると考えられる。その結果、その歪みに影響されて、ダイシング時にスクライブ線領域５９に発生したクラック９０をこの段差Ｓの近傍に誘導し、逃がすことができる。その結果、そのクラック９０が半導体装置５０の回路領域５８へ伝播することを抑制することが可能となる。それにより、半導体装置５０での不良の発生を抑制することができる。ここで、クラック誘導リング５６が最上層よりも下側の配線層に配線を有している場合、最上層配線６３は、その下側の配線層の配線よりも、外側の方向に延在している。すなわち、最上層配線６３は、その下側の配線層の配線よりも、スクライブ線領域５９側の方向に突出している。又は、クラック誘導リング５６は、最上層よりも下側の配線層に配線を有さなくても良い。これらにより、クラック９０が誘導される段差Ｓの位置をシールリング５５から遠ざけることができ、クラック９０がシールリング５５へ行き難くなる。加えて、クラック誘導リング５６の下方のスクライブ線領域５９側を、配線等を設けない領域とすることにより、段差Ｓの周辺の層間絶縁層５２に更に歪みを生じさせることができると考えられる。
以下、半導体装置５０の層間絶縁層５２、シールリング５５、クラック誘導リング５６及び保護膜５３について更に説明する。
層間絶縁層５２は、積層された複数の絶縁膜（明示されず）で構成されている。層間絶縁層５２は複数の配線層を含んでいる。各絶縁膜は配線層の配線間を絶縁する。層間絶縁層５２のうち、保護膜５３で覆われていない箇所はスクライブ線領域５９の一部である。半導体装置５０はそのスクライブ線領域５９で切断されている。層間絶縁層５２は、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（ＳｉＮｘ膜）、シリコン酸化窒化膜（ＳｉＯＮ膜）、シリコン炭化窒化膜（ＳｉＣＮ膜）、低誘電率膜（ＳｉＯＦ）などに例示される。各配線層は、配線６９と上下の配線層の配線６９を接続するビア６８とを含んでいる。これらの配線６９やビア６８は、回路領域５８では、信号配線や電源配線に用いられる。また、後述されるように、シールリング５５やクラック誘導リング５６を構成する部材としても用いられる。
シールリング５５は、ダイシング時に発生したクラック９０の回路領域５８への伝播やそのクラック９０を介した水分の回路領域５８への浸入を防止する。シールリング５５は、回路領域５８を囲むように環状に設けられている。具体的には、シールリング５５は、層間絶縁層５２内の最下層の配線層から最上層の配線層まで、環状のビア６８と環状の配線６９とが交互に連続的に積層されている。言い換えると、シールリング５５は、半導体基板５１上に交互に連続的に積層される環状のビア６８と環状の配線６９とが一体となり、壁状に回路領域５８を囲む構造を有している。シールリング５５は、ビアや配線と同じ材料を用いることができる。シールリング５５は、タンタル窒化膜（ＴａＮ膜）とタンタル膜（Ｔａ膜）とが積層されたバリア膜と銅膜（Ｃｕ膜）との積層膜に例示される。
シールリング５５は、一個でも良いし、回路領域５８側から外側（スクライブ線領域５９側）に向かって複数個あっても良い。図１Ｂの例では、シールリング５５は、シールリング５５ａ、５５ｂ、５５ｃの３個ある。すなわち、シールリング５５は、三重に回路領域５８を囲んでいる。ここで、シールリング５５が複数個ある場合、クラック誘導リング５６と隣り合うシールリング５５は、クラック誘導リング５６との距離が、隣り合う他のシールリング５５との距離よりも大きいことが好ましい。図１Ｂの例では、シールリング５５ｃは、隣り合うクラック誘導リング５６との距離が、隣り合う他のシールリング５５ｂとの距離よりも大きい。これにより、クラック９０を誘導する段差Ｓの位置がシールリング５５から更に遠ざかり、クラック９０がシールリング５５へ更に行き難くなる。
クラック誘導リング５６は、保護膜５３と共に段差Ｓを構成する。クラック誘導リング５６は、保護膜５３との協働により、ダイシング時に発生したクラック９０を段差Ｓに誘導すると考えられる。それにより、クラック誘導リング５６は、クラック９０の回路領域５８への伝播やそのクラック９０を介した水分の回路領域５８への浸入を抑制する。クラック誘導リング５６は、シールリング５５を囲むように環状に設けられている。具体的には、クラック誘導リング５６は、少なくとも最上層配線６３を備え、更に最上層配線６３よりも下層に有する配線としてアウターリング６４を備えてもよい。
最上層配線６３は、複数の配線層のうちの最上の配線層に設けられている。最上層配線６３は、最上の配線層においてシールリング５５を囲む環状の配線である。最上層配線６３は、クラック誘導リング５６が最上層よりも下側の配線層に配線（例示：アウターリング６４）を有している場合、その下側の配線層の配線よりも外側（スクライブ線領域５９側）の方向に向かって延在している。すなわち、最上層配線６３のスクライブ線領域５９側の端部は、下側の配線層の配線（例示：アウターリング６４）のスクライブ線領域５９側の端部よりも、スクライブ線領域５９側に伸長している。言い換えると、最上層配線６３の幅は、下側の配線層の配線（例示：アウターリング６４）の幅よりも広いということもできる。幅を広くする方が、シールリング５５から段差Ｓが遠ざかり、最上層配線６３の下方に配線の無い領域が広がるので、上述のように回路領域５８へのクラック９０伝搬を抑止する効果が高くなる。
図１Ｂの例では、クラック誘導リング５６は、最上層よりも下側にアウターリング６４を有している。そのため、最上層配線６３は、その下側のアウターリング６４よりもスクライブ線領域５９側の方向に向かって延在している。すなわち、最上層配線６３のスクライブ線領域５９側の端部は、下側のアウターリング６４のスクライブ線領域５９側の端部よりも、スクライブ線領域５９側に伸長している。その結果、上述のような回路領域５８へのクラック９０伝搬を抑止する効果を得ることができる。
最上層配線６３の端部が、下側の配線層の配線（例示：アウターリング６４）の端部よりも、スクライブ線領域５９側に伸長する程度は、１個分のアウターリング６４（又は１個分のシールリング５５）以上であることが好ましい。上述のような回路領域５８へのクラック９０伝搬を抑止する効果を得るためである。その場合、最上層配線６３の幅は、２個分のアウターリング６４（又は２個分のシールリング５５）を並べた幅より大きくすることが好ましい。それにより、アウターリング６４の位置によって、アウターリング６４（又はシールリング５５）の１個分の幅以上に、スクライブ線領域５９側の方向に向かって延在（突出）することができる。それにより、上述のような回路領域５８へのクラック９０伝搬を抑止する効果がより高くなる。
図１Ｂの例では、最上層配線６３の幅は、概ね５個分のアウターリング６４（又は５個のシールリング５５）を並べた幅程度である。また、アウターリング６４の位置は回路領域５８側の端にある。従って、最上層配線６３は、アウターリング６４（又はシールリング５５）の４個分の幅以上に、スクライブ線領域５９側の方向に向かって延在（突出）している。その結果、上述のような回路領域５８へのクラック９０伝搬を抑止する効果を得ることができる。
アウターリング６４は、ビアを介して１層以上の配線層に亘って連続的に形成された配線である。具体的には、アウターリング６４は、層間絶縁層５２内の最下層の配線層から最上層の一つ下の配線層まで、環状のビア６８と環状の配線６９とが交互に連続的に積層されている。言い換えると、半導体基板５１から環状のビア６８と環状の配線６９とが交互に積層されて一体化された壁のような構造を有している。アウターリング６４の上部は最上層配線６３と結合している。従って、アウターリング６４は、最上層配線６３と共に、少なくともシールリング５５と同じ機能をも有している。
アウターリング６４は、最上層配線６３の幅方向のうちの、中間の位置よりもシールリング５５側に設けられていることが好ましい。すなわち、アウターリング６４の端部が最上層配線６３の端部よりも回路領域５８側に引っ込んでいる（最上層配線６３の端部がスクライブ線領域５９に向かって延在している）ことが好ましい。このようにすることで、最上層配線６３の端部６３ｅと保護膜５３の端部５３ｅとを重ねて段差Ｓを設けたとき、アウターリング６４を段差Ｓから離すことができる。最上層配線６３の幅方向のうちの、最も回路領域５８側に設けられていることがより好ましい。このような形状により、その段差Ｓの近傍にクラック９０を誘導したとき、誤って回路領域５８に向かうクラック９０があっても、その伝搬を阻止することができる。また、アウターリング６４の横側（最上層配線６３の下側）を、配線等を設けない領域とすることで、段差Ｓの周辺の層間絶縁層５２に更に歪みを生じさせることができると考えられる。その結果、その歪みに影響されて、ダイシング時にスクライブ線領域５９に発生したクラック９０をこの段差Ｓの近傍に更に誘導することができる。
最上層配線６３は、下側配線６６と上側配線６５とを含んでいる。下側配線６６は、シールリング５５や回路領域５８の配線層の配線と概ね同じ厚みを有している。上側配線６５は、その下側配線６６上に設けられている。上側配線６５は、回路領域５８のパッド領域（図示されず）と概ね同じ厚みを有している。上側配線６５は、上部表面が層間絶縁層５２の表面に露出し、保護膜５３に覆われている。上側配線６５は、層間絶縁層５２の上部表面から上側に突出した端部である突出部６５ｅを備えている。この場合、このような形状は、最上層配線６３の突出部６５ｅ（端部）と保護膜５３の端部５３ｅとが重なる段差Ｓの近傍において、層間絶縁層５２に（場合によっては半導体基板５１にも）更に歪みを生じさせることができると考えられる。その結果、当該ひずみに影響されて、クラック９０をこの段差Ｓの近傍に更に誘導することができると考えられる。
アウターリング６４及び最上層配線６３は、シールリング５５と同様にビア６８や配線６９と同じ材料を用いることができる。すなわち、アウターリング６４は、タンタル窒化膜（ＴａＮ膜）とタンタル膜（Ｔａ膜）とが積層されたバリア膜と銅膜（Ｃｕ膜）との積層膜に例示される。あるいは、下側バリア膜と銅添加アルミニウム膜（ＡｌＣｕ膜）と上側バリア膜との積層膜に例示される。ただし、下側バリア膜はチタン膜（Ｔｉ）とチタン窒化膜（ＴｉＮ膜）との積層膜に例示され、上側バリア膜はチタン窒化膜（ＴｉＮ膜）に例示される。
保護膜５３は、半導体装置５０のうちの（アルミ）パッド領域（図示されず）及びスクライブ線領域５９を除いた領域を保護する。保護膜５３は、少なくともクラック誘導リング５６及びシールリング５５を覆うように層間絶縁層５２上に設けられている。その端部５３ｅが最上層配線６３の端部６３ｅと重なっている。保護膜５３は、パッシベーション膜６１と、耐熱性保護膜６２とを備えている。パッシベーション膜６１は、クラック誘導リング５６及びシールリング５５を覆うように、層間絶縁層５２上に設けられている。パッシベーション膜６１の端部が最上層配線６３の端部６３ｅと重なっている。耐熱性保護膜６２は、パッシベーション膜６１を覆うように設けられている。耐熱性保護膜６２の端部は、パッシベーション膜６１の端部とほぼ同じであり、最上層配線６３の端部６３ｅと重なっている。すなわち、耐熱性保護膜６２の端部と、パッシベーション膜６１の端部と、最上層配線６３の端部６３ｅとが重なって、段差Ｓが形成されている。パッシベーション膜６１は、シリコン窒化膜（ＳｉＮ膜）やシリコン酸化窒化膜（ＳｉＯＮ膜）に例示される。耐熱性保護膜６２は、感光性ポリイミドのような耐熱性樹脂に例示される。
本実施の形態では、最上層配線６３の端部６３ｅ付近にパッシベーション膜６１（及び耐熱性保護膜６２）の端部を設けている。それにより、最上層配線６３の端部６３ｅとパッシベーション膜６１（及び耐熱性保護膜６２）の端部とが重なった構造を有する段差Ｓを層間絶縁層５２上に形成することができる。このような構造を有する段差Ｓを形成することにより、段差Ｓの周辺の層間絶縁層５２に（場合によっては半導体基板５１にも）歪みを生じさせることができると考えられる。その結果、その歪みに影響されて、ダイシング時に発生して層間絶縁層５２に侵入したクラック９０をこの段差Ｓの近傍に誘導し、逃がすことができると考えられる。その結果、そのクラック９０が半導体装置５０の回路領域５８へ伝播することを防止することが可能となる。また、上側配線６５は、層間絶縁層５２の上部表面から上側に突出した突出部６５ｅを備えている。このような形状は、最上層配線６３の端部６３ｅ（突出部６５ｅ）とパッシベーション膜６１（及び耐熱性保護膜６２）の端部とが重なる段差Ｓの近傍において、層間絶縁層５２に更に歪みを生じさせることができると考えられる。その結果、当該ひずみに影響されて、層間絶縁層５２に侵入したクラック９０をこの段差Ｓの近傍に更に誘導することができると考えられる。それにより、半導体装置５０での不良の発生を防止することができる。
次に、第１の実施の形態に係る半導体装置の製造方法について説明する。
図２は、本実施の形態に係る半導体装置の製造方法で製造される半導体装置の概略平面図である。図３〜図１１は、本実施の形態に係る半導体装置の製造方法の各工程を示す概略断面図である。図３〜図１１は、図２のＡ−Ａ’断面図である。
図２に示すように、半導体装置５０は、半導体ウェハ上に複数個製造される。複数個の半導体装置５０は、スクライブ線領域５９に沿ったダイシングにより互いに切り離される。各半導体装置５０には、外周側から回路領域５８側に向かって、環状のクラック誘導リング５６及びシールリング５５がこの順に並んでいる。シールリング５５の内側にはシールリング５５に沿って複数のパッド５４が設けられている。以下では、この構成を製造する方法の一例について図３〜図１１を参照して説明する。
まず、図３に示すように、例えば半導体ウェハであるシリコン基板１上に、例えばシリコン炭化窒化膜（ＳｉＣＮ膜）からなる厚さ約５ｎｍの絶縁膜２Ａを堆積する。次に、絶縁膜２Ａ上に、例えば低誘電率膜（ＳｉＯＦ膜）からなる厚さ１０ｎｍの絶縁膜３Ａを堆積する。続いて、絶縁膜３Ａ上に、例えばシリコン酸化膜（ＳｉＯ２膜）からなる厚さ１０ｎｍの絶縁膜４Ａを堆積する。その後、絶縁膜４Ａの上に、配線溝パターンを持つレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、当該レジストマスクを用いてドライエッチング法により絶縁膜２Ａ、３Ａ、４Ａを部分的にエッチング除去して配線溝５を形成する。
次に、図４に示すように、配線溝５が設けられた絶縁膜４Ａの上に、例えばタンタル窒化膜（ＴａＮ膜）とタンタル膜（Ｔａ膜）とが積層されてなる多層膜６Ａ、及び、例えば銅膜（Ｃｕ膜）（７Ａ）を順次堆積する（図示されず）。続いて、多層膜６Ａ及び銅膜（７Ａ）のそれぞれにおける配線溝５からはみ出している部分を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。それと共に、ＣＭＰ法により配線溝５に埋め込まれた銅膜（７Ａ）の表面を平坦化する。これにより、多層膜６Ａに被覆された銅配線（第１層（最下層）配線）７Ａ（ビアを含む）が形成される。
次に、図５に示すように、銅配線７Ａ上に、例えばシリコン炭化窒化膜（ＳｉＣＮ膜）からなる厚さ約５ｎｍの絶縁膜２Ｂを堆積する。次に、絶縁膜２Ｂ上に、例えば低誘電率膜（ＳｉＯＦ）からなる厚さ２５ｎｍの絶縁膜３Ｂを堆積する。続いて、絶縁膜３Ｂ上に、例えばシリコン酸化膜（ＳｉＯ２膜）からなる厚さ２５ｎｍの絶縁膜４Ｂを堆積する。その後、絶縁膜４Ｂの表面に有機反射防止膜（図示されず）を塗布した後、当該有機反射防止膜上にホールパターンを持つレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、そのレジストマスクを用いてドライエッチング法により絶縁膜２Ｂ、３Ｂ、４Ｂを部分的にエッチング除去する。これにより、ビアホール８が形成される。その後、アッシングによりレジストマスク及び有機反射防止膜を除去する。
次に、図６に示すように、絶縁膜４Ｂの上に、配線溝パターンを持つレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、当該レジストマスクを用いてドライエッチング法により絶縁膜３Ｂ、４Ｂを部分的にエッチング除去して、ビアホール８と接続する配線溝９を形成する。
次に、図７に示すように、ビアホール８及び配線溝９が設けられた絶縁膜４Ｂの上に、例えばタンタル窒化膜（ＴａＮ膜）とタンタル膜（Ｔａ膜）とが積層されてなる多層膜６Ｂ、及び、例えば銅膜（Ｃｕ膜）（７Ｂ）を順次堆積する（図示されず）。続いて、多層膜６Ｂ及び銅膜（７Ｂ）のそれぞれにおける配線溝９からはみ出している部分を例えばＣＭＰ法により除去する。それと共に、ＣＭＰ法により配線溝９に埋め込まれた銅膜（７Ｂ）の表面を平坦化する。これにより、多層膜６Ｂに被覆された銅配線（第２層配線）７Ｂ（ビアを含む）が形成される。
その後、図５〜図７において説明した工程を繰り返し行うことにより、多層配線構造を形成する（図示されず）。本実施の形態では、その多層配線構造として７層（２Ａ・３Ａ・４Ａ／６Ａ・７Ａ）〜（２Ｇ・３Ｇ・４Ｇ／６Ｇ・７Ｇ）構造を用いている。
次に、図８に示すように、銅配線（第７層配線）７Ｇ及び絶縁膜４Ｇ上に、例えばシリコン窒化炭化膜（ＳｉＣＮ膜）からなる厚さ約１０ｎｍの絶縁膜２Ｈを堆積する。次に、絶縁膜２Ｈ上に、例えばシリコン酸化膜（ＳｉＯ２膜）からなる厚さ１００ｎｍの絶縁膜３Ｈを堆積する。続いて、絶縁膜３Ｈの表面に有機反射防止膜（図示されず）を塗布した後、当該有機反射防止膜上にホールパターンを持つレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、そのレジストマスクを用いてドライエッチング法により絶縁膜３Ｈ、４Ｈを部分的にエッチング除去する。これにより、ビアホール１０が形成される。その後、アッシングによりレジストマスク及び有機反射防止膜を除去する。
次に、図９に示すように、ビアホール１０が設けられた絶縁膜３Ｈの上に、例えばチタン膜（Ｔｉ膜）１１とチタン窒化膜（ＴｉＮ膜）１２と銅添加のアルミニウム膜（ＡｌＣｕ膜）（１３）とチタン窒化膜（ＴｉＮ膜）１４を順次堆積する。続いて、チタン窒化膜１４の表面に有機反射防止膜（図示されず）を塗布した後、当該有機反射防止膜上にクラック誘導リングパターン及びパッドパターンを有するレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、そのレジストマスクを用いてドライエッチング法によりチタン膜１１とチタン窒化膜１２とアルミニウム膜（１３）とチタン窒化膜１４を部分的にエッチング除去する。これにより、（クラック誘導リング５６の）上側配線６５及びパッド５４である、チタン膜１１とチタン窒化膜１２及びチタン窒化膜１４に被覆された上部配線１３が形成される。その後、アッシングによりレジストマスク及び有機反射防止膜を除去する。
次に、図１０に示すように、上部配線１３及び絶縁膜３Ｈ上に、例えばシリコン酸化窒化膜（ＳＩＯＮ膜）からなる厚さ約１００ｎｍの絶縁膜１５を堆積する。続いて、絶縁膜１５上に、感光性ポリイミドからなる厚さ７００ｎｍの耐熱性保護膜１６を堆積する。次に、パッド５４及びスクライブ線領域５９のパターンを持つレジストマスク（図示されず）をフォトリソグラフィ法により形成する。そして、当該レジストマスクを用いてエッチング法により耐熱性保護膜１６を部分的にエッチング除去する。
更に、図１１に示すように、当該レジストマスク又はエッチングされた耐熱性保護膜１６を用いてエッチング法により絶縁膜１５を部分的にエッチング除去する。その結果、絶縁膜１５及び耐熱性保護膜１６についてパッド５４とスクライブ線領域５９の開口部が形成される。
以上の各工程により、本実施の形態に係る半導体装置が製造される。
ただし、図１Ｂとの構造と図１１の構造との対応関係は、図１１に示すとおりである。具体的には、半導体基板５１はシリコン基板１に対応する。層間絶縁層５２は絶縁膜２Ａ〜４Ａ／…／２Ｇ〜４Ｇに対応する。複数の配線層の配線は多層膜６Ａ・銅配線７Ａ／…／多層膜６Ｇ・銅配線７Ｇに対応する。保護膜５３のパッシベーション膜６１は絶縁膜１５に対応し、耐熱性保護膜６２は耐熱性保護膜１６に対応する。シールリング５５は図１１中の「５５」と記載された領域の多層膜６Ａ・銅配線７Ａ／…／多層膜６Ｇ・銅配線７Ｇに対応する。クラック誘導リング５６のアウターリング６４は図１１中の「５６」と記載された領域の多層膜６Ａ・銅配線７Ａ／…／多層膜６Ｆ・銅配線７Ｆに対応する。下側配線６６は図１１中の「５６」と記載された領域の多層膜６Ｇ・銅配線７Ｇに対応する。上側配線６５は図１１中の「５６」と記載された領域の上部配線１３に対応する。
本実施の形態の構造を適用した多数の半導体装置５０について、クラック抑制効果を検証した。具体的には、各半導体装置５０について、クラック誘導リング５６を突き抜けて回路領域５８にクラック９０が侵入した数を外観検査（電子顕微鏡観察）により検証した。
図１２及び図１３は、それぞれ本実施の形態の構造を適用した半導体装置５０の電子顕微鏡による観察結果の一例を示す平面写真及び断面写真である。図１２に示すように、破線で示すＱの領域において、二つの半導体チップの回路領域５８の間を通るスクライブ線領域５９で、クラック９０が回路領域５８へ向かって発生している。しかし、そのクラック９０は、保護膜５３の端部５３ｅの近傍で止まっている。その場所では、図１３に示すように、クラック９０は、層間絶縁層５２上の保護膜５３の段差Ｓ付近に誘導されている。具体的には、クラック９０は、ダイシングの切断面から半導体基板５１及び層間絶縁層５２中を概ね右斜め上方へ進行し、段差Ｓ付近に達している。しかし、クラック誘導リング（６４、６５、６６）よりも回路領域５８側へ伝播していない。このように、半導体装置５０では、クラック９０の回路領域５８への伝搬を抑制する効果が見られる。
多数の半導体装置について、上述のようにクラック抑制効果を検証した結果は以下のようであった。従来構造を有する半導体装置の場合には、ダイシングによる不良率は約１４％であった（例示：５０箇所のクラックに対して、回路領域に侵入したクラックは７箇所）。一方、本実施の形態の構造を有する半導体装置５０の場合には、ダイシングによる不良率は２％未満であった（例示：５０箇所のクラックに対して、回路領域に侵入したクラックは０箇所）。すなわち、本実施の形態の構造を適用した半導体装置５０は、極めて良好なクラック抑制効果を有していることが確認できた。
以上説明されたように、本実施の形態によれば、半導体装置において、ダイシング時の機械的ストレスに起因するクラックが回路領域に伝播することをより高い確率で抑制することができる。
（第１変形例）
本実施の形態に係る半導体装置及び半導体装置の製造方法の第１変形例について説明する。
図１４は、本実施の形態に係る半導体装置の第１変形例の構成を示す概略断面図である。本変形例の半導体装置５０ａは、アウターリング６４ａが、下側配線６６から層間絶縁層５２の途中まで形成されているが、半導体基板５１にまで達していない点で、図１Ｂの半導体装置５０と異なる。以下相違点について主に説明する。
クラック誘導リング５６ａは、最上層配線６３とアウターリング６４ａとを備えている。アウターリング６４ａは、下側配線６６の直下から層間絶縁層５２の途中まで形成されているが、半導体基板５１にまで達していない。これは、クラック９０が段差Ｓへ誘導されることを考慮すると、アウターリング６４ａにおけるクラックの伝播阻止は、少なくとも層間絶縁層５２の上部にあればよいことによる。このような形状は、図３〜図１１の製造工程において、以下の変形で実現することができる。すなわち、絶縁膜２Ａ〜４Ａ／…の途中（例示：２Ｃ〜４Ｃ）までは、アウターリング６４ａのビアや配線（銅配線）用のビアホール８及び配線溝９を形成しない。その先（例示：２Ｄ〜４Ｄ）から絶縁膜２Ｆ〜４Ｆまでは、アウターリング６４ａの配線（銅配線）やビア用の配線溝９及びビアホール８を形成する。
本変形例の場合においても、図１Ｂの半導体装置５０の場合と同様の効果を得ることができる。また、アウターリング６４ａが半導体基板５１に近い側に無い分だけ構造を簡略化できる。
（第２変形例）
本実施の形態に係る半導体装置及び半導体装置の製造方法の第２変形例について説明する。
図１５は、本実施の形態に係る半導体装置の第２変形例の構成を示す概略断面図である。本変形例の半導体装置５０ｂは、アウターリング６４がない点で、図１Ｂの半導体装置５０と異なる。以下相違点について主に説明する。
クラック誘導リング５６ｂは、最上層配線６３を備えている。しかし、アウターリング６４は備えていない。この場合、アウターリング６４ａの機能をシールリング５５に担わせる。これに対応して、シールリング５５の個数を増やしても良い。このような形状は、図３〜図１１の製造工程において、絶縁膜２Ａ〜４Ａ／…／２Ｆ〜４Ｆにおいて、アウターリング６４のビアや配線（銅配線）用のビアホール８及び配線溝９を形成しないことにより実現することができる。
更に、最上層配線６３の上側配線６５が、突出部６５ｅを有していなくても良い（図示されず）。そのような形状は、図３〜図１１の製造工程において、更に上側配線６５を成膜後、ＣＭＰ法で平坦化することにより実現することができる。
本変形例の場合においても、図１Ｂの半導体装置５０の場合と同様の効果を得ることができる。また、アウターリング６４が設けられていない分だけ構造を簡略化できる。
（第３変形例）
本実施の形態に係る半導体装置及び半導体装置の製造方法の第３変形例について説明する。
図１６は、本実施の形態に係る半導体装置の第３変形例の構成を示す概略断面図である。本変形例の半導体装置５０ｃは、最上層配線６３ｃの上側配線６５ｃが、突出部を有していない点で、図１Ｂの半導体装置５０と異なる。以下相違点について主に説明する。
クラック誘導リング５６ｃは、最上層配線６３ｃとアウターリング６４とを備えている。最上層配線６３ｃは、下側配線６６とその下側配線６６上に設けられた上側配線６５ｃとを含んでいる。上側配線６５ｃは上部表面が層間絶縁層５２の表面に露出し、層間絶縁層５２の表面と概ね同じレベルになっている。しかし、上側配線６５ｃは、層間絶縁層５２の上部表面から上側に突出した端部である突出部を有していない。このような形状は、図３〜図１１の製造工程において、上側配線６５ｃを成膜後、ＣＭＰ法で平坦化することにより実現することができる。
本変形例の場合においても、図１Ｂの半導体装置５０の場合と同様の効果を得ることができる。また、突出部が無い分だけ、端部における保護膜５３の被覆性を高めることができる。
（第４変形例）
本実施の形態に係る半導体装置及び半導体装置の製造方法の第４変形例について説明する。
図１７は、本実施の形態に係る半導体装置の第４変形例の構成を示す概略断面図である。本変形例の半導体装置５０ｄは、アウターリング６４ｄが、シールリング５５側から外側に向かって、複数個設けられている点で、図１Ｂの半導体装置５０と異なる。以下相違点について主に説明する。
クラック誘導リング５６ｄは、最上層配線６３とアウターリング６４ｄとを備えている。アウターリング６４ｄは、シールリング５５側から外側に向かって、複数個設けられている。言い換えると、アウターリング６４ｄは、シールリング５５で囲まれた回路領域５８を、更に多重に囲んでいる。この図の例では、３個のアウターリング６４ｄ１、６４ｄ２、６４ｄ３が、シールリング５５側から外側に向かってこの順に設けられている。このような形状は、図３〜図１１の製造工程において、複数のアウターリング６４ｄのビアや配線（銅配線）用のビアホール８及び配線溝９を形成することにより実現することができる。
また、複数のアウターリング６４ｄのうち、一番外側のアウターリング６４ｄ３は、第１変形例のように下側配線６６の直下から層間絶縁層５２の途中まで形成されているが、半導体基板５１にまで達していなくても良い。このような形状は、第１変形例に記載の製造工程により実現することができる。
本変形例の場合においても、図１Ｂの半導体装置５０の場合と同様の効果を得ることができる。また、アウターリング６４ｄが複数ある分だけ、段差Ｓに誘導されなかったクラックの回路領域５８への伝搬より良く阻止することができる。
上述された本実施の形態及び第１変形例〜第４変形例に示される技術は、矛盾の発生しない限りにおいて、相互に適用が可能である。
上述されたように、前記一実施の形態によれば、半導体装置において、ダイシング時の機械的ストレスに起因するクラックが回路領域に伝播することをより抑制することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ シリコン基板
２Ａ〜２Ｈ 絶縁膜
３Ａ〜３Ｈ 絶縁膜
４Ａ〜４Ｇ 絶縁膜
６Ａ〜６Ｇ 多層膜
７Ａ〜７Ｇ 銅配線
８ ビアホール
９ 配線溝
１０ ビアホール
１１ チタン膜
１２ チタン窒化膜
１３ 上部配線
１４ チタン窒化膜
１５ 絶縁膜
１６ 耐熱性保護膜
５０、５０ａ、５０ｂ、５０ｃ、５０ｄ 半導体装置
５１ 半導体基板
５２ 層間絶縁層
５３ 保護膜
５３ｅ 端部
５４ パッド
５５、５５ａ、５５ｂ、５５ｃ シールリング
５６、５６ａ、５６ｂ、５６ｃ、５６ｄ クラック誘導リング
５８ 回路領域
５９ スクライブ線領域
６１ パッシベーション膜
６２ 耐熱性保護膜
６３、６３ｃ 最上層配線
６３ｅ 端部
６４、６４ａ、６４ｄ、６４ｄ１、６４ｄ２、６４ｄ３ アウターリング
６５、６５ｃ 上側配線
６５ｅ 突出部
６６ 下側配線
６８ ビア
６９ 配線
９０ クラック

Claims (11)

  1. 複数の配線層を含むように半導体基板上に設けられた層間絶縁層と、
    前記半導体基板の回路領域を囲むように前記層間絶縁層に設けられたシールリングと、
    前記シールリングから離隔してスクライブ線領域方向に延び、前記シールリングを囲むように前記層間絶縁層に設けられたクラック誘導リングと、
    前記クラック誘導リング及び前記シールリングを覆うように前記層間絶縁層上に設けられた保護膜と
    を具備し、
    前記保護膜は、前記スクライブ線領域側の前記クラック誘導リングの端部に対応する部分から前記クラック誘導リング側の前記スクライブ線領域の前記層間絶縁層上に向かって下方に延びる段差を有する
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記クラック誘導リングは、
    前記複数の配線層のうちの最上層配線と、前記最上層配線の上に形成される上側配線を備え、
    前記最上層配線から前記半導体基板へ向かって、ビアを介して１層以上の前記配線層に亘って連続的に形成されたアウターリングを更に備える
    半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記アウターリングは、前記最上層配線の前記シーリング側の端部に設けられている
    半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記最上層配線は、その幅が、前記アウターリングの幅の２倍よりも広い
    半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記アウターリングは、前記最上層配線から前記半導体基板へ達する
    半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記アウターリングは、前記前記クラック誘導リングの前記シールリング側端部から前記スクライブ線領域の方向に複数個設けられる
    半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記クラック誘導リングは、前記複数の配線層のうちの最上層配線と、前記最上層配線の上に形成される上側配線を備え、
    前記上側配線は、前記スクライブ線領域側の前記端部に、前記層間絶縁層の最上面よりも上方に突出した突出部を備える
    半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記保護膜は、
    前記クラック誘導リング及び前記シールリングを覆うように設けられたパッシベーション膜と、
    前記パッシベーション膜を覆うように設けられた耐熱性膜と
    を備え、
    前記パッシベーション膜及び前記耐熱性膜の前記スクライブ線領域側の端部が前記クラック誘導リングの前記スクライブ線領域側の前記端部を覆い、前記段差を形成する
    半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記シールリングは、前記回路領域側から前記スクライブ線領域側に向かって複数個設けられ、
    前記複数のシールリングのうち、前記クラック誘導リングと隣り合う第１シールリングの前記クラック誘導リングまでの距離が、隣り合う第２シールリングまでの距離よりも大きい
    半導体装置。
  10. 請求項２に記載の半導体装置において、
    前記上側配線は、前記スクライブ線領域側の前記端部に、前記層間絶縁層の最上面よりも上方に突出した突出部を備える
    前記保護膜は、
    前記クラック誘導リング及び前記シールリングを覆うように設けられたパッシベーション膜と、
    前記パッシベーション膜を覆うように設けられた耐熱性膜と
    を備え、
    前記パッシベーション膜及び前記耐熱性膜の端部が前記突出部と重なる
    半導体装置。
  11. 半導体基板上に、複数の配線層と、前記半導体基板上の回路領域を囲むシールリングと、前記シールリングから離隔してスクライブ線領域方向に延び、且つ前記シールリングを囲むクラック誘導リングとを備える層間絶縁層を形成する工程と、
    前記層間絶縁層上に、前記クラック誘導リング及び前記シールリングを覆う保護膜を形成する工程と
    を具備し、
    前記保護膜を形成する工程は、
    前記保護膜の前記スクライブ線領域側の端部から前記クラック誘導リング側の前記スクライブ線領域の前記層間絶縁層上に向かって下方に延びる段差を有するように前記保護膜を形成する工程を備える
    半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380459B (zh) * 2012-07-19 2017-08-25 瑞萨电子株式会社 半导体装置
US9673119B2 (en) 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
CN105448866B (zh) * 2014-08-20 2019-08-30 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其制作方法
CN105789063A (zh) * 2014-12-25 2016-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
KR102341726B1 (ko) * 2015-02-06 2021-12-23 삼성전자주식회사 반도체 소자
WO2017074391A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Guard ring design enabling in-line testing of silicon bridges for semiconductor packages
JP6832755B2 (ja) * 2017-03-14 2021-02-24 エイブリック株式会社 半導体装置および半導体装置の製造方法
US10340230B1 (en) * 2017-12-19 2019-07-02 United Microelectronics Corp. Semiconductor chip
JP6559841B1 (ja) * 2018-06-01 2019-08-14 エイブリック株式会社 半導体装置
KR102600001B1 (ko) 2018-10-18 2023-11-08 삼성전자주식회사 스크라이브 레인을 포함하는 반도체 칩
US11348881B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Device crack-stop structure to prevent damage due to dicing crack
CN113130413A (zh) * 2019-12-30 2021-07-16 联华电子股份有限公司 半导体元件封装结构及其制造方法
JP7443097B2 (ja) 2020-03-09 2024-03-05 キオクシア株式会社 半導体ウェハおよび半導体チップ
US11855005B2 (en) 2021-06-21 2023-12-26 Globalfoundries U.S. Inc. Crackstop with embedded passive radio frequency noise suppressor and method

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314880A (ja) * 1993-04-28 1994-11-08 Fujitsu Ltd ポリイミド多層回路基板の製造方法
JP2940432B2 (ja) * 1995-04-27 1999-08-25 ヤマハ株式会社 半導体装置とその製造方法
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6492716B1 (en) * 2001-04-30 2002-12-10 Zeevo, Inc. Seal ring structure for IC containing integrated digital/RF/analog circuits and functions
US6566736B1 (en) * 2001-11-30 2003-05-20 Advanced Micro Devices, Inc. Die seal for semiconductor device moisture protection
JP2003332270A (ja) * 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
JP2004153015A (ja) 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP3945415B2 (ja) * 2003-02-14 2007-07-18 セイコーエプソン株式会社 半導体装置の製造方法
JP3664167B2 (ja) * 2003-03-20 2005-06-22 セイコーエプソン株式会社 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP4519411B2 (ja) 2003-04-01 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
KR100534096B1 (ko) * 2003-06-24 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역 및 그 제조방법
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US7453128B2 (en) * 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4537702B2 (ja) * 2003-12-26 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4619705B2 (ja) * 2004-01-15 2011-01-26 株式会社東芝 半導体装置
JP2005209903A (ja) * 2004-01-23 2005-08-04 Fujitsu Ltd 半導体装置及びその製造方法
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
KR100604903B1 (ko) * 2004-09-30 2006-07-28 삼성전자주식회사 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US20060267154A1 (en) * 2005-05-11 2006-11-30 Pitts Robert L Scribe seal structure for improved noise isolation
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7456507B2 (en) * 2006-01-12 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Die seal structure for reducing stress induced during die saw process
US7622364B2 (en) * 2006-08-18 2009-11-24 International Business Machines Corporation Bond pad for wafer and package for CMOS imager
US20080122038A1 (en) * 2006-09-15 2008-05-29 Toshiba America Electronic Components, Inc. Guard ring structure with metallic materials
KR100819551B1 (ko) * 2006-10-20 2008-04-07 삼성전자주식회사 방습 장벽을 갖는 반도체소자 및 그 제조방법
US20080128892A1 (en) * 2006-12-01 2008-06-05 Promos Technologies, Inc. Intergrated Circuits Device Having a Reinforcement Structure
US7566915B2 (en) * 2006-12-29 2009-07-28 Intel Corporation Guard ring extension to prevent reliability failures
JP5065695B2 (ja) * 2007-02-01 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置
US9601443B2 (en) * 2007-02-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure for seal ring quality monitor
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5365514B2 (ja) * 2007-03-30 2013-12-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5448304B2 (ja) * 2007-04-19 2014-03-19 パナソニック株式会社 半導体装置
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US7615469B2 (en) * 2007-05-25 2009-11-10 Semiconductor Components Industries, L.L.C. Edge seal for a semiconductor device and method therefor
JP2009021528A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2009076782A (ja) * 2007-09-21 2009-04-09 Sharp Corp 半導体基板、その製造方法、および半導体チップ
JP5235378B2 (ja) * 2007-10-24 2013-07-10 パナソニック株式会社 半導体装置
US20090108410A1 (en) * 2007-10-31 2009-04-30 Koji Takemura Semiconductor device
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
JP4926918B2 (ja) * 2007-11-14 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20090074970A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 가아드 링을 갖는 반도체 장치
JP5205066B2 (ja) * 2008-01-18 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5334459B2 (ja) * 2008-05-30 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US7821104B2 (en) * 2008-08-29 2010-10-26 Freescale Semiconductor, Inc. Package device having crack arrest feature and method of forming
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
US8125054B2 (en) * 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
JP2010192867A (ja) * 2009-01-20 2010-09-02 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
CN102272903A (zh) * 2009-01-30 2011-12-07 松下电器产业株式会社 半导体装置及其制造方法
US8237246B2 (en) * 2009-02-12 2012-08-07 International Business Machines Corporation Deep trench crackstops under contacts
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2011027193A1 (en) * 2009-09-04 2011-03-10 X-Fab Semiconductor Foundries Ag Reduction of fluorine contamination of bond pads of semiconductor devices
JP2011134824A (ja) * 2009-12-24 2011-07-07 Elpida Memory Inc 半導体ウエハ、半導体ウエハの製造方法、および半導体装置
US20120007178A1 (en) * 2010-02-09 2012-01-12 Panasonic Corporation Semiconductor device and manufacturing method thereof
JP5830843B2 (ja) * 2010-03-24 2015-12-09 富士通セミコンダクター株式会社 半導体ウエハとその製造方法、及び半導体チップ
JP2011216753A (ja) * 2010-04-01 2011-10-27 Panasonic Corp 半導体装置及びその製造方法
US8253217B2 (en) * 2010-06-16 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure in semiconductor devices
US20120007211A1 (en) * 2010-07-06 2012-01-12 Aleksandar Aleksov In-street die-to-die interconnects
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8395239B2 (en) * 2010-10-29 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Grounded seal ring structure in semiconductor devices
US8587089B2 (en) * 2010-11-03 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with polyimide layer adhesion
US9117831B2 (en) * 2011-01-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure for integrated circuit chips
CN102918637A (zh) * 2011-01-14 2013-02-06 松下电器产业株式会社 半导体装置及倒装芯片安装件
JP6053256B2 (ja) * 2011-03-25 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体チップ及びその製造方法、並びに半導体装置
JP2012256787A (ja) * 2011-06-10 2012-12-27 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
US9048201B2 (en) * 2011-06-23 2015-06-02 Broadcom Corporation Sacrificial wafer probe pads through seal ring for electrical connection to circuit inside an integrated circuit
JP5879774B2 (ja) * 2011-06-30 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8349666B1 (en) * 2011-07-22 2013-01-08 Freescale Semiconductor, Inc. Fused buss for plating features on a semiconductor die
JP2013157385A (ja) * 2012-01-27 2013-08-15 Semiconductor Components Industries Llc 半導体装置及びその自動外観検査方法
CN104380459B (zh) * 2012-07-19 2017-08-25 瑞萨电子株式会社 半导体装置
US8742594B2 (en) * 2012-09-14 2014-06-03 International Business Machines Corporation Structure and method of making an offset-trench crackstop that forms an air gap adjacent to a passivated metal crackstop
US8952497B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe lines in wafers
US8994148B2 (en) * 2013-02-19 2015-03-31 Infineon Technologies Ag Device bond pads over process control monitor structures in a semiconductor die
JP6061726B2 (ja) * 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
US8901714B2 (en) * 2013-03-14 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Transmission line formed adjacent seal ring
DE102015203393A1 (de) * 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem

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