JP4837971B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4837971B2
JP4837971B2 JP2005294926A JP2005294926A JP4837971B2 JP 4837971 B2 JP4837971 B2 JP 4837971B2 JP 2005294926 A JP2005294926 A JP 2005294926A JP 2005294926 A JP2005294926 A JP 2005294926A JP 4837971 B2 JP4837971 B2 JP 4837971B2
Authority
JP
Japan
Prior art keywords
semiconductor
chip
pattern
exposure
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005294926A
Other languages
English (en)
Other versions
JP2007103851A (ja
Inventor
賢一 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005294926A priority Critical patent/JP4837971B2/ja
Priority to US11/543,083 priority patent/US7880273B2/en
Publication of JP2007103851A publication Critical patent/JP2007103851A/ja
Application granted granted Critical
Publication of JP4837971B2 publication Critical patent/JP4837971B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54493Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体装置の製造方法および半導体ウエハに関する。
半導体装置の製造において、ウエハ上における良品チップおよび不良品チップそれぞれの位置情報は、データファイルとしてマウント装置に読み込まれる。そして、そのデータファイルに基づいて良品チップのみがピックアップされ、その後、パッケージング等の工程を経て半導体装置となる。ピックアップを開始する前には、データファイルとウエハの基準位置を合わせるウエハアライメントを行うのが一般的である。このウエハアライメントは、ターゲットチップの位置を基準として行われる。
図9は、従来の半導体ウエハの一部を示す平面図である。同図においては、良品または不良品の選別の対象となる通常の半導体チップ101(図中に斜線で示す)とは別に、上述のターゲットチップ102が設けられている。
従来、かかるターゲットチップとしては、例えばミラーチップ(ウエハ周辺部に配置されて良品となり得ない回路が配線されていないチップ)が用いられていた。また、特許文献1には、アルミニウムパターンのパターニング、印刷またはシール貼り等の方法により、ミラーチップ上に識別マークを形成したものをターゲットチップとすることが開示されている。
特開平9−50945号公報
しかしながら、識別マークが形成されていないミラーチップをターゲットチップとして用いる場合、マウント装置での画像認識時に、ミラーチップとピックアップするチップとで輝度を区別するのが難しいため、アライメントの精度が低いという問題がある。
これに対して、特許文献1に記載のようにミラーチップ上に識別マークを形成すれば、アライメント精度を向上させることができる。ところが、ミラーチップ上にアルミニウムを蒸着させて、それをパターニングする方法では、アルミ剥がれによるゴミで歩留を低下させる危険がある。したがって、剥がれの生じにくいパターンを形成するために、ミラーチップ専用のレチクルが必要になる。そのため、コストが増大してしまうという問題がある。
また、識別マークを印刷またはシール貼りによって形成する場合、かかる工程を自動化するには新規に設備投資が必要となり、やはりコストが増大してしまう。一方で、印刷またはシール貼りを手作業で実行したのでは、識別マークを形成するチップを誤ってしまうおそれがあるため、アライメント精度の低下を招いてしまう。
本発明による半導体装置の製造方法は、複数の半導体チップが形成された半導体ウエハ上にカバーフォトレジストを形成するレジスト形成工程と、上記半導体ウエハにおけるスクライブライン領域上に形成された上記カバーフォトレジストを露光する第1露光工程と、上記半導体ウエハの一部領域に所定のパターンが形成されるように、当該領域上に形成された上記カバーフォトレジストを、上記第1露光工程と同一のレチクルを用いて露光する第2露光工程と、上記第1および第2の露光工程よりも後に、上記スクライブライン領域に沿って上記半導体ウエハをダイシングするダイシング工程と、上記ダイシング工程よりも後に、上記複数の半導体チップの中から良品チップをピックアップするピックアップ工程と、を含み、上記ピックアップ工程においては、上記第2露光工程において形成された上記パターンの位置を基準として、上記良品チップの位置を識別することを特徴とする。
この製造方法では、第2露光工程において、半導体ウエハの一部領域上に形成されたカバーフォトレジストを露光している。これにより、当該領域に、その露光パターンに対応する識別マークが形成されることとなる。このため、ピックアップ工程においては、この識別マークをターゲットとすることで、高精度でウエハアライメントを行うことができる。ここで、第2露光工程においては、スクライブライン領域上に形成されたカバーフォトレジストを露光する第1露光工程と同一のレチクルが用いられる。これにより、新たなレチクルを必要とすることなく識別マークを形成することができるため、コストの増大を抑えることができる。
また、本発明による半導体ウエハは、複数の半導体チップが形成された半導体ウエハであって、当該半導体ウエハの一部領域には、スクライブライン領域のパターンの一部と同一のパターンが形成されていることを特徴とする。
この半導体ウエハにおいては、スクライブライン領域のパターンの一部と同一のパターンが形成されている。このため、良品チップをピックアップする工程においては、このパターンを識別マークとして用いることにより、高精度でウエハアライメントを行うことができる。ここで、上記パターンは、スクライブ領域のパターンの一部と同一であるため、スクライブ領域のパターン形成と同一のレチクルを用いて形成することができる。これにより、追加的なレチクルを必要とすることなく識別マークを形成することができるため、コストの増大を抑えることができる。
本発明によれば、コストの増大を抑えつつ、高精度でのウエハアライメントが可能な半導体装置の製造方法および半導体ウエハが実現される。
以下、図面を参照しつつ、本発明による半導体装置の製造方法および半導体ウエハの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図1〜図4を参照しつつ、本発明による半導体装置の製造方法の一実施形態を説明する。まず、ミラーチップ12を含む複数の半導体チップが形成され、カバー層が形成された半導体ウエハ10を準備する(図1)。図1は、半導体ウエハ10の一部を示している。半導体ウエハ10には、ミラーチップ12と、良品または不良品の選別の対象となる通常の半導体チップ14(図中に斜線で示す)とが形成されている。また、各半導体チップの周囲は、スクライブライン領域16となっている。ミラーチップ12は、半導体ウエハ10の端部に位置している。ここで、半導体ウエハの端部に位置する半導体チップとは、その少なくとも一部が当該半導体ウエハの縁にかかっているものをいう。
次に、半導体ウエハ10上にカバーフォトレジスト(以下カバーPRという、図示せず)を形成する(レジスト形成工程)。その後、半導体ウエハ10におけるスクライブライン領域16上に形成されたカバーPRを露光する(第1露光工程)。この露光に用いられるレチクルの一例を図2に示す。同図のレチクル20においては、半導体ウエハ10中の半導体チップに対応する領域24が遮蔽されている。一方、スクライブライン領域16に対応する領域には、開口(すなわち光を透過させる部分)26が形成されている。なお、レチクル20においては、半導体チップに対応する領域24の中にも、ボンディングパッド、検査用パッドなどのカバー層を除去すべき領域に対応する微細な開口は形成されているが、図2では図示を省略している。
次に、ミラーチップ12上に形成されたカバーPRの一部を、第1露光工程と同一のレチクルを用いて露光する(第2露光工程)。例えば、半導体ウエハ10に対してレチクル20を図3に示す位置関係で用いることにより、開口26のパターンの一部がミラーチップ12上に転写されるようにする。第2露光工程が終了した後に、現像処理を行って、カバーフォトレジストのパターニングが完了する。上記の工程によって形成されたカバーフォトレジストをマスクにして、カバー層のエッチングを行い、エッチング後にカバーフォトレジストを除去する。なお、カバー層として感光性の材料を使うことにより、フォトレジストの形成工程、カバー層のエッチング工程、フォトレジストの除去工程を省くことも可能である。これにより、L字型のパターン18が形成されたミラーチップ12が得られる(図4)。すなわち、同図において、ミラーチップ12には、スクライブライン領域16のパターンの一部と同一のパターンが形成されている。
その後、スクライブライン領域16に沿って半導体ウエハ10をダイシングするダイシング工程、およびダイシング工程よりも後に複数の半導体チップ14の中から良品チップをピックアップするピックアップ工程を経て、半導体装置を得る。ここで、ピックアップ工程においては、ミラーチップ12の位置を基準として、上記良品チップの位置を識別する。
本実施形態の効果を説明する。本実施形態では、第2露光工程において、ミラーチップ12上に形成されたカバーPRの一部を露光している。これにより、その露光パターンに対応する識別マーク(パターン18)がミラーチップ12上に形成されている。このため、ピックアップ工程においては、このミラーチップ12をターゲットチップとすることで、高精度でウエハアライメントを行うことができる。ウエハアライメントの精度が低く、位置ずれが生じた場合には、良品チップを組立せず不良品チップを組立してしまうことになるため、ロスコストが発生してしまう。したがって、ウエハアライメントが高精度で実行されることは重要である。
ここで、第2露光工程においては、スクライブライン領域16上に形成されたカバーPRを露光する第1露光工程と同一のレチクルが用いられている。これにより、新たなレチクルおよび追加的なリソグラフィー工程の何れも必要とすることなく識別マークを形成することができるため、コストの増大を抑えることができる。
このように露光装置を使用することで、特異なパターン(パターン18)をもつチップ(ミラーチップ12)がどのウエハ上にも同じ位置に形成される。そのため、作業者が見た目でも容易に認識でき、マウント装置での通常時の起点設定やトラブル時の起点の再設定が容易になる。また、特異なパターンの金属反射光が得られるため、マウント装置での画像認識時の輝度が安定し、隣接する有効チップ(半導体チップ14)との輝度を区別し易くなる。そのため、ウエハアライメントの精度が向上する。これは、アルミをベタ残しにしたミラーチップ12上に、通常よりずらした位置にもスクライブ線を形成するため、下地の金属反射光により、他のチップとの違いを見た目で容易に認識することができるからである。
ミラーチップ12は、半導体ウエハ10の端部に位置している。端部に位置する半導体チップは本来的に良品となり得ないチップである。したがって、良品となり得るチップ(図1では半導体チップ14)を無駄にすることなく、ターゲットチップを設けることができる。
本発明による半導体装置の製造方法および半導体ウエハは、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図5に示すように、第2露光工程においては、当該露光に用いられる露光装置のブラインド30(斜線で示した領域)を利用することにより、半導体チップ14上に形成されたカバーPRへの露光を遮断してもよい。すなわち、本例においては、図6に示すように、レチクル20の開口26を、その一部分(図中、点線L1で囲まれた部分)を除いてブラインド30で遮蔽している。これにより、図7に示すように、ミラーチップ12には、十字型のパターン19が形成されることとなる。本例のように露光装置のブラインドを利用することにより、半導体チップ14に不要な露光が行われてしまうのを容易に防ぐことができる。
また、上記実施形態においては識別マークとなるパターンをミラーチップ上に形成する例を示したが、当該パターンは、図8に示すように、半導体ウエハにおける半導体チップが形成されていない領域に形成されてもよい。同図においては、半導体チップ14が形成されていない半導体ウエハ10の縁部に、図7と同様のパターン19が形成されている。このように半導体ウエハ10におけるアルミがベタ残しされた領域にパターン19を形成することにより、特異な金属反射光を得易くなる。それにより、パターン19の認識が一層容易となる。また、ショット数が少なくなることにより、露光装置のスループットを向上させることもできる。
本発明の一実施形態を説明するための平面図である。 本発明の一実施形態を説明するための平面図である。 本発明の一実施形態を説明するための平面図である。 本発明の一実施形態を説明するための平面図である。 実施形態の変形例を説明するための平面図である。 実施形態の変形例を説明するための平面図である。 実施形態の変形例を説明するための平面図である。 実施形態の変形例を説明するための平面図である。 従来の半導体ウエハの一部を示す平面図である。
符号の説明
10 半導体ウエハ
12 ミラーチップ
14 半導体チップ
16 スクライブライン領域
18 パターン
19 パターン
20 レチクル
26 開口
30 ブラインド
101 半導体チップ
102 ターゲットチップ

Claims (5)

  1. 複数の半導体チップが形成された半導体ウエハ上にカバーフォトレジストを形成するレジスト形成工程と、
    少なくとも前記半導体ウエハにおけるスクライブライン領域を選択的に露光するようなパターンを有するレチクルを用いて前記カバーフォトレジストを露光することにより、前記パターンを前記カバーフォトレジストに転写する第1露光工程と、
    前記第1露光工程と同一の前記レチクルを用いて前記カバーフォトレジストを露光することにより、前記スクライブライン領域の一部分の形状を、良品チップの位置の識別に用いられ、かつウエハアライメント用のマークとなる所定のパターンとして前記半導体ウエハの一部領域に転写する第2露光工程であって、前記所定のパターンを、前記一部領域としての前記半導体チップ上、又は、前記一部領域としての、前記半導体ウエハにおける前記半導体チップが形成されていない領域のうち前記スクライブライン領域以外の領域、に転写する第2露光工程と、
    前記カバーフォトレジストを現像して前記第1及び第2露光工程にて露光された領域の前記カバーフォトレジストを除去することにより、カバーフォトレジストパターンを形成する現像工程と、
    前記カバーフォトレジストパターンに基づいて、カバー層をパターニングするパターニング工程と、
    前記パターニング工程よりも後に、前記スクライブライン領域に沿って前記半導体ウエハをダイシングするダイシング工程と、
    前記ダイシング工程よりも後に、前記複数の半導体チップの中から良品チップをピックアップするピックアップ工程と、を含み、
    前記ピックアップ工程においては、前記第2露光工程において転写された前記所定のパターンの位置を基準として、前記良品チップの位置を識別し、前記良品チップをピックアップすることを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記第2露光工程においては、当該露光に用いられる露光装置のブラインドを利用することにより、前記半導体ウエハにおける前記一部領域以外の領域上に形成された前記カバーフォトレジストへの露光を遮断する、半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法において、
    前記第2露光工程においては、前記半導体ウエハの端部に位置する半導体チップ上に前記所定のパターンを転写する半導体装置の製造方法。
  4. 請求項1乃至3いずれかに記載の半導体装置の製造方法において、
    前記第2露光工程においては、前記所定のパターンとして、十字型のパターンを転写する半導体装置の製造方法。
  5. 請求項1乃至3いずれかに記載の半導体装置の製造方法において、
    前記第2露光工程においては、前記所定のパターンとして、L字型のパターンを転写する半導体装置の製造方法。
JP2005294926A 2005-10-07 2005-10-07 半導体装置の製造方法 Expired - Fee Related JP4837971B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005294926A JP4837971B2 (ja) 2005-10-07 2005-10-07 半導体装置の製造方法
US11/543,083 US7880273B2 (en) 2005-10-07 2006-10-05 Method of manufacturing semiconductor device from semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005294926A JP4837971B2 (ja) 2005-10-07 2005-10-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007103851A JP2007103851A (ja) 2007-04-19
JP4837971B2 true JP4837971B2 (ja) 2011-12-14

Family

ID=37945087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005294926A Expired - Fee Related JP4837971B2 (ja) 2005-10-07 2005-10-07 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7880273B2 (ja)
JP (1) JP4837971B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8648444B2 (en) * 2007-11-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer scribe line structure for improving IC reliability
KR101015598B1 (ko) 2008-12-18 2011-02-17 세크론 주식회사 웨이퍼의 위치 보정 방법 및 이를 이용한 반도체 칩 분리 방법
JP5814554B2 (ja) * 2011-02-02 2015-11-17 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP6003272B2 (ja) * 2012-06-15 2016-10-05 富士通セミコンダクター株式会社 露光方法および露光装置
CN103811298B (zh) * 2012-11-15 2016-11-09 上海华虹宏力半导体制造有限公司 测试对准使用芯片的制作方法
WO2014129351A1 (ja) * 2013-02-21 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル 半導体装置とその製造方法
JP6176627B2 (ja) * 2013-10-01 2017-08-09 株式会社ディスコ フォトマスクの製造方法
CN113097245A (zh) * 2021-03-11 2021-07-09 长江先进存储产业创新中心有限责任公司 一种半导体芯片的形成方法及半导体芯片
CN116507196A (zh) * 2022-01-21 2023-07-28 长鑫存储技术有限公司 一种半导体结构及其制造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07117744B2 (ja) * 1988-04-12 1995-12-18 富士通株式会社 ダイシングラインの形成方法
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
JPH0414812A (ja) * 1990-05-08 1992-01-20 Fujitsu Ltd パターン形成方法
EP0502679B1 (en) * 1991-03-04 2001-03-07 AT&T Corp. Semiconductor integrated circuit fabrication utilizing latent imagery
JPH06232270A (ja) * 1993-02-02 1994-08-19 Hitachi Ltd 半導体集積回路装置
JP3034428B2 (ja) * 1993-06-22 2000-04-17 株式会社東芝 半導体装置及びその製造方法並びにアライメント方法
KR0154158B1 (ko) * 1994-07-14 1998-12-01 김주용 반도체소자의 공정결함 검사방법
JP2666761B2 (ja) * 1995-03-28 1997-10-22 日本電気株式会社 半導体ウェハ
JPH0950945A (ja) 1995-08-08 1997-02-18 Sony Corp 半導体装置の製造方法
US5824457A (en) * 1996-10-02 1998-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Use of WEE (wafer edge exposure) to prevent polyimide contamination
JPH10207038A (ja) * 1997-01-28 1998-08-07 Matsushita Electric Ind Co Ltd レチクル及びパターン形成方法
JP3169068B2 (ja) * 1997-12-04 2001-05-21 日本電気株式会社 電子線露光方法及び半導体ウエハ
US6404660B1 (en) * 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
JP3645142B2 (ja) * 2000-01-18 2005-05-11 セイコーエプソン株式会社 半導体ウエハの処理方法ならびに半導体装置の製造方法
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
KR100500934B1 (ko) * 2000-05-31 2005-07-14 주식회사 하이닉스반도체 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
US6417076B1 (en) * 2000-06-05 2002-07-09 Micron Technology, Inc. Automated combi deposition apparatus and method
US6577020B2 (en) * 2001-10-11 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd High contrast alignment marks having flexible placement
TW541642B (en) * 2002-05-10 2003-07-11 Nanya Technology Corp Wafer alignment method
JP2004172196A (ja) * 2002-11-18 2004-06-17 Fujitsu Ltd 半導体装置の製造方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
US20040219443A1 (en) * 2003-05-01 2004-11-04 Spears Kurt E. Method for wafer dicing
US20040238973A1 (en) * 2003-05-26 2004-12-02 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
US20050112474A1 (en) * 2003-11-20 2005-05-26 Micronic Laser Systems Ab Method involving a mask or a reticle
JP2005166890A (ja) * 2003-12-02 2005-06-23 Seiko Instruments Inc 半導体ウエハ
JP2005285853A (ja) * 2004-03-26 2005-10-13 Nec Electronics Corp 半導体ウェハ、半導体ウェハの製造方法、および半導体装置の製造方法
JP4731191B2 (ja) * 2005-03-28 2011-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7368302B2 (en) * 2005-04-28 2008-05-06 International Business Machines Corporation Dynamic metal fill for correcting non-planar region
US7265567B2 (en) * 2005-05-31 2007-09-04 Delphi Technologies, Inc. First die indicator for integrated circuit wafer
US7353077B2 (en) * 2005-07-29 2008-04-01 Taiwan Semiconductor Manufacturing Company Methods for optimizing die placement
US7501227B2 (en) * 2005-08-31 2009-03-10 Taiwan Semiconductor Manufacturing Company System and method for photolithography in semiconductor manufacturing

Also Published As

Publication number Publication date
JP2007103851A (ja) 2007-04-19
US7880273B2 (en) 2011-02-01
US20070082298A1 (en) 2007-04-12

Similar Documents

Publication Publication Date Title
JP4837971B2 (ja) 半導体装置の製造方法
US20060097356A1 (en) Semiconductor substrate, manufacturing method of a semiconductor device and testing method of a semiconductor device
JP2007214243A (ja) 半導体装置の製造方法
JP4299420B2 (ja) 逐次露光方法
KR100439388B1 (ko) 반도체 장치의 제조 방법 및 그것에 이용되는 레티클과웨이퍼
US6828071B2 (en) Method of aligning a wafer and masks
US6027859A (en) Semiconductor substrate having extended scribe line test structure and method of fabrication thereof
US6577020B2 (en) High contrast alignment marks having flexible placement
JP2000228341A (ja) 半導体集積回路
US7601485B2 (en) Exposure method
JP5533204B2 (ja) レチクル、および半導体装置の製造方法
US20120308788A1 (en) Overlay mark set and method for positioning two different layout patterns
JPH07117744B2 (ja) ダイシングラインの形成方法
KR100755353B1 (ko) 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법
JP2001035776A (ja) 半導体装置の製造方法及びレチクル
JP3955457B2 (ja) フォトマスク及びウェハ基板の露光方法
JP2005283609A (ja) 縮小投影露光装置用レチクル
JPH03209711A (ja) 半導体装置の製造方法
EP1037109A2 (en) Reticle having discriminative pattern narrower in pitch than the minimum pattern width but wider than minimum width in the pattern recognition
JP2002023344A (ja) スクライブラインの配置方法、レチクル及び露光方法
JP4679115B2 (ja) 半導体装置の製造方法
JPH0219976B2 (ja)
JP2004172196A (ja) 半導体装置の製造方法
JP4648745B2 (ja) 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ
JP5341390B2 (ja) 半導体チップ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110927

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110929

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141007

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4837971

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees