JP2002334588A - 不揮発性半導体記憶装置のプログラム方法 - Google Patents
不揮発性半導体記憶装置のプログラム方法Info
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Abstract
動作を適切に実施することのできるプログラム不揮発性
半導体装置のプログラム方法を提供すること。 【解決手段】 ツインメモリセル(i)のメモリ素子1
08Bに対してデータをプログラムする方法である。ワ
ード線WL1をプログラム用ワード線選択電圧(1V)
に設定し、コントロールゲートCG[i+1]をプログ
ラム用コントロールゲート電圧(5.5V)に設定し、
コントロールゲートCG[i]をオーバライド電圧
(2.5V)に設定し、ビット線BL[i+1]にプロ
グラム用ビット線電圧(5V)に設定し、ビット線BL
[i]を定電流源404に接続した。
Description
トと、2つのコントロールゲートにより制御される2つ
の不揮発性メモリ素子を備えたツインメモリセルにて構
成される不揮発性半導体記憶装置のプログラム方法に関
する。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるMONOS(Metal-Ox
ide-Nitride-Oxide -Semiconductorまたは-substrate)
型が知られている。
は、文献(Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123)
に開示されている。この文献には、1つのワードゲート
と、2つのコントロールゲートにより制御される2つの
不揮発性メモリ素子(MONOSメモリ素子)を備えた
ツインMONOSフラッシュメモリセルが開示されてい
る。すなわち、1つのフラッシュメモリセルが、電荷の
トラップサイトを2つ有している。
NOSフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
フラッシュメモリセルを駆動するには、2本のビット線
と、1本のワード線と、2本のコントロールゲート線と
を要する。ただし、多数のツインメモリセルを駆動する
に際して、異なるコントロールゲートであっても同じ電
位に設定する場合には、これらの線を共通接続すること
ができる。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、8ビットまたは16
ビットの選択セルにて同時に実施される。
は、1本のワード線に、互いに素子分離されていない複
数のツインMONOSフラッシュメモリセルが接続され
る。そして、ある特定の選択セル(選択された不揮発性
メモリ素子)にデータをプログラムするには、その選択
セルを有するツインMONOSフラッシュメモリの電圧
設定だけでなく、それと隣接するツインMONOSフラ
ッシュメモリセルを適切に電圧設定しなければならな
い。
グラムする際に、その選択セルを含むツインメモリセル
及びそれと隣接するツインメモリセルへの電圧を適切に
設定して、選択セルへのデータプログラムを確実に実施
することができる不揮発性半導体記憶装置のプログラム
方法を提供することにある。
のワードゲートと、第1,第2のコントロールゲートに
より制御される第1,第2の不揮発性メモリ素子とを有
するツインメモリセルが複数配列され、1本のワード線
に前記ワードゲートが接続された隣接する3つのツイン
メモリセル(i−1),(i),(i+1)のうち、前
記ツインメモリセル(i)の前記第2の不揮発性メモリ
素子に対してデータをプログラムする方法であって、前
記ワード線をプログラム用ワード線選択電圧に設定し、
前記ツインメモリセル(i)の前記第2のコントロール
ゲート及び前記ツインメモリセル(i+1)の前記第1
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、前記ツインメモリセル(i−1)の前
記第2のコントロールゲート及び前記ツインメモリセル
(i)の前記第1のコントロールゲートをオーバライド
電圧に設定し、前記ツインメモリセル(i)の前記第2
の不揮発性メモリ素子及び前記ツインメモリセル(i+
1)の前記第1の不揮発性メモリ素子に共通接続される
ビット線をプログラム用ビット線電圧に設定し、前記ツ
インメモリセル(i−1)の前記第2の不揮発性メモリ
素子及び前記ツインメモリセル(i)の前記第1の不揮
発性メモリ素子に共通接続されるビット線を、定電流源
に接続したことを特徴とする。
と、第1,第2のコントロールゲートにより制御される
第1,第2の不揮発性メモリ素子とを有するツインメモ
リセルが複数配列され、1本のワード線に前記ワードゲ
ートが接続された隣接する3つのツインメモリセル(i
−1),(i),(i+1)のうち、前記ツインメモリ
セル(i)の前記第1の不揮発性メモリ素子に対してデ
ータをプログラムする方法であって、前記ワード線をプ
ログラム用ワード線選択電圧に設定し、前記ツインメモ
リセル(i−1)の前記第2のコントロールゲート及び
前記ツインメモリセル(i)の前記第1のコントロール
ゲートをプログラム用コントロールゲート電圧に設定
し、前記ツインメモリセル(i)の前記第2のコントロ
ールゲート及び前記ツインメモリセル(i+1)の前記
第1のコントロールゲートをオーバライド電圧に設定
し、前記ツインメモリセル(i−1)の前記第2の不揮
発性メモリ素子及び前記ツインメモリセル(i)の前記
第1の不揮発性メモリ素子に共通接続されるビット線を
プログラム用ビット線電圧に設定し、前記ツインメモリ
セル(i)の前記第2の不揮発性メモリ素子及び前記ツ
インメモリセル(i+1)の前記第1の不揮発性メモリ
素子に共通接続されるビット線を、定電流源に接続した
ことを特徴とする。
ラム時にビット線に流れ込む電流を定電流源により制限
することで、そのビット線の電圧を適切に設定して、プ
ログラム動作を確実に実施することができる。
は、選択されたツインメモリセルのソース・ドレイン間
(ビット線間)に、前記定電流源にて流れる電流以上の
電流を流せる程度に高い電圧に設定することが好まし
い。このようにしても、プログラム時にビット線に流れ
込む電流は、定電流源により一定に制限することができ
るので、そのビット線の電圧を適切に設定して、プログ
ラム動作を確実に実施することができる。
は、酸化膜(O)、窒化膜(N)及び酸化膜(O)から
なるONO膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
て、図面を参照して説明する。
半導体記憶装置の一断面を示している。図1において、
1つのツインメモリセル100は、P型ウェル102上
にゲート酸化膜を介して例えばポリシリコンを含む材料
から形成されるワードゲート104と、第1,第2のコ
ントロールゲート106A,106Bと、第1,第2の
メモリ素子(MONOSメモリ素子)108A,108
Bとを有する。
A,106Bは、ワードゲート104の両側壁に形成さ
れ、ワードゲート104とはそれぞれ電気的に絶縁され
ている。
Bの各々は、MONOSのM(金属)に相当するポリシ
リコンにて形成される第1,第2のコントロールゲート
106A,106Bの一つと、P型ウェル102との間
に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積
層することで構成される。なお、第1,第2のコントロ
ールゲート106A,106Bは、シリサイドなどの導
電材で構成することもできる。
0は、スプリットゲート(第1,第2のコントロールゲ
ート106A,106B)を備えた第1,第2のMON
OSメモリ素子108A,108Bを有し、第1,第2
のMONOSメモリ素子108A,108Bにて一つの
ワードゲート104を共用している。
08A,108Bは、それぞれ電荷のトラップサイトと
して機能する。第1,第2のMONOSメモリ素子10
8A,108Bの各々は、ONO膜109にて電荷をト
ラップすることが可能である。
方向B)に間隔をおいて配列された複数のワードゲート
104は、ポリサイドなどで形成される1本のワード線
WLに共通接続されている。
6A,106Bは、列方向(図1の紙面に垂直な第1の
方向A)に沿って延び、列方向に配列される複数のツイ
ンメモリセル100にて共用される。よって、符号10
6A,106Bをコントロールゲート線とも称する。
00[i]のコントロールゲート線106Bと、[i+
1]番目のツインメモリセル100[i+1]のコント
ロールゲート線106Aとには、例えばワードゲート,
コントロールゲート,ワード線よりも上層の金属層で形
成されるサブコントロールゲート線SCG[i+1]が
接続されている。
ンメモリセル100[i]のMONOSメモリ素子10
8Bと、[i+1]番目のツインメモリセル100[i
+1]のMONOSメモリ素子108Aとに共用される
[i+1]番目の不純物層110[i+1]が設けられ
ている。
1],[i+2]は例えばP型ウェル内に形成されるn
型不純物層で、列方向(図1の紙面に垂直な第1の方向
A方向)に沿って延び、列方向に配列される複数のツイ
ンメモリセル100にて共用されるビット線として機能
する。よって、符号110[i],[i+1],[i+
2]などをビット線BL[i],[i+1],[i+
2]とも称する。
述のツインメモリセル100を用いて構成される不揮発
性半導体記憶装置の全体構成について、図2(A)〜図
2(E)を参照して説明する。
憶装置の平面レイアウト図であり、メモリセルアレイ領
域200とグローバルワード線デコーダ201とを有す
る。メモリセルアレイ領域200は、例えば計64個の
第0〜第63のセクタ領域210を有する。
に示すようにメモリセルアレイ領域200を第2の方向
(行方向)Bでそれぞれ分割したもので、各セクタ領域
210は第1の方向(列方向)Aを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域21
0であり、セクタ領域210内の記憶データは一括して
または時分割で消去される。
のワード線WLと、4K本のビット線BLとを有する。
ここで、本実施の形態では1本のビット線BLに2つの
MONOSメモリ素子108A,108Bが接続される
ため、4K本のビット線BLは8Kbitの記憶容量を
意味する。各セクタ領域210の記憶容量はメモリ全体
の記憶容量の1/64であり、(4K本のワード線W
L)×(64本のビット線BL)×2で定義される記憶
容量を有する。
半導体記憶装置の隣り合う2つの第0及び第1のセクタ
領域210の詳細を示している。図2(B)に示すよう
に、2つのセクタ210の両側に、ローカルドライバ
(ローカルコントロールゲートドライバ、ローカルビッ
ト線選択ドライバ及びローカルワード線ドライバを含
む)220A,220Bが配置されている。また、2つ
のセクタ210と2つのローカルドライバ220A,2
20Bの例えば上辺には、セクタ制御回路222が配置
されている。
され、16ビットのデータをリード・ライト可能にI/
O0〜I/O15用の16個のメモリブロック(入出力
ビットに対応したメモリブロック)214を有してい
る。各メモリブロック214は、図2(B)に示すよう
に、4K(4096)本のワード線WLを有する。
す一つのメモリブロック214は、第1の方向Aにて8
個のラージブロック212に分割されている。この各ラ
ージブロック212は、図2(D)に示すように、第1
の方向Aにて8個のスモールブロック215に分割され
ている。
に示すように、64本のワード線WLを有する。
に示すセクタ領域0の詳細を示している。図3に示すス
モールメモリブロック216は、図4に示すように、ツ
インメモリセル100を列方向に例えば64個、行方向
に例えば4個配列したものである。一つのスモールメモ
リブロック216には、例えば4本のサブコントロール
ゲート線SCG0〜SCG3と、データの入出力線であ
る4本のビット線BL0〜BL3と、64本のワード線
WLとが接続されている。
SCG0,SCG2には、偶数列(第0列または第2
列)の複数のツインメモリセルの各々の第2のコントロ
ールゲート106Bと奇数列(第1列または第3列)の
複数のツインメモリセルの各々の第1のコントロールゲ
ート106Aとが共通接続されている。同様に、奇数の
サブコントロールゲート線SCG1,SCG3には、奇
数列(第1列または第3列)の複数のツインメモリセル
の各々の第2のコントロールゲート106Bと偶数列
(第2列または第4列)の複数のツインメモリセルの各
々の第1のコントロールゲート106Aとが共通接続さ
れている。
214内にはスモールメモリブロック216が列方向に
64個配列され、16ビットの入出力を行うために、1
6個のI/O0〜I/O15に対応した16個のメモリ
ブロック214が行方向に配列されている。
リブロック216の16本のサブコントロールゲート線
SCG0が、行方向にメインコントロールゲート線MC
G0に共通接続されている。同様に、16本のサブコン
トロールゲート線SCG1はメインコントロールゲート
線MCG1に、16本のサブコントロールゲート線SC
G2はメインコントロールゲート線MCG2に、16本
のサブコントロールゲート線SCG3はメインコントロ
ールゲート線MCG3にそれぞれ共通接続されている。
動部であるCGドライバ300−0〜300−63が設
けられている。このCGドライバ300には、行方向に
延びる上述の4本のメインコントロールゲート線MCG
0〜MCG3が接続されている。
領域1との関係を示している。セクタ領域0とセクタ領
域1とはワード線WLが共用されるが、メインコントロ
ールゲート線MCG及びメインビット線MBLはそれぞ
れ独立して設けられている。特に図5では、セクタ領域
0に対応するCGドライバ300−0,300−1と、
セクタ領域1に対応するCGドライバ301−0,30
1−1とが示され、CGドライバはセクタ領域毎に独立
して設けられている。
れた各ビット線BL0(不純物層)は、金属配線である
メインビット線MBLに共通接続されている。このメイ
ンビット線MBLは、列方向に配列されたスモールメモ
リブロック間で共有されている。このメインビット線M
BLからスモールメモリブロック内の各ビット線BL0
に至る各経路途中には、ビット線選択ゲート217Aが
配置されている。なお、偶数本目のビット線BL0,B
L2,BL4…には上述のビット線選択ゲート217A
がそれぞれ接続されるのに対して、奇数本目のビット線
BL1,BL3,BL5…には、図5では省略されてい
るが、ビット線選択ゲート217Bが接続される(図1
0、図15を参照のこと)。
10内の2つのスモールブロック215及びその両側の
ローカルドライバ220A,220Bの詳細を図6に示
す。図6に示すように、左側のローカルドライバ220
Aには、図3及び図5に示すCGドライバ300に相当
する4つのローカルコントロールゲート線ドライバCG
DRV0〜CGDRV3が配置されている。同様に、右
側のローカルドライバ220Bには、図5に示すCGド
ライバ301に相当する4つのローカルコントロールゲ
ート線ドライバCGDRV0〜CGDRV3が配置され
ている。
は、セクタ0,1内の偶数番目のワード線WL0,2,
…62を駆動するローカルワード線ドライバWLDRV
0,WLDRV2,…WLDRV62と、セクタ0内の
1本の冗長ワード線を駆動するWLDRVR0が配置さ
れている。右側のローカルドライバ220Bには、セク
タ0,1内の奇数番目のワード線WL1,3,…63を
駆動するローカルワード線ドライバWLDRV1,WL
DRV3,…WLDRV63と、セクタ1の1本の冗長
ワード線を駆動するWLDRVR1が配置されている。
には、セクタ0,1の例えば偶数番目のビット線BL
0,BL2に接続されたビット線選択ゲート217Aを
駆動するローカルビット線ドライバBSRV0が配置さ
れている。右側のローカルドライバ220Bには、セク
タ0,1の例えば奇数番目のビット線BL1,BL3に
接続されたビット線選択ゲート217Bを駆動するロー
カルビット線ドライバBSRV1が配置されている。
性半導体記憶装置でのデータ読み出し、データプログラ
ム及びデータ消去動作について説明する。
cted Block)、非選択の対向ブロック(Opposite Bloc
k)及び非選択ブロック(Unselected Block)なる用語
を用いる。これらはスモールブロック215の呼び名の
種類である。選択ブロックとは、図7に示すように、例
えば一対のセクタ0,1を例に挙げれば、例えばセクタ
0内にて選択された一つのスモールブロック215を意
味する。非選択の対向ブロックとは、セクタ0と隣接す
るセクタ1内のスモールブロック215であって、選択
ブロックと隣接するスモールブロック215を意味す
る。非選択ブロックとは、セクタ0,1内の選択ブロッ
ク及び対向ブロック以外の全てのスモールブロック21
5を意味する(セクタ2〜63も含む)。
ブロック内には、選択セル(Selected Cell:選択され
たツインメモリセル100)と非選択セル(Unselected
Cell:選択されなかったツインメモリセル100)と
がある。さらに、選択セルには、選択サイド(Selected
Side)のメモリ素子108Aまたは108Bと、対向
サイド(Opposite side)のメモリ素子108Bまたは
108Aとがある。
グラム時及び消去(イレーズ)時のコントロールゲート
線CG、ビット線BL及びワード線WLの各電位を、下
記の表1及び表2に示す。
の動作について説明する。
のツインメモリセル100は、図8に示すように、ワー
ドゲート104により駆動されるトランジスタT2と、
第1,第2のコントロールゲート106A,106Bに
よりそれぞれ駆動されるトランジスタT1,T3とを直
列に接続したものと模式化することができる。
に際して、図9に示すように、例えばセクタ0中のある
選択ブロック(選択されたスモールブロック215)内
にて隣接する3つのツインメモリセル100[i−
1],[i],[i+1],[i+2]の各所の電位の
設定についてまず説明する。図9は、ワード線WL1に
接続されたツインメモリセル100[i]のワードゲー
ト104の右側のMONOSメモリ素子108B(選択
セル)からのデータをリバースモードで読み出す場合に
ついて説明する図であり、図10はその時の選択ブロッ
クでの電圧設定を示している。
と同じ行にあるワードゲートWL1に読み出し用ワード
線選択電圧としてVdd(例えば1.8V)を印加し
て、その行の各トランジスタT2をオンさせる。また、
ツインメモリセル100[i]の左側(対向セル)のコ
ントロールゲート106Aに、サブコントロールゲート
線SCG[i]を介してオーバライド電圧(例えば3
V)を印加して、MONOSメモリ素子108Aに相当
するトランジスタT1をオンさせる。ツインメモリセル
100[i]の右側のコントロールゲート106Bの電
圧VCGとして、読み出し電圧Vread(例えば1.5
V)を印加する。
ONOSメモリ素子108B(選択セル)に電荷が蓄積
されていたか否かで、MONOSメモリ素子108Bに
相当するトランジスタT3の動作は以下のように分かれ
る。
の右側(選択セル側)のコントロールゲート106Bへ
の印加電圧と、それによって制御されるMONOSメモ
リ素子108B(選択セル)に相当するトランジスタT
3のソース−ドレイン間に流れる電流Idsとの関係を
示している。
子108B(選択セル)に電荷が蓄積されていない場合
には、コントロールゲート電圧VCGが低いしきい値電圧
Vlowを超えると電流Idsが流れ始める。これに対
して、MONOSメモリ素子108B(選択セル)に電
荷が蓄積されている場合には、選択サイドのコントロー
ルゲート電位VCGが高いしきい値電圧Vhighを超え
ない限り電流Idsが流れ始めない。
コントロールゲート106Bに印加される電圧Vrea
dは、2つのしきい値電圧Vlow,Vhighのほぼ
中間電圧に設定されている。
(選択セル)に電荷が蓄積されていない場合には電流I
dsが流れ、MONOSメモリ素子108B(選択セ
ル)に電荷が蓄積されている場合には電流Idsが流れ
ないことになる。
出し時には対向セルに接続されたビット線BL[i]
(不純物層110[i])をセンスアンプに接続し、他
のビット線BL[i−1],[i+1],[i+2]の
電位VD[i−1],[i+1],[i+2]を0Vに
それぞれ設定しておく。こうすると、MONOSメモリ
素子108B(選択セル)に電荷が蓄積されていない場
合には電流Idsが流れるため、オン状態のトランジス
タT1,T2を介して、対向サイドのビット線BL
[i]に例えば25μA以上の電流が流れる。これに対
し、MONOSメモリ素子108B(選択セル)に電荷
が蓄積されている場合には電流Idsが流れないため、
トランジスタT1,T2がオン状態であっても、対向セ
ルに接続されたビット線BL[i]に流れる電流は例え
ば10nA未満となる。よって、対向サイドのビット線
BL[i]に流れる電流をセンスアンプにて検出するこ
とで、ツインメモリセル100[i]のMONOSメモ
リ素子108B(選択セル)からのデータ読み出しが可
能となる。
に、ビット線BL[i],[i+2]にはビット線選択
トランジスタ(n型MOSトランジスタ)217Aが、
ビット線BL[i−1],[i+1]にはビット線選択
トランジスタ217Bが接続されている。
7Bはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では例えばチャネル幅W=
0.9μm、チャネル長L=0.8μmとなっている。
[i]には上述の電流を確保する必要上、ビット線選択
トランジスタ217Aのゲート電圧を図示しない昇圧回
路を介して供給して、例えば4.5Vの電圧を供給して
いる。
モリ素子108Aのソース側の電圧は0Vに近い電圧
(数十〜百mV程度)となる。このため、ビット線選択
トランジスタ217Bのバックゲートの影響は少ないの
で、そのゲート電圧をVddに設定している。このゲー
トには4.5Vを供給しなくてもよいので、上述の昇圧
回路(チャージポンプ)の負荷を少なくできる。
ては、表1の通りの電圧設定となる。
るセクタ1内の対向ブロック(スモールブロック21
5)では、上述の表2の通りの電圧設定となり、その様
子を図12に示す。図12において、各ワード線WLの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ0,1で共用されるため、図10に示す選択ブロック
内と同じ設定となる。ビット線は全て0Vに設定され
る。
て、セクタ0〜63に存在する非選択ブロック(スモー
ルブロック215)では、上述の表2の通りの電圧設定
となり、その様子を図13に示す。
ランジスタ217A,217Bのゲート電圧、ワード線
WL、コントロールゲート線CGのいずれもが0Vに設
定される。ビット線選択トランジスタ217A,217
Bがオフしているので、ビット線BLはフローティング
状態となる。
は、ワード線WL1に接続されたツインメモリセル10
0[i]のワードゲード104の右側のMONOSメモ
リ素子108B(選択セル)のデータプログラミングに
ついて説明する図であり、図15は選択ブロック内の電
圧設定の様子を示している。このデータプログラミング
動作の前には、後述するデータ消去動作が実施されてい
る。
ールゲート線SCG[i]の電位はオーバライド電位
(例えば2.5V)とされ、サブコントロールゲート線
SCG[i−1],[i+2]の電位は0Vとされてい
る。ここで、オーバライド電位とは、ツインメモリセル
100[i]の左側のMONOSメモリ素子108A
(選択側の素子とは反対側の素子)のプログラムの有無
に拘わらず、MONOSメモリ素子108Aに相当する
トランジスタT1をオンさせてプログラム電流を流すた
めに必要な電位である。また、図15の各ワードゲート
104の電位は、ワード線WL1により、電源電圧Vd
dより低い例えば1.0V程度のプログラム用ワード線
選択電圧に設定される。また、ツインメモリセル100
[i+1]の右側のコントロールゲート108B(選択
セル)の電位は、サブコントロールゲート線SCG[i
+1]を介して、プログラム用コントロールゲート電圧
である図4に示す書き込み電圧Vwrite(例えば
5.5V)に設定される。
図16を参照して説明する。図16は、ビット線BLに
接続されるYパス回路400の内部を概略的に示してい
る。
Lをセンスアンプまたはビット線ドライバに接続するた
めの第1のトランジスタ401と、それ以外の経路に接
続するための第2のトランジスタ402とが設けられ
る。第1,第2のトランジスタ401,402のゲート
には相反する信号YS0,/YSOが入力される。
スイッチ403を介して電源電圧Vdd(1.8V)
と、例えば5μAの定電流を流す定電流源404が設け
られている。
ット線BL[i+1]の電圧VD[i+1]は、図16
の第1のトランジスタ401を介してビット線ドライバ
に接続されて、プログラム用ビット線電圧である例えば
5Vに設定される。
の第2のトランジスタ402及びスイッチ403を介し
てVddに設定される。
図16の第2のトランジスタ402及びスイッチ403
を介して定電流源404に接続される。ただし、ビット
線BL[i−1]に接続されたMONOSセルは、その
コントロールゲート線CG[i−1]が0Vのためオフ
しており、電流が流れないため定電流源404を介して
0Vに設定される。
[i]のトランジスタT1,T2がそれぞれオンして、
ビット線BL[i]に向けて電流Idsが流れる一方
で、MONOSメモリ素子108BのONO膜109に
はチャンネルホットエレクトロン(CHE)がトラップ
される。こうして、MONOSメモリ素子108Bのプ
ログラミング動作が実施されて、データの「0」または
「1」が書き込まれる。
約1Vでなく0.77V程度に設定し、ビット線BL
[i]を0Vとする方法もある。本実施の形態では、プ
ログラム用ワード線選択電圧を約1Vと上げてソース・
ドレイン間電流を増やしながらも、プログラム時にビッ
ト線BL[i]に流れ込む電流を、定電流源404にて
制限しているので、ビット線BL[i]の電圧を最適に
(0〜1Vの範囲で本実施形態では0.7V程度)に設
定でき、プログラム動作を最適に実施できるようにして
いる。
100[i+1]の右側の不揮発性メモリ素子108A
のコントロールゲートにも5.5Vが印加される。この
とき、ツインメモリセル100[i+1]の右側のコン
トロールゲートCG[i+2]を0Vとしているので、
本来ツインメモリセル100[i+1]のソース・ドレ
イン間(ビット線間)には電流が流れない。しかし、ビ
ット線BL[i+1]には5Vが印加されるので、ツイ
ンメモリセル100[i+1]のソース・ドレイン間
(ビット線間)に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。そこ
で、ビット線BL[i+2]の電圧を0Vでなく、例え
ばVddとし、ソース・ドレイン間の電位差を小さくし
て、ライトディスターブを防止している。また、ビット
線BL[i+2]の電圧を0Vを超える電圧、好ましく
はプログラム時のワード線選択電圧と同等以上とするこ
とで、メモリセル[i+1]のトランジスタT2をオン
しにくくなるため、それによってもディスターブを防止
することができる。
給する必要があるため、ビット線選択トランジスタ21
7Bのゲートには、8Vを印加している。一方、ビット
線選択トランジスタ217Aのゲートにも同じく8Vを
印加した。ビット線BL[i+2]に上述した理由でV
ddに設定する必要上、トランジスタ217Aのゲート
にもVddより高い電圧を印加する必要があるため、ト
ランジスタ217Bのゲート電圧と同じ8Vを使用し
た。なお、ビット線選択トランジスタ217Aのゲート
電圧は、Vdd+Vthより高ければよい。
ては、表1の通りの電圧設定となる。
るセクタ1内の対向ブロック(スモールブロック21
5)では、上述の表2の通りの電圧設定となり、その様
子を図17に示す。図17において、各ワード線WLの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ0,1で共用されるため、図14に示す選択ブロック
内と同じ設定となる。ビット線は全て0Vに設定され
る。
て、セクタ0〜63に存在する非選択ブロック(スモー
ルブロック215)では、上述の表2の通りの電圧設定
となり、その様子を図18に示す。
ランジスタ217A,217Bのゲート電圧、ワード線
WL、コントロールゲート線CGのいずれもが0Vに設
定される。ビット線選択トランジスタ217A,217
Bがオフしているので、ビット線BLはフローティング
状態となる。
ONOSメモリ素子108Aをプログラムするには、ツ
インメモリセル100[i−1],[i],[i+1]
の各所の電位を、図19に示すように設定すればよい。
クタ0内の全メモリセルを一括してデータ消去するため
の概略説明図であり、図21にそのセクタ0の一部のメ
モリセルに対する設定電圧の様子が図示されている。
は、ワード線WLによって0Vに設定され、サブコント
ロールゲート線SCG[i−1],[i],[i+
1],[i+2]によって、コントロールゲート106
A,106Bの電位は例えば−1〜−3V程度の消去用
コントロールゲート線電圧に設定される。さらに、ビッ
ト線BL[i−1],[i],[i+1],[i+2]
の各電位は、ビット線選択トランジスタ217A,21
7B,ビット線ドライバにより例えば4.5〜5Vの消
去用ビット線電圧に設定される。
8A,108BのONO膜109にトラップされていた
電子は、コントロールゲートに印加された消去用コント
ロールゲート電圧と、ビット線に印加された消去用ビッ
ト線電圧とで形成される電界により、トンネル効果によ
り抜かれて消去される。これにより、複数のツインメモ
リセルにて同時にデータ消去が可能となる。なお、消去
動作としては、上述のものとは異なり、ビットとなる不
純物層の表面のバンド−バンドトンネリングによりホッ
トホールを形成し、蓄えられていたエレクトロンを消去
するものであっても良い。
ものに限らず、時分割でデータ消去しても良い。
るセクタ1内の対向ブロック(スモールブロック21
5)では、上述の表2の通りの電圧設定となり、その様
子を図22に示す。図22において、各ワード線WLの
電圧、ビット線選択トランジスタのゲート電圧は、セク
タ0,1で共用されるため、図18に示す選択ブロック
内と同じ設定となる。ビット線は全て0Vに設定され
る。この対向ブロック内の各セルでは、コントロールゲ
ート線CGとビット線BLとが共に0Vであるので、デ
ィスターブが生ずることはない。
て、セクタ0〜63に存在する非選択ブロック(スモー
ルブロック215)では、上述の表2の通りの電圧設定
となり、その様子を図23に示す。
ランジスタ217A,217Bのゲート電圧、ワード線
WL、コントロールゲート線CGのいずれもが0Vに設
定される。ビット線選択トランジスタ217A,217
Bがオフしているので、ビット線BLはフローティング
状態となる。ただし、ビット線BLの電圧はほとんど0
Vに近い電圧であるので、この非選択ブロック内のセル
でもディスターブが生ずるとこはない。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
08Bの構造については、MONOS構造に限定される
ものではない。1つのワードゲート104と第1,第2
のコントロールゲート106A,106Bにより、2箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。
分割数、ラージブロック、スモールブロックの分割数及
びスモールメモリブロック内のメモリセル数については
一例であり、他の種々の変形実施が可能である。ちなみ
に、ラージブロックの分割数を8としたのはメタル配線
ピッチの制約から決められた。もしメタル配線ピッチを
狭く出来れば、分割数をさらに増やすことができる。例
えば16分割にすれば、1本のコントロールゲート線の
負荷容量(ゲート容量)はさらに減るので、より高速駆
動が可能となる。ただし、16分割とするとメインコン
トロールゲート線の数が増えるので、ライン&スペース
を狭くするか、面積を増大させるしかない。また、コン
トロールゲートドライバの数も増えるので、その分面積
が増大する。
憶装置に用いられるメモリセルの断面図である。
置全体の平面レイアウト図、図2(B)は図2(A)中
の2つのセクタ領域の平面図、図2(C)は図2(B)
中の一つのメモリブロックの平面図、図2(D)は図2
(C)中の一つのラージブロックの平面図、図2(E)
は図2(D)中の一つのスモールブロックの平面図であ
る。
モールメモリブロックとその配線とを説明するための概
略説明図である。
ある。
ールゲートドライバとの関係を示す回路図である。
ローカルドライバとの関係を示す概略説明図である。
ロック、及びその他の非選択ブロックを示す概略説明図
である。
読み出し動作を説明するための概略説明図である。
設定を説明するための概略説明図である。
ト電圧VCGとソース−ドレイン電流Idsとの関係を示
す特性図である。
内の電圧設定を説明するための概略説明図である。
選択ブロック内の電圧設定を説明するための概略説明図
である。
タ書き込み(プログラム)動作を説明するための概略説
明図である。
圧設定を説明するための概略説明図である。
示す回路図である。
ク内の電圧設定を説明するための概略説明図である。
非選択ブロック内の電圧設定を説明するための概略説明
図である。
対するデータプログラム時での選択ブロック内の電圧設
定を説明するための概略説明図である。
タ消去動作を説明するための概略説明図である。
を説明するための概略説明図である。
電圧設定を説明するための概略説明図である。
ブロック内の電圧設定を説明するための概略説明図であ
る。
メモリ素子) 109 ONO膜 110 不純物層(ビット線) 200 メモリセルアレイ領域 201 グローバルワード線デコーダ 210 セクタ領域 212 ラージブロック 214 メモリブロック 215 スモールブロック 216 スモールメモリブロック 217A,217B ビット線選択トランジスタ 220A,220B ローカルドライバ 300,301 CG(コントロールゲート)ドライバ 400 Yパス回路 401 第1のトランジスタ 402 第2のトランジスタ 403 スイッチ 404 定電流源 WL ワード線 BL ビット線(不純物層) MBL メインビット線 SCG サブコントロールゲート線 MCG メインコントロールゲート線
Claims (4)
- 【請求項1】 1つのワードゲートと、第1,第2のコ
ントロールゲートにより制御される第1,第2の不揮発
性メモリ素子とを有するツインメモリセルが複数配列さ
れ、1本のワード線に前記ワードゲートが接続された隣
接する3つのツインメモリセル(i−1),(i),
(i+1)のうち、前記ツインメモリセル(i)の前記
第2の不揮発性メモリ素子に対してデータをプログラム
する方法であって、 前記ワード線をプログラム用ワード線選択電圧に設定
し、 前記ツインメモリセル(i)の前記第2のコントロール
ゲート及び前記ツインメモリセル(i+1)の前記第1
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、 前記ツインメモリセル(i−1)の前記第2のコントロ
ールゲート及び前記ツインメモリセル(i)の前記第1
のコントロールゲートをオーバライド電圧に設定し、 前記ツインメモリセル(i)の前記第2の不揮発性メモ
リ素子及び前記ツインメモリセル(i+1)の前記第1
の不揮発性メモリ素子に共通接続されるビット線をプロ
グラム用ビット線電圧に設定し、 前記ツインメモリセル(i−1)の前記第2の不揮発性
メモリ素子及び前記ツインメモリセル(i)の前記第1
の不揮発性メモリ素子に共通接続されるビット線を、定
電流源に接続したことを特徴とする不揮発性半導体記憶
装置のプログラム方法。 - 【請求項2】 1つのワードゲートと、第1,第2のコ
ントロールゲートにより制御される第1,第2の不揮発
性メモリ素子とを有するツインメモリセルが複数配列さ
れ、1本のワード線に前記ワードゲートが接続された隣
接する3つのツインメモリセル(i−1),(i),
(i+1)のうち、前記ツインメモリセル(i)の前記
第1の不揮発性メモリ素子に対してデータをプログラム
する方法であって、 前記ワード線をプログラム用ワード線選択電圧に設定
し、 前記ツインメモリセル(i−1)の前記第2のコントロ
ールゲート及び前記ツインメモリセル(i)の前記第1
のコントロールゲートをプログラム用コントロールゲー
ト電圧に設定し、 前記ツインメモリセル(i)の前記第2のコントロール
ゲート及び前記ツインメモリセル(i+1)の前記第1
のコントロールゲートをオーバライド電圧に設定し、 前記ツインメモリセル(i−1)の前記第2の不揮発性
メモリ素子及び前記ツインメモリセル(i)の前記第1
の不揮発性メモリ素子に共通接続されるビット線をプロ
グラム用ビット線電圧に設定し、 前記ツインメモリセル(i)の前記第2の不揮発性メモ
リ素子及び前記ツインメモリセル(i+1)の前記第1
の不揮発性メモリ素子に共通接続されるビット線を、定
電流源に接続したことを特徴とする不揮発性半導体記憶
装置のプログラム方法。 - 【請求項3】 請求項1または2において、 前記プログラム用ワード線選択電圧は、プログラムされ
る前記不揮発性メモリ素子を含む前記ツインメモリセル
のソース・ドレイン間に、前記定電流源にて流れる電流
以上の電流を流せる程度に高い電圧に設定されることを
特徴とする不揮発性半導体記憶装置のプログラム方法。 - 【請求項4】 請求項1乃至3のいずれかにおいて、 前記第1,第2の不揮発性メモリ素子の各々は、酸化膜
(O)、窒化膜(N)及び酸化膜(O)からなるONO
膜を電荷のトラップサイトとして有し、前記トラップサ
イトにデータをプログラムすることを特徴とする不揮発
性半導体記憶装置のプログラム方法。
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