JP2010079977A - 定電流型電源回路を有する不揮発性半導体メモリ装置 - Google Patents
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Abstract
【課題】メモリセルにおける書き込み動作および消去動作におけるトランジスタによる負荷特性のばらつきを抑えて、ばらつきの少ない不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００におけるメモリセルＭｍｎに対しての電気的処理による書き込みあるいは消去において、定電流制御された電流によって書き込みあるいは消去が行われる定電流回路５００を備える。
【選択図】図４
【解決手段】不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００におけるメモリセルＭｍｎに対しての電気的処理による書き込みあるいは消去において、定電流制御された電流によって書き込みあるいは消去が行われる定電流回路５００を備える。
【選択図】図４
Description
本発明は、標準ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで製造できる１層ポリシリコンのセル構造で書き込みあるいは消去が可能な不揮発性半導体メモリにおいて、書き込みあるいは消去を定電流により行うことを特徴とする不揮発性半導体メモリ装置に関する。
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えができる便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性半導体メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニングなどを行うための調整用スイッチとして、数百ビットから数Ｋ（キロ）ビット程度の小規模の不揮発性半導体メモリも必要になってきている。
小規模の不揮発性半導体メモリを実現させる手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（例えば、特許文献１参照）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の不揮発性半導体メモリにおける２層ポリシリコンプロセスに比べ製造工程を削減することができる。
特開平１０−２８９９５９号公報
ところで、これまで開示されている技術に基づく不揮発性半導体メモリ装置の書き込み特性、消去特性について説明する。
図１８は、これまで開示されている技術に基づく不揮発性半導体メモリ装置６０のブロック図である。
不揮発性半導体メモリ装置６０におけるメモリセルアレイ部１００は、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、１層ポリシリコンプロセスによる不揮発性半導体メモリ素子である。
メモリセルＭ１１〜Ｍｍｎには、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはワード線ＷＬｍと記載する）が接続され、入力される行アドレスに応じて行デコーダ２００が選択した行選択信号を、接続されるワード線ＷＬｍに出力する。接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔ１〜Ｂｉｔｎに接続される。
図１８は、これまで開示されている技術に基づく不揮発性半導体メモリ装置６０のブロック図である。
不揮発性半導体メモリ装置６０におけるメモリセルアレイ部１００は、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、１層ポリシリコンプロセスによる不揮発性半導体メモリ素子である。
メモリセルＭ１１〜Ｍｍｎには、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはワード線ＷＬｍと記載する）が接続され、入力される行アドレスに応じて行デコーダ２００が選択した行選択信号を、接続されるワード線ＷＬｍに出力する。接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔ１〜Ｂｉｔｎに接続される。
行デコーダ２００にはワード線ＷＬｍが接続され、行デコーダ２００は、選択した行選択信号をワード線ＷＬｍに出力する。ワード線ＷＬｍからの信号で選択されたメモリセルＭｍｎは活性化し、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎに接続される。
列選択回路３００は列選択用のＮＭＯＳ型のトランジスタ３０１、３０２、〜３００ｎで構成される。列デコーダ４００は、入力される列アドレスに応じて列選択信号を生成し、列線Ｃ１、Ｃ２、〜Ｃｎを介して接続される列選択回路３００のトランジスタ３０１、３０２、〜３００ｎを制御する。定電圧回路５００ｅは書き込みまたは消去用の定電圧電源を出力する。書き込み制御回路６００は、入力される信号に応じて、メモリセルに書き込む制御信号を出力する。センスアンプ部７００はメモリセルからデータを読み出すためのセンスアンプである。電源回路８００は、不揮発性半導体メモリ装置６０内の各回路に電源を供給する電源回路である。
図示されるように、メモリセルに対する書き込み動作・消去動作における電力の供給は、定電圧制御回路５００ｅによって定電圧制御された電源によって制御されるものである。
列選択回路３００は列選択用のＮＭＯＳ型のトランジスタ３０１、３０２、〜３００ｎで構成される。列デコーダ４００は、入力される列アドレスに応じて列選択信号を生成し、列線Ｃ１、Ｃ２、〜Ｃｎを介して接続される列選択回路３００のトランジスタ３０１、３０２、〜３００ｎを制御する。定電圧回路５００ｅは書き込みまたは消去用の定電圧電源を出力する。書き込み制御回路６００は、入力される信号に応じて、メモリセルに書き込む制御信号を出力する。センスアンプ部７００はメモリセルからデータを読み出すためのセンスアンプである。電源回路８００は、不揮発性半導体メモリ装置６０内の各回路に電源を供給する電源回路である。
図示されるように、メモリセルに対する書き込み動作・消去動作における電力の供給は、定電圧制御回路５００ｅによって定電圧制御された電源によって制御されるものである。
図１９は、従来の書き込み動作を示す概略ブロック図である。電源回路８００から書き込み電圧７Ｖが出力される。メモリセルＭ１１のドレイン耐圧（ブレークダウン電圧）が７Ｖであるので、メモリセルＭ１１のドレイン電圧を５Ｖに設定するために、定電圧回路５００ｅより５Ｖを出力して、これを第一の負荷となるＮＭＯＳ型のトランジスタＴ１のゲートに入力する。このトランジスタＴ１は閾値が０Ｖのトランジスタである。次に、書き込みデータの書き込み制御回路６００から書き込みデータＤｉｎ＊が出力され、第二の負荷となるＮＭＯＳ型のトランジスタＴ２に入力される。トランジスタＴ２はトランスファーゲートとして機能することが目的のスイッチであり、ゲートには９Ｖの電圧が入力される。選択された列デコーダの出力が第三の負荷となるＮＭＯＳ型のトランジスタ３０１に入力される。トランジスタ３０１もスイッチとして機能するために、ゲートには９Ｖの電圧が入力される。メモリセルＭ１１への書き込み電流は、トランジスタＴ１、トランジスタＴ２、トランジスタ３０１の各ＮＭＯＳ型トランジスタを介して供給される。このトランジスタＴ２、トランジスタ３０１は、スイッチング動作により機能するため、十分小さな抵抗値を示す。このときトランジスタＴ１は、飽和領域で動作することになり、この電流経路の負荷特性を決定する。
図２０に、従来の定電圧回路の例を示す。定電圧回路５００ｅは、出力電圧Ｖｃｏｎｓｔを出力する定電圧回路である。定電圧回路５００ｅにおける出力電圧検知回路５０１ｅは、オペアンプで構成され参照電圧Ｖｒｅｆと出力電圧Ｖｃｏｎｓｔからのフィードバック信号とを比較して偏差を出力する。出力電圧検知回路５０１ｅには、電源回路８００から入力される電圧を安定化して出力するレギュレータ５０２ｅが接続され、安定化した出力電圧Ｖｃｏｎｓｔを出力する。レギュレータ５０２ｅの出力には、直列接続された抵抗Ｒａと抵抗Ｒｂを介して基準電位に接続される。抵抗Ｒａと抵抗Ｒｂでは、出力電圧Ｖｃｏｎｓｔを分圧する。その分圧された電圧がフィードバック信号として出力電圧検知回路５０１ｅに入力される。
図２１は、メモリセルＭｍｎの書き込み動作時の動作点を示すグラフである。このグラフには、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）負荷線１とＮＭＯＳ負荷線２とメモリセルＭｍｎの書き込み特性のグラフが示される。このグラフの横軸はメモリセルのドレイン電圧を示し、縦軸はドレイン電流を示す。
動作点１ｅと動作点２ｅは、ＮＭＯＳ負荷線１とＮＭＯＳ負荷線２およびメモリセルＭｍｎの書き込み特性線との交点で示される。
動作点１ｅと動作点２ｅは、ＮＭＯＳ負荷線１とＮＭＯＳ負荷線２およびメモリセルＭｍｎの書き込み特性線との交点で示される。
メモリセルＭｍｎの書き込み特性線で示される特性は、ドレイン電圧に３Ｖの電圧が印加されたところでホットエレクトロンの注入が発生し、メモリセルＭｍｎの閾値が高くなるので、メモリセルＭｍｎにドレイン電流が流れにくくなり、静特性としては、急激にドレイン電流が減少する。さらにドレイン電圧を高くすると、ドレイン電圧が７Ｖに達するとブレークダウン（ＶＢＤ）を起こし、大電流が流れる。
ここに、図１９で示したブロック図による電流経路で、ＮＭＯＳ型のトランジスタＴ１のゲート電圧、すなわち電圧Ｖｃｏｎｓｔを５Ｖとしたときの負荷特性を示す負荷特性線を重ねると、ＮＭＯＳ負荷線１のような特性を示す。このときのメモリセルＭｍｎの書き込み特性線と負荷特性を示すＮＭＯＳ負荷線１の交点が動作点１ｅとなる。
また、上記に示した負荷特性の設定方法とは異なる設定方法がある。例えば、ＮＭＯＳ型のトランジスタＴ１のトランジスタのゲート幅を小さくして負荷抵抗を大きく設定し、ＮＭＯＳトランジスタＴ１のゲートに入力される定電圧を９Ｖとすると、図２１に示されるＮＭＯＳ負荷線２のように、メモリセルＭｍｎの書き込み特性においてブレークダウンを起こした状態のところに示される動作点２ｅに動作点が移動する。このときの書き込み電流には大電流が流れるが、メモリセルＭｍｎへの書き込み特性は良好となる。
ここに、図１９で示したブロック図による電流経路で、ＮＭＯＳ型のトランジスタＴ１のゲート電圧、すなわち電圧Ｖｃｏｎｓｔを５Ｖとしたときの負荷特性を示す負荷特性線を重ねると、ＮＭＯＳ負荷線１のような特性を示す。このときのメモリセルＭｍｎの書き込み特性線と負荷特性を示すＮＭＯＳ負荷線１の交点が動作点１ｅとなる。
また、上記に示した負荷特性の設定方法とは異なる設定方法がある。例えば、ＮＭＯＳ型のトランジスタＴ１のトランジスタのゲート幅を小さくして負荷抵抗を大きく設定し、ＮＭＯＳトランジスタＴ１のゲートに入力される定電圧を９Ｖとすると、図２１に示されるＮＭＯＳ負荷線２のように、メモリセルＭｍｎの書き込み特性においてブレークダウンを起こした状態のところに示される動作点２ｅに動作点が移動する。このときの書き込み電流には大電流が流れるが、メモリセルＭｍｎへの書き込み特性は良好となる。
図２２は、メモリセルＭｍｎの書き込み特性について、異なるドレイン電圧によって生じる書き込み時間の違いを示したグラフである。
この図には、ドレイン電圧が高い「ＶＤ高」とドレイン電圧が低い「ＶＤ低」によって示される２つのドレイン電圧を設定し、それぞれの閾値電圧の変化を示すグラフが示されている。このグラフの横軸は経過時間（ｌｏｇｔ）を示し、縦軸は書き込まれたメモリセルＭｍｎの閾値電圧を示す。
この図に示されるドレイン電圧が高い条件（ＶＤ高）のほうが、ドレイン電圧が低い条件（ＶＤ低）に比べて閾値電位が早く上昇する。それゆえ、ドレイン電圧が高い条件（ＶＤ高）のほうが、早期に書き込みが完了し、書き込み特性は良好であるとことが示される。
この図には、ドレイン電圧が高い「ＶＤ高」とドレイン電圧が低い「ＶＤ低」によって示される２つのドレイン電圧を設定し、それぞれの閾値電圧の変化を示すグラフが示されている。このグラフの横軸は経過時間（ｌｏｇｔ）を示し、縦軸は書き込まれたメモリセルＭｍｎの閾値電圧を示す。
この図に示されるドレイン電圧が高い条件（ＶＤ高）のほうが、ドレイン電圧が低い条件（ＶＤ低）に比べて閾値電位が早く上昇する。それゆえ、ドレイン電圧が高い条件（ＶＤ高）のほうが、早期に書き込みが完了し、書き込み特性は良好であるとことが示される。
しかしながら、ドレイン電圧が高い条件（ＶＤ高）としたときには、以下に示すようにその負荷特性が大きくばらつくという欠点がある。
図２３に、ＮＭＯＳ型のトランジスタＴ１の負荷特性のばらつきについて示す。図２１に示したグラフに、ＮＭＯＳ負荷線１、２で示される特性のばらつきを重ねて示す。それぞれのＮＭＯＳ負荷線１、２について、それぞれの代表特性（図では実線で示す）の電圧に対するばらつきの下限値（図では点線で示す）と上限値（図では一点鎖線で示す）を示す。図に示されるようにＮＭＯＳ負荷線１における動作点１ｅでは、定電圧回路５００ｅの出力電圧のばらつきに加えて、トランジスタＴ１の特性のばらつき（基板バイアス効果にばらつきも含む）も加わり、メモリセルＭｍｎのドレイン電圧（動作点）が大きくばらつくことになる。一方、条件を変えたＮＭＯＳ負荷線２における動作点２ｅにおいては、ドレイン電流が大きくばらつくことになり、どちらの条件を選択しても安定な動作点を確保することは困難であることが示される。
図２３に、ＮＭＯＳ型のトランジスタＴ１の負荷特性のばらつきについて示す。図２１に示したグラフに、ＮＭＯＳ負荷線１、２で示される特性のばらつきを重ねて示す。それぞれのＮＭＯＳ負荷線１、２について、それぞれの代表特性（図では実線で示す）の電圧に対するばらつきの下限値（図では点線で示す）と上限値（図では一点鎖線で示す）を示す。図に示されるようにＮＭＯＳ負荷線１における動作点１ｅでは、定電圧回路５００ｅの出力電圧のばらつきに加えて、トランジスタＴ１の特性のばらつき（基板バイアス効果にばらつきも含む）も加わり、メモリセルＭｍｎのドレイン電圧（動作点）が大きくばらつくことになる。一方、条件を変えたＮＭＯＳ負荷線２における動作点２ｅにおいては、ドレイン電流が大きくばらつくことになり、どちらの条件を選択しても安定な動作点を確保することは困難であることが示される。
図２４は、従来の定電圧制御による消去回路を示すブロック図である。図に示される消去回路は、メモリセルＭ１１のドレイン側に接続された消去回路によって消去を行う構成の回路である。
メモリセルの消去動作を行うには、メモリセルＭ１１のドレインに９Ｖの電圧設定が必要とされるため、入力される消去信号（Ｅｒａｓｅ）に応じて電源回路５００ｅから出力される消去電圧設定信号Ｅｒａｓｅ＊（９Ｖ）がＮＭＯＳ型のトランジスタＴ１のゲートに入力される。ＮＭＯＳ型のトランジスタＴ１によって、ドレイン電圧（１２Ｖ）が、消去電圧設定信号Ｅｒａｓｅ＊の電圧９Ｖに定電圧制御され、メモリセルＭ１１に供給される。
第二のＮＭＯＳ負荷トランジスタであるトランジスタ３０１のゲートには、列デコーダの出力Ｃ１によってスイッチとして機能するもので、１２Ｖが入力される。
メモリセルの消去動作を行うには、メモリセルＭ１１のドレインに９Ｖの電圧設定が必要とされるため、入力される消去信号（Ｅｒａｓｅ）に応じて電源回路５００ｅから出力される消去電圧設定信号Ｅｒａｓｅ＊（９Ｖ）がＮＭＯＳ型のトランジスタＴ１のゲートに入力される。ＮＭＯＳ型のトランジスタＴ１によって、ドレイン電圧（１２Ｖ）が、消去電圧設定信号Ｅｒａｓｅ＊の電圧９Ｖに定電圧制御され、メモリセルＭ１１に供給される。
第二のＮＭＯＳ負荷トランジスタであるトランジスタ３０１のゲートには、列デコーダの出力Ｃ１によってスイッチとして機能するもので、１２Ｖが入力される。
図２５は、上記と異なる構成による従来の定電圧制御による消去回路を示すブロック図である。メモリセルＭｍｎのソース側に接続された消去回路によって消去を行う構成を示すブロック図である。消去用ＮＭＯＳ負荷トランジスタＴ１は、複数のメモリセルのソースに接続されるソース線Ｓを介して各メモリセルに接続される。この図に示される消去回路は、図１９に示した書き込み回路と組み合わせて用いられる。
図２６に、消去時のメモリセルＭｍｎの電流の変化を示す消去特性と、その動作点を示す。
メモリセルＭｍｎのドレインあるいはソースに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、いわゆる高エネルギーによるＢａｎｄ ｔｏ Ｂａｎｄ（ＢｔｏＢ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットホール）が一部フローティングゲートに取り込まれる。さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム（Fauler-Nordheim）のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をＶＢＤ（＝８Ｖ）とする。
ＮＭＯＳ型のトランジスタ（図２４のあるいは図２５のＴ１）による負荷特性を、ＮＭＯＳ負荷線として重ねて表示する。消去特性を示す消去特性線とＮＭＯＳ負荷線の交点が動作点になる。
メモリセルＭｍｎのドレインあるいはソースに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、いわゆる高エネルギーによるＢａｎｄ ｔｏ Ｂａｎｄ（ＢｔｏＢ）の電流が流れ、ホールと電子のペアが発生する。高エネルギーを持ったホール（ホットホール）が一部フローティングゲートに取り込まれる。さらに電圧を上げ、フローティングゲートとの間の酸化膜に過電界が印加されると、ファウラーノルトハイム（Fauler-Nordheim）のトンネル電流が流れ、フローティングゲートＦＧからドレインＤへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をＶＢＤ（＝８Ｖ）とする。
ＮＭＯＳ型のトランジスタ（図２４のあるいは図２５のＴ１）による負荷特性を、ＮＭＯＳ負荷線として重ねて表示する。消去特性を示す消去特性線とＮＭＯＳ負荷線の交点が動作点になる。
図２７に、ＮＭＯＳ型のトランジスタによる負荷特性のばらつきを示す。メモリセルの消去特性とＮＭＯＳ型トランジスタの負荷特性のばらつきをそれぞれ考慮すると、動作点の移動範囲が広くなるため、動作点の移動に伴うメモリセルへの消去電流も大きくばらつくことになる。
図２８に、ＮＭＯＳ型のトランジスタによる負荷の場合の消去特性のばらつきを示す。電流を多く流すことになるファウラーノルトハイム（Fauler-Nordheim）領域での消去特性では、早く消去することができる。一方、電流を少なく流すことになるＢａｎｄ ｔｏ Ｂａｎｄ領域での消去特性では、消去時間がかかるため消去完了時間が遅くなることになる。
図２８に、ＮＭＯＳ型のトランジスタによる負荷の場合の消去特性のばらつきを示す。電流を多く流すことになるファウラーノルトハイム（Fauler-Nordheim）領域での消去特性では、早く消去することができる。一方、電流を少なく流すことになるＢａｎｄ ｔｏ Ｂａｎｄ領域での消去特性では、消去時間がかかるため消去完了時間が遅くなることになる。
以上に示したように、１層ポリシリコンを用いたＥＥＰＲＯＭの技術では、書き込み処理と消去処理において、不揮発性半導体メモリセルの特性がばらつくことが生じる。また、不揮発性半導体メモリセルに供給する電圧制御回路におけるＮＭＯＳ型のトランジスタによる負荷特性にもばらつくことが生じる。
これらの要因により、不揮発性半導体メモリセルにおける書き込み処理特性と消去処理特性での動作点がばらつくことになる。不揮発性半導体メモリセルごとの動作点のばらつきは、それぞれの不揮発性半導体メモリセルごとに行われる書き込み処理および消去処理において特性がばらつくことになる。このことは、不揮発性半導体メモリ装置における記憶特性の不均一性を意味することと等価であり、不揮発性半導体メモリ装置全体における特性の不均一性となって現れる現象は品質面での問題となる。
これらの要因により、不揮発性半導体メモリセルにおける書き込み処理特性と消去処理特性での動作点がばらつくことになる。不揮発性半導体メモリセルごとの動作点のばらつきは、それぞれの不揮発性半導体メモリセルごとに行われる書き込み処理および消去処理において特性がばらつくことになる。このことは、不揮発性半導体メモリ装置における記憶特性の不均一性を意味することと等価であり、不揮発性半導体メモリ装置全体における特性の不均一性となって現れる現象は品質面での問題となる。
本発明は上記事情に鑑みてなされたものであり、本発明の目的は、メモリセルにおける書き込み動作および消去動作におけるトランジスタによる負荷特性のばらつきを抑えて、ばらつきの少ない不揮発性半導体メモリ装置を提供することにある。
上記課題を解決するため、本発明は、電気的処理により書き込みあるいは消去が可能な複数の不揮発性半導体メモリ素子と、前記不揮発性半導体メモリ素子の書き込みあるいは消去を行う定電流制御された電流を出力する定電流回路と、を備えること特徴とする不揮発性半導体メモリ装置である。
また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する定電流回路と、入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給するか否かを選択する選択素子と、を備えることを特徴とする不揮発性半導体メモリ装置である。
また、本発明は、上記発明において、前記定電流回路は、前記ｂｉｔ線ごとに設けられることを特徴とする。
また、本発明は、上記発明において、前記定電流回路は、列制御線によって同時に選択される複数の前記ｂｉｔ線に前記電流を出力し、選択された複数の前記メモリセルに書き込みあるいは消去を行うことを特徴とする。
また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する定電流回路と、を備えることを特徴とする不揮発性半導体メモリ装置である。
また、本発明は、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する第１の定電流回路と、入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給することを選択する選択素子と、基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する第２の定電流回路と、を備え、前記第１の定電流回路は前記メモリセルの書き込みを行い、前記第２の定電流回路は前記メモリセルの消去を行うことを特徴とする不揮発性半導体メモリ装置である。
また、本発明は、上記発明において、前記第２の定電流回路は、前記ソース線に接続された前記メモリセルを範囲とする所定のブロック毎に前記メモリセルの消去を行うことを特徴とする。
また、本発明は、上記発明において、前記定電流回路は、同時に選択された前記メモリセル数に応じて、前記メモリセルに供給される定電流制御された電流値が設定される出力電流設定部とを備えること特徴とする。
また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、フローティングゲートタイプの構造を有することを特徴とする。
また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、ＭＯＮＯＳタイプの構造を有することを特徴とする。
また、本発明は、上記発明において、前記不揮発性半導体メモリ素子は、ナノクリスタルタイプの構造を有することを特徴とする。
本発明によれば、不揮発性半導体メモリ装置では、電気的処理による書き込み動作あるいは消去動作において定電流制御された電流によって不揮発性半導体メモリ素子の書き込みあるいは消去が行われることとする。
これにより、負荷変動に影響されにくい定電流制御として、電流が定電流制御される領域において、書き込み動作ならびに消去動作における動作点を選択することが可能となる。また、電流が定電流制御される領域では、負荷変動に影響されることなく動作点の変動範囲を制限することができる。書き込み動作ならびに消去動作の特性にばらつきを生じる標準ロジックのＣＭＯＳプロセスを用いても、その特性のばらつきの影響を低減することができる。さらに、標準ロジックのＣＭＯＳプロセスを用いた場合であっても高信頼性の不揮発性半導体メモリ装置が実現でき、ロジック混載型不揮発性半導体メモリ装置を容易に、また安価に実現することができる。
これにより、負荷変動に影響されにくい定電流制御として、電流が定電流制御される領域において、書き込み動作ならびに消去動作における動作点を選択することが可能となる。また、電流が定電流制御される領域では、負荷変動に影響されることなく動作点の変動範囲を制限することができる。書き込み動作ならびに消去動作の特性にばらつきを生じる標準ロジックのＣＭＯＳプロセスを用いても、その特性のばらつきの影響を低減することができる。さらに、標準ロジックのＣＭＯＳプロセスを用いた場合であっても高信頼性の不揮発性半導体メモリ装置が実現でき、ロジック混載型不揮発性半導体メモリ装置を容易に、また安価に実現することができる。
以下、図面を参照して本発明の実施の形態について説明する。
［不揮発性半導体メモリ素子の動作］
本発明の実施の形態で用いる不揮発性半導体メモリ素子（「メモリセル」ともいう）について説明する。
図１（ａ）には不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図を、（ｂ）にはその等価回路図を示す。図１（ａ）、（ｂ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、フローティングゲートＦＧ、コントロールゲートＣＧ、およびフローティングゲートＦＧとコントロールゲートＣＧとの間のキャパシタＣ（ＦＣ）から構成される。このフローティングゲートＦＧが電荷保持領域となるものである。フローティングゲートＦＧには、直接接続される電極は設けられておらずキャパシタＣ（ＦＣ）を介してコントロールゲートＣＧが接続され、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
［不揮発性半導体メモリ素子の動作］
本発明の実施の形態で用いる不揮発性半導体メモリ素子（「メモリセル」ともいう）について説明する。
図１（ａ）には不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図を、（ｂ）にはその等価回路図を示す。図１（ａ）、（ｂ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、フローティングゲートＦＧ、コントロールゲートＣＧ、およびフローティングゲートＦＧとコントロールゲートＣＧとの間のキャパシタＣ（ＦＣ）から構成される。このフローティングゲートＦＧが電荷保持領域となるものである。フローティングゲートＦＧには、直接接続される電極は設けられておらずキャパシタＣ（ＦＣ）を介してコントロールゲートＣＧが接続され、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図２に、図１に示す不揮発性半導体メモリ素子の容量カップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱとなり式（１）として示すことができる。
式（１）において、ＶＣＧ、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれコントロールゲートＣＧの電位、フローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＣ）はフローティングゲートＦＧとコントロールゲートＣＧ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量、Ｃ（ＦＢ）はフローティングゲートＦＧと基板ＳＵＢ間の容量である。ここで、容量の合計をＣＴ（トータル）と定義すれば、各容量の関係を式（２）で示すことができる。
また、各電位の関係を式（３）で示すことができる。
式（３）において、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときの電位を示す。ここで、ＶＳ＝Ｖｃｈ＝０Ｖ（基準電位、以下同じ）、ＶＤ×Ｃ（ＦＤ）≒０とすると、式（４）で示すことができる。
式（４）により、フローティングゲートの電位ＶＦＧは、注入された電荷量Ｑに依存することが示される。
また、Ｑ＝０の場合は、式（５）で示すことができる。
また、Ｑ＝０の場合は、式（５）で示すことができる。
各容量の比は、概略、Ｃ（ＦＣ）／ＣＴ≒０．６に設定され、式（６）で示すことができる。
例えば、各カプリング容量のバランスをＣ（ＦＣ）：Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＢ）＝１．６：０．２：０．２：０．６に設定する。
書き込み動作の場合は、ＶＣＧ＝９Ｖ、ＶＤ＝５Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ＝０．５ＶＤ、Ｑ＝０とすると、式（７）によって書き込み動作時のフローティングゲートの電位ＶＦＧを得る。
書き込み動作の場合は、ＶＣＧ＝９Ｖ、ＶＤ＝５Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ＝０．５ＶＤ、Ｑ＝０とすると、式（７）によって書き込み動作時のフローティングゲートの電位ＶＦＧを得る。
式（７）に示されるように、このメモリセルを構成するトランジスタでは、飽和領域で動作を行うことになるので、ホットエレクトロンが大量に発生して、フローティングゲートに電子が注入され書き込み動作が行われる。
消去動作の場合には、ＶＣＧ＝０Ｖ、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（８）によって消去動作時のフローティングゲートの電位ＶＦＧを得る。
消去動作の場合には、ＶＣＧ＝０Ｖ、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（８）によって消去動作時のフローティングゲートの電位ＶＦＧを得る。
式（８）に示されるように、フローティングゲートの電位が約０．６Ｖとなるので、ドレインとフローティングゲート間に約７．４Ｖの電位がかかり、トンネル電流が流れて消去動作が行われる。
図を参照して、この消去状態および書き込み状態のトランジスタ特性を説明する。
図３は、フローティングゲート型不揮発性半導体メモリ素子の閾値電圧の変化を示すグラフである。この図は、横軸がコントロールゲート電位ＶＣＧ、縦軸がドレインＤの電流Ｉｄで、消去状態、中性状態および書き込み状態の３つの状態においてフローティングゲート電位ＶＦＧを変化させた場合、すなわち、フローティングゲート中の電子の数を変化させた場合の、ドレイン電流Ｉｄの変化を模式的に表したものである。
中性状態では、約０．５Ｖ付近でドレイン電流Ｉｄが立ちあがり、中性状態における閾値が示されている。消去状態および書き込み状態の特性は、中性状態の特性を示すグラフをそれぞれ平行移動した特性になる。中性状態に比べ、消去状態では、フローティングゲート電位ＶＦＧが約２．２Ｖ低くなり、書き込み状態では、フローティングゲート電位ＶＦＧが約２．０Ｖ高くなる。
図３は、フローティングゲート型不揮発性半導体メモリ素子の閾値電圧の変化を示すグラフである。この図は、横軸がコントロールゲート電位ＶＣＧ、縦軸がドレインＤの電流Ｉｄで、消去状態、中性状態および書き込み状態の３つの状態においてフローティングゲート電位ＶＦＧを変化させた場合、すなわち、フローティングゲート中の電子の数を変化させた場合の、ドレイン電流Ｉｄの変化を模式的に表したものである。
中性状態では、約０．５Ｖ付近でドレイン電流Ｉｄが立ちあがり、中性状態における閾値が示されている。消去状態および書き込み状態の特性は、中性状態の特性を示すグラフをそれぞれ平行移動した特性になる。中性状態に比べ、消去状態では、フローティングゲート電位ＶＦＧが約２．２Ｖ低くなり、書き込み状態では、フローティングゲート電位ＶＦＧが約２．０Ｖ高くなる。
（第１実施形態）
図を参照して、本発明の第１実施形態として定電流回路を用いた不揮発性半導体メモリ装置について説明する。
図４は、第１実施形態における不揮発性半導体メモリ装置１０を示すブロック図である。図に示される不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００、行デコーダ２００、列選択回路３００、列デコーダ４００、定電流回路５００、書き込み制御回路６００、接続制御回路６０１、センスアンプ部７００、電源回路８００、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２，〜Ｃｎ（以下、列線Ｃ１、Ｃ２，〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳを備える。
図を参照して、本発明の第１実施形態として定電流回路を用いた不揮発性半導体メモリ装置について説明する。
図４は、第１実施形態における不揮発性半導体メモリ装置１０を示すブロック図である。図に示される不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００、行デコーダ２００、列選択回路３００、列デコーダ４００、定電流回路５００、書き込み制御回路６００、接続制御回路６０１、センスアンプ部７００、電源回路８００、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２，〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２，〜Ｃｎ（以下、列線Ｃ１、Ｃ２，〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳを備える。
不揮発性半導体メモリ装置１０におけるメモリセルアレイ部１００は、メモリセルＭ１１〜Ｍｍｎ（メモリセルＭ１１〜Ｍｍｎをまとめて表すときはＭｍｎと記載する）がマトリックス上に配列されてメモリセルアレイを形成する。メモリセルＭｍｎは、ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される。これらのメモリセルＭｍｎは、フローティングゲートタイプの不揮発性半導体メモリ素子である。
行デコーダ２００に接続されるワード線ＷＬｍに接続されるメモリセルが選択され、また、列デコーダ４００により列線Ｃｎが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔｎに接続される。
行デコーダ２００に接続されるワード線ＷＬｍに接続されるメモリセルが選択され、また、列デコーダ４００により列線Ｃｎが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔｎに接続される。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２に、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。ｂｉｔ線Ｂｉｔ１に、メモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２に、メモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎに、メモリセルＭ１ｎ、Ｍ２ｎ、〜ＭｍｎのドレインＤが接続される。ソース線Ｓに、各メモリセルＭｍｎのソースＳが接続される。
行デコーダ２００は、入力された行アドレス情報をデコードし、メモリセルアレイ部１００の行を選択する信号をワード線ＷＬｍに出力する。
列デコーダ４００は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。
列選択回路３００は、トランジスタ３０１、３０２、〜３００ｎ（以下、トランジスタ３０１、３０２、〜３００ｎをまとめて示すときにはトランジスタ３００ｎと記載する）を備える。列選択回路３００におけるトランジスタ３００ｎは、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎをデータ線ＤＬに接続する。
列デコーダ４００は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。
列選択回路３００は、トランジスタ３０１、３０２、〜３００ｎ（以下、トランジスタ３０１、３０２、〜３００ｎをまとめて示すときにはトランジスタ３００ｎと記載する）を備える。列選択回路３００におけるトランジスタ３００ｎは、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎをデータ線ＤＬに接続する。
書き込み制御回路６００は、入力回路６０２を備える。書き込み制御回路６００における入力回路６０２は、Ｄｉｎ線から入力される信号を検出すると、入力信号に基づく信号をＤｉｎ＊線に出力する。接続制御回路６０１は、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、電源からの制御電源線ＰＳをデータ線ＤＬに接続する。センスアンプ部７００は、データ線ＤＬの信号を検出し、必要な増幅を行って、増幅した信号をＤｏｕｔ線に出力する。
電源回路８００は、不揮発性半導体メモリ装置１０を構成する行デコーダ２００、列デコーダ４００、定電流回路５００、書き込み制御回路６００などの各構成要素に電源を供給する電源である。電源回路８００には、定電流回路５００が接続され、定電流回路５００は、制御電源線ＰＳに所要の定電流を供給する。
電源回路８００は、不揮発性半導体メモリ装置１０を構成する行デコーダ２００、列デコーダ４００、定電流回路５００、書き込み制御回路６００などの各構成要素に電源を供給する電源である。電源回路８００には、定電流回路５００が接続され、定電流回路５００は、制御電源線ＰＳに所要の定電流を供給する。
不揮発性半導体メモリ装置１０における定電流回路５００は、トランジスタ５０１とトランジスタ５０３とトランジスタ５０４とトランジスタ５０５、および、抵抗５０２を備える。
定電流回路５００においてトランジスタ５０１は、メモリセルアレイ部１００に定電流を供給するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に供給する電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。
抵抗５０２の抵抗値と、トランジスタ５０３とトランジスタ５０４とトランジスタ５０５とトランジスタ５０１の増幅率とで定められる出力電流が、トランジスタ５０１から制御電源線ＰＳに供給される。
定電流回路５００においてトランジスタ５０１は、メモリセルアレイ部１００に定電流を供給するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に供給する電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。
抵抗５０２の抵抗値と、トランジスタ５０３とトランジスタ５０４とトランジスタ５０５とトランジスタ５０１の増幅率とで定められる出力電流が、トランジスタ５０１から制御電源線ＰＳに供給される。
図を参照し、不揮発性半導体メモリ装置１０における書き込み動作について説明する。
図５は、不揮発性半導体メモリ装置１０における書き込み動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
図５は、不揮発性半導体メモリ装置１０における書き込み動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
この図は、入力された行アドレスに応じて行デコーダ２００によってワード線ＷＬ１が選択（制御信号電圧９Ｖ）され、入力された列アドレスに応じて列デコーダ４００によって列線Ｃ１が選択（制御信号電圧９Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によって、データ線ＤＬにｂｉｔ線Ｂｉｔ１が接続される。また、行デコーダ２００に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１が接続される。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。
また、ここで説明する書き込み動作では、書き込み制御回路６００にＤｉｎ線から入力される制御信号として書き込み動作を示す信号が入力される。書き込み制御回路６００における入力回路６０２によって書き込み動作を示す信号を検出すると、接続制御回路６０１に書き込み動作を示す制御信号（制御信号電圧９Ｖ）を入力する。書き込み動作を示す制御信号が入力された接続制御回路６０１は、データ線ＤＬと制御電源線ＰＳを接続される状態となるように制御され、メモリセルＭ１１への書き込みが行われることになる。
定電流回路５００が出力する電流は、次に示す関係によって定められる。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０５は幅Ｗ３、長さＬ３とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流ＩＲＥＦに基づいて、式（９）で示される。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０５は幅Ｗ３、長さＬ３とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流ＩＲＥＦに基づいて、式（９）で示される。
式（９）において、αは式（１０）で示される。
接続制御回路６０１（トランジスタ）とトランジスタ３０１のそれぞれのゲートには十分高い９Ｖが入力されるので、トランジスタ５０１と接続制御回路６０１（トランジスタ）とトランジスタ３０１を介してメモリセルにつながる負荷電流経路の負荷電流は、トランジスタ５０１によって設定される電流によって決まり、上記Ｉｏｕｔに設定された定電流が流れる。
図６は、書き込み動作時の動作点を示すグラフである。このグラフには、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）負荷線１とＰＭＯＳ負荷線２とメモリセルＭ１１の書き込み特性のグラフが示される。また、ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２には、変動幅を示す下限値と上限値がそれぞれ示される。このグラフの横軸はメモリセルのドレイン電圧Ｖｄを示し、縦軸はドレイン電流Ｉｄを示す。
ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２およびメモリセルＭ１１の書き込み特性との交点で示される動作点１から動作点３が示される。
メモリセルＭ１１の書き込み特性は、ドレイン電圧が３Ｖ印加されたところでホットエレクトロン注入が発生し、メモリセルＭ１１の閾値が高くなるので、メモリセルＭ１１に電流が流れにくくなり、静特性としては、急激に電流が減少する。さらにドレイン電圧を高くすると、ドレイン電圧が７Ｖでブレークダウン（ＶＢＤ）を起こし、大電流が流れる。
ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２およびメモリセルＭ１１の書き込み特性との交点で示される動作点１から動作点３が示される。
メモリセルＭ１１の書き込み特性は、ドレイン電圧が３Ｖ印加されたところでホットエレクトロン注入が発生し、メモリセルＭ１１の閾値が高くなるので、メモリセルＭ１１に電流が流れにくくなり、静特性としては、急激に電流が減少する。さらにドレイン電圧を高くすると、ドレイン電圧が７Ｖでブレークダウン（ＶＢＤ）を起こし、大電流が流れる。
ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２で示されるＰＭＯＳトランジスタであるトランジスタ５０１のドレイン電流特性は、定電流制御されているのでドレイン電流の変動幅は狭くなる。その変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。また、ＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流動作が安定している領域、すなわちＰＭＯＳ負荷線が直線で示される領域に動作点が配置されることが望ましい。また、ＰＭＯＳ負荷線１とＰＭＯＳ負荷線２の変動幅で示されるように、トランジスタ５０１における定電流動作の動作点のばらつく範囲を狭くできる。その結果、動作を安定させることができる。
なお、ＰＭＯＳ負荷線１で示される動作の場合は、動作点がひとつ（動作点１）であるが、電流を絞ると、ＰＭＯＳ負荷線２で示される動作となり、動作点が２個（動作点２、動作点３）現れることになる。この動作点２と動作点３とで示される２つの動作点を比べると、ドレイン電圧の高いほうの動作点２とすることが望ましい。動作点２に設定するには、ドレイン電圧を先に印加してから、ゲート電圧を印加すれば、ドレイン電圧の高い動作点２で安定させることができる。これにより、ブレークダウン（ＶＢＤ）が生じた領域で、安定した定電流特性での電流を供給させることにより安定な動作点２を選択することができる。
なお、ＰＭＯＳ負荷線１で示される動作の場合は、動作点がひとつ（動作点１）であるが、電流を絞ると、ＰＭＯＳ負荷線２で示される動作となり、動作点が２個（動作点２、動作点３）現れることになる。この動作点２と動作点３とで示される２つの動作点を比べると、ドレイン電圧の高いほうの動作点２とすることが望ましい。動作点２に設定するには、ドレイン電圧を先に印加してから、ゲート電圧を印加すれば、ドレイン電圧の高い動作点２で安定させることができる。これにより、ブレークダウン（ＶＢＤ）が生じた領域で、安定した定電流特性での電流を供給させることにより安定な動作点２を選択することができる。
図を参照し、不揮発性半導体メモリ装置１０における消去動作について説明する。
図７は、不揮発性半導体メモリ装置１０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
消去動作の場合、書き込み動作の場合と異なり、書き込み動作での処理のように接続制御回路６０１における選択処理はなく、接続制御回路６０１は不要であり、制御電源線ＰＳとデータ線ＤＬとを直接接続する。図では接続制御回路６０１を破線で示し、直接接続されるものとする。
同図において、入力された行アドレスに応じて行デコーダ２００によってワード線ＷＬ１が選択（制御信号電圧０Ｖ）され、入力された列アドレスに応じて列デコーダ４００によって列線Ｃ１が選択（制御信号電圧９Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によって、データ線ＤＬにｂｉｔ線Ｂｉｔ１が接続される。また、行デコーダ２００に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１が接続される。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。
メモリセルＭ１１は、定電流回路５００から消去動作を行う電流が供給され、消去処理が行われる。定電流回路５００の消去時の動作は、図５に示した書き込み処理における動作と同じである。
図７は、不揮発性半導体メモリ装置１０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図４に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
消去動作の場合、書き込み動作の場合と異なり、書き込み動作での処理のように接続制御回路６０１における選択処理はなく、接続制御回路６０１は不要であり、制御電源線ＰＳとデータ線ＤＬとを直接接続する。図では接続制御回路６０１を破線で示し、直接接続されるものとする。
同図において、入力された行アドレスに応じて行デコーダ２００によってワード線ＷＬ１が選択（制御信号電圧０Ｖ）され、入力された列アドレスに応じて列デコーダ４００によって列線Ｃ１が選択（制御信号電圧９Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によって、データ線ＤＬにｂｉｔ線Ｂｉｔ１が接続される。また、行デコーダ２００に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１が接続される。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。
メモリセルＭ１１は、定電流回路５００から消去動作を行う電流が供給され、消去処理が行われる。定電流回路５００の消去時の動作は、図５に示した書き込み処理における動作と同じである。
図８は、消去動作時の動作点を示すグラフである。このグラフには、ＰＭＯＳ負荷線とメモリセルＭ１１の消去特性のグラフが示される。また、ＰＭＯＳ負荷線と消去特性は、変動幅を示す下限値と上限値がそれぞれ示される。このグラフの横軸はメモリセルのドレイン電圧Ｖｄを示し、縦軸はドレイン電流Ｉｄを示す。
ＰＭＯＳ負荷線とメモリセルＭ１１の消去特性との交点で示される動作点１と動作点２が示される。
ＰＭＯＳ負荷線とメモリセルＭ１１の消去特性との交点で示される動作点１と動作点２が示される。
ＰＭＯＳ負荷線で示されるＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流制御されているのでドレイン電流の変動幅は狭くなる。その変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。また、ＰＭＯＳ型のトランジスタ５０１から出力される電流は、定電流動作が安定している領域、すなわちＰＭＯＳ負荷線が直線で示される定電流制御が行えている領域に動作点が配置されることが望ましい。また、ＰＭＯＳ負荷線の変動幅で示されるように、ＰＭＯＳトランジスタにおける定電流動作の動作点のばらつく変動範囲を狭くすることができる。
消去特性を示すグラフで示される消去特性の電圧変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。これにより、消去特性で示される消去動作でのばらつきによる動作点の変動範囲を狭くすることができ、消去特性のばらつきによる影響を低減することができる。
なお、ＰＭＯＳ負荷線と消去特性の交点で示される動作点は、それぞれの特性により１点に決定する。決定される動作点は、ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきによって変化することになる。ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきを考慮しても、図に示す動作点１が示すメモリセル電流の最小値と、動作点２が示すメモリセル電流の最大値の範囲に限られる。特性のばらつきによって動作点が変動することがあっても、その変動範囲は図示されるように狭くすることができ、動作点を安定化することが容易であることが示される。
消去特性を示すグラフで示される消去特性の電圧変動幅を、下限値（図では点線で示す）と上限値（図では一点鎖線で示す）で示す。それぞれのグラフは代表特性（図では実線で示す）に接近している。これにより、消去特性で示される消去動作でのばらつきによる動作点の変動範囲を狭くすることができ、消去特性のばらつきによる影響を低減することができる。
なお、ＰＭＯＳ負荷線と消去特性の交点で示される動作点は、それぞれの特性により１点に決定する。決定される動作点は、ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきによって変化することになる。ＰＭＯＳ負荷線と消去特性のそれぞれのばらつきを考慮しても、図に示す動作点１が示すメモリセル電流の最小値と、動作点２が示すメモリセル電流の最大値の範囲に限られる。特性のばらつきによって動作点が変動することがあっても、その変動範囲は図示されるように狭くすることができ、動作点を安定化することが容易であることが示される。
（第２実施形態）
図を参照し、本発明の第２実施形態として、定電流回路における電流設定と切換方法について説明する。
図９は、第２実施形態における不揮発性半導体メモリ装置２０を示すブロック図である。図に示される不揮発性半導体メモリ装置２０は、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８をまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃ８（以下、列線Ｃ１、Ｃ２、〜Ｃ８をまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳ１、ＰＳ２を備える。
不揮発性半導体メモリ装置２０のうち、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、接続制御回路６０１ａ、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔｎ、列線Ｃｎ、および制御電源線ＰＳ１、ＰＳ２以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
不揮発性半導体メモリ装置１０におけるメモリセルアレイ部１２０は、メモリセルＭ１１、Ｍ１２、〜Ｍ１８がマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１、Ｍ１２、〜Ｍ１８は、フローティングゲートタイプの不揮発性半導体メモリ素子である。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のコントロールゲートＣＧが接続される。ソース線Ｓに、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のソースが接続される。
図を参照し、本発明の第２実施形態として、定電流回路における電流設定と切換方法について説明する。
図９は、第２実施形態における不揮発性半導体メモリ装置２０を示すブロック図である。図に示される不揮発性半導体メモリ装置２０は、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔ８をまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃ８（以下、列線Ｃ１、Ｃ２、〜Ｃ８をまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ、および制御電源線ＰＳ１、ＰＳ２を備える。
不揮発性半導体メモリ装置２０のうち、メモリセルアレイ部１２０、行デコーダ２２０、列選択回路３２０、列デコーダ４２０、定電流回路５２０、接続制御回路６０１ａ、電源回路８２０、ワード線ＷＬ１、ｂｉｔ線Ｂｉｔｎ、列線Ｃｎ、および制御電源線ＰＳ１、ＰＳ２以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
不揮発性半導体メモリ装置１０におけるメモリセルアレイ部１２０は、メモリセルＭ１１、Ｍ１２、〜Ｍ１８がマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１、Ｍ１２、〜Ｍ１８は、フローティングゲートタイプの不揮発性半導体メモリ素子である。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のコントロールゲートＣＧが接続される。ソース線Ｓに、メモリセルＭ１１、Ｍ１２、〜Ｍ１８のソースが接続される。
ｂｉｔ線Ｂｉｔ１にはメモリセルＭ１１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２にはメモリセルＭ１２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎには、メモリセルＭ１８のドレインＤが接続される。
行デコーダ２２０に接続されるワード線ＷＬ１に接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔｎに接続される。
行デコーダ２２０は、入力された行アドレス情報をデコードし、メモリセルアレイ部１２０の行を選択する信号をワード線ＷＬ１に出力する。
列デコーダ４２０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１２０の列を選択する信号を列線Ｃｎに出力する。列を選択する信号が出力される列線Ｃｎの数は、入力される信号マルチ選択信号ＭＳ２、ＭＳ４、ＭＳ８によって指定され、入力された信号に応じた数の列線Ｃｎが選択される。また、列デコーダ４２０は、定電流制御回路５２０の出力電流を制御する切換信号ＳＷｎを出力する。
列選択回路３２０は、トランジスタ３２１と３２２と３２８（以下、トランジスタ３２１と３２２と３２８をまとめて示すときにはトランジスタ３２０ｎと記載する）を備える。列選択回路３２０は、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎにトランジスタ３２０ｎを介してデータ線ＤＬに接続する。
接続制御回路６０１ａは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、電源からの制御電源線ＰＳをデータ線ＤＬに接続する。センスアンプ部７００は、データ線ＤＬの信号を検出し、必要な増幅を行って、増幅した信号をＤｏｕｔ線に出力する。
電源回路８２０は、不揮発性半導体メモリ装置２０を構成する各構成要素に電源を供給する電源である。
電源回路８２０には、定電流回路５２０、接続制御回路６０１ａなどが接続され、定電流回路５２０は、制御電源線ＰＳ１〜ＰＳ２に所要の定電流を出力する。
列デコーダ４２０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１２０の列を選択する信号を列線Ｃｎに出力する。列を選択する信号が出力される列線Ｃｎの数は、入力される信号マルチ選択信号ＭＳ２、ＭＳ４、ＭＳ８によって指定され、入力された信号に応じた数の列線Ｃｎが選択される。また、列デコーダ４２０は、定電流制御回路５２０の出力電流を制御する切換信号ＳＷｎを出力する。
列選択回路３２０は、トランジスタ３２１と３２２と３２８（以下、トランジスタ３２１と３２２と３２８をまとめて示すときにはトランジスタ３２０ｎと記載する）を備える。列選択回路３２０は、列線Ｃｎを介して入力される信号によって選択されるｂｉｔ線Ｂｉｔｎにトランジスタ３２０ｎを介してデータ線ＤＬに接続する。
接続制御回路６０１ａは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、電源からの制御電源線ＰＳをデータ線ＤＬに接続する。センスアンプ部７００は、データ線ＤＬの信号を検出し、必要な増幅を行って、増幅した信号をＤｏｕｔ線に出力する。
電源回路８２０は、不揮発性半導体メモリ装置２０を構成する各構成要素に電源を供給する電源である。
電源回路８２０には、定電流回路５２０、接続制御回路６０１ａなどが接続され、定電流回路５２０は、制御電源線ＰＳ１〜ＰＳ２に所要の定電流を出力する。
不揮発性半導体メモリ装置２０における定電流回路５２０は、トランジスタ５０１−１、５０１−２と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５と、トランジスタ５０７−１、５０７−２、５０７−３と、トランジスタ５０８−１、５０８−２および抵抗５０２−１、５０２−２、５０２−３を備える。
定電流回路５２０においてトランジスタ５０１−１と５０１−２は、メモリセルアレイ部１００に定電流を出力するためのＰＭＯＳ形の定電流負荷トランジスタである。また、抵抗５０２−１、５０２−２、５０２−３は、負荷に流れる電流を設定する抵抗である。
電源回路８２０の出力に、トランジスタ５０７−１を介して抵抗５０２−１が直列に接続される。トランジスタ５０７−１は、そのゲートに入力される切換信号ＳＷ１によって抵抗５０２−１に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−２を介して抵抗５０２−２が直列に接続される。トランジスタ５０７−２は、そのゲートに入力される切換信号ＳＷ２によって抵抗５０２−２に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−３を介して抵抗５０２−３が直列に接続される。トランジスタ５０７−３は、そのゲートに入力される切換信号ＳＷ３によって抵抗５０２−３に流れる電流を遮断するスイッチングトランジスタである。抵抗５０２−１〜５０２−３でそれぞれ制限される電流が合わさって、トランジスタ５０３に流れ込む。
また、トランジスタ５０３とトランジスタ５０４、トランジスタ５０５とトランジスタ５０１−１、および、トランジスタ５０５とトランジスタ５０１−２とで、それぞれカレントミラー回路を構成する。
電源回路８２０の出力に、トランジスタ５０７−１を介して抵抗５０２−１が直列に接続される。トランジスタ５０７−１は、そのゲートに入力される切換信号ＳＷ１によって抵抗５０２−１に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−２を介して抵抗５０２−２が直列に接続される。トランジスタ５０７−２は、そのゲートに入力される切換信号ＳＷ２によって抵抗５０２−２に流れる電流を遮断するスイッチングトランジスタである。電源回路８２０の出力に、トランジスタ５０７−３を介して抵抗５０２−３が直列に接続される。トランジスタ５０７−３は、そのゲートに入力される切換信号ＳＷ３によって抵抗５０２−３に流れる電流を遮断するスイッチングトランジスタである。抵抗５０２−１〜５０２−３でそれぞれ制限される電流が合わさって、トランジスタ５０３に流れ込む。
また、トランジスタ５０３とトランジスタ５０４、トランジスタ５０５とトランジスタ５０１−１、および、トランジスタ５０５とトランジスタ５０１−２とで、それぞれカレントミラー回路を構成する。
出力される電流は、式（１０）に準じて、抵抗５０２−１〜５０２−３と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１−１、トランジスタ５０５とトランジスタ５０１−２の増幅率で定められる出力電流値に基づく値となる。
これらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５０１−１から制御電源線ＰＳ１に、また、トランジスタ５０１−２から制御電源線ＰＳ２に出力される。
また、制御電源線ＰＳ１とＰＳ２に出力された電流は、定電流回路５２０の電流出力を制御するトランジスタ５０８−１と５０８−２を介して出力される。
トランジスタ５０８−１は、そのゲートに入力される切換信号ＳＷａによって制御電源線ＰＳ１に供給される電流の通電と遮断を切り換える。トランジスタ５０８−２は、そのゲートに入力される切換信号ＳＷｂによって制御電源線ＰＳ２に供給される電流の通電と遮断を切り換える。
また、制御電源線ＰＳ１とＰＳ２に出力された電流は、定電流回路５２０の電流出力を制御するトランジスタ５０８−１と５０８−２を介して出力される。
トランジスタ５０８−１は、そのゲートに入力される切換信号ＳＷａによって制御電源線ＰＳ１に供給される電流の通電と遮断を切り換える。トランジスタ５０８−２は、そのゲートに入力される切換信号ＳＷｂによって制御電源線ＰＳ２に供給される電流の通電と遮断を切り換える。
例えば、メモリセルアレイ１２０の列選択線が、列線Ｃ１〜Ｃ８まで８本の構成とする。
第１の条件として、メモリセル１個を選択する通常モードの場合では、例えば、列線Ｃ１のみが選択され、メモリセルＭ１１が選択される。
第２の条件として、メモリセル２個同時に選択する場合では、信号マルチ選択信号ＭＳ２を列デコーダに入力すると、２つの列線が選択される。例えば、列線Ｃ１と列線Ｃ２が同時に選択され、同時にメモリセルＭ１１とＭ１２が選択される。
第３の条件として、メモリセル４個同時に選択する場合では、信号マルチ選択信号ＭＳ４を入力すると、４つの列線が選択される。例えば、列線Ｃ１〜Ｃ４までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１４が選択される。
第４の条件として、メモリセル８個同時に選択する場合では、信号マルチ選択信号ＭＳ８を入力すると、８つの列線全てが選択される。図に示す、列線Ｃ１〜Ｃ８までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１８が選択される。
このように、設定される条件が複数設定できる場合において、同時に選択されるメモリセルの数が増えることは、設定されている定電流値が各メモリセルに分散されることになる。すなわち、１メモリセルあたりに供給される定電流は、同時に接続するメモリセルの数の逆数に比例し、分配数が多くなるにつれ電流値が小さくなるので、所望の動作点で動作させることができなくなることになる。
第１の条件として、メモリセル１個を選択する通常モードの場合では、例えば、列線Ｃ１のみが選択され、メモリセルＭ１１が選択される。
第２の条件として、メモリセル２個同時に選択する場合では、信号マルチ選択信号ＭＳ２を列デコーダに入力すると、２つの列線が選択される。例えば、列線Ｃ１と列線Ｃ２が同時に選択され、同時にメモリセルＭ１１とＭ１２が選択される。
第３の条件として、メモリセル４個同時に選択する場合では、信号マルチ選択信号ＭＳ４を入力すると、４つの列線が選択される。例えば、列線Ｃ１〜Ｃ４までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１４が選択される。
第４の条件として、メモリセル８個同時に選択する場合では、信号マルチ選択信号ＭＳ８を入力すると、８つの列線全てが選択される。図に示す、列線Ｃ１〜Ｃ８までが同時に選択され、同時にメモリセルＭ１１〜Ｍ１８が選択される。
このように、設定される条件が複数設定できる場合において、同時に選択されるメモリセルの数が増えることは、設定されている定電流値が各メモリセルに分散されることになる。すなわち、１メモリセルあたりに供給される定電流は、同時に接続するメモリセルの数の逆数に比例し、分配数が多くなるにつれ電流値が小さくなるので、所望の動作点で動作させることができなくなることになる。
このようなときの対処方法として次に示す２つの処置を組み合わせることにより解決でき、１メモリセルあたりに供給される定電流を所望の値とすることができる。その第１の方法は、定電流回路５２０の基準とされる抵抗の値で定まる基準電流の値を増加させる方法である。第２の方法は、メモリセルアレイ部１２０に出力する定電流回路の出力回路を増強する方法である。
以下の説明では、先に示した４つの条件を例として、メモリセル1個、２個、４個、８個の書き込みおよび消去を同時に行うこととする。その際に、定電流回路５２０の電流が、トランジスタ５０１−１の１つの回路による出力電流値では、メモリセル８個同時に処理することができず、メモリセル４個同時までは許容できるという構成条件として説明する。
上記条件から、定電流回路５２０は、トランジスタ５０２−１だけでは所定の電流を供給しきれず、メモリセル８個同時のときには並列に接続されるトランジスタ５０２−２を同時に利用することとする。
以下の説明では、先に示した４つの条件を例として、メモリセル1個、２個、４個、８個の書き込みおよび消去を同時に行うこととする。その際に、定電流回路５２０の電流が、トランジスタ５０１−１の１つの回路による出力電流値では、メモリセル８個同時に処理することができず、メモリセル４個同時までは許容できるという構成条件として説明する。
上記条件から、定電流回路５２０は、トランジスタ５０２−１だけでは所定の電流を供給しきれず、メモリセル８個同時のときには並列に接続されるトランジスタ５０２−２を同時に利用することとする。
図１０は、定電流回路５２０における各スイッチングトランジスタの動作を示す表である。以下、図に示される各条件における動作について説明する。
以下、電流設定のスイッチとして動作するトランジスタに、それぞれスイッチとしての対応付けを行って説明する。それらの対応づけにおいてトランジスタ５０７−１、５０７−２、５０７−３、５０８−１および５０８−２は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷａおよびＳＷｂとする。また、各トランジスタの導通状態と遮断状態は、対応するスイッチの導通状態を示す「オン」と遮断状態を示す「オフ」とで示すこととする。
条件１で示される状態は、列デコーダ４２０において１つの列線（例えば、列線Ｃ１）のみが選択される状態になる。この状態での定電流回路５２０において、ＳＷ１がオン、ＳＷ２とＳＷ３がオフとした場合、トランジスタ５０３を流れる電流はＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。
以下、電流設定のスイッチとして動作するトランジスタに、それぞれスイッチとしての対応付けを行って説明する。それらの対応づけにおいてトランジスタ５０７−１、５０７−２、５０７−３、５０８−１および５０８−２は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷａおよびＳＷｂとする。また、各トランジスタの導通状態と遮断状態は、対応するスイッチの導通状態を示す「オン」と遮断状態を示す「オフ」とで示すこととする。
条件１で示される状態は、列デコーダ４２０において１つの列線（例えば、列線Ｃ１）のみが選択される状態になる。この状態での定電流回路５２０において、ＳＷ１がオン、ＳＷ２とＳＷ３がオフとした場合、トランジスタ５０３を流れる電流はＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。
条件２で示される状態は、列デコーダ４２０において２つの列線（例えば、列線Ｃ１とＣ２）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２がオン、ＳＷ３がオフとした場合、トランジスタ５０３を流れる電流は２ＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流２αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。
条件３で示される状態は、列デコーダ４２０において４つの列線（例えば、列線Ｃ１〜Ｃ４）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２とＳＷ３を全てオンとした場合、トランジスタ５０３を流れる電流は４ＩＲＥＦとなる。このとき、ＳＷａがオン、ＳＷｂがオフとなっており、定電流負荷トランジスタ５０１−１に定電流４αＩＲＥＦが流れ、定電流負荷トランジスタ５０１−２は遮断される。先に定めた仮定により、この条件でトランジスタ５０１−１は、許容限界となる。
条件４で示される状態は、列デコーダ４２０において８つの列線（例えば、列線Ｃ１〜Ｃ８）が選択される状態になる。この状態での定電流回路５２０において、ＳＷ１とＳＷ２とＳＷ３を全てオンとした場合、トランジスタ５０３を流れる電流は４ＩＲＥＦとなる。また、ＳＷａとＳＷｂの双方をオンとすると、定電流負荷トランジスタ５０１−１とトランジスタ５０１−２の双方にそれぞれ定電流４αＩＲＥＦが流れることになる。このように、８つの列線を選択した場合においても、条件１のときの８倍の電流を確保することができ、それぞれのメモリセルに対して適した電流値を出力することが可能となる。
また、書き込み動作と消去動作とで設定する電流値を切り換える場合や、メモリセルの特性に応じて電流値を切り換えるような場合においても、定電流制御に必要とされる抵抗値を備えた抵抗とその切り換え手段によって選択することにより電流値を切り換えることができる。その切り換え手段として、本実施形態を応用し実現することも可能である。
（第３実施形態）
図を参照し、本発明の第３実施形態としてｂｉｔ線ごとに定電流回路を設けた形態について説明する。
図１１は、第３実施形態における不揮発性半導体メモリ装置３０を示すブロック図である。図に示される不揮発性半導体メモリ装置３０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４３０、定電流回路５３０、書き込み制御回路６００、接続制御回路６０１−１〜６０１−ｎ、センスアンプ部７００、電源回路８３０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１〜Ｃｎ（以下、列線Ｃ１〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置３０のうち、行デコーダ２３０、列デコーダ４３０、定電流回路５３０、接続制御回路６０１−１、６０１−２、〜６０１−ｎ（以下、接続制御回路６０１−１、６０１−２、〜６０１−ｎをまとめて表すときは６０１−ｎと記載する）、電源回路８３０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
図を参照し、本発明の第３実施形態としてｂｉｔ線ごとに定電流回路を設けた形態について説明する。
図１１は、第３実施形態における不揮発性半導体メモリ装置３０を示すブロック図である。図に示される不揮発性半導体メモリ装置３０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４３０、定電流回路５３０、書き込み制御回路６００、接続制御回路６０１−１〜６０１−ｎ、センスアンプ部７００、電源回路８３０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１〜Ｃｎ（以下、列線Ｃ１〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置３０のうち、行デコーダ２３０、列デコーダ４３０、定電流回路５３０、接続制御回路６０１−１、６０１−２、〜６０１−ｎ（以下、接続制御回路６０１−１、６０１−２、〜６０１−ｎをまとめて表すときは６０１−ｎと記載する）、電源回路８３０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
行デコーダ２３０は、入力された行アドレス情報をデコードし、メモリセルアレイ部１００の行を選択する信号をワード線ＷＬｎに出力する。また、行デコーダ２３０は、メモリセルアレイ部１００における全てのメモリセルＭｍｎを一括して消去させる時には、全てのワード線ＷＬｎに、「０」を出力する。
列デコーダ４３０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。また、列デコーダ４３０は、ページ消去制御信号Ｐａｇｅが入力されると、メモリセルアレイ部１００の列を選択する信号を全ての列線Ｃｎに出力する。
列デコーダ４３０は、入力された列アドレス情報をデコードし、メモリセルアレイ部１００の列を選択する信号を列線Ｃｎに出力する。また、列デコーダ４３０は、ページ消去制御信号Ｐａｇｅが入力されると、メモリセルアレイ部１００の列を選択する信号を全ての列線Ｃｎに出力する。
電源回路８３０は、不揮発性半導体メモリ装置３０を構成する行デコーダ２３０、列デコーダ４３０、定電流回路５３０、書き込み制御回路６００などの各構成要素に電源を供給する電源である。電源回路８３０には、定電流回路５３０とデータ線ＤＬが接続され、書き込み動作時ならびに消去動作時に所定の電圧が出力される。
電源回路８３０には、定電流回路５３０が接続され、定電流回路５３０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎ（以下、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎをまとめて表すときは制御電源線ＰＳ−ｎと記載する。）に所要の定電流を出力する。
書き込み制御回路６００には、接続制御回路６０１−ｎが接続される。その接続制御回路６０１−ｎは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、定電流回路５３０からの制御電源線ＰＳ−ｎを各ｂｉｔ線Ｂｉｔｎに接続する。
不揮発性半導体メモリ装置３０における定電流回路５３０は、トランジスタ５３１−１、５３１−２、〜５３１−ｎ（以下、トランジスタ５３１−１、５３１−２、〜５３１−ｎをまとめて表すときはトランジスタ５３１−ｎと記載する）と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０６および抵抗５０２を備える。
定電流回路５３０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。
電源回路８３０には、定電流回路５３０が接続され、定電流回路５３０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎ（以下、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎをまとめて表すときは制御電源線ＰＳ−ｎと記載する。）に所要の定電流を出力する。
書き込み制御回路６００には、接続制御回路６０１−ｎが接続される。その接続制御回路６０１−ｎは、書き込み制御回路６００がＤｉｎ＊線に出力した信号に基づいて、定電流回路５３０からの制御電源線ＰＳ−ｎを各ｂｉｔ線Ｂｉｔｎに接続する。
不揮発性半導体メモリ装置３０における定電流回路５３０は、トランジスタ５３１−１、５３１−２、〜５３１−ｎ（以下、トランジスタ５３１−１、５３１−２、〜５３１−ｎをまとめて表すときはトランジスタ５３１−ｎと記載する）と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０６および抵抗５０２を備える。
定電流回路５３０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。
出力される電流は、式（１０）に準じて、抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとの増幅率で定められる出力電流に基づいて出力される。組み合わされたこれらのトランジスタによって設定される定電流がトランジスタ５３１―ｎから制御電源線ＰＳ−ｎに供給される。
なお、トランジスタ５３１−ｎから供給される定電流は、トランジスタ５０６に入力される制御信号線ＲＷの信号状態に基づいて解除することができる。トランジスタ５０６に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１００からの読み出し動作またはメモリセルアレイ部１００への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０６はオン状態となり、メモリセルアレイ部１００への定電流の供給を解除し、トランジスタ５３１−ｎをオン状態とする。
なお、トランジスタ５３１−ｎから供給される定電流は、トランジスタ５０６に入力される制御信号線ＲＷの信号状態に基づいて解除することができる。トランジスタ５０６に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１００からの読み出し動作またはメモリセルアレイ部１００への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０６はオン状態となり、メモリセルアレイ部１００への定電流の供給を解除し、トランジスタ５３１−ｎをオン状態とする。
定電流負荷トランジスタをｂｉｔ線Ｂｉｔｎ毎に、トランジスタ５３１−１、５３１−２、５３１−ｎをそれぞれ接続し、それぞれのｂｉｔ線Ｂｉｔｎ毎に定電流αＩＲＥＦを出力する。例えば、行デコーダ２３０と列デコーダ４３０によりワード線ＷＬ１および列線Ｃ１が選択されれば、メモリセルＭ１１に書き込み、消去が行われる。このとき、ページ消去、あるいはページ書き込みを行う場合には、列デコーダ４３０が列線Ｃ１〜Ｃｎを同時に選択すれば、メモリセルＭ１１〜Ｍ１ｎ全てのメモリセルに、同時書き込み、同時消去ができる。また、特に消去時、全てのＷＬ１〜ＷＬｍを０Ｖにしておけば、メモリセルアレイ部１００の全てのメモリセルＭｍｎが消去される。ページ選択を行う場合は、列デコーダ４３０に、ページ選択信号Ｐａｇｅを入力すると、列デコーダが全選択モードになり、列線Ｃ１〜Ｃｎが全て選択され、接続制御回路６０１−ｎにそれぞれ定電流が流れることになる。
（第４実施形態）
図を参照し、本発明の第４実施形態として、消去用定電流回路をメモリセルのソース側に設けた形態について説明する。
図１２は、第４実施形態における不揮発性半導体メモリ装置４０のブロック図である。
図に示される不揮発性半導体メモリ装置４０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５００ａ、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８４０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置４０のうち、行デコーダ２３０、定電流回路５００ａ、接続制御回路６０１ａ、電源回路８４０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。また、接続制御回路６０１ａは、第２実施形態に係る不揮発性半導体メモリ装置２０と同じ構成であるため、同じ符号を付し、第２実施形態における説明を参照する。また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。
図を参照し、本発明の第４実施形態として、消去用定電流回路をメモリセルのソース側に設けた形態について説明する。
図１２は、第４実施形態における不揮発性半導体メモリ装置４０のブロック図である。
図に示される不揮発性半導体メモリ装置４０は、メモリセルアレイ部１００、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５００ａ、書き込み制御回路６００、接続制御回路６０１ａ、センスアンプ部７００、電源回路８４０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍをまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓを備える。
不揮発性半導体メモリ装置４０のうち、行デコーダ２３０、定電流回路５００ａ、接続制御回路６０１ａ、電源回路８４０以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。また、接続制御回路６０１ａは、第２実施形態に係る不揮発性半導体メモリ装置２０と同じ構成であるため、同じ符号を付し、第２実施形態における説明を参照する。また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。
不揮発性半導体メモリ装置４０における電源回路８４０は、不揮発性半導体メモリ装置４０を構成する各構成要素に電源を供給する電源である。電源回路８４０には、定電流回路５００ａ、接続制御回路６０１ａなどが接続され、定電流回路５００ａは、ソース線Ｓに所要の定電流を出力する。
定電流回路５００ａは、トランジスタ５０１と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０９、トランジスタ５１０、および抵抗５０２を備える。
定電流回路５００ａにおいてトランジスタ５０１は、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。
定電流回路５００ａは、トランジスタ５０１と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０９、トランジスタ５１０、および抵抗５０２を備える。
定電流回路５００ａにおいてトランジスタ５０１は、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１とで、それぞれカレントミラー回路を構成する。
抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５０１の増幅率で定められる出力電流に基づいて、これらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５０１からソース線Ｓに供給される。
なお、トランジスタ５０９に入力される制御信号線ＲＷの信号状態に基づいて、ソース線Ｓを基準電位に接続する。それとともに、トランジスタ５０１から供給する定電流出力を解除することができる。トランジスタ５０９に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１００からの読み出し動作またはメモリセルアレイ部１００への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０９はオン状態となる。
また、トランジスタ５１０に入力される制御信号線ＥＢの信号によって、トランジスタ５０１、５０３、５０４、５０５で構成されるカレントミラー回路の動作を停止して、定電流回路５００ａからの定電流出力を停止させることができる。すなわち、定電流出力を停止し、かつ制御信号線ＲＷでトランジスタ５０９をオフ状態とすることにより、ソース線ＳをＯＰＥＮ（オープン）状態とすることができる。
また、トランジスタ５１０に入力される制御信号線ＥＢの信号によって、トランジスタ５０１、５０３、５０４、５０５で構成されるカレントミラー回路の動作を停止して、定電流回路５００ａからの定電流出力を停止させることができる。すなわち、定電流出力を停止し、かつ制御信号線ＲＷでトランジスタ５０９をオフ状態とすることにより、ソース線ＳをＯＰＥＮ（オープン）状態とすることができる。
なお、第４実施形態の構成は、不揮発性半導体メモリ装置４０の消去動作を行うためのもので、書き込み動作を行う第１実施形態に係る不揮発性半導体メモリ装置１０における定電流回路５００、第２実施形態に係る不揮発性半導体メモリ装置２０における定電流回路５２０、第３実施形態に係る不揮発性半導体メモリ装置３０における定電流回路５３０などと組み合わせることにより、書き込み動作を行うことができる。
図を参照し、不揮発性半導体メモリ装置４０における消去動作について説明する。
図１３は、不揮発性半導体メモリ装置４０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図１２に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
図１３は、不揮発性半導体メモリ装置４０における消去動作を説明する概略ブロック図である。この図に示す構成要素において、図１２に示した構成要素と同じものには同じ符号を付け、前述の説明を参照することとする。
この図は、入力された行アドレスによってワード線ＷＬ１が選択（制御信号電圧０Ｖ）され、入力された列アドレスによって列線Ｃ１が選択（制御信号電圧０Ｖ）されることとする。これにより、列デコーダ４００に接続される列選択回路３００のトランジスタ３０１によってデータ線ＤＬにｂｉｔ線Ｂｉｔ１が遮断される。また、行デコーダ２３０に接続されるメモリセルアレイ部１００のメモリセルＭ１１が選択され、選択されたメモリセルＭ１１に対して消去処理が行われる。この図では、それぞれ複数ある構成要素の中から、上記条件によって選択された構成要素を示している。
定電流回路５００ａが出力する電流は、次に示す関係によって定められる。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流をＩＲＥＦに基づいて、式（１１）で示される。
トランジスタ５０３のサイズは幅Ｗ１、長さＬ１とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０４は幅Ｗ２、長さＬ２とし、トランジスタ５０１は幅Ｗ４、長さＬ４とする。トランジスタ５０１を流れる電流Ｉｏｕｔは、Ｒを流れる電流をＩＲＥＦに基づいて、式（１１）で示される。
式（１１）において、αは式（１２）で示される。
（第５実施形態）
図を参照し、本発明の第５実施形態として、書き込み用定電流回路と消去用定電流回路をそれぞれ設けた形態について説明する。
図１４は、第５実施形態における不揮発性半導体メモリ装置５０のブロック図である。
図に示される不揮発性半導体メモリ装置５０は、メモリセルアレイ部１５０、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ、書き込み制御回路６５０、センスアンプ部７００、電源回路８５０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ１、Ｓ２、〜Ｓｍを備える。
不揮発性半導体メモリ装置５０のうち、メモリセルアレイ部１５０、行デコーダ２３０、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ（以下、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍをまとめて表すときは５００ａ−ｍと記載する）、書き込み制御回路６５０、電源回路８５０、ソース線Ｓ１、Ｓ２、〜Ｓｍ（以下、ソース線Ｓ１、Ｓ２、〜Ｓｍまとめて表すときはＳｍと記載する）以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。
図を参照し、本発明の第５実施形態として、書き込み用定電流回路と消去用定電流回路をそれぞれ設けた形態について説明する。
図１４は、第５実施形態における不揮発性半導体メモリ装置５０のブロック図である。
図に示される不揮発性半導体メモリ装置５０は、メモリセルアレイ部１５０、行デコーダ２３０、列選択回路３００、列デコーダ４００、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ、書き込み制御回路６５０、センスアンプ部７００、電源回路８５０、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍ（以下、ワード線ＷＬ１、ＷＬ２、〜ＷＬｍまとめて表すときはＷＬｍと記載する）、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎ（以下、ｂｉｔ線Ｂｉｔ１、Ｂｉｔ２、〜Ｂｉｔｎをまとめて表すときはＢｉｔｎと記載する）、列線Ｃ１、Ｃ２、〜Ｃｎ（以下、列線Ｃ１、Ｃ２、〜Ｃｎをまとめて表すときはＣｎと記載する）、データ線ＤＬ、ソース線Ｓ１、Ｓ２、〜Ｓｍを備える。
不揮発性半導体メモリ装置５０のうち、メモリセルアレイ部１５０、行デコーダ２３０、定電流回路５５０、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍ（以下、定電流回路５００ａ−１、５００ａ―２、〜５００ａ−ｍをまとめて表すときは５００ａ−ｍと記載する）、書き込み制御回路６５０、電源回路８５０、ソース線Ｓ１、Ｓ２、〜Ｓｍ（以下、ソース線Ｓ１、Ｓ２、〜Ｓｍまとめて表すときはＳｍと記載する）以外は、第１実施形態に係る不揮発性半導体メモリ装置１０と同じ構成であるため、同じ符号を付し、第１実施形態における説明を参照する。
また、行デコーダ２３０は、第３実施形態に係る不揮発性半導体メモリ装置３０と同じ構成であるため、同じ符号を付し、第３実施形態における説明を参照する。
不揮発性半導体メモリ装置５０におけるメモリセルアレイ部１５０は、メモリセルＭ１１〜Ｍｍｎがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルＭ１１〜Ｍｍｎは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。第１実施形態に示したメモリセルアレイ部１００との相違点となるソース線の接続について説明し、その他の同じ構成についての説明は第１実施形態を参照する。
メモリセルアレイ部１５０は、各メモリセルのソースは行単位で接続される。
ソース線Ｓ１には、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのソースが接続される。ソース線Ｓ２には、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのソースが接続される。同様にソース線Ｓｍには、メモリセルＭｍ１、Ｍｍ２、〜Ｍｍｎのソースが接続される。
メモリセルアレイ部１５０は、各メモリセルのソースは行単位で接続される。
ソース線Ｓ１には、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのソースが接続される。ソース線Ｓ２には、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのソースが接続される。同様にソース線Ｓｍには、メモリセルＭｍ１、Ｍｍ２、〜Ｍｍｎのソースが接続される。
行デコーダ２３０に接続されるワード線ＷＬ１〜ＷＬｍに接続されるメモリセルが選択され、選択されたメモリセルはｂｉｔ線Ｂｉｔ１〜Ｂｉｔｎに接続される。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２に、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。
ｂｉｔ線Ｂｉｔ１に、メモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２に、メモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎに、メモリセルＭ１ｎ、Ｍ２ｎ、〜ＭｍｎのドレインＤが接続される。
ワード線ＷＬ１に、メモリセルＭ１１、Ｍ１２、〜Ｍ１ｎのコントロールゲートＣＧが接続される。ワード線ＷＬ２に、メモリセルＭ２１、Ｍ２２、〜Ｍ２ｎのコントロールゲートＣＧが接続される。同様にワード線ＷＬｍに、メモリセルＭｍ１、Ｍｍ２、〜ＭｍｎのコントロールゲートＣＧが接続される。
ｂｉｔ線Ｂｉｔ１に、メモリセルＭ１１、Ｍ２１、〜Ｍｍ１のドレインＤが接続される。ｂｉｔ線Ｂｉｔ２に、メモリセルＭ１２、Ｍ２２、〜Ｍｍ２のドレインＤが接続される。同様に、ｂｉｔ線Ｂｉｔｎに、メモリセルＭ１ｎ、Ｍ２ｎ、〜ＭｍｎのドレインＤが接続される。
電源回路８５０は、不揮発性半導体メモリ装置５０を構成する行デコーダ２３０、列デコーダ４００、定電流回路５５０、定電流回路５００ａ―１、５００ａ−２、〜５００ａ−ｍ、書き込み制御回路６５０などの各構成要素に電源を供給する電源である。電源回路８５０には、定電流回路５５０と書き込み制御回路６５０が接続され、書き込み動作時に所定の電圧が出力される。
電源回路８５０には、定電流回路５５０が接続される。定電流回路５５０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎに所要の定電流を出力する。
書き込み制御回路６５０には、データ線ＤＬが接続され、書き込み動作時に所定の電圧が出力される。
電源回路８５０には、定電流回路５５０が接続される。定電流回路５５０は、制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎに所要の定電流を出力する。
書き込み制御回路６５０には、データ線ＤＬが接続され、書き込み動作時に所定の電圧が出力される。
不揮発性半導体メモリ装置５０における定電流回路５５０は、トランジスタ５３１−１、５３１−２、〜５３１−ｎ（以下、トランジスタ５３１−１、５３１−２、〜５３１−ｎをまとめて表すときはトランジスタ５３１−ｎと記載する）と、トランジスタ５０３と、トランジスタ５０４と、トランジスタ５０５、トランジスタ５０６および抵抗５０２を備える。
定電流回路５５０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。
定電流回路５５０においてトランジスタ５３１−ｎは、メモリセルアレイ部１００に定電流を出力するための定電流負荷トランジスタである。また、抵抗５０２は、負荷に流れる電流を設定する抵抗である。トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎとで、それぞれカレントミラー回路を構成する。
抵抗５０２と、トランジスタ５０３とトランジスタ５０４およびトランジスタ５０５とトランジスタ５３１−ｎの増幅率をもとに式（１１）で定められる出力電流が出力される。組み合わされたこれらのトランジスタにおける設定された値によって決まる定電流がトランジスタ５３１−ｎから制御電源線ＰＳ−１、ＰＳ−２、〜ＰＳ−ｎに供給される。なお、トランジスタ５３１−ｎから供給される定電流は、トランジスタ５０６に入力される制御信号線ＲＷの信号状態に基づいて解除することができる。トランジスタ５０６に入力される制御信号線ＲＷの信号は、メモリセルアレイ部１５０からの読み出し動作またはメモリセルアレイ部１５０への書き込み動作を示す状態信号である。制御信号線ＲＷの信号が有意となる読み出し動作時と書き込み動作時のときにトランジスタ５０６はオン状態となり、メモリセルアレイ部１５０への定電流の供給を解除し、トランジスタ５３１−ｎをオン状態とする。
定電流負荷トランジスタをｂｉｔ線Ｂｉｔｎ毎に、トランジスタ５３１−１、５３１−２、５３１−ｎを設け、それぞれのｂｉｔ線Ｂｉｔｎ毎に定電流αＩＲＥＦを出力する。例えば、行デコーダ２３０と列デコーダ４００によりワード線ＷＬ１および列線Ｃ１が選択されれば、メモリセルＭ１１に書き込みが行われる。このとき、ページ消去、あるいはページ書き込みを行う場合には、列デコーダ４３０が列線Ｃ１〜Ｃｎを同時に選択すれば、メモリセルＭ１１〜Ｍ１ｎ全てのメモリセルに、同時に書き込むことができる。
定電流回路５５０は、第３実施形態の定電流回路５３０と内部の構成は同じであり、メモリセルアレイ部１５０の書き込み動作の電流を供給する。定電流回路５３０との違いは、消去動作時の電流を供給しないことになる。
定電流回路５５０は、第３実施形態の定電流回路５３０と内部の構成は同じであり、メモリセルアレイ部１５０の書き込み動作の電流を供給する。定電流回路５３０との違いは、消去動作時の電流を供給しないことになる。
定電流回路５００ａ−ｍは、第４実施形態の定電流回路５００ａと同じ構成のものが複数設けられるものとする。定電流回路５００ａ−ｍは、メモリセルアレイ部１５０の各ソース線に接続され、消去動作時に必要とされる定電流をメモリセルアレイ部１５０のそれぞれ接続されたソース線Ｓｍに出力する。定電流回路５００ａ−ｍのそれぞれの詳細動作は、第４実施形態における定電流回路５００ａと同じである。それらの動作点上の相違点は、メモリセルアレイ部１５０を分割して、それぞれの定電流回路５００ａ−ｍが消去する点である。
以上に示したように、ｂｉｔ線Ｂｉｔｍに接続されるメモリセルアレイ部１５０のドレインＤ側に配置される定電流回路５５０と、メモリセルアレイ部１５０のソースＳ側に配置される定電流回路５００ａ−ｍとで、書き込み動作と消去動作の機能を分散させることができる。
また、メモリセルアレイ部１５０において、複数のソース線Ｓｍをグループ化してグループ化したソース線Ｓｍ間を接続して、定電流回路５００ａ―ｍにグループ化したソース線の単位で接続することにより、ソース線Ｓｍをグループ化した範囲ごとにメモリセルＭｍｎを分割して消去することができる。
（第６実施形態）
図を参照し、本発明の第６実施形態として、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の適応について説明する。
図１５は、第６実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の構造を有している。
図１５（ａ）に、本発明の実施の形態で用いる不揮発性半導体メモリ素子を構成する１個のトランジスタの平面図を、（ｂ）には断面図を、（ｃ）には等価回路図を示す。図１５（ａ）〜（ｃ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤおよびソースＳから構成される。このフローティングゲートＦＧが電荷保持領域となるものであり、電極は設けられておらず、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図を参照し、本発明の第６実施形態として、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の適応について説明する。
図１５は、第６実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、コントロールゲート端子を備えないフローティングゲート型不揮発半導体メモリ素子の構造を有している。
図１５（ａ）に、本発明の実施の形態で用いる不揮発性半導体メモリ素子を構成する１個のトランジスタの平面図を、（ｂ）には断面図を、（ｃ）には等価回路図を示す。図１５（ａ）〜（ｃ）に示す不揮発性半導体メモリ素子は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤおよびソースＳから構成される。このフローティングゲートＦＧが電荷保持領域となるものであり、電極は設けられておらず、基板ＳＵＢ上に形成されたゲート絶縁層の上にポリシリコンからなるフローティングゲートＦＧが形成されている。
また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図１６に、図１５に示す不揮発性半導体メモリ素子のカップリング系の等価回路を示す。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱとなり式（１３）に示すことができる。
式（１３）において、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれフローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＣ）はフローティングゲートＦＧと基板ＳＵＢ間の容量、Ｃ（ＦＤ）はフローティングゲートＦＧとドレインＤ間の容量であり、Ｃ（ＦＳ）はフローティングゲートＦＧとソースＳ間の容量であり、Ｃ（ＦＢ）はフローティングゲートＦＧとチャネルＣＨ間の容量である。ここで、容量の合計をＣＴ（トータル）と定義すれば、各容量の関係を式（１４）で示すことができる。
また、各電位の関係を式（１５）で示すことができる。
式（１５）において、Ｑ／ＣＴはフローティングゲートに電荷が注入されているときのフローティングゲートの電圧ＶＦＧを示す。ここで、ＶＳ＝Ｖｓｕｂ＝０Ｖ（基準電位、以下同じ）とすると、式（１６）で示すことができる。
また、Ｑ＝０の場合は、式（１７）で示すことができる。
例えば、各カプリング容量のバランスを、Ｃ（ＦＣ）：Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＢ）＝０．１：０．２：０．２：０．６に設定する。
書き込み動作の場合は、ＶＤ＝６Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ≒０．５ＶＤとすると、式（１８）によってフローティングゲートの書き込み動作時の電圧ＶＦＧを得る。
書き込み動作の場合は、ＶＤ＝６Ｖ、ＶＳ＝０Ｖ、Ｖｃｈ≒０．５ＶＤとすると、式（１８）によってフローティングゲートの書き込み動作時の電圧ＶＦＧを得る。
式（１８）に示されるように、このメモリセルを構成するトランジスタでは、飽和領域で動作を行うことになるので、ホットエレクトロンが発生して、フローティングゲートに電子が注入され書き込みが行われる。
消去動作の場合には、ＶＤ＝９Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（１９）によってフローティングゲートの消去動作時の電圧ＶＦＧを得る。
消去動作の場合には、ＶＤ＝９Ｖ、ＶＳ＝ｏｐｅｎ、Ｖｃｈ＝０Ｖとすると、式（１９）によってフローティングゲートの消去動作時の電圧ＶＦＧを得る。
式（１９）に示されるように、ソースとフローティングゲート間に約７．４Ｖの電位がかかり、トンネル電流が流れて消去動作が行われる。
（第７実施形態）
図を参照し、本発明の第７実施形態として適応可能な不揮発半導体メモリ素子について説明する。
図１７は、第７実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、前述のフローティングゲートタイプと異なる構造を有する不揮発半導体メモリ素子である。
図１７（ａ）は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）タイプの不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図である。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、絶縁膜Ｎ、ゲートＧから構成される。この絶縁膜Ｎによって電荷が保持されるものであり、絶縁膜Ｎとして、窒化物（例えば、Ｎ３Ｈ４）を利用するものがある。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図を参照し、本発明の第７実施形態として適応可能な不揮発半導体メモリ素子について説明する。
図１７は、第７実施形態において説明する不揮発半導体メモリ素子の構造図である。
この図に示される不揮発半導体メモリ素子は、前述の不揮発性半導体メモリ装置１０〜５０のそれぞれのメモリセルアレイ部のメモリセルＭｍｎに適用することができる。
この不揮発半導体メモリ素子は、前述のフローティングゲートタイプと異なる構造を有する不揮発半導体メモリ素子である。
図１７（ａ）は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）タイプの不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図である。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、絶縁膜Ｎ、ゲートＧから構成される。この絶縁膜Ｎによって電荷が保持されるものであり、絶縁膜Ｎとして、窒化物（例えば、Ｎ３Ｈ４）を利用するものがある。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
また、図１７（ｂ）は、ナノクリスタルタイプの不揮発性半導体メモリ素子を構成する１個のトランジスタの断面図である。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、酸化膜ＮＣ、ゲートＧから構成される。この酸化膜ＮＣには、ナノドットクリスタルが設けられる。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
本第７実施形態で示したフローティングゲートタイプ以外の不揮発性半導体メモリ素子に対しても、書き込み動作および消去動作を行うときの電流を定電流制御することにより、それぞれの動作点を安定化させることができる。
この図に示すメモリセルは、半導体基板ＳＵＢ上に形成されたトランジスタＴｒ、ドレインＤ、ソースＳ、酸化膜ＮＣ、ゲートＧから構成される。この酸化膜ＮＣには、ナノドットクリスタルが設けられる。また、ドレインＤおよびソースＳは、それぞれ基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
本第７実施形態で示したフローティングゲートタイプ以外の不揮発性半導体メモリ素子に対しても、書き込み動作および消去動作を行うときの電流を定電流制御することにより、それぞれの動作点を安定化させることができる。
本発明により、負荷変動に影響されにくい定電流制御とすることで、書き込み動作ならびに消去動作における動作点を設定することが可能となる。また、負荷変動に影響されることなく動作点の変動範囲を制限することができる。さらに、標準ロジックのＣＭＯＳプロセスで高信頼性の不揮発性半導体メモリ装置が実現でき、ロジック混載型不揮発性半導体メモリ装置を容易に、また安価に実現することができる。
１０ 不揮発性半導体メモリ装置、
１００ メモリセルアレイ部、Ｍ１１〜Ｍｍｎ メモリセル、
２００ 行デコーダ、３００、３０１〜３００ｎ 列選択回路、４００ 列デコーダ、
５００ 定電流回路、５０１、５０３〜５０５ トランジスタ、５０２ 抵抗、
６００ 書き込み制御回路、６０２ 入力回路、６０１ 接続制御回路、
７００ センスアンプ部、８００ 電源回路、
ＷＬ１〜ＷＬｍ ワード線、Ｂｉｔ１〜Ｂｉｔｎ ｂｉｔ線、Ｃ１〜Ｃｎ 列線、
ＤＬ データ線、Ｓ ソース線、ＰＳ 制御電源線
１００ メモリセルアレイ部、Ｍ１１〜Ｍｍｎ メモリセル、
２００ 行デコーダ、３００、３０１〜３００ｎ 列選択回路、４００ 列デコーダ、
５００ 定電流回路、５０１、５０３〜５０５ トランジスタ、５０２ 抵抗、
６００ 書き込み制御回路、６０２ 入力回路、６０１ 接続制御回路、
７００ センスアンプ部、８００ 電源回路、
ＷＬ１〜ＷＬｍ ワード線、Ｂｉｔ１〜Ｂｉｔｎ ｂｉｔ線、Ｃ１〜Ｃｎ 列線、
ＤＬ データ線、Ｓ ソース線、ＰＳ 制御電源線
Claims (11)
- 電気的処理により書き込みあるいは消去が可能な複数の不揮発性半導体メモリ素子と、
前記不揮発性半導体メモリ素子の書き込みあるいは消去を行う定電流制御された電流を出力する定電流回路と、
を備えること特徴とする不揮発性半導体メモリ装置。 - ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する定電流回路と、
入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給するか否かを選択する選択素子と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記定電流回路は、
前記ｂｉｔ線ごとに設けられること
を特徴とする請求項２に記載の不揮発性半導体メモリ装置。 - 前記定電流回路は、
列制御線によって同時に選択される複数の前記ｂｉｔ線に前記電流を出力し、選択された複数の前記不揮発性半導体メモリ素子に書き込みあるいは消去を行うこと
を特徴とする請求項２または請求項３に記載の不揮発性半導体メモリ装置。 - ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する定電流回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。 - ワード線ならびにソース線と、ｂｉｔ線とからなるマトリクスの交点に配置され、前記ワード線と前記ｂｉｔ線によって選択される不揮発性半導体メモリ素子に、前記ｂｉｔ線に設定される信号に応じて書き込みあるいは消去が行われる不揮発性半導体メモリ装置であって、
電源と前記ｂｉｔ線との間に配置され、前記ｂｉｔ線に定電流制御された電流を出力する第１の定電流回路と、
入力される信号に応じて書き込み動作時あるいは消去動作時に、前記定電流回路の出力電流を前記不揮発性半導体メモリ素子に供給することを選択する選択素子と、
基準電位と前記ソース線との間に配置され、前記ソース線に定電流制御された電流を出力する第２の定電流回路と、
を備え、
前記第１の定電流回路は前記不揮発性半導体メモリ素子の書き込みを行い、前記第２の定電流回路は前記不揮発性半導体メモリ素子の消去を行うこと
を特徴とする不揮発性半導体メモリ装置。 - 前記第２の定電流回路は、
前記ソース線に接続された前記不揮発性半導体メモリ素子を範囲とする所定のブロック毎に前記不揮発性半導体メモリ素子の消去を行うこと
を特徴とする請求項６に記載の不揮発性半導体メモリ装置。 - 前記定電流回路は、
同時に選択された前記不揮発性半導体メモリ素子数に応じて、前記不揮発性半導体メモリ素子に供給される定電流制御された電流値が設定される出力電流設定部と
を備えること特徴とする請求項２から請求項７のいずれかに記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ素子は、
フローティングゲートタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ素子は、
ＭＯＮＯＳタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ素子は、
ナノクリスタルタイプの構造を有する
ことを特徴とする請求項１から請求項８までのいずれかに記載の不揮発性半導体メモリ装置。
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