JPH1083689A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1083689A JPH1083689A JP23907796A JP23907796A JPH1083689A JP H1083689 A JPH1083689 A JP H1083689A JP 23907796 A JP23907796 A JP 23907796A JP 23907796 A JP23907796 A JP 23907796A JP H1083689 A JPH1083689 A JP H1083689A
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- Japan
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- memory cell
- gate
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 書込動作後のしきい値電圧の分布幅を狭くす
る。 【解決手段】 選択メモリセルが接続される列線（ＳＢ
Ｌ）に対し、メモリセルトランジスタとチャネル導電型
の異なる選択ゲートトランジスタ（ＮＳＧ）を介して書
込バイアス電圧（ＶＳＢＬ）を供給する。この選択ゲー
トトランジスタ（ＮＳＧ）の電流駆動力は、メモリセル
のリーク電流よりも大きく、またチャネル形成時のチャ
ネル電流よりも小さい電流を供給するようにされる。選
択ワード線へ、ベリファイ電圧を印加するとチャネル形
成時大きなチャネル電流が流れて副ビット線電位が変化
して書込が抑制される。これにより、書込後しきい値電
圧分布幅を狭くする。
る。 【解決手段】 選択メモリセルが接続される列線（ＳＢ
Ｌ）に対し、メモリセルトランジスタとチャネル導電型
の異なる選択ゲートトランジスタ（ＮＳＧ）を介して書
込バイアス電圧（ＶＳＢＬ）を供給する。この選択ゲー
トトランジスタ（ＮＳＧ）の電流駆動力は、メモリセル
のリーク電流よりも大きく、またチャネル形成時のチャ
ネル電流よりも小さい電流を供給するようにされる。選
択ワード線へ、ベリファイ電圧を印加するとチャネル形
成時大きなチャネル電流が流れて副ビット線電位が変化
して書込が抑制される。これにより、書込後しきい値電
圧分布幅を狭くする。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、特にメモリセルが１つの積層ゲートトラ
ンジスタで構成される不揮発性半導体記憶装置の書込／
消去を高速に行なうための構成に関する。
憶装置に関し、特にメモリセルが１つの積層ゲートトラ
ンジスタで構成される不揮発性半導体記憶装置の書込／
消去を高速に行なうための構成に関する。
【０００２】
【従来の技術】図４４は、従来のフラッシュＥＥＰＲＯ
Ｍ（電気的に書換消去可能なメモリ；以下、フラッシュ
メモリと称す）のメモリセルの電気的等価回路を示す図
である。図４４において、フラッシュメモリセルは、ド
レインノードＤと、ソースノードＳと、これらソースノ
ードＳおよびドレインノードＤとトンネル絶縁膜により
分離されるフローティングゲートＦＧと、フローティン
グゲートＦＧ上に層間絶縁膜を介して形成されるコント
ロールゲートＣＧを含む積層ゲートトランジスタで構成
される。このフローティングゲートＦＧの電子の蓄積量
に従って、この積層ゲートトランジスタのしきい値電圧
が変化する。積層ゲートトランジスタの有するしきい値
電圧よりも絶対値の大きな電圧がコントロールゲートＣ
Ｇに印加されると、この積層ゲートトランジスタが導通
し、電流が流れる。一方、このコントロールゲートＣＧ
に印加される電圧の絶対値が、積層ゲートトランジスタ
の有するしきい値電圧の絶対値よりも小さい場合には、
積層ゲートトランジスタはオフ状態を維持し、電流は流
れない。この電流の有無を検出することにより、このフ
ラッシュメモリセルの記憶情報を読出す。したがってフ
ラッシュメモリセルは、フローティングゲートＦＧに蓄
積される電子の量に応じて“０”および“１”のデータ
を記憶する。
Ｍ（電気的に書換消去可能なメモリ；以下、フラッシュ
メモリと称す）のメモリセルの電気的等価回路を示す図
である。図４４において、フラッシュメモリセルは、ド
レインノードＤと、ソースノードＳと、これらソースノ
ードＳおよびドレインノードＤとトンネル絶縁膜により
分離されるフローティングゲートＦＧと、フローティン
グゲートＦＧ上に層間絶縁膜を介して形成されるコント
ロールゲートＣＧを含む積層ゲートトランジスタで構成
される。このフローティングゲートＦＧの電子の蓄積量
に従って、この積層ゲートトランジスタのしきい値電圧
が変化する。積層ゲートトランジスタの有するしきい値
電圧よりも絶対値の大きな電圧がコントロールゲートＣ
Ｇに印加されると、この積層ゲートトランジスタが導通
し、電流が流れる。一方、このコントロールゲートＣＧ
に印加される電圧の絶対値が、積層ゲートトランジスタ
の有するしきい値電圧の絶対値よりも小さい場合には、
積層ゲートトランジスタはオフ状態を維持し、電流は流
れない。この電流の有無を検出することにより、このフ
ラッシュメモリセルの記憶情報を読出す。したがってフ
ラッシュメモリセルは、フローティングゲートＦＧに蓄
積される電子の量に応じて“０”および“１”のデータ
を記憶する。
【０００３】フローティングゲートＦＧは、周辺部分か
ら絶縁膜により分離されており、その格納電子は、不揮
発的にフローティングゲートＦＧに格納される。したが
って、このフラッシュメモリセルは、一旦情報を格納す
ると、不揮発的にその記憶情報を保持する。このよう
な、不揮発性半導体記憶装置の１種であるフラッシュメ
モリは、そのメモリセルが１つのトランジスタで構成さ
れるため、１個のＭＯＳトランジスタ（絶縁ゲート型電
界効果トランジスタ）と１個のキャパシタでメモリセル
が構成されるダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）に比べてビット単価が安く、また高集積
化にも適しているため、次世代を担うメモリデバイスと
して期待されている。
ら絶縁膜により分離されており、その格納電子は、不揮
発的にフローティングゲートＦＧに格納される。したが
って、このフラッシュメモリセルは、一旦情報を格納す
ると、不揮発的にその記憶情報を保持する。このよう
な、不揮発性半導体記憶装置の１種であるフラッシュメ
モリは、そのメモリセルが１つのトランジスタで構成さ
れるため、１個のＭＯＳトランジスタ（絶縁ゲート型電
界効果トランジスタ）と１個のキャパシタでメモリセル
が構成されるダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）に比べてビット単価が安く、また高集積
化にも適しているため、次世代を担うメモリデバイスと
して期待されている。
【０００４】このフラッシュメモリにおいて、情報を記
憶するためのデータ書込時には、フローティングゲート
ＦＧへの電子の注入／引抜きが行なわれる。このデータ
書込方法には種々の方法が存在する。以下に、この代表
的なデータ書込動作について説明する。
憶するためのデータ書込時には、フローティングゲート
ＦＧへの電子の注入／引抜きが行なわれる。このデータ
書込方法には種々の方法が存在する。以下に、この代表
的なデータ書込動作について説明する。
【０００５】図４５は、従来のＮＯＲ型フラッシュメモ
リセルの断面構造および書込（プログラム）動作時の電
圧印加態様を示す図である。図４５において、フラッシ
ュメモリセルは、半導体基板領域としてのＰウェル９３
１表面に互いに間をおいて形成される高濃度ｎ型（ｎ
＋）不純物領域９３２および９３３と、このＰウェル９
３１表面の不純物領域９３２および９３３の間のチャネ
ル形成領域上に薄いトンネル絶縁膜９３４を介して形成
されるフローティングゲート９３５と、このフローティ
ングゲート９３５上に層間絶縁膜９３６を介して形成さ
れるコントロールゲート電極９３７を含む。不純物領域
９３２が、ソース領域として作用し、ソースノードＳに
接続され、不純物領域９３３がドレイン領域として作用
し、ドレインノードＤに接続される。
リセルの断面構造および書込（プログラム）動作時の電
圧印加態様を示す図である。図４５において、フラッシ
ュメモリセルは、半導体基板領域としてのＰウェル９３
１表面に互いに間をおいて形成される高濃度ｎ型（ｎ
＋）不純物領域９３２および９３３と、このＰウェル９
３１表面の不純物領域９３２および９３３の間のチャネ
ル形成領域上に薄いトンネル絶縁膜９３４を介して形成
されるフローティングゲート９３５と、このフローティ
ングゲート９３５上に層間絶縁膜９３６を介して形成さ
れるコントロールゲート電極９３７を含む。不純物領域
９３２が、ソース領域として作用し、ソースノードＳに
接続され、不純物領域９３３がドレイン領域として作用
し、ドレインノードＤに接続される。
【０００６】ＮＯＲ型フラッシュメモリにおいては、ソ
ース不純物領域９３２（Ｓ）がソース線に接続され、ド
レイン不純物領域９３３（Ｄ）がビット線に接続され
る。コントロールゲート電極９３７（ＣＧ）がワード線
に接続される。フラッシュメモリセルは、行列状に配列
され、各列に対応してビット線が配置され、各行に対応
してワード線が配置される。ビット線には、対応の列の
すべてのメモリセルが接続され、ワード線には対応の行
のメモリセルのコントロールゲートが接続される。
ース不純物領域９３２（Ｓ）がソース線に接続され、ド
レイン不純物領域９３３（Ｄ）がビット線に接続され
る。コントロールゲート電極９３７（ＣＧ）がワード線
に接続される。フラッシュメモリセルは、行列状に配列
され、各列に対応してビット線が配置され、各行に対応
してワード線が配置される。ビット線には、対応の列の
すべてのメモリセルが接続され、ワード線には対応の行
のメモリセルのコントロールゲートが接続される。
【０００７】書込動作においては、図４５に示すよう
に、ドレイン不純物領域９３３に＋５Ｖ程度の電圧、コ
ントロールゲート電極９３７に＋１０Ｖ程度の電圧が印
加される。また、ソース不純物領域９３２およびＰウェ
ル９３１は、接地電圧（０Ｖ）に保持される。
に、ドレイン不純物領域９３３に＋５Ｖ程度の電圧、コ
ントロールゲート電極９３７に＋１０Ｖ程度の電圧が印
加される。また、ソース不純物領域９３２およびＰウェ
ル９３１は、接地電圧（０Ｖ）に保持される。
【０００８】この電圧印加条件の下では、積層ゲートト
ランジスタ（以下、メモリトランジスタと称す）におい
ては、コントロールゲート電極９３７に印加された電圧
に従ってチャネルが形成され、このチャネル領域に数百
μＡの電流が流れる。ソース不純物領域９３２からドレ
イン不純物領域９３３へチャネルを介して流れた電子の
うち、ドレイン不純物領域９３３近傍で加速された電子
は、このドレイン不純物領域９３３近傍に形成されるド
レイン高電界により、高いエネルギを有する電子、いわ
ゆるチャネルホットエレクトロンとなる。
ランジスタ（以下、メモリトランジスタと称す）におい
ては、コントロールゲート電極９３７に印加された電圧
に従ってチャネルが形成され、このチャネル領域に数百
μＡの電流が流れる。ソース不純物領域９３２からドレ
イン不純物領域９３３へチャネルを介して流れた電子の
うち、ドレイン不純物領域９３３近傍で加速された電子
は、このドレイン不純物領域９３３近傍に形成されるド
レイン高電界により、高いエネルギを有する電子、いわ
ゆるチャネルホットエレクトロンとなる。
【０００９】このチャネルホットエレクトロンは、コン
トロールゲート電極９３７に印加される電圧により誘起
される電界により、図４５の矢印Ａで示すように、フロ
ーティングゲート電極９３５に注入される。このフロー
ティングゲート９３５に電子が蓄積されると、メモリト
ランジスタのしきい値電圧Ｖｔｈがたとえば８Ｖとな
る。この状態が、書込（プログラム）状態と呼ばれ、デ
ータ“０”を記憶する状態に対応付けられる。
トロールゲート電極９３７に印加される電圧により誘起
される電界により、図４５の矢印Ａで示すように、フロ
ーティングゲート電極９３５に注入される。このフロー
ティングゲート９３５に電子が蓄積されると、メモリト
ランジスタのしきい値電圧Ｖｔｈがたとえば８Ｖとな
る。この状態が、書込（プログラム）状態と呼ばれ、デ
ータ“０”を記憶する状態に対応付けられる。
【００１０】次に、消去動作について図４６を参照して
説明する。この消去動作時においては、図４６に示すよ
うに、ソース不純物領域９３２に、＋５Ｖ程度の電圧が
印加され、コントロールゲート電極９３７には−１０Ｖ
程度の負電圧が印加され、Ｐウェル９３１は接地電圧レ
ベルに保持される。このとき、ドレイン不純物領域３３
は開放状態とされる。
説明する。この消去動作時においては、図４６に示すよ
うに、ソース不純物領域９３２に、＋５Ｖ程度の電圧が
印加され、コントロールゲート電極９３７には−１０Ｖ
程度の負電圧が印加され、Ｐウェル９３１は接地電圧レ
ベルに保持される。このとき、ドレイン不純物領域３３
は開放状態とされる。
【００１１】この電圧印加条件の下では、ソース不純物
領域９３２と、コントロールゲート電極９３７の間に印
加される高電圧により、フローティングゲート電極９３
５とソース不純物領域９３２の間に高電界が印加され、
図４６の矢印Ｂで示すように、フローティングゲート電
極９３５に存在する電子が、薄いトンネル絶縁膜９３４
をＦＮ（ファウラー−ノルドハイム）トンネル現象によ
って通過する。このＦＮトンネル現象により、フローテ
ィングゲート電極９３５に存在する電子が引抜かれ、フ
ローティングゲート電極９３５に存在する電子の量が少
なくなり、メモリトランジスタのしきい値電圧Ｖｔｈ
が、たとえば２Ｖとなる。この状態が、消去状態と呼ば
れ、データ“１”を格納する状態に対応付けられる。
領域９３２と、コントロールゲート電極９３７の間に印
加される高電圧により、フローティングゲート電極９３
５とソース不純物領域９３２の間に高電界が印加され、
図４６の矢印Ｂで示すように、フローティングゲート電
極９３５に存在する電子が、薄いトンネル絶縁膜９３４
をＦＮ（ファウラー−ノルドハイム）トンネル現象によ
って通過する。このＦＮトンネル現象により、フローテ
ィングゲート電極９３５に存在する電子が引抜かれ、フ
ローティングゲート電極９３５に存在する電子の量が少
なくなり、メモリトランジスタのしきい値電圧Ｖｔｈ
が、たとえば２Ｖとなる。この状態が、消去状態と呼ば
れ、データ“１”を格納する状態に対応付けられる。
【００１２】上述のようなチャネルホットエレクトロン
（ＣＨＥ）により書込を行ない、ＦＮトンネル現象によ
って消去を行なういわゆるＮＯＲ型フラッシュセル以外
に、、単一電源化のために、書込および消去時の消費電
力を低減したメモリセルが種々開発されている。このよ
うなフラッシュメモリセルの１つに、ＤＩＮＯＲ（divi
ded bit line NOR）型フラッシュメモリがある。
（ＣＨＥ）により書込を行ない、ＦＮトンネル現象によ
って消去を行なういわゆるＮＯＲ型フラッシュセル以外
に、、単一電源化のために、書込および消去時の消費電
力を低減したメモリセルが種々開発されている。このよ
うなフラッシュメモリセルの１つに、ＤＩＮＯＲ（divi
ded bit line NOR）型フラッシュメモリがある。
【００１３】図４７は、ＤＩＮＯＲ型フラッシュメモリ
のセル構造および書込動作時の電圧印加条件を示す図で
ある。図４７に示すように、ＤＩＮＯＲ型フラッシュメ
モリセルは、ＮＯＲ型フラッシュメモリセルと同じ構造
を備え、対応する部分には同一の参照番号を付す。ただ
し、このＤＩＮＯＲ型フラッシュメモリセル構造におい
ては、ソース不純物領域９３２およびドレイン不純物領
域９３３とフローティングゲート電極９３５とは、トン
ネル絶縁膜９３４を介してオーバラップする領域が存在
する。
のセル構造および書込動作時の電圧印加条件を示す図で
ある。図４７に示すように、ＤＩＮＯＲ型フラッシュメ
モリセルは、ＮＯＲ型フラッシュメモリセルと同じ構造
を備え、対応する部分には同一の参照番号を付す。ただ
し、このＤＩＮＯＲ型フラッシュメモリセル構造におい
ては、ソース不純物領域９３２およびドレイン不純物領
域９３３とフローティングゲート電極９３５とは、トン
ネル絶縁膜９３４を介してオーバラップする領域が存在
する。
【００１４】ＤＩＮＯＲ型フラッシュメモリにおいて
は、メモリセル列に対応して主ビット線が配置される。
またメモリセル列それぞれにおいて、所定数のメモリセ
ルごとに副ビット線が配置され、メモリセルは副ビット
線に接続される。副ビット線は対応の主ビット線に選択
ゲートトランジスタを介して接続される。選択されたメ
モリセルが接続される副ビット線のみが主ビット線に接
続される。ビット線を主ビット線および副ビット線と階
層構造とすることにより、主ビット線に接続されるメモ
リセルの数が等価的に低減され、主ビット線に接続する
寄生容量を低減することができる。
は、メモリセル列に対応して主ビット線が配置される。
またメモリセル列それぞれにおいて、所定数のメモリセ
ルごとに副ビット線が配置され、メモリセルは副ビット
線に接続される。副ビット線は対応の主ビット線に選択
ゲートトランジスタを介して接続される。選択されたメ
モリセルが接続される副ビット線のみが主ビット線に接
続される。ビット線を主ビット線および副ビット線と階
層構造とすることにより、主ビット線に接続されるメモ
リセルの数が等価的に低減され、主ビット線に接続する
寄生容量を低減することができる。
【００１５】図４７において、ソース不純物領域９３２
は、すべてのメモリセルまたは所定数のメモリセルで構
成されるブロック（セクタ）においてソース線を介して
そのブロック内のメモリセルのソース不純物領域９３２
が共通に電気的に接続される。コントロールゲート電極
９３７にはワード線が接続され、ドレイン不純物領域９
３３は、副ビット線に接続される。データの書込／読出
は、副ビット線および主ビット線を介して行なわれる。
は、すべてのメモリセルまたは所定数のメモリセルで構
成されるブロック（セクタ）においてソース線を介して
そのブロック内のメモリセルのソース不純物領域９３２
が共通に電気的に接続される。コントロールゲート電極
９３７にはワード線が接続され、ドレイン不純物領域９
３３は、副ビット線に接続される。データの書込／読出
は、副ビット線および主ビット線を介して行なわれる。
【００１６】書込動作時においては、図４７に示すよう
に、コントロールゲート電極９３７に−８〜−１１Ｖ程
度の負電位が印加され、ドレイン不純物領域９３３に
は、＋４〜＋８Ｖ程度の正電位が印加される。Ｐウェル
９３１は、接地電圧（０Ｖ）に保持され、ソース不純物
領域９３２は開放状態に保持される。この状態において
は、フローティングゲート電極９３５とドレイン不純物
領域９３３とがオーバラップした領域のトンネル絶縁膜
９３４に強電界が印加される。この強電界の印加によ
り、ＦＮトンネル現象が生じ、フローティングゲート電
極９３５からトンネル絶縁膜９３４を介してドレイン不
純物領域９３３へ電子が注入される。この書込動作によ
り、フローティングゲート電極９３５から電子が引抜か
れるため、メモリセルは、“ローＶｔ”状態（しきい値
電圧が低い状態）となる。
に、コントロールゲート電極９３７に−８〜−１１Ｖ程
度の負電位が印加され、ドレイン不純物領域９３３に
は、＋４〜＋８Ｖ程度の正電位が印加される。Ｐウェル
９３１は、接地電圧（０Ｖ）に保持され、ソース不純物
領域９３２は開放状態に保持される。この状態において
は、フローティングゲート電極９３５とドレイン不純物
領域９３３とがオーバラップした領域のトンネル絶縁膜
９３４に強電界が印加される。この強電界の印加によ
り、ＦＮトンネル現象が生じ、フローティングゲート電
極９３５からトンネル絶縁膜９３４を介してドレイン不
純物領域９３３へ電子が注入される。この書込動作によ
り、フローティングゲート電極９３５から電子が引抜か
れるため、メモリセルは、“ローＶｔ”状態（しきい値
電圧が低い状態）となる。
【００１７】一方、消去動作においては、図４８に示す
ように、コントロールゲート電極９３７に＋８〜＋１２
Ｖ程度の正電位が印加され、ソース不純物領域９３２お
よびＰウェル９３１に−６〜−１１Ｖ程度の負電位が印
加される。ドレイン不純物領域９３３は開放状態に維持
される。この状態においては、コントロールゲート電極
９３７へ印加された高い正電位により、電子９３８のチ
ャネル層が形成され、コントロールゲート電極９３７と
Ｐウェルの間の大きな電圧により、チャネル層とフロー
ティングゲート電極９３５との間のトンネル絶縁膜９３
０に強電界が印加される。この強電界により、ＦＮトン
ネル現象が生じ、チャネル層の電子９３８がフローティ
ングゲート９３５へ注入される。この消去動作により、
メモリセルは、“ハイＶｔ”状態（しきい値電圧Ｖｔｈ
が高い状態）となる。
ように、コントロールゲート電極９３７に＋８〜＋１２
Ｖ程度の正電位が印加され、ソース不純物領域９３２お
よびＰウェル９３１に−６〜−１１Ｖ程度の負電位が印
加される。ドレイン不純物領域９３３は開放状態に維持
される。この状態においては、コントロールゲート電極
９３７へ印加された高い正電位により、電子９３８のチ
ャネル層が形成され、コントロールゲート電極９３７と
Ｐウェルの間の大きな電圧により、チャネル層とフロー
ティングゲート電極９３５との間のトンネル絶縁膜９３
０に強電界が印加される。この強電界により、ＦＮトン
ネル現象が生じ、チャネル層の電子９３８がフローティ
ングゲート９３５へ注入される。この消去動作により、
メモリセルは、“ハイＶｔ”状態（しきい値電圧Ｖｔｈ
が高い状態）となる。
【００１８】読出動作時においては、コントロールゲー
ト電極３７に、“ハイＶｔ”と、“ローＶｔ”のほぼ中
間となる＋３〜＋５Ｖ程度の正電位が印加される。ソー
ス不純物領域９３２およびＰウェル９３１は接地状態と
される。ドレイン不純物領域９３３に＋１〜＋２Ｖ程度
の正電位を印加し、このメモリセルトランジスタに電流
が流れるかどうかを検出し、その検出結果に基づいて、
メモリセルが“ハイＶｔ”状態か“ローＶｔ”状態にあ
るかを判定する。
ト電極３７に、“ハイＶｔ”と、“ローＶｔ”のほぼ中
間となる＋３〜＋５Ｖ程度の正電位が印加される。ソー
ス不純物領域９３２およびＰウェル９３１は接地状態と
される。ドレイン不純物領域９３３に＋１〜＋２Ｖ程度
の正電位を印加し、このメモリセルトランジスタに電流
が流れるかどうかを検出し、その検出結果に基づいて、
メモリセルが“ハイＶｔ”状態か“ローＶｔ”状態にあ
るかを判定する。
【００１９】このＤＩＮＯＲ型フラッシュメモリにおい
ては、書込動作と消去動作が通常のＮＯＲ型フラッシュ
メモリと逆である。
ては、書込動作と消去動作が通常のＮＯＲ型フラッシュ
メモリと逆である。
【００２０】さらに最近、メモリセルをｐチャネルＭＯ
Ｓ（ＰＭＯＳ）トランジスタで作製し、バンド間トンネ
ル電流誘起ホットエレクトロン注入電流を用いて書込を
行なうフラッシュメモリが考案されている。以下、この
ＰＭＯＳトランジスタを用いるＤＩＮＯＲフラッシュメ
モリの動作原理について説明する。
Ｓ（ＰＭＯＳ）トランジスタで作製し、バンド間トンネ
ル電流誘起ホットエレクトロン注入電流を用いて書込を
行なうフラッシュメモリが考案されている。以下、この
ＰＭＯＳトランジスタを用いるＤＩＮＯＲフラッシュメ
モリの動作原理について説明する。
【００２１】図４９は、ＰＭＯＳ型ＤＩＮＯＲフラッシ
ュメモリセルの断面構造および書込時における電圧印加
条件を示す図である。図４９において、ＰＭＯＳ型フラ
ッシュメモリセルは、Ｎ型ウェル１の表面に互いに間を
おいて形成される高濃度ｐ型不純物領域２および３と、
これらのｐ型不純物領域２および３の間のチャネル領域
の薄いトンネル絶縁膜４を介して形成されるフローティ
ングゲート電極５と、フローティングゲート電極５上に
層間絶縁膜６を介して形成されるコントロール電極７を
含む。ｐ型不純物領域２は、ソース領域として作用し、
ｐ型不純物領域３は、ドレイン領域として作用する。こ
れらのｐ型不純物領域２および３は、トンネル絶縁膜４
を介してフローティングゲート電極５とオーバラップす
る領域を有している。
ュメモリセルの断面構造および書込時における電圧印加
条件を示す図である。図４９において、ＰＭＯＳ型フラ
ッシュメモリセルは、Ｎ型ウェル１の表面に互いに間を
おいて形成される高濃度ｐ型不純物領域２および３と、
これらのｐ型不純物領域２および３の間のチャネル領域
の薄いトンネル絶縁膜４を介して形成されるフローティ
ングゲート電極５と、フローティングゲート電極５上に
層間絶縁膜６を介して形成されるコントロール電極７を
含む。ｐ型不純物領域２は、ソース領域として作用し、
ｐ型不純物領域３は、ドレイン領域として作用する。こ
れらのｐ型不純物領域２および３は、トンネル絶縁膜４
を介してフローティングゲート電極５とオーバラップす
る領域を有している。
【００２２】書込動作時においては、図４９に示すよう
に、コントロールゲート電極７に、＋４〜＋１１Ｖ程度
の正電位が印加され、ドレイン不純物領域３に−３〜−
１０Ｖ程度の負電位が印加され、ソース不純物領域は開
放状態にされる。Ｎウェル１は接地電位に保持される。
すなわち、図４７に示すｎチャネルＭＯＳトランジスタ
を用いるＤＩＮＯＲ型フラッシュメモリセルの書込時の
電圧と逆極性の電圧が印加される。ここで、図４９にお
いて、Ｎウェル１とｐ型不純物領域２および３の間に
は、それぞれＰＮ接合２ａおよび３ａが形成されてい
る。
に、コントロールゲート電極７に、＋４〜＋１１Ｖ程度
の正電位が印加され、ドレイン不純物領域３に−３〜−
１０Ｖ程度の負電位が印加され、ソース不純物領域は開
放状態にされる。Ｎウェル１は接地電位に保持される。
すなわち、図４７に示すｎチャネルＭＯＳトランジスタ
を用いるＤＩＮＯＲ型フラッシュメモリセルの書込時の
電圧と逆極性の電圧が印加される。ここで、図４９にお
いて、Ｎウェル１とｐ型不純物領域２および３の間に
は、それぞれＰＮ接合２ａおよび３ａが形成されてい
る。
【００２３】この電圧印加条件においては、ドレイン不
純物領域３において、高電界が印加され、バンド−バン
ド間トンネリング電流が発生し、その拡大図において示
すように、電子−正孔対９が生成される。この生成され
た電子−正孔対９のうち、電子９ａが、横方向の電界に
よりチャネル領域へ向かって加速される。これらの加速
された電子が高エネルギを得てホットエレクトロンとな
る。コントロールゲート電極７には、正電位が印加され
ており、このホットエレクトロンがコントロールゲート
電極７とドレイン不純物領域３の間の高電圧により誘起
される高電界により加速されて、トンネル絶縁膜４を介
してフローティングゲート電極５へ注入される。このバ
ンド−バンド間トンネリング電流誘起ホットエレクトロ
ン注入により、フローティングゲート電極５への電子の
注入を行なうことにより、メモリセルの書込動作が行な
われる。この書込動作により、メモリセルは、ｐチャネ
ル型トランジスタであるため、しきい値電圧の絶対値値
が小さな“ローＶｔ”となる。
純物領域３において、高電界が印加され、バンド−バン
ド間トンネリング電流が発生し、その拡大図において示
すように、電子−正孔対９が生成される。この生成され
た電子−正孔対９のうち、電子９ａが、横方向の電界に
よりチャネル領域へ向かって加速される。これらの加速
された電子が高エネルギを得てホットエレクトロンとな
る。コントロールゲート電極７には、正電位が印加され
ており、このホットエレクトロンがコントロールゲート
電極７とドレイン不純物領域３の間の高電圧により誘起
される高電界により加速されて、トンネル絶縁膜４を介
してフローティングゲート電極５へ注入される。このバ
ンド−バンド間トンネリング電流誘起ホットエレクトロ
ン注入により、フローティングゲート電極５への電子の
注入を行なうことにより、メモリセルの書込動作が行な
われる。この書込動作により、メモリセルは、ｐチャネ
ル型トランジスタであるため、しきい値電圧の絶対値値
が小さな“ローＶｔ”となる。
【００２４】図５０は、このバンド−バンド間トンネリ
ング現象を説明するための図である。図５０において、
ゲート電極（フローティングゲート電極）とｎ型不純物
領域（ドレイン不純物領域）の間のトンネル絶縁膜（酸
化膜）における価電子帯Ｅｖおよび伝導帯Ｅｃを示す。
書込時の電圧印加条件の下では、ドレイン不純物領域に
おけるデプレション領域においてシリコンエネルギバン
ドの曲がりが生じる。このバンドの曲がりがシリコンの
バンドギャップよりも大きくなると、価電子帯Ｅｖが伝
導帯Ｅｃよりも上にない、シリコン基板の価電子帯Ｅｖ
の電子が伝導帯Ｅｃにトンネリングし、価電子帯Ｅｖに
正孔を残すことにより、電子−正孔対が発生する。この
伝導帯Ｅｃにトンネリングした電子が、デプレション領
域における高電界により加速されてホットエレクトロン
となる。
ング現象を説明するための図である。図５０において、
ゲート電極（フローティングゲート電極）とｎ型不純物
領域（ドレイン不純物領域）の間のトンネル絶縁膜（酸
化膜）における価電子帯Ｅｖおよび伝導帯Ｅｃを示す。
書込時の電圧印加条件の下では、ドレイン不純物領域に
おけるデプレション領域においてシリコンエネルギバン
ドの曲がりが生じる。このバンドの曲がりがシリコンの
バンドギャップよりも大きくなると、価電子帯Ｅｖが伝
導帯Ｅｃよりも上にない、シリコン基板の価電子帯Ｅｖ
の電子が伝導帯Ｅｃにトンネリングし、価電子帯Ｅｖに
正孔を残すことにより、電子−正孔対が発生する。この
伝導帯Ｅｃにトンネリングした電子が、デプレション領
域における高電界により加速されてホットエレクトロン
となる。
【００２５】このシリコン基板内（ドレイン不純物）に
おけるバンドの曲がりは、シリコン基板（ドレイン不純
物領域）における電界強度が大きくなれば大きくなる。
おけるバンドの曲がりは、シリコン基板（ドレイン不純
物領域）における電界強度が大きくなれば大きくなる。
【００２６】次に、図５１を参照して、消去動作につい
て説明する。消去動作時においては、コントロールゲー
ト電極７に−５〜−１２Ｖ程度の負電位が印加されて、
ソース不純物領域２およびＮウェル１に＋５〜＋１２Ｖ
程度の正電位が印加され、ドレイン不純物領域３は、開
放状態にされる。この場合においても、ｎチャネル型Ｍ
ＯＳトランジスタを用いるＤＩＮＯＲ型フラッシュメモ
リセルの消去時と逆の極性の電圧が印加される。コント
ロールゲート電極７に対する大きな負電位により、Ｎウ
ェル１の不純物領域２および３の間の領域に正孔９ｂの
チャネル層が形成される。この形成されたチャネル層と
フローティングゲート電極５との間のトンネル絶縁膜４
に、コントロールゲート電極７とＮウェル１の間に印加
される電圧により高電界が印加され、ＦＮトンネル現象
により、フローティングゲート電極５から正孔のチャネ
ル層（ｐ型チャネル層）８へ電子が引抜かれる。この消
去動作により、メモリセルは、“ハイＶｔ”（しきい値
電圧の絶対値が大きくなった状態）となる。
て説明する。消去動作時においては、コントロールゲー
ト電極７に−５〜−１２Ｖ程度の負電位が印加されて、
ソース不純物領域２およびＮウェル１に＋５〜＋１２Ｖ
程度の正電位が印加され、ドレイン不純物領域３は、開
放状態にされる。この場合においても、ｎチャネル型Ｍ
ＯＳトランジスタを用いるＤＩＮＯＲ型フラッシュメモ
リセルの消去時と逆の極性の電圧が印加される。コント
ロールゲート電極７に対する大きな負電位により、Ｎウ
ェル１の不純物領域２および３の間の領域に正孔９ｂの
チャネル層が形成される。この形成されたチャネル層と
フローティングゲート電極５との間のトンネル絶縁膜４
に、コントロールゲート電極７とＮウェル１の間に印加
される電圧により高電界が印加され、ＦＮトンネル現象
により、フローティングゲート電極５から正孔のチャネ
ル層（ｐ型チャネル層）８へ電子が引抜かれる。この消
去動作により、メモリセルは、“ハイＶｔ”（しきい値
電圧の絶対値が大きくなった状態）となる。
【００２７】読出動作時においては、コントロールゲー
ト電極７に“ハイＶｔ”と“ローＶｔ”のほぼ中間とな
る−１．５〜−５Ｖ程度の負電位が印加され、ソース不
純物領域２およびＮウェル１が接地電位に保持され、ビ
ット線に電流を生じさせるために、ドレイン不純物領域
３に−０．１〜−２Ｖ程度の負電位が印加される。メモ
リセルを介してドレイン不純物領域３が接続するビット
線に電流が流れるか否かを検出することにより、このメ
モリセルが“ローＶｔ”であるか“ハイＶｔ”であるか
を判定する。
ト電極７に“ハイＶｔ”と“ローＶｔ”のほぼ中間とな
る−１．５〜−５Ｖ程度の負電位が印加され、ソース不
純物領域２およびＮウェル１が接地電位に保持され、ビ
ット線に電流を生じさせるために、ドレイン不純物領域
３に−０．１〜−２Ｖ程度の負電位が印加される。メモ
リセルを介してドレイン不純物領域３が接続するビット
線に電流が流れるか否かを検出することにより、このメ
モリセルが“ローＶｔ”であるか“ハイＶｔ”であるか
を判定する。
【００２８】このＰＭＯＳ型メモリセルの場合、バンド
−バンド間トンネル電流により発生する電子−正孔対９
のうち正孔９ｂ（図４９参照）は、ドレイン不純物領域
３内に引っ張られ、そのドレイン不純物領域において高
濃度に存在する正孔により散乱を起こしてエネルギが奪
われる。したがって、発生した電子−正孔対からホット
ホール（熱正孔）が生じることはなく、また仮にホット
ホールが存在した場合においても、フローティングゲー
ト電極は書込動作時正電位に設定されるため、ホットホ
ールがフローティングゲート電極５へ注入されることは
ない。したがって、このトンネル絶縁膜４へのホットホ
ール注入が生じることがなく、トンネル絶縁膜のホット
ホール注入による劣化を防止することができる。また、
ホットホールのトンネル絶縁膜への注入が生じないた
め、ＮＭＯＳ型メモリセルにおける電界緩和層が不要と
なり、実効ゲート長さをＮＭＯＳ型メモリセル構造に比
べて長くすることができ、より微細化が可能となり、高
集積化が可能となる。
−バンド間トンネル電流により発生する電子−正孔対９
のうち正孔９ｂ（図４９参照）は、ドレイン不純物領域
３内に引っ張られ、そのドレイン不純物領域において高
濃度に存在する正孔により散乱を起こしてエネルギが奪
われる。したがって、発生した電子−正孔対からホット
ホール（熱正孔）が生じることはなく、また仮にホット
ホールが存在した場合においても、フローティングゲー
ト電極は書込動作時正電位に設定されるため、ホットホ
ールがフローティングゲート電極５へ注入されることは
ない。したがって、このトンネル絶縁膜４へのホットホ
ール注入が生じることがなく、トンネル絶縁膜のホット
ホール注入による劣化を防止することができる。また、
ホットホールのトンネル絶縁膜への注入が生じないた
め、ＮＭＯＳ型メモリセルにおける電界緩和層が不要と
なり、実効ゲート長さをＮＭＯＳ型メモリセル構造に比
べて長くすることができ、より微細化が可能となり、高
集積化が可能となる。
【００２９】さらに、フローティングゲート電極への電
子注入時において、このバンド−バンド間トンネル電流
注入の電子注入効率は、ＦＮトンネル電流による電子の
引抜きを書込または消去動作に用いるものに比べて高い
（ＦＮトンネル電流よりもバンド−バンド間トンネル電
流が一桁ないし二桁大きい）。したがって、同一の速度
での書込を低消費電流で実現でき、またＮＭＯＳ型メモ
リセルと同一消費電流で書込を行なう場合、高速で書込
を実現することができるという利点を備えている。
子注入時において、このバンド−バンド間トンネル電流
注入の電子注入効率は、ＦＮトンネル電流による電子の
引抜きを書込または消去動作に用いるものに比べて高い
（ＦＮトンネル電流よりもバンド−バンド間トンネル電
流が一桁ないし二桁大きい）。したがって、同一の速度
での書込を低消費電流で実現でき、またＮＭＯＳ型メモ
リセルと同一消費電流で書込を行なう場合、高速で書込
を実現することができるという利点を備えている。
【００３０】上述のＰＭＯＳ型ＤＩＮＯＲフラッシュメ
モリは、T.Ohnakado et.al.,“Novel Electron Injecti
on Method Using Band-to-Band Tunneliing Induced Ho
t Electron（BBHE）for Flash Memory with a P-channe
l Cell”, IEEE,IEDM,Technical Digest of Papers, p
p.279-282, 1995. 、O.Sakamoto et.al.,“AHigh Progr
amming Throughput 0.35μｍ P-channel DINOR Flash M
emory ”, IEEE, 1996 Symposium on VLSI Technology
Digest of Papers, pp.222-223,1996に示されているよ
うに、４μｓｅｃで５１２バイトの同時並列書込を低消
費電力で行なうことが可能であり、また書込データ転送
レートは、８ｎｓｅｃ／バイトと超高速を達成してい
る。したがって、このバンド−バンド間トンネル電流誘
起ホットエレクトロン注入電流を用いる書込方式を適用
したＰＭＯＳ型ＤＩＮＯＲフラッシュメモリは、次世代
の３．３Ｖ単一外部電源動作の高性能フラッシュメモリ
として有望なものといえる。
モリは、T.Ohnakado et.al.,“Novel Electron Injecti
on Method Using Band-to-Band Tunneliing Induced Ho
t Electron（BBHE）for Flash Memory with a P-channe
l Cell”, IEEE,IEDM,Technical Digest of Papers, p
p.279-282, 1995. 、O.Sakamoto et.al.,“AHigh Progr
amming Throughput 0.35μｍ P-channel DINOR Flash M
emory ”, IEEE, 1996 Symposium on VLSI Technology
Digest of Papers, pp.222-223,1996に示されているよ
うに、４μｓｅｃで５１２バイトの同時並列書込を低消
費電力で行なうことが可能であり、また書込データ転送
レートは、８ｎｓｅｃ／バイトと超高速を達成してい
る。したがって、このバンド−バンド間トンネル電流誘
起ホットエレクトロン注入電流を用いる書込方式を適用
したＰＭＯＳ型ＤＩＮＯＲフラッシュメモリは、次世代
の３．３Ｖ単一外部電源動作の高性能フラッシュメモリ
として有望なものといえる。
【００３１】
【発明が解決しようとする課題】図５２は、ＰＭＯＳ型
ＤＩＮＯＲフラッシュメモリセルの書込時における書込
時間とメモリセルしきい値の関係を示す図である。図５
２において、横軸は書込時間（単位マイクロ秒）を示
し、縦軸にメモリセルのしきい値電圧を示す。書込時に
おいては、フローティングゲート電極へ電子が注入され
るため、このメモリセルのしきい値電圧は時間とともに
その絶対値が小さくなる（しきい値電圧が高くなる）。
ＤＩＮＯＲフラッシュメモリセルの書込時における書込
時間とメモリセルしきい値の関係を示す図である。図５
２において、横軸は書込時間（単位マイクロ秒）を示
し、縦軸にメモリセルのしきい値電圧を示す。書込時に
おいては、フローティングゲート電極へ電子が注入され
るため、このメモリセルのしきい値電圧は時間とともに
その絶対値が小さくなる（しきい値電圧が高くなる）。
【００３２】図５３は、ＰＭＯＳ型ＤＩＮＯＲフラッシ
ュメモリセルの消去時間とメモリセルのしきい値電圧と
の関係を示す図である。図５３において横軸は消去時間
を示し、縦軸にメモリセルのしきい値を示す。この図５
３に示すように、消去時において、フローティングゲー
トから電子を引抜く時間が長くなるにつれて、フローテ
ィングゲートから引抜かれる電子の量が増加し、応じて
メモリセルトランジスタのしきい値電圧がより負とな
り、その絶対値が大きくなる。書込時に、メモリセルの
しきい値電圧が所定値よりも高くなる（絶対値が小さく
なる）と、このメモリセルはローＶｔ状態となり、一
方、このメモリセルのしきい値電圧がたとえば−４．５
Ｖと所定値よりもより負となる（絶対値が大きくなる）
と、このメモリセルはハイＶｔ状態となる。
ュメモリセルの消去時間とメモリセルのしきい値電圧と
の関係を示す図である。図５３において横軸は消去時間
を示し、縦軸にメモリセルのしきい値を示す。この図５
３に示すように、消去時において、フローティングゲー
トから電子を引抜く時間が長くなるにつれて、フローテ
ィングゲートから引抜かれる電子の量が増加し、応じて
メモリセルトランジスタのしきい値電圧がより負とな
り、その絶対値が大きくなる。書込時に、メモリセルの
しきい値電圧が所定値よりも高くなる（絶対値が小さく
なる）と、このメモリセルはローＶｔ状態となり、一
方、このメモリセルのしきい値電圧がたとえば−４．５
Ｖと所定値よりもより負となる（絶対値が大きくなる）
と、このメモリセルはハイＶｔ状態となる。
【００３３】ＤＩＮＯＲフラッシュメモリにおいては、
S.Kobayashi et.al.,“A 3.3V-Only 16Mb DINOR Flash
Memory ”, 1995 IEEE ISSCC Digest of Technical Pap
ers, pp.122-123, 1995に示されるように、書込時にビ
ットごとベリファイ手法を用いることができ、書込時に
おけるしきい値電圧の分布幅を狭くすることができ、
３．３Ｖという低電圧の読出電圧においても、過書込不
良を起こすことなく動作可能という利点を有している。
ここで、上述のコバヤシの文献においては、以下のよう
なビットごとベリファイ手法が示されている。
S.Kobayashi et.al.,“A 3.3V-Only 16Mb DINOR Flash
Memory ”, 1995 IEEE ISSCC Digest of Technical Pap
ers, pp.122-123, 1995に示されるように、書込時にビ
ットごとベリファイ手法を用いることができ、書込時に
おけるしきい値電圧の分布幅を狭くすることができ、
３．３Ｖという低電圧の読出電圧においても、過書込不
良を起こすことなく動作可能という利点を有している。
ここで、上述のコバヤシの文献においては、以下のよう
なビットごとベリファイ手法が示されている。
【００３４】すなわち、ＤＩＮＯＲフラッシュメモリに
おいては、選択メモリセルは、副ビット線および選択ゲ
ートを介して対応の主ビット線に接続される。主ビット
線それぞれに対しコラムラッチ回路を設け、書込データ
を各主ビット線ごとにラッチする。書込時においては、
このコラムラッチ回路にラッチされたデータに従ってビ
ット線へ書込に必要な電圧を印加し、また選択ワード線
にも、必要な書込電圧を印加する。ある所定期間の後こ
の書込動作が完了すると、選択ワード線上には、ベリフ
ァイ電圧（書込を受けたメモリセルのしきい値電圧の絶
対値よりも少し絶対値の大きい電圧）が印加される。ま
た、主ビット線が、このコラムラッチ回路にラッチされ
たデータに従って所定電位レベルにプリチャージされ、
書込を受けたメモリセルが接続する主ビット線のみが所
定電位にプリチャージされる。この状態でソース線を接
地電位レベルへ強制的に設定すると、書込を受けて、そ
のしきい値電圧の絶対値が小さくなり、ローＶｔ状態と
なったメモリセルを介して電流が流れる。この電流によ
り、主ビット線の電位が変化し、この主ビット線の電流
の流れが、対応のコラムラッチ回路により検出され、そ
のコラムラッチ回路のラッチデータが反転する。これに
より、ローＶｔ状態とされたメモリセルに対する以後の
書込は禁止される。これにより、各ビット単位（主ビッ
ト線単位）でメモリセルに対する書込が行なわれたか否
かを検証することができる。このビットごとベリファイ
動作を用いれば、しきい値電圧の分布を狭くすることが
できる。
おいては、選択メモリセルは、副ビット線および選択ゲ
ートを介して対応の主ビット線に接続される。主ビット
線それぞれに対しコラムラッチ回路を設け、書込データ
を各主ビット線ごとにラッチする。書込時においては、
このコラムラッチ回路にラッチされたデータに従ってビ
ット線へ書込に必要な電圧を印加し、また選択ワード線
にも、必要な書込電圧を印加する。ある所定期間の後こ
の書込動作が完了すると、選択ワード線上には、ベリフ
ァイ電圧（書込を受けたメモリセルのしきい値電圧の絶
対値よりも少し絶対値の大きい電圧）が印加される。ま
た、主ビット線が、このコラムラッチ回路にラッチされ
たデータに従って所定電位レベルにプリチャージされ、
書込を受けたメモリセルが接続する主ビット線のみが所
定電位にプリチャージされる。この状態でソース線を接
地電位レベルへ強制的に設定すると、書込を受けて、そ
のしきい値電圧の絶対値が小さくなり、ローＶｔ状態と
なったメモリセルを介して電流が流れる。この電流によ
り、主ビット線の電位が変化し、この主ビット線の電流
の流れが、対応のコラムラッチ回路により検出され、そ
のコラムラッチ回路のラッチデータが反転する。これに
より、ローＶｔ状態とされたメモリセルに対する以後の
書込は禁止される。これにより、各ビット単位（主ビッ
ト線単位）でメモリセルに対する書込が行なわれたか否
かを検証することができる。このビットごとベリファイ
動作を用いれば、しきい値電圧の分布を狭くすることが
できる。
【００３５】図５４はＰＭＯＳ型ＤＩＮＯＲフラッシュ
メモリのアレイ部の構成を概略的に示す図である。図５
４においては、２つの副ビット線ＳＢＬｉおよびＳＢＬ
ｊに関連する部分の構成を概略的に示す。副ビット線Ｓ
ＢＬｉおよびＳＢＬｊに対応して、主ビット線ＭＢＬｉ
およびＭＢＬｊが配置される。副ビット線ＳＢＬｉおよ
びＳＢＬｊには、ＰＭＯＳ型メモリセルＭＣ０〜ＭＣｍ
がそれぞれ接続される。これらの副ビット線ＳＢＬｉお
よびＳＢＬｊは、それぞれｐチャネルＭＯＳトランジス
タで構成される選択ゲートＳＧｉおよびＳＧｊを介して
対応の主ビット線ＭＢＬｉおよびＭＢＬｊに電気的に接
続される。選択ゲートＳＧｉおよびＳＧｊのゲートへ
は、列ブロック選択信号ＳＧＬが与えられる。メモリセ
ルＭＣ０〜ＭＣｍのソース領域は、共通にソース線ＳＬ
に接続される。行方向に配置されるメモリセルＭＣｉの
コントロールゲートには、ワード線ＷＬｉ（ｉ＝０〜
ｍ）が接続される。現状のＤＩＮＯＲ型フラッシュメモ
リにおいては、１つの副ビット線ＳＬＢに対し６４個の
メモリセルＭＣが接続される。図５４においては、ｐチ
ャネルトランジスタは、そのゲートに付された○印で示
す。
メモリのアレイ部の構成を概略的に示す図である。図５
４においては、２つの副ビット線ＳＢＬｉおよびＳＢＬ
ｊに関連する部分の構成を概略的に示す。副ビット線Ｓ
ＢＬｉおよびＳＢＬｊに対応して、主ビット線ＭＢＬｉ
およびＭＢＬｊが配置される。副ビット線ＳＢＬｉおよ
びＳＢＬｊには、ＰＭＯＳ型メモリセルＭＣ０〜ＭＣｍ
がそれぞれ接続される。これらの副ビット線ＳＢＬｉお
よびＳＢＬｊは、それぞれｐチャネルＭＯＳトランジス
タで構成される選択ゲートＳＧｉおよびＳＧｊを介して
対応の主ビット線ＭＢＬｉおよびＭＢＬｊに電気的に接
続される。選択ゲートＳＧｉおよびＳＧｊのゲートへ
は、列ブロック選択信号ＳＧＬが与えられる。メモリセ
ルＭＣ０〜ＭＣｍのソース領域は、共通にソース線ＳＬ
に接続される。行方向に配置されるメモリセルＭＣｉの
コントロールゲートには、ワード線ＷＬｉ（ｉ＝０〜
ｍ）が接続される。現状のＤＩＮＯＲ型フラッシュメモ
リにおいては、１つの副ビット線ＳＬＢに対し６４個の
メモリセルＭＣが接続される。図５４においては、ｐチ
ャネルトランジスタは、そのゲートに付された○印で示
す。
【００３６】ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリに
おいては、読出時には、選択セルが接続されるビット線
（主および副ビット線）に対しては、−１Ｖの電圧が印
加される。選択メモリセルの対応のワード線ＷＬ（ワー
ド線ＷＬ０とする）上には−３．３Ｖの電圧が印加され
る。ソース線ＳＬは接地電圧（０Ｖ）に保持される。非
選択ワード線ＷＬ１〜ＷＬｎのゲート電位は０Ｖであ
る。ｐチャネルＭＯＳトランジスタは、そのゲート電位
が、ソース電位よりもしきい値電圧の絶対値以上低くな
るとオン状態となる。メモリセルＭＣ０が書込状態にあ
れば、そのしきい値電圧は、ワード線ＷＬ０上の電位−
３．３Ｖよりも高いため、導通し、副ビット線ＳＢＬｉ
および主ビット線ＭＢＬｉに電流が流れる。
おいては、読出時には、選択セルが接続されるビット線
（主および副ビット線）に対しては、−１Ｖの電圧が印
加される。選択メモリセルの対応のワード線ＷＬ（ワー
ド線ＷＬ０とする）上には−３．３Ｖの電圧が印加され
る。ソース線ＳＬは接地電圧（０Ｖ）に保持される。非
選択ワード線ＷＬ１〜ＷＬｎのゲート電位は０Ｖであ
る。ｐチャネルＭＯＳトランジスタは、そのゲート電位
が、ソース電位よりもしきい値電圧の絶対値以上低くな
るとオン状態となる。メモリセルＭＣ０が書込状態にあ
れば、そのしきい値電圧は、ワード線ＷＬ０上の電位−
３．３Ｖよりも高いため、導通し、副ビット線ＳＢＬｉ
および主ビット線ＭＢＬｉに電流が流れる。
【００３７】一方、メモリセルＭＣ０が消去状態のと
き、そのしきい値電圧はワード線ＷＬ０上の電位−３．
３Ｖよりも低い（絶対値が大きい）。したがって、この
状態においては、メモリセルＭＣ０はオフ状態である。
この状態においては、副ビット線ＳＢＬｉから主ビット
線ＭＢＬｉに電流は流れない。しかしながら、他のメモ
リセルＭＣ１〜ＭＣｍにおけるピーク電流の合計が、書
込状態にあるメモリセルが選択されたときに生じる読出
電流よりも十分小さいことが必要とされる。そうでない
場合には、これらのリーク電流により、副ビット線ＳＢ
Ｌｉおよび主ビット線ＭＢＬｉに電流が流れ、消去状態
のメモリセルＭＣ０が書込状態と判定され、データが誤
って読出される。
き、そのしきい値電圧はワード線ＷＬ０上の電位−３．
３Ｖよりも低い（絶対値が大きい）。したがって、この
状態においては、メモリセルＭＣ０はオフ状態である。
この状態においては、副ビット線ＳＢＬｉから主ビット
線ＭＢＬｉに電流は流れない。しかしながら、他のメモ
リセルＭＣ１〜ＭＣｍにおけるピーク電流の合計が、書
込状態にあるメモリセルが選択されたときに生じる読出
電流よりも十分小さいことが必要とされる。そうでない
場合には、これらのリーク電流により、副ビット線ＳＢ
Ｌｉおよび主ビット線ＭＢＬｉに電流が流れ、消去状態
のメモリセルＭＣ０が書込状態と判定され、データが誤
って読出される。
【００３８】ｐチャネルＭＯＳトランジスタにおいて
は、電位の高いノードがソースである。したがってソー
ス線ＳＬを接地電圧０Ｖとし、主ビット線ＭＢＬｉおよ
びＭＢＬｊに負の−１Ｖの電圧を印加した場合、ソース
線ＳＬはメモリセルトランジスタのソース電位を与え
る。この状態において、非選択ワード線ＷＬ１〜ＷＬｍ
の電位が接地電圧レベルであれば、そのしきい値電圧が
負の値であれば、メモリセルトランジスタＭＣ１〜ＭＣ
ｍは、オフ状態を維持する。しかしながら、この場合、
完全にメモリトランジスタはオフ状態となるのではな
く、いわゆるサブスレッショルド電流と呼ばれるリーク
電流が流れる。このようなリーク電流を防止するために
は、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリにおいて
は、書込後のしきい値電圧Ｖｔｈは、−１Ｖ程度（この
値は、メモリセルトランジスタの特性により変化する）
より、低い値（絶対値の大きな値）を取る必要がある。
ｎチャネルＭＯＳトランジスタを用いるフラッシュメモ
リの場合にも、そのしきい値電圧ならびにビット線およ
びワード線に印加される電圧の符号が異なるだけであ
り、同じ問題が生じる（過消去の問題）。
は、電位の高いノードがソースである。したがってソー
ス線ＳＬを接地電圧０Ｖとし、主ビット線ＭＢＬｉおよ
びＭＢＬｊに負の−１Ｖの電圧を印加した場合、ソース
線ＳＬはメモリセルトランジスタのソース電位を与え
る。この状態において、非選択ワード線ＷＬ１〜ＷＬｍ
の電位が接地電圧レベルであれば、そのしきい値電圧が
負の値であれば、メモリセルトランジスタＭＣ１〜ＭＣ
ｍは、オフ状態を維持する。しかしながら、この場合、
完全にメモリトランジスタはオフ状態となるのではな
く、いわゆるサブスレッショルド電流と呼ばれるリーク
電流が流れる。このようなリーク電流を防止するために
は、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリにおいて
は、書込後のしきい値電圧Ｖｔｈは、−１Ｖ程度（この
値は、メモリセルトランジスタの特性により変化する）
より、低い値（絶対値の大きな値）を取る必要がある。
ｎチャネルＭＯＳトランジスタを用いるフラッシュメモ
リの場合にも、そのしきい値電圧ならびにビット線およ
びワード線に印加される電圧の符号が異なるだけであ
り、同じ問題が生じる（過消去の問題）。
【００３９】ここで、通常のＮＯＲ型フラッシュメモリ
においては、図５４における主ビット線にメモリセルＭ
Ｃ０〜ＭＣｍが直接接続され、選択ゲートＳＧｉおよび
ＳＧｊは設けられていない。ＮＯＲ型フラッシュメモリ
においては、１つの列のビット線に接続されるメモリセ
ルの数はＤＩＮＯＲ型フラッシュメモリにおけるそれよ
りも多く、リーク電流の影響は大きい。
においては、図５４における主ビット線にメモリセルＭ
Ｃ０〜ＭＣｍが直接接続され、選択ゲートＳＧｉおよび
ＳＧｊは設けられていない。ＮＯＲ型フラッシュメモリ
においては、１つの列のビット線に接続されるメモリセ
ルの数はＤＩＮＯＲ型フラッシュメモリにおけるそれよ
りも多く、リーク電流の影響は大きい。
【００４０】上述のように、書込時においてしきい値電
圧の絶対値が必要以上に小さくされると、非選択時にお
いて大きなリーク電流を流し、選択メモリセルのデータ
が誤って読出される問題が、「過書込不良」である。
圧の絶対値が必要以上に小さくされると、非選択時にお
いて大きなリーク電流を流し、選択メモリセルのデータ
が誤って読出される問題が、「過書込不良」である。
【００４１】したがって、−３．３Ｖという低電圧を読
出電圧として用いる場合には、書込後のメモリセルトラ
ンジスタのしきい値電圧Ｖｔｈは、図５５に示すよう
に、−１Ｖから−３．３Ｖの間に収めることが必要とな
る。前述のように、ＤＩＮＯＲフラッシュメモリは、書
込時にビットごとベリファイ手法を用いることができ、
メモリセルトランジスタのしきい値電圧の絶対値が所定
値以下となると、内部で自動的に書込が完了する。した
がって書込後のメモリセルトランジスタのしきい値電圧
の分布（書込後Ｖｔｈ分布）の幅を狭くすることがで
き、応じて読出電圧の−３．３Ｖへの低電圧化が可能と
なる（ＮＭＯＳ型ＤＩＮＯＲフラッシュメモリの場合、
＋３．３Ｖ）。
出電圧として用いる場合には、書込後のメモリセルトラ
ンジスタのしきい値電圧Ｖｔｈは、図５５に示すよう
に、−１Ｖから−３．３Ｖの間に収めることが必要とな
る。前述のように、ＤＩＮＯＲフラッシュメモリは、書
込時にビットごとベリファイ手法を用いることができ、
メモリセルトランジスタのしきい値電圧の絶対値が所定
値以下となると、内部で自動的に書込が完了する。した
がって書込後のメモリセルトランジスタのしきい値電圧
の分布（書込後Ｖｔｈ分布）の幅を狭くすることがで
き、応じて読出電圧の−３．３Ｖへの低電圧化が可能と
なる（ＮＭＯＳ型ＤＩＮＯＲフラッシュメモリの場合、
＋３．３Ｖ）。
【００４２】一方、ＮＯＲ型フラッシュメモリでは、フ
ローティングゲートへの電子の注入が、消去動作時に行
なわれており、その消去後のメモリセルトランジスタの
しきい値電圧Ｖｔｈの値が問題となる。しかしながらこ
のＮＯＲ型フラッシュメモリの消去においては、全ビッ
トまたはブロック単位で一括して消去が行なわれてお
り、ビットごとベリファイ手法を用いることができず、
このしきい値電圧Ｖｔｈの分布幅を狭くするのは困難で
あり、読出電圧の絶対値を小さくするのは非常に困難で
ある。
ローティングゲートへの電子の注入が、消去動作時に行
なわれており、その消去後のメモリセルトランジスタの
しきい値電圧Ｖｔｈの値が問題となる。しかしながらこ
のＮＯＲ型フラッシュメモリの消去においては、全ビッ
トまたはブロック単位で一括して消去が行なわれてお
り、ビットごとベリファイ手法を用いることができず、
このしきい値電圧Ｖｔｈの分布幅を狭くするのは困難で
あり、読出電圧の絶対値を小さくするのは非常に困難で
ある。
【００４３】ここで、読出電圧の絶対値を小さくするこ
とにより、ワード線の電位振幅が小さくなり、高速動作
のみならず、ワード線電圧振幅が小さくなり、応じて充
放電電流が小さくなり、消費電流が低減される。
とにより、ワード線の電位振幅が小さくなり、高速動作
のみならず、ワード線電圧振幅が小さくなり、応じて充
放電電流が小さくなり、消費電流が低減される。
【００４４】ビットごとベリファイ手法による書込後Ｖ
ｔｈ分布幅を狭くするのが可能なＤＩＮＯＲフラッシュ
メモリにおいても、外部電源電圧が３．３Ｖ以下の低電
圧となった場合、過書込不良を防止するためには、さら
に、この書込後Ｖｔｈ分布幅を狭くすることが必要とな
る。したがって、書込時の書込パルス幅を短くし、１回
の書込時におけるしきい値電圧の変化量を小さくし、ビ
ットごとベリファイの回数をさらに増加させることを余
儀なくされるということは予想される。しかしながら、
ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリのように４μｓ
ｅｃという超高速で書込を行なう場合、１回のベリファ
イ動作に要する時間が従来の１μｓｅｃ弱程度かかった
場合には、ベリファイ回数の増大は、ＰＭＯＳ型ＤＩＮ
ＯＲフラッシュメモリの超高速書込データ転送レートを
低下させることに繋がる。
ｔｈ分布幅を狭くするのが可能なＤＩＮＯＲフラッシュ
メモリにおいても、外部電源電圧が３．３Ｖ以下の低電
圧となった場合、過書込不良を防止するためには、さら
に、この書込後Ｖｔｈ分布幅を狭くすることが必要とな
る。したがって、書込時の書込パルス幅を短くし、１回
の書込時におけるしきい値電圧の変化量を小さくし、ビ
ットごとベリファイの回数をさらに増加させることを余
儀なくされるということは予想される。しかしながら、
ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリのように４μｓ
ｅｃという超高速で書込を行なう場合、１回のベリファ
イ動作に要する時間が従来の１μｓｅｃ弱程度かかった
場合には、ベリファイ回数の増大は、ＰＭＯＳ型ＤＩＮ
ＯＲフラッシュメモリの超高速書込データ転送レートを
低下させることに繋がる。
【００４５】したがって、高速書込データ転送レートを
維持したまま将来の３．３Ｖ以下の低電圧電源動作を実
現するためには、超高速ベリファイ手法が必須となる。
維持したまま将来の３．３Ｖ以下の低電圧電源動作を実
現するためには、超高速ベリファイ手法が必須となる。
【００４６】それゆえ、この発明の目的は、フローティ
ングゲートへの電子の注入後のメモリセルトランジスタ
のしきい値分布幅を小さくすることができかつ高速でこ
のフローティングゲートへの電子の注入を行なうことの
できる不揮発性半導体記憶装置を提供することである。
ングゲートへの電子の注入後のメモリセルトランジスタ
のしきい値分布幅を小さくすることができかつ高速でこ
のフローティングゲートへの電子の注入を行なうことの
できる不揮発性半導体記憶装置を提供することである。
【００４７】この発明の他の目的は、フローティングゲ
ートへの電子注入時におけるベリファイ動作を高速で行
なうことのできる不揮発性半導体記憶装置を提供するこ
とである。
ートへの電子注入時におけるベリファイ動作を高速で行
なうことのできる不揮発性半導体記憶装置を提供するこ
とである。
【００４８】
【課題を解決するための手段】請求項１に係る不揮発性
半導体記憶装置は、行列状に配列され、各々が情報を記
憶する複数のメモリセルと、各メモリセル列に対応して
配設され、各々に対応の列の所定数のメモリセルが接続
される複数の列線と、各メモリセル行に対応して配置さ
れ、各々に対応の行のメモリセルのコントロールゲート
が接続される複数の行線を含む。メモリセルの各々は、
電荷を蓄積するフローティングゲートと、このフローテ
ィングゲート上層に形成されるコントロールゲートとを
有する積層ゲート型トランジスタで構成される。
半導体記憶装置は、行列状に配列され、各々が情報を記
憶する複数のメモリセルと、各メモリセル列に対応して
配設され、各々に対応の列の所定数のメモリセルが接続
される複数の列線と、各メモリセル行に対応して配置さ
れ、各々に対応の行のメモリセルのコントロールゲート
が接続される複数の行線を含む。メモリセルの各々は、
電荷を蓄積するフローティングゲートと、このフローテ
ィングゲート上層に形成されるコントロールゲートとを
有する積層ゲート型トランジスタで構成される。
【００４９】請求項１に係る不揮発性半導体記憶装置
は、さらに、選択されたメモリセルのしきい値電圧の絶
対値を小さくする特定動作モード時、この選択メモリセ
ルが接続する列線へ所定のバイアス電圧を伝達するバイ
アス電圧伝達手段を含む。このバイアス電圧伝達手段の
電流供給力は、特定動作モード時には、選択メモリセル
のしきい値電圧の絶対値が所定値よりも小さくされたと
きの電流駆動力よりも小さくされる。
は、さらに、選択されたメモリセルのしきい値電圧の絶
対値を小さくする特定動作モード時、この選択メモリセ
ルが接続する列線へ所定のバイアス電圧を伝達するバイ
アス電圧伝達手段を含む。このバイアス電圧伝達手段の
電流供給力は、特定動作モード時には、選択メモリセル
のしきい値電圧の絶対値が所定値よりも小さくされたと
きの電流駆動力よりも小さくされる。
【００５０】請求項１に係る不揮発性半導体記憶装置
は、さらに、複数の行線のうち選択メモリセルが接続す
る行線へ所定電位を印加する行駆動手段を備える。請求
項２に係る不揮発性半導体記憶装置は、請求項１のバイ
アス電圧伝達手段が、各列線に対応して設けられ、メモ
リセルが形成される半導体基板領域と別の領域に形成さ
れる基板領域内に形成され、選択時対応の列線へ所定の
電圧を伝達するための複数の選択ゲートトランジスタ
と、これら複数の選択ゲートトランジスタのうち選択メ
モリセルが接続する列に対応する選択ゲートトランジス
タの制御電極および基板領域それぞれへ特定動作モード
時互いに異なる電圧を印加する列選択手段を備える。こ
の選択列に対応して設けられた選択ゲートトランジスタ
の制御電極の電圧とバイアス電圧の差の絶対値は、非選
択列に対応して設けられた選択ゲートトランジスタのそ
れよりも大きくされる。
は、さらに、複数の行線のうち選択メモリセルが接続す
る行線へ所定電位を印加する行駆動手段を備える。請求
項２に係る不揮発性半導体記憶装置は、請求項１のバイ
アス電圧伝達手段が、各列線に対応して設けられ、メモ
リセルが形成される半導体基板領域と別の領域に形成さ
れる基板領域内に形成され、選択時対応の列線へ所定の
電圧を伝達するための複数の選択ゲートトランジスタ
と、これら複数の選択ゲートトランジスタのうち選択メ
モリセルが接続する列に対応する選択ゲートトランジス
タの制御電極および基板領域それぞれへ特定動作モード
時互いに異なる電圧を印加する列選択手段を備える。こ
の選択列に対応して設けられた選択ゲートトランジスタ
の制御電極の電圧とバイアス電圧の差の絶対値は、非選
択列に対応して設けられた選択ゲートトランジスタのそ
れよりも大きくされる。
【００５１】請求項３に係る不揮発性半導体記憶装置
は、請求項２の装置において、メモリセルトランジスタ
は、導通時第１導電型のチャネル領域を形成する。列選
択手段は、特定動作モード時、所定の大きさのバイアス
電圧よりも絶対値の小さい同一極性の電圧を選択された
選択ゲートトランジスタの制御電極へ印加しかつこの所
定のバイアス電圧と実質的に同じ大きなの電圧を選択さ
れた選択ゲートトランジスタの基板領域へ印加する手段
を含む。選択ゲートトランジスタは、導通時第２導電型
のチャネル領域を形成する絶縁ゲート型電界効果トラン
ジスタで構成される。
は、請求項２の装置において、メモリセルトランジスタ
は、導通時第１導電型のチャネル領域を形成する。列選
択手段は、特定動作モード時、所定の大きさのバイアス
電圧よりも絶対値の小さい同一極性の電圧を選択された
選択ゲートトランジスタの制御電極へ印加しかつこの所
定のバイアス電圧と実質的に同じ大きなの電圧を選択さ
れた選択ゲートトランジスタの基板領域へ印加する手段
を含む。選択ゲートトランジスタは、導通時第２導電型
のチャネル領域を形成する絶縁ゲート型電界効果トラン
ジスタで構成される。
【００５２】請求項４に係る不揮発性半導体記憶装置
は、請求項１ないし３のいずれかの装置において、列線
には、対応の列のメモリセルがすべて接続される。
は、請求項１ないし３のいずれかの装置において、列線
には、対応の列のメモリセルがすべて接続される。
【００５３】請求項５に係る不揮発性半導体記憶装置
は、請求項１ないし３のいずれかの装置において、各メ
モリセル列は、各々が所定数のメモリセルを含む複数の
グループに分割される。各列線は、各グループに対応し
て配置され、選択ゲートトランジスタは、選択時、各列
に対応して配置された主列線と対応の列線とを電気的に
接続する。
は、請求項１ないし３のいずれかの装置において、各メ
モリセル列は、各々が所定数のメモリセルを含む複数の
グループに分割される。各列線は、各グループに対応し
て配置され、選択ゲートトランジスタは、選択時、各列
に対応して配置された主列線と対応の列線とを電気的に
接続する。
【００５４】請求項６に係る不揮発性半導体記憶装置
は、請求項１の装置のバイアス電圧伝達手段が、各メモ
リセル列に共通に設けられて所定のバイアス電圧を伝達
するための絶縁ゲート型電界効果トランジスタで構成さ
れるバイアス書込ゲートと、このバイアス書込ゲートの
制御電極および基板領域各々へ所定のバイアス電圧より
絶対値の小さな電圧およびバイアス電圧と同じ大きさの
電圧をそれぞれ印加する手段と、各列に対応して設けら
れ、列選択信号に応答して導通し、対応の列線へバイア
ス書込ゲートからのバイアス電圧を伝達する複数の列選
択ゲートを含む。
は、請求項１の装置のバイアス電圧伝達手段が、各メモ
リセル列に共通に設けられて所定のバイアス電圧を伝達
するための絶縁ゲート型電界効果トランジスタで構成さ
れるバイアス書込ゲートと、このバイアス書込ゲートの
制御電極および基板領域各々へ所定のバイアス電圧より
絶対値の小さな電圧およびバイアス電圧と同じ大きさの
電圧をそれぞれ印加する手段と、各列に対応して設けら
れ、列選択信号に応答して導通し、対応の列線へバイア
ス書込ゲートからのバイアス電圧を伝達する複数の列選
択ゲートを含む。
【００５５】請求項７に係る不揮発性半導体記憶装置
は、請求項６の装置において、メモリセルトランジスタ
は、導通時第１導電型のチャネルを形成し、また列選択
ゲートはこの導通時第１導電型のチャネルを形成する絶
縁ゲート型電界効果トランジスタで構成され、バイアス
書込ゲートは、導通時第２導電型のチャネルを形成する
絶縁ゲート型電界効果トランジスタで構成される。
は、請求項６の装置において、メモリセルトランジスタ
は、導通時第１導電型のチャネルを形成し、また列選択
ゲートはこの導通時第１導電型のチャネルを形成する絶
縁ゲート型電界効果トランジスタで構成され、バイアス
書込ゲートは、導通時第２導電型のチャネルを形成する
絶縁ゲート型電界効果トランジスタで構成される。
【００５６】請求項８に係る不揮発性半導体記憶装置
は、請求項１ないし７のいずれかの装置において、行駆
動手段は、各々が所定の時間幅を有する互いに極性の異
なる電圧を繰返し選択された行線上へ伝達する手段を含
む。
は、請求項１ないし７のいずれかの装置において、行駆
動手段は、各々が所定の時間幅を有する互いに極性の異
なる電圧を繰返し選択された行線上へ伝達する手段を含
む。
【００５７】請求項９に係る不揮発性半導体記憶装置
は、請求項８の極性の異なる電圧の特定動作モード時選
択ワード線を選択状態とする電圧とは異なる電圧のレベ
ルおよび時間幅の少なくとも一方を調整する手段を含
む。
は、請求項８の極性の異なる電圧の特定動作モード時選
択ワード線を選択状態とする電圧とは異なる電圧のレベ
ルおよび時間幅の少なくとも一方を調整する手段を含
む。
【００５８】請求項１０に係る不揮発性半導体記憶装置
は、特定動作モード時選択メモリセルの積層トランジス
タの列線に接続しない導通ノードへバイアス電圧を印加
する手段を含む。
は、特定動作モード時選択メモリセルの積層トランジス
タの列線に接続しない導通ノードへバイアス電圧を印加
する手段を含む。
【００５９】請求項１１に係る不揮発性半導体記憶装置
は、行列状に配列され、かつ各々フローティングゲート
とコントロールゲートとを有する積層ゲート型トランジ
スタで構成される複数のメモリセルと、各メモリセル列
に対応して配置され、各々に対応の列の所定数のメモリ
セルが接続される複数の列線と、各メモリセル行に対応
して配置され、各々に対応の行のメモリセルのコントロ
ールゲートが接続する複数の行線と、複数の行線のうち
選択メモリセルが接続する行線へ所定電位を印加する行
駆動手段と、選択列へメモリセルの選択メモリセルのし
きい値電圧の絶対値を小さくする特定動作モード時に一
定の電流でバイアス電圧を供給する手段を含む。
は、行列状に配列され、かつ各々フローティングゲート
とコントロールゲートとを有する積層ゲート型トランジ
スタで構成される複数のメモリセルと、各メモリセル列
に対応して配置され、各々に対応の列の所定数のメモリ
セルが接続される複数の列線と、各メモリセル行に対応
して配置され、各々に対応の行のメモリセルのコントロ
ールゲートが接続する複数の行線と、複数の行線のうち
選択メモリセルが接続する行線へ所定電位を印加する行
駆動手段と、選択列へメモリセルの選択メモリセルのし
きい値電圧の絶対値を小さくする特定動作モード時に一
定の電流でバイアス電圧を供給する手段を含む。
【００６０】請求項１２に係る不揮発性半導体記憶装置
は、請求項１１の装置において、メモリセルトランジス
タは、導通時第１導電型のチャネル領域を形成し、一定
電流を供給する手段は、各メモリセル列対応に設けら
れ、導通時第２導電型のチャネル領域を形成し、対応の
列へ一定電流を供給する選択ゲートトランジスタとを含
む。この選択ゲートトランジスタは、導通時、各列対応
に設けられた主列線へ対応の列線を接続する。
は、請求項１１の装置において、メモリセルトランジス
タは、導通時第１導電型のチャネル領域を形成し、一定
電流を供給する手段は、各メモリセル列対応に設けら
れ、導通時第２導電型のチャネル領域を形成し、対応の
列へ一定電流を供給する選択ゲートトランジスタとを含
む。この選択ゲートトランジスタは、導通時、各列対応
に設けられた主列線へ対応の列線を接続する。
【００６１】請求項１３に係る不揮発性半導体記憶装置
は、請求項１１の装置において、メモリセルトランジス
タは導通時第１導電型のチャネル領域を形成し、一定電
流供給手段は、各列に共通に設けられ、導通時第２導電
型のチャネル領域を形成し、飽和領域で動作して一定電
流を供給する絶縁ゲート型電界効果トランジスタと、各
列対応に設けられ、列選択信号に応答して、その書込用
絶縁ゲート型電界効果トランジスタからの電流を対応の
列へ伝達する、導通時第１導電型のチャネル領域を形成
する絶縁ゲート型電界効果トランジスタで構成される選
択ゲートトランジスタを含む。
は、請求項１１の装置において、メモリセルトランジス
タは導通時第１導電型のチャネル領域を形成し、一定電
流供給手段は、各列に共通に設けられ、導通時第２導電
型のチャネル領域を形成し、飽和領域で動作して一定電
流を供給する絶縁ゲート型電界効果トランジスタと、各
列対応に設けられ、列選択信号に応答して、その書込用
絶縁ゲート型電界効果トランジスタからの電流を対応の
列へ伝達する、導通時第１導電型のチャネル領域を形成
する絶縁ゲート型電界効果トランジスタで構成される選
択ゲートトランジスタを含む。
【００６２】請求項１４に係る不揮発性半導体記憶装置
は、請求項１１の装置において、一定電流供給手段は、
ドレインが選択列に電気的に結合されかつソースに所定
のバイアス電圧を受けて飽和領域で動作する絶縁ゲート
型電界効果トランジスタを含む。
は、請求項１１の装置において、一定電流供給手段は、
ドレインが選択列に電気的に結合されかつソースに所定
のバイアス電圧を受けて飽和領域で動作する絶縁ゲート
型電界効果トランジスタを含む。
【００６３】メモリセルトランジスタのしきい値電圧の
絶対値を小さくする動作モード時において、選択メモリ
セルが接続する列線へ、比較的小さな電流供給力を持っ
て一定のバイアス電圧を伝達する。メモリセルトランジ
スタのしきい値電圧の絶対値が所定値以下となると、メ
モリセルトランジスタに大きなチャネル電流が流れ、こ
のメモリセルトランジスタに伝達されるバイアス電圧の
絶対値が小さくなる。これによりメモリセルトランジス
タにおいては、必要とされる大きさのバイアス電圧が伝
達されないため、このしきい値の絶対値を小さくする動
作が自動的に停止する。この結果、メモリセルトランジ
スタにおいては、そのしきい値電圧の絶対値が所定値以
下となると、自動的にそのしきい値電圧調整動作が停止
するため、しきい値電圧の絶対値の分布幅を小さくする
ことができる。
絶対値を小さくする動作モード時において、選択メモリ
セルが接続する列線へ、比較的小さな電流供給力を持っ
て一定のバイアス電圧を伝達する。メモリセルトランジ
スタのしきい値電圧の絶対値が所定値以下となると、メ
モリセルトランジスタに大きなチャネル電流が流れ、こ
のメモリセルトランジスタに伝達されるバイアス電圧の
絶対値が小さくなる。これによりメモリセルトランジス
タにおいては、必要とされる大きさのバイアス電圧が伝
達されないため、このしきい値の絶対値を小さくする動
作が自動的に停止する。この結果、メモリセルトランジ
スタにおいては、そのしきい値電圧の絶対値が所定値以
下となると、自動的にそのしきい値電圧調整動作が停止
するため、しきい値電圧の絶対値の分布幅を小さくする
ことができる。
【００６４】また、この特定動作モード時において、一
定の電流でバイアス電圧を選択列へ供給することによ
り、メモリセルトランジスタ特性がばらついても、各メ
モリセルトランジスタにおいてはこのばらつきの影響を
受けることなく一定の電流に従ってしきい値電圧の絶対
値を小さくする動作が行なわれ、各メモリセルのしきい
値電圧変化速度を一定とすることができ、しきい値電圧
の分布幅を狭くすることができる。
定の電流でバイアス電圧を選択列へ供給することによ
り、メモリセルトランジスタ特性がばらついても、各メ
モリセルトランジスタにおいてはこのばらつきの影響を
受けることなく一定の電流に従ってしきい値電圧の絶対
値を小さくする動作が行なわれ、各メモリセルのしきい
値電圧変化速度を一定とすることができ、しきい値電圧
の分布幅を狭くすることができる。
【００６５】
［実施の形態１］まず、本発明の作用効果を説明する前
に、比較のために、従来のＰＭＯＳ型ＤＩＮＯＲフラッ
シュメモリの動作について説明する。
に、比較のために、従来のＰＭＯＳ型ＤＩＮＯＲフラッ
シュメモリの動作について説明する。
【００６６】図１は、従来のＰＭＯＳ型ＤＩＮＯＲフラ
ッシュメモリの１ビットのメモリセルに関連する部分の
構成を示す図である。図１において、主ビット線ＭＢＬ
と副ビット線ＳＢＬの間に、選択ゲートトランジスタＳ
Ｇが配置される。この副ビット線ＳＢＬにＰＭＯＳ型メ
モリセルＭＣが接続される。書込動作時において、主ビ
ット線ＭＢＬに−６Ｖ程度の負電圧が印加される。メモ
リセルＭＣのソース（Ｓ）はソース線ＳＬにより開放状
態とされる。メモリセルトランジスタＭＣは、そのコン
トロールゲートに１０Ｖ程度の正電圧を受け、その基板
領域は接地電圧レベルに保持される。選択ゲートトラン
ジスタＳＧは、ｐチャネルＭＯＳトランジスタで構成さ
れ、その基板領域が接地電圧レベルに保持され、そのゲ
ートに負の選択電圧Ｖｓｔｇが与えられる。この選択ゲ
ートトランジスタＳＧを介して主ビット線ＭＢＬに与え
られた書込電圧（−６Ｖ）が副ビット線ＳＢＬへ伝達さ
れる。この副ビット線ＳＢＬの電位をＶＳＢＬで示す。
書込動作時においては、メモリセルにおいてリーク電流
が生じる。このリーク電流は、バンド−バンド間トンネ
リング現象により生じた電子−正孔対により成り、その
うち電子は基板領域へ流れる電子およびフローティング
ゲートへ注入される電子により成る。
ッシュメモリの１ビットのメモリセルに関連する部分の
構成を示す図である。図１において、主ビット線ＭＢＬ
と副ビット線ＳＢＬの間に、選択ゲートトランジスタＳ
Ｇが配置される。この副ビット線ＳＢＬにＰＭＯＳ型メ
モリセルＭＣが接続される。書込動作時において、主ビ
ット線ＭＢＬに−６Ｖ程度の負電圧が印加される。メモ
リセルＭＣのソース（Ｓ）はソース線ＳＬにより開放状
態とされる。メモリセルトランジスタＭＣは、そのコン
トロールゲートに１０Ｖ程度の正電圧を受け、その基板
領域は接地電圧レベルに保持される。選択ゲートトラン
ジスタＳＧは、ｐチャネルＭＯＳトランジスタで構成さ
れ、その基板領域が接地電圧レベルに保持され、そのゲ
ートに負の選択電圧Ｖｓｔｇが与えられる。この選択ゲ
ートトランジスタＳＧを介して主ビット線ＭＢＬに与え
られた書込電圧（−６Ｖ）が副ビット線ＳＢＬへ伝達さ
れる。この副ビット線ＳＢＬの電位をＶＳＢＬで示す。
書込動作時においては、メモリセルにおいてリーク電流
が生じる。このリーク電流は、バンド−バンド間トンネ
リング現象により生じた電子−正孔対により成り、その
うち電子は基板領域へ流れる電子およびフローティング
ゲートへ注入される電子により成る。
【００６７】図２は、この図１に示すＰＭＯＳ型ＤＩＮ
ＯＲフラッシュメモリセルにおける副ビット線の電位Ｖ
ＳＢＬと副ビット線を流れる電流ＩＳＢＬの関係を示す
図である。横軸に、副ビット線の電圧ＶＳＢＬを示し、
縦軸に副ビット線ＳＢＬを流れる電流ＩＳＢＬを示す。
ＯＲフラッシュメモリセルにおける副ビット線の電位Ｖ
ＳＢＬと副ビット線を流れる電流ＩＳＢＬの関係を示す
図である。横軸に、副ビット線の電圧ＶＳＢＬを示し、
縦軸に副ビット線ＳＢＬを流れる電流ＩＳＢＬを示す。
【００６８】選択ゲートトランジスタＳＧのゲートへ与
えられる選択電圧Ｖｓｔｇが−１０Ｖの場合および−５
Ｖの場合のこの選択ゲートトランジスタの駆動電流特性
を併せて示す。破線でメモリセルにおいて生じるリーク
電流を示す。選択電圧Ｖｓｔｇが−１０Ｖの場合、副ビ
ット線ＳＢＬ上の電圧ＶＳＢＬが−６Ｖとなると選択ゲ
ートトランジスタＳＧのソースおよびドレイン電位が同
じとなり、この選択ゲートトランジスタＳＧを介した電
流は流れない。副ビット線の電圧ＳＢＬが−６Ｖよりも
高くなると、選択ゲートトランジスタＳＧに大きな電流
が流れる。この状態においては、選択ゲートトランジス
タＳＧは、そのドレインの電位（主ビット線ＭＢＬの電
位）の絶対値が、そのゲート−ソース間電圧としきい値
電圧の差よりも大きくなり、飽和領域で動作し、二乗特
性に従った電流を供給する。
えられる選択電圧Ｖｓｔｇが−１０Ｖの場合および−５
Ｖの場合のこの選択ゲートトランジスタの駆動電流特性
を併せて示す。破線でメモリセルにおいて生じるリーク
電流を示す。選択電圧Ｖｓｔｇが−１０Ｖの場合、副ビ
ット線ＳＢＬ上の電圧ＶＳＢＬが−６Ｖとなると選択ゲ
ートトランジスタＳＧのソースおよびドレイン電位が同
じとなり、この選択ゲートトランジスタＳＧを介した電
流は流れない。副ビット線の電圧ＳＢＬが−６Ｖよりも
高くなると、選択ゲートトランジスタＳＧに大きな電流
が流れる。この状態においては、選択ゲートトランジス
タＳＧは、そのドレインの電位（主ビット線ＭＢＬの電
位）の絶対値が、そのゲート−ソース間電圧としきい値
電圧の差よりも大きくなり、飽和領域で動作し、二乗特
性に従った電流を供給する。
【００６９】一方、メモリセルＭＣにおいては、その副
ビット線ＳＧＬの電位ＶＳＢＬが高くなると、十分なバ
ンド−バンド間トンネリング現象が生じず、リーク電流
は低減する。このメモリセルのリーク電流（図２で破線
で示す）と選択電圧Ｖｓｔｇが−１０Ｖのときの電流特
性の交差部が書込動作時の動作点（動作点１）となる。
したがって選択ゲートトランジスタＳＧが大きな電流駆
動力を持って副ビット線ＳＢＬへほぼ主ビット線ＭＢＬ
上の電圧と同じ電圧レベルの−６Ｖを伝達し、副ビット
線ＳＢＬの電位を保持する。
ビット線ＳＧＬの電位ＶＳＢＬが高くなると、十分なバ
ンド−バンド間トンネリング現象が生じず、リーク電流
は低減する。このメモリセルのリーク電流（図２で破線
で示す）と選択電圧Ｖｓｔｇが−１０Ｖのときの電流特
性の交差部が書込動作時の動作点（動作点１）となる。
したがって選択ゲートトランジスタＳＧが大きな電流駆
動力を持って副ビット線ＳＢＬへほぼ主ビット線ＭＢＬ
上の電圧と同じ電圧レベルの−６Ｖを伝達し、副ビット
線ＳＢＬの電位を保持する。
【００７０】一方、この選択ゲートトランジスタＳＧへ
与えられる選択電圧Ｖｓｔｇを−５Ｖと高くした場合、
副ビット線ＳＢＬ上の電圧ＶＳＢＬが−３．２Ｖ程度以
下となると、この選択ゲートトランジスタＳＧを介して
は電流は流れない。選択ゲートトランジスタＳＧの基板
領域は接地電位レベルに保持されており、一方、そのソ
ースノード（Ｓ）が副ビット線ＳＢＬに接続されてお
り、バックゲート効果により、そのしきい値電圧の絶対
値が大きくなるためである。選択電圧Ｖｓｔｇ＝−１０
Ｖにおいてもバックゲート効果は生じるが、その選択電
圧Ｖｓｔｇは−１０Ｖと十分低いため、主ビット線ＭＢ
Ｌに与えられた書込バイアス電圧−６Ｖを副ビット線Ｓ
ＢＬへ伝達することができる。したがって、選択電圧Ｖ
ｓｔｇが−５Ｖと高くされた場合（絶対値が小さくされ
た場合）、選択ゲートトランジスタＳＧは、副ビット線
ＳＢＬへ、−３．２Ｖ程度の電圧しか伝達することがで
きない。副ビット線ＳＢＬの電圧ＶＳＢＬが高くなる
と、メモリセルＭＣにおけるリーク電流は同様低下す
る。したがって、選択電圧Ｖｓｔｇが−５Ｖの場合の選
択ゲートトランジスタＳＧの電流特性とメモリセルのリ
ーク電流の交差部の動作点２において書込動作が行なわ
れる。この場合、副ビット線ＳＢＬ上の電圧ＶＳＢＬが
−３．２Ｖ程度となるため、メモリセルのリーク電流で
あるバンド−バンド間トンネル電流が少量しか発生せ
ず、その結果書込速度が著しく低下してしまうことにな
る。したがって、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモ
リにおいて、主ビット線ＭＢＬと副ビット線ＳＢＬを接
続する選択ゲートトランジスタＳＧとしてｐチャネルＭ
ＯＳトランジスタを用いた場合、その選択電圧Ｖｓｔｇ
は高速書込のためには、−１０Ｖ程度の電圧レベルに保
持する必要がある。
与えられる選択電圧Ｖｓｔｇを−５Ｖと高くした場合、
副ビット線ＳＢＬ上の電圧ＶＳＢＬが−３．２Ｖ程度以
下となると、この選択ゲートトランジスタＳＧを介して
は電流は流れない。選択ゲートトランジスタＳＧの基板
領域は接地電位レベルに保持されており、一方、そのソ
ースノード（Ｓ）が副ビット線ＳＢＬに接続されてお
り、バックゲート効果により、そのしきい値電圧の絶対
値が大きくなるためである。選択電圧Ｖｓｔｇ＝−１０
Ｖにおいてもバックゲート効果は生じるが、その選択電
圧Ｖｓｔｇは−１０Ｖと十分低いため、主ビット線ＭＢ
Ｌに与えられた書込バイアス電圧−６Ｖを副ビット線Ｓ
ＢＬへ伝達することができる。したがって、選択電圧Ｖ
ｓｔｇが−５Ｖと高くされた場合（絶対値が小さくされ
た場合）、選択ゲートトランジスタＳＧは、副ビット線
ＳＢＬへ、−３．２Ｖ程度の電圧しか伝達することがで
きない。副ビット線ＳＢＬの電圧ＶＳＢＬが高くなる
と、メモリセルＭＣにおけるリーク電流は同様低下す
る。したがって、選択電圧Ｖｓｔｇが−５Ｖの場合の選
択ゲートトランジスタＳＧの電流特性とメモリセルのリ
ーク電流の交差部の動作点２において書込動作が行なわ
れる。この場合、副ビット線ＳＢＬ上の電圧ＶＳＢＬが
−３．２Ｖ程度となるため、メモリセルのリーク電流で
あるバンド−バンド間トンネル電流が少量しか発生せ
ず、その結果書込速度が著しく低下してしまうことにな
る。したがって、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモ
リにおいて、主ビット線ＭＢＬと副ビット線ＳＢＬを接
続する選択ゲートトランジスタＳＧとしてｐチャネルＭ
ＯＳトランジスタを用いた場合、その選択電圧Ｖｓｔｇ
は高速書込のためには、−１０Ｖ程度の電圧レベルに保
持する必要がある。
【００７１】図３は、この発明の実施の形態１に従う不
揮発性半導体記憶装置の要部の構成を示す図である。図
３においては、１つの副ビット線に関連する部分の構成
を示す。図３において、副ビット線ＳＢＬに、ｐチャネ
ル積層ゲートトランジスタで構成されるメモリセルＭＣ
０〜ＭＣｍが接続される。これらのメモリセルＭＣ０〜
ＭＣｍそれぞれのコントロールゲートには、ワード線Ｗ
Ｌ０〜ＷＬｍが接続される。また、これらのメモリセル
ＭＣ０〜ＭＣｍのソースノード（Ｓ）は共通にソース線
ＳＬに接続される。
揮発性半導体記憶装置の要部の構成を示す図である。図
３においては、１つの副ビット線に関連する部分の構成
を示す。図３において、副ビット線ＳＢＬに、ｐチャネ
ル積層ゲートトランジスタで構成されるメモリセルＭＣ
０〜ＭＣｍが接続される。これらのメモリセルＭＣ０〜
ＭＣｍそれぞれのコントロールゲートには、ワード線Ｗ
Ｌ０〜ＷＬｍが接続される。また、これらのメモリセル
ＭＣ０〜ＭＣｍのソースノード（Ｓ）は共通にソース線
ＳＬに接続される。
【００７２】さらに、主ビット線ＭＢＬと副ビット線Ｓ
ＢＬの間に、ｎチャネルＭＯＳトランジスタで構成され
る副ビット線選択ゲートトランジスタＮＳＧが接続され
る。この選択ゲートトランジスタＮＳＧのゲートに、選
択電圧Ｖｓｔｇが印加される。選択ゲートトランジスタ
ＮＳＧは、周辺回路トランジスタと別の基板領域に形成
される。また、選択ゲートトランジスタＮＳＧはｎチャ
ネルＭＯＳトランジスタであり、メモリセルＭＣ０〜Ｍ
Ｃｍは、ｐチャネルＭＯＳトランジスタであり、それら
の基板領域の導電型は異なっており、これらは別々の基
板領域に形成される（これについては後に説明する）。
したがって、選択ゲートトランジスタの基板領域とメモ
リセルトランジスタおよび周辺回路トランジスタの基板
領域の電位を互いに独立に制御することができる。ま
た、選択ゲートトランジスタとして、ｎチャネルＭＯＳ
トランジスタを用いることにより、以下に詳細に説明す
るように書込動作を自動的に停止することができる。
ＢＬの間に、ｎチャネルＭＯＳトランジスタで構成され
る副ビット線選択ゲートトランジスタＮＳＧが接続され
る。この選択ゲートトランジスタＮＳＧのゲートに、選
択電圧Ｖｓｔｇが印加される。選択ゲートトランジスタ
ＮＳＧは、周辺回路トランジスタと別の基板領域に形成
される。また、選択ゲートトランジスタＮＳＧはｎチャ
ネルＭＯＳトランジスタであり、メモリセルＭＣ０〜Ｍ
Ｃｍは、ｐチャネルＭＯＳトランジスタであり、それら
の基板領域の導電型は異なっており、これらは別々の基
板領域に形成される（これについては後に説明する）。
したがって、選択ゲートトランジスタの基板領域とメモ
リセルトランジスタおよび周辺回路トランジスタの基板
領域の電位を互いに独立に制御することができる。ま
た、選択ゲートトランジスタとして、ｎチャネルＭＯＳ
トランジスタを用いることにより、以下に詳細に説明す
るように書込動作を自動的に停止することができる。
【００７３】図４は、書込動作時における電圧印加態様
を示す図である。図４において、メモリセルＭＣに対
し、書込動作が行なわれる。主ビット線ＭＢＬには、−
６Ｖ程度の負電圧が印加され、この選択ゲートトランジ
スタＮＳＧの基板領域へはＰＮ接合が順バイアスされる
のを防止するため、主ビット線ＭＢＬ上の電圧と同じ大
きさの−６Ｖ程度の負電圧が印加される。メモリセルＭ
Ｃの基板領域へは接地電圧（０Ｖ）が印加される。ソー
ス線ＳＬへは、たとえば−１．５Ｖ程度のバイアス電圧
が印加される。このソース線ＳＬを負電位とするのは、
後に説明する書込ベリファイ動作時においてゲート電圧
に対しバイアス効果を生じさせ、メモリセルトランジス
タのチャネル電流を低減するためである。
を示す図である。図４において、メモリセルＭＣに対
し、書込動作が行なわれる。主ビット線ＭＢＬには、−
６Ｖ程度の負電圧が印加され、この選択ゲートトランジ
スタＮＳＧの基板領域へはＰＮ接合が順バイアスされる
のを防止するため、主ビット線ＭＢＬ上の電圧と同じ大
きさの−６Ｖ程度の負電圧が印加される。メモリセルＭ
Ｃの基板領域へは接地電圧（０Ｖ）が印加される。ソー
ス線ＳＬへは、たとえば−１．５Ｖ程度のバイアス電圧
が印加される。このソース線ＳＬを負電位とするのは、
後に説明する書込ベリファイ動作時においてゲート電圧
に対しバイアス効果を生じさせ、メモリセルトランジス
タのチャネル電流を低減するためである。
【００７４】この図４に示す電位配置において、ｎチャ
ネルＭＯＳトランジスタで構成される選択ゲートトラン
ジスタＮＳＧのゲートへ、選択電圧Ｖｓｔｇが与えられ
る。ｎチャネルＭＯＳトランジスタの場合、低電位のノ
ードがソースとなる。したがってこの図４に示す構成に
おいては、選択ゲートトランジスタＮＳＧの主ビット線
ＭＢＬに接続されるノードがソースとして作用する。し
たがって、選択電圧Ｖｓｔｇが一定電圧レベルになれ
ば、この選択ゲートトランジスタＮＳＧは、定電流源と
して作用し、一定の電流を供給する（ソース−ゲート間
電圧が一定であり、二乗特性に従った一定電流を供給す
る）。
ネルＭＯＳトランジスタで構成される選択ゲートトラン
ジスタＮＳＧのゲートへ、選択電圧Ｖｓｔｇが与えられ
る。ｎチャネルＭＯＳトランジスタの場合、低電位のノ
ードがソースとなる。したがってこの図４に示す構成に
おいては、選択ゲートトランジスタＮＳＧの主ビット線
ＭＢＬに接続されるノードがソースとして作用する。し
たがって、選択電圧Ｖｓｔｇが一定電圧レベルになれ
ば、この選択ゲートトランジスタＮＳＧは、定電流源と
して作用し、一定の電流を供給する（ソース−ゲート間
電圧が一定であり、二乗特性に従った一定電流を供給す
る）。
【００７５】図５は、この図４に示す電位配置における
副ビット線ＳＢＬの電圧ＶＳＢＬと副ビット線ＳＢＬを
流れる電流ＩＳＢＬの関係を示す図である。図５におい
て、選択ゲートトランジスタＮＳＧのゲートへ与えられ
る選択電圧Ｖｓｔｇが−４Ｖのときおよび−５Ｖのとき
の選択ゲートトランジスタを介して流れる電流と副ビッ
ト線上の電圧ＶＳＢＬの関係およびメモリセルのリーク
電流を示す。選択電圧Ｖｓｔｇが−４Ｖまたは−５Ｖの
とき、この選択ゲートトランジスタＮＳＧのゲート電位
はそのソース電位よりも高く、主ビット線ＭＢＬへの負
電位−６Ｖと同じ大きさの負電位を副ビット線ＳＢＬへ
伝達することができる。副ビット線ＳＢＬの電圧ＶＳＢ
Ｌが主ビット線ＭＢＬ上の電圧と同じとなると、この列
選択ゲートトランジスタＮＳＧを介して電流は流れな
い。メモリセルのリーク電流は、先の図２に示すメモリ
セルのリーク電流と同じ特性を示す。この選択ゲートト
ランジスタＮＳＧに対して流れる電流とメモリセルのリ
ーク電流が同じ値となる動作点（１，２）においてメモ
リセルに対する書込が行なわれる。すなわち、選択ゲー
トトランジスタのゲート電圧を−４Ｖないし−５Ｖに変
化させた場合、選択ゲートトランジスタＮＳＧを介して
のバイアス電圧の伝達特性を維持しつつメモリセル書込
時における充電電流（メモリセルリーク電流）の上限を
制御することができる。
副ビット線ＳＢＬの電圧ＶＳＢＬと副ビット線ＳＢＬを
流れる電流ＩＳＢＬの関係を示す図である。図５におい
て、選択ゲートトランジスタＮＳＧのゲートへ与えられ
る選択電圧Ｖｓｔｇが−４Ｖのときおよび−５Ｖのとき
の選択ゲートトランジスタを介して流れる電流と副ビッ
ト線上の電圧ＶＳＢＬの関係およびメモリセルのリーク
電流を示す。選択電圧Ｖｓｔｇが−４Ｖまたは−５Ｖの
とき、この選択ゲートトランジスタＮＳＧのゲート電位
はそのソース電位よりも高く、主ビット線ＭＢＬへの負
電位−６Ｖと同じ大きさの負電位を副ビット線ＳＢＬへ
伝達することができる。副ビット線ＳＢＬの電圧ＶＳＢ
Ｌが主ビット線ＭＢＬ上の電圧と同じとなると、この列
選択ゲートトランジスタＮＳＧを介して電流は流れな
い。メモリセルのリーク電流は、先の図２に示すメモリ
セルのリーク電流と同じ特性を示す。この選択ゲートト
ランジスタＮＳＧに対して流れる電流とメモリセルのリ
ーク電流が同じ値となる動作点（１，２）においてメモ
リセルに対する書込が行なわれる。すなわち、選択ゲー
トトランジスタのゲート電圧を−４Ｖないし−５Ｖに変
化させた場合、選択ゲートトランジスタＮＳＧを介して
のバイアス電圧の伝達特性を維持しつつメモリセル書込
時における充電電流（メモリセルリーク電流）の上限を
制御することができる。
【００７６】通常、選択ゲートトランジスタを介して副
ビット線ＳＢＬへ書込動作中に与えられる充電電流とし
ては、常に、たとえば１ｍＡ程度と十分大きい電流が供
給される．ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリの書
込動作時に生じるメモリセルリーク電流は、１セルあた
り、すなわち１本の副ビット線ＳＢＬあたり数１０ｎＡ
と非常に小さい（先のオオナカドウの文献またはサカモ
トの文献参照）。したがって、書込動作開始直後に（選
択ゲートトランジスタＮＳＧのゲートの選択電圧Ｖｓｔ
ｇが０Ｖ）大きな電流駆動力をもって副ビット線を充電
し、その後ゲートへ与えられる選択電圧Ｖｓｔｇを低く
して、その電流供給量をたとえば１μＡ程度に制限して
も、この充電電流は、メモリセル書込において生じるリ
ーク電流よりも十分大きく、したがってリーク電流によ
る放電で書込動作時にこの副ビット線ＳＢＬの電圧ＶＳ
ＢＬが上昇することはない。
ビット線ＳＢＬへ書込動作中に与えられる充電電流とし
ては、常に、たとえば１ｍＡ程度と十分大きい電流が供
給される．ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリの書
込動作時に生じるメモリセルリーク電流は、１セルあた
り、すなわち１本の副ビット線ＳＢＬあたり数１０ｎＡ
と非常に小さい（先のオオナカドウの文献またはサカモ
トの文献参照）。したがって、書込動作開始直後に（選
択ゲートトランジスタＮＳＧのゲートの選択電圧Ｖｓｔ
ｇが０Ｖ）大きな電流駆動力をもって副ビット線を充電
し、その後ゲートへ与えられる選択電圧Ｖｓｔｇを低く
して、その電流供給量をたとえば１μＡ程度に制限して
も、この充電電流は、メモリセル書込において生じるリ
ーク電流よりも十分大きく、したがってリーク電流によ
る放電で書込動作時にこの副ビット線ＳＢＬの電圧ＶＳ
ＢＬが上昇することはない。
【００７７】非選択副ビット線に対する選択ゲートトラ
ンジスタの選択電圧Ｖｓｔｇは−６Ｖである。この場
合、同じ主ビット線に接続する非選択副ビット線ＳＢＬ
の電位は０Ｖのままとなる。
ンジスタの選択電圧Ｖｓｔｇは−６Ｖである。この場
合、同じ主ビット線に接続する非選択副ビット線ＳＢＬ
の電位は０Ｖのままとなる。
【００７８】図６（ａ）は、ベリファイ動作時における
選択メモリセルへの印加電圧を示す図である。このベリ
ファイ動作時において、選択ワード線上にたとえば−
１．５Ｖ程度のベリファイ電圧が印加される。他の電圧
条件は同じである。メモリセルＭＣの書込が進行し、そ
のしきい値電圧Ｖｔｈがある値になると、このベリファ
イ電圧により、メモリセルＭＣに、数μＡ程度の大きさ
のチャネル電流Ｉｃｈａｎが流れる。このチャネル電流
Ｉｃｈａｎは、ソース線ＳＬから選択ゲートトランジス
タＮＳＧに向かって流れる。選択ゲートトランジスタＮ
ＳＧはそのゲート電位の調整により、駆動電流量は、１
μＡ程度であり、チャネル電流Ｉｃｈａｎの値よりも小
さい。したがってこのチャネル電流Ｉｃｈａｎにより、
図６（ｂ）に示すように、副ビット線ＳＢＬ上の電圧Ｖ
ＳＢＬが上昇する。この電圧ＶＳＢＬがたとえば−５Ｖ
に上昇すると、メモリセルＭＣに対する書込速度は、約
４倍程度遅くなり、それ以上の書込動作は起こりにくく
なる。これにより、書込中に書込を受ける選択メモリセ
ルのしきい値電圧Ｖｔｈがある値になると、このベリフ
ァイ電圧により、自動的に書込を停止させることがで
き、書込後のしきい値電圧Ｖｔｈを設定した値に揃える
ことができる「自己リミット書込」が実現できる。
選択メモリセルへの印加電圧を示す図である。このベリ
ファイ動作時において、選択ワード線上にたとえば−
１．５Ｖ程度のベリファイ電圧が印加される。他の電圧
条件は同じである。メモリセルＭＣの書込が進行し、そ
のしきい値電圧Ｖｔｈがある値になると、このベリファ
イ電圧により、メモリセルＭＣに、数μＡ程度の大きさ
のチャネル電流Ｉｃｈａｎが流れる。このチャネル電流
Ｉｃｈａｎは、ソース線ＳＬから選択ゲートトランジス
タＮＳＧに向かって流れる。選択ゲートトランジスタＮ
ＳＧはそのゲート電位の調整により、駆動電流量は、１
μＡ程度であり、チャネル電流Ｉｃｈａｎの値よりも小
さい。したがってこのチャネル電流Ｉｃｈａｎにより、
図６（ｂ）に示すように、副ビット線ＳＢＬ上の電圧Ｖ
ＳＢＬが上昇する。この電圧ＶＳＢＬがたとえば−５Ｖ
に上昇すると、メモリセルＭＣに対する書込速度は、約
４倍程度遅くなり、それ以上の書込動作は起こりにくく
なる。これにより、書込中に書込を受ける選択メモリセ
ルのしきい値電圧Ｖｔｈがある値になると、このベリフ
ァイ電圧により、自動的に書込を停止させることがで
き、書込後のしきい値電圧Ｖｔｈを設定した値に揃える
ことができる「自己リミット書込」が実現できる。
【００７９】主ビット線ＭＢＬには、１つの副ビット線
ＳＢＬのみが接続される。副ビット線ＳＢＬにおいて１
つのメモリセルＭＣが選択される。したがって、このベ
リファイ電圧印加により、副ビット線ＳＢＬの電圧ＶＳ
ＢＬの上昇は、各副ビット線ごとに生じる。したがっ
て、ビットごとベリファイを行なうことができる。この
とき、副ビット線ＳＢＬの寄生容量Ｃｐは、主ビット線
の寄生容量（１ｐＦ程度）に比べてたとえば０．１ｐＦ
程度と十分小さく、したがってこの寄生容量Ｃｐの充電
時間は短く、主ビット線端部に接続されたベリファイ回
路によりベリファイ動作を行なう際の主ビット線の充放
電に要する時間に比べて１０倍以上の高速度でベリファ
イを行なうことができる。外部電源が３．３Ｖ以下の低
電圧になり、さらに書込後しきい値電圧の分布幅を狭く
することが必要とされ、ビットごとベリファイの回数が
さらに増大しても（１回の書込パルス幅を短くして、そ
のしきい値電圧の変動を小さくする）、ＰＭＯＳ型ＤＩ
ＮＯＲフラッシュメモリの超高速書込データ転送レート
の維持を達成することができる。
ＳＢＬのみが接続される。副ビット線ＳＢＬにおいて１
つのメモリセルＭＣが選択される。したがって、このベ
リファイ電圧印加により、副ビット線ＳＢＬの電圧ＶＳ
ＢＬの上昇は、各副ビット線ごとに生じる。したがっ
て、ビットごとベリファイを行なうことができる。この
とき、副ビット線ＳＢＬの寄生容量Ｃｐは、主ビット線
の寄生容量（１ｐＦ程度）に比べてたとえば０．１ｐＦ
程度と十分小さく、したがってこの寄生容量Ｃｐの充電
時間は短く、主ビット線端部に接続されたベリファイ回
路によりベリファイ動作を行なう際の主ビット線の充放
電に要する時間に比べて１０倍以上の高速度でベリファ
イを行なうことができる。外部電源が３．３Ｖ以下の低
電圧になり、さらに書込後しきい値電圧の分布幅を狭く
することが必要とされ、ビットごとベリファイの回数が
さらに増大しても（１回の書込パルス幅を短くして、そ
のしきい値電圧の変動を小さくする）、ＰＭＯＳ型ＤＩ
ＮＯＲフラッシュメモリの超高速書込データ転送レート
の維持を達成することができる。
【００８０】図７は、書込動作時における印加電圧波形
を示す図である。以下、図７を参照して、書込動作につ
いて説明する。
を示す図である。以下、図７を参照して、書込動作につ
いて説明する。
【００８１】時刻ｔ０において、まずソース線ＳＬを所
定の−１．５Ｖの電圧レベルに設定し、メモリセルＭＣ
に対するゲートバイアス効果を与え、チャネル電流の大
きさを調整する。
定の−１．５Ｖの電圧レベルに設定し、メモリセルＭＣ
に対するゲートバイアス効果を与え、チャネル電流の大
きさを調整する。
【００８２】時刻ｔ１において、メインビット線ＭＢＬ
および選択ゲートトランジスタのバックゲートへたとえ
ば−６Ｖの負電圧を印加する。書込を受けないメインビ
ット線ＭＢＬおよび非選択の選択ゲートトランジスタＮ
ＳＧのバックゲートは、それぞれ、接地電圧０Ｖおよび
−６Ｖとする。このとき、選択ゲートトランジスタＮＳ
Ｇのゲート電圧Ｖｓｔｇは０Ｖである。したがって、こ
のメインビット線ＭＢＬに与えられた負電圧−６Ｖに従
って、高速で副ビット線ＳＢＬが所定の書込電圧（−６
Ｖ）レベルに充電される。このとき、非選択の副ビット
線に設けられた選択ゲートトランジスタＮＳＧのゲート
電圧ＶＳＴＧは−６Ｖであり、非選択副ビット線に対し
ては、充電は行なわれない。
および選択ゲートトランジスタのバックゲートへたとえ
ば−６Ｖの負電圧を印加する。書込を受けないメインビ
ット線ＭＢＬおよび非選択の選択ゲートトランジスタＮ
ＳＧのバックゲートは、それぞれ、接地電圧０Ｖおよび
−６Ｖとする。このとき、選択ゲートトランジスタＮＳ
Ｇのゲート電圧Ｖｓｔｇは０Ｖである。したがって、こ
のメインビット線ＭＢＬに与えられた負電圧−６Ｖに従
って、高速で副ビット線ＳＢＬが所定の書込電圧（−６
Ｖ）レベルに充電される。このとき、非選択の副ビット
線に設けられた選択ゲートトランジスタＮＳＧのゲート
電圧ＶＳＴＧは−６Ｖであり、非選択副ビット線に対し
ては、充電は行なわれない。
【００８３】この副ビット線ＳＢＬへの充電が完了する
と、時刻ｔ２において、選択副ビット線ＳＢＬに対して
設けられた選択ゲートトランジスタＮＳＧのゲート電圧
Ｖｓｔｇがたとえば−５Ｖの電圧レベルに低下される。
これにより、選択副ビット線ＳＢＬに対して設けられた
選択ゲートトランジスタＮＳＧの電流駆動力がたとえば
１μＡと制限される。
と、時刻ｔ２において、選択副ビット線ＳＢＬに対して
設けられた選択ゲートトランジスタＮＳＧのゲート電圧
Ｖｓｔｇがたとえば−５Ｖの電圧レベルに低下される。
これにより、選択副ビット線ＳＢＬに対して設けられた
選択ゲートトランジスタＮＳＧの電流駆動力がたとえば
１μＡと制限される。
【００８４】この状態で、時刻ｔ３において選択ワード
線に対し書込用正電圧パルス（たとえば１０Ｖ）とベリ
ファイ用負電圧パルス（たとえば−１．５Ｖ）を交互に
印加する。ここで、書込用正電圧パルス幅は、たとえば
０．２μｓｅｃ、ベリファイ用負電圧パルスは、たとえ
ば０．１μｓｅｃの幅を有する。書込用正電圧パルスの
幅を変化させると、フローティングゲート電極に注入さ
れる電子の量が変化し、応じてしきい値電圧の変化量を
調整することができ、ベリファイ回数を変化させること
ができる。必要とされる書込後しきい値電圧の分布幅に
応じて、書込用正電圧パルス幅の値が設定される。
線に対し書込用正電圧パルス（たとえば１０Ｖ）とベリ
ファイ用負電圧パルス（たとえば−１．５Ｖ）を交互に
印加する。ここで、書込用正電圧パルス幅は、たとえば
０．２μｓｅｃ、ベリファイ用負電圧パルスは、たとえ
ば０．１μｓｅｃの幅を有する。書込用正電圧パルスの
幅を変化させると、フローティングゲート電極に注入さ
れる電子の量が変化し、応じてしきい値電圧の変化量を
調整することができ、ベリファイ回数を変化させること
ができる。必要とされる書込後しきい値電圧の分布幅に
応じて、書込用正電圧パルス幅の値が設定される。
【００８５】この時刻ｔ３からの書込用正電圧パルスお
よびベリファイ用負電圧パルスの交互印加を所定時間行
なう。メモリセルトランジスタの特性に従って、書込が
速く行なわれるメモリセルおよび書込が遅く行なわれる
メモリセルが存在し、その書込速度に差があり、パルス
の交互印加期間は、これらに対するマージンを見込んで
適当な時間に設定される。書込が完了したメモリセルに
対しては自動的にそれ以後の書込は行なわれない。
よびベリファイ用負電圧パルスの交互印加を所定時間行
なう。メモリセルトランジスタの特性に従って、書込が
速く行なわれるメモリセルおよび書込が遅く行なわれる
メモリセルが存在し、その書込速度に差があり、パルス
の交互印加期間は、これらに対するマージンを見込んで
適当な時間に設定される。書込が完了したメモリセルに
対しては自動的にそれ以後の書込は行なわれない。
【００８６】所定時間が経過すると、時刻ｔ４において
選択ワード線の電位が接地電圧レベルに駆動される。こ
れにより、書込動作が完了し、時刻ｔ５、ｔ６およびｔ
７それぞれにおいて、選択電圧Ｖｓｔｇ、主ビット線Ｍ
ＢＬおよび選択ゲートトランジスタＮＳＧのバックゲー
トならびにソース線ＳＬがそれぞれ初期状態の接地電圧
レベルに復帰する。
選択ワード線の電位が接地電圧レベルに駆動される。こ
れにより、書込動作が完了し、時刻ｔ５、ｔ６およびｔ
７それぞれにおいて、選択電圧Ｖｓｔｇ、主ビット線Ｍ
ＢＬおよび選択ゲートトランジスタＮＳＧのバックゲー
トならびにソース線ＳＬがそれぞれ初期状態の接地電圧
レベルに復帰する。
【００８７】図８（ａ）−（ｄ）は、書込動作時の各種
特性値のシミュレーション解析結果を示す図である。図
８（ａ）は、メモリセルの書込特性を示し、横軸に書込
時間（単位μｓ）、縦軸に２０μＡを供給する電圧とし
て定義されるしきい値電圧Ｖｔｈを示す。図８（ｂ）
は、図８（ａ）に示すようにメモリセルが書込まれてし
きい値電圧Ｖｔｈが変化した際のフローティングゲート
電圧Ｖｆｇの時間変化を示す図である。図８（ｃ）は、
図８（ｂ）に示すフローティングゲート電圧Ｖｆｇが与
えられたときにメモリセルに流れるチャネル電流Ｉｃｈ
ａｎｎｅｌを示す図である。
特性値のシミュレーション解析結果を示す図である。図
８（ａ）は、メモリセルの書込特性を示し、横軸に書込
時間（単位μｓ）、縦軸に２０μＡを供給する電圧とし
て定義されるしきい値電圧Ｖｔｈを示す。図８（ｂ）
は、図８（ａ）に示すようにメモリセルが書込まれてし
きい値電圧Ｖｔｈが変化した際のフローティングゲート
電圧Ｖｆｇの時間変化を示す図である。図８（ｃ）は、
図８（ｂ）に示すフローティングゲート電圧Ｖｆｇが与
えられたときにメモリセルに流れるチャネル電流Ｉｃｈ
ａｎｎｅｌを示す図である。
【００８８】図８（ｄ）は、図８（ｃ）に示すチャネル
電流Ｉｃｈａｎｎｅｌが対応の副ビット線に流れ込んだ
際の、副ビット線の電位ＶＳＢＬの初期の−６Ｖからの
変化を示す図である。この図８（ｄ）において、副ビッ
ト線の寄生容量Ｃｐの容量値は０．１ｐＦとして計算し
ている。図８（ａ）〜（ｄ）において、横軸に書込時間
を示し、これらの時間軸は共通に用いられている。
電流Ｉｃｈａｎｎｅｌが対応の副ビット線に流れ込んだ
際の、副ビット線の電位ＶＳＢＬの初期の−６Ｖからの
変化を示す図である。この図８（ｄ）において、副ビッ
ト線の寄生容量Ｃｐの容量値は０．１ｐＦとして計算し
ている。図８（ａ）〜（ｄ）において、横軸に書込時間
を示し、これらの時間軸は共通に用いられている。
【００８９】このシミュレーションにおいて用いられた
電圧印加条件は図７に示すものと同じである。
電圧印加条件は図７に示すものと同じである。
【００９０】図８（ａ）に示すように、書込時間が経過
するにつれて、フローティングゲートへ注入される電子
の量が増加し、そのしきい値電圧Ｖｔｈの絶対値が小さ
くなる。このフローティングゲート電極への電子の蓄積
に従ってフローティングゲート電位Ｖｆｇも、より負と
なる。フローティングゲート電位Ｖｆｇがあるレベル以
下となると、メモリセルトランジスタにおいて正孔のチ
ャネル領域が形成され、チャネル電流Ｉｃｈａｎｌｅｌ
が流れ始める。このチャネル電流が、１μＡ以上となる
と、副ビット線上の電圧ＶＳＢＬが上昇し（その絶対値
が小さくなり）、しきい値電圧Ｖｔｈが所定値以上とな
ると、この副ビット線上の電位ＶＳＢＬが数１０μＡ程
度のチャネル電流Ｉｃｈａｎｌｅｌに従って上昇する。
この副ビット線の電位ＶＳＢＬが−６Ｖから−５．５Ｖ
へと０．５Ｖ上昇するだけでメモリセルの書込速度は約
４倍遅くなり、また−５Ｖまで上昇すると、その書込速
度は初期状態に比べて１／１６倍の速さとなる。したが
って、この副ビット線上の電位ＶＳＢＬに従って書込は
急激に自己リミットがかけられることが予測できる。
するにつれて、フローティングゲートへ注入される電子
の量が増加し、そのしきい値電圧Ｖｔｈの絶対値が小さ
くなる。このフローティングゲート電極への電子の蓄積
に従ってフローティングゲート電位Ｖｆｇも、より負と
なる。フローティングゲート電位Ｖｆｇがあるレベル以
下となると、メモリセルトランジスタにおいて正孔のチ
ャネル領域が形成され、チャネル電流Ｉｃｈａｎｌｅｌ
が流れ始める。このチャネル電流が、１μＡ以上となる
と、副ビット線上の電圧ＶＳＢＬが上昇し（その絶対値
が小さくなり）、しきい値電圧Ｖｔｈが所定値以上とな
ると、この副ビット線上の電位ＶＳＢＬが数１０μＡ程
度のチャネル電流Ｉｃｈａｎｌｅｌに従って上昇する。
この副ビット線の電位ＶＳＢＬが−６Ｖから−５．５Ｖ
へと０．５Ｖ上昇するだけでメモリセルの書込速度は約
４倍遅くなり、また−５Ｖまで上昇すると、その書込速
度は初期状態に比べて１／１６倍の速さとなる。したが
って、この副ビット線上の電位ＶＳＢＬに従って書込は
急激に自己リミットがかけられることが予測できる。
【００９１】図９は、図７に示す書込条件で行なわれた
書込動作におけるメモリセルのしきい値電圧Ｖｔｈの経
時変化を実験により求めた結果を示す図である。図９に
おいて、横軸には書込時間（ベリファイ時間は含まず；
単位μｓｅｃ）を示し、縦軸にメモリセルのしきい値電
圧Ｖｔｈ（単位Ｖ）を示す。図９に明らかに示されるよ
うに、ベリファイパルスを印加することなく持続的に選
択ワード線上に書込高電圧を印加した場合には、そのメ
モリセルのしきい値電圧Ｖｔｈは時間経過とともに上昇
し、いわゆる過書込現象が生じる。一方、ベリファイパ
ルスを印加すると、メモリセルのしきい値電圧Ｖｔｈが
ある値（たとえば−２．８Ｖ）となると、それ以上変化
せず、ほぼ一定となる。これにより、本実施の形態１の
手法に従ってベリファイパルスおよび書込パルスを交互
に印加することにより「自己リミット書込」が行なわ
れ、しきい値電圧Ｖｔｈがほぼ一定値に維持されるのが
正確に見られる。これにより、メモリセル書込後のしき
い値電圧Ｖｔｈの分布幅を極めて狭くすることができ
る。
書込動作におけるメモリセルのしきい値電圧Ｖｔｈの経
時変化を実験により求めた結果を示す図である。図９に
おいて、横軸には書込時間（ベリファイ時間は含まず；
単位μｓｅｃ）を示し、縦軸にメモリセルのしきい値電
圧Ｖｔｈ（単位Ｖ）を示す。図９に明らかに示されるよ
うに、ベリファイパルスを印加することなく持続的に選
択ワード線上に書込高電圧を印加した場合には、そのメ
モリセルのしきい値電圧Ｖｔｈは時間経過とともに上昇
し、いわゆる過書込現象が生じる。一方、ベリファイパ
ルスを印加すると、メモリセルのしきい値電圧Ｖｔｈが
ある値（たとえば−２．８Ｖ）となると、それ以上変化
せず、ほぼ一定となる。これにより、本実施の形態１の
手法に従ってベリファイパルスおよび書込パルスを交互
に印加することにより「自己リミット書込」が行なわ
れ、しきい値電圧Ｖｔｈがほぼ一定値に維持されるのが
正確に見られる。これにより、メモリセル書込後のしき
い値電圧Ｖｔｈの分布幅を極めて狭くすることができ
る。
【００９２】図１０は、ＰＭＯＳ型ＤＩＮＯＲフラッシ
ュメモリの１つの副ビット線に関連する部分の断面構造
を概略的に示す図である。図１０において、低不純物濃
度のＰ型半導体基板領域２０上に比較的低濃度のＮ型ウ
ェル２４が形成され、また基板領域２０よりも高濃度の
Ｐ型ウェル２２が低濃度のＮ型ウェル２４内に形成され
る。このＰ型ウェル２２内にｎチャネルＭＯＳトランジ
スタで構成される選択ゲートトランジスタが形成され、
Ｎウェル内にＰＭＯＳフラッシュメモリセルが形成され
る。
ュメモリの１つの副ビット線に関連する部分の断面構造
を概略的に示す図である。図１０において、低不純物濃
度のＰ型半導体基板領域２０上に比較的低濃度のＮ型ウ
ェル２４が形成され、また基板領域２０よりも高濃度の
Ｐ型ウェル２２が低濃度のＮ型ウェル２４内に形成され
る。このＰ型ウェル２２内にｎチャネルＭＯＳトランジ
スタで構成される選択ゲートトランジスタが形成され、
Ｎウェル内にＰＭＯＳフラッシュメモリセルが形成され
る。
【００９３】メモリセル形成領域に隣接して形成される
Ｐ型ウェル２２表面に互いに間をおいて高濃度のＮ型
（Ｎ＋）不純物領域２２ａおよび２２ｂが形成される。
またこの高濃度Ｎ型不純物領域２２ａに隣接して、高濃
度Ｐ型（Ｐ＋型）不純物領域２２ｃが形成される。不純
物領域２２ａおよび２２ｂの間のチャネル領域上に図示
しないゲート絶縁膜を介してゲート電極層２２ｄが形成
される。不純物領域２２ａは主ビット線２８に接続さ
れ、不純物領域２２ｂは、副ビット線２６に接続され
る。不純物領域２２ｃは、図示しない回路からのウェル
電位を受けるように接続される。
Ｐ型ウェル２２表面に互いに間をおいて高濃度のＮ型
（Ｎ＋）不純物領域２２ａおよび２２ｂが形成される。
またこの高濃度Ｎ型不純物領域２２ａに隣接して、高濃
度Ｐ型（Ｐ＋型）不純物領域２２ｃが形成される。不純
物領域２２ａおよび２２ｂの間のチャネル領域上に図示
しないゲート絶縁膜を介してゲート電極層２２ｄが形成
される。不純物領域２２ａは主ビット線２８に接続さ
れ、不純物領域２２ｂは、副ビット線２６に接続され
る。不純物領域２２ｃは、図示しない回路からのウェル
電位を受けるように接続される。
【００９４】選択ゲートトランジスタは、したがって不
純物領域２２ａをソース領域とし、不純物領域２２ｂを
ドレイン領域とし、ゲート電極層２２ｄを制御電極とし
てかつ不純物領域２２ｃ（Ｐ型ウェル２２）をバックゲ
ートとして動作する。
純物領域２２ａをソース領域とし、不純物領域２２ｂを
ドレイン領域とし、ゲート電極層２２ｄを制御電極とし
てかつ不純物領域２２ｃ（Ｐ型ウェル２２）をバックゲ
ートとして動作する。
【００９５】Ｎウェル２４表面には、互いに間をおい
て、高濃度Ｐ型（Ｐ＋型）不純物領域２４ａおよび２４
ｂが交互に配置される。不純物領域２４ａおよび２４ｂ
の間のチャネル領域上にフローティングゲート電極ＦＧ
およびコントロールゲート電極ＣＧが形成される。不純
物領域２４ａが共通に副ビット線２６に接続され、不純
物領域２４ｂがソース線（ＳＬ）に接続される。この図
１０においては、Ｎウェル２４へ基板電位を印加する部
分の構成は示していない。
て、高濃度Ｐ型（Ｐ＋型）不純物領域２４ａおよび２４
ｂが交互に配置される。不純物領域２４ａおよび２４ｂ
の間のチャネル領域上にフローティングゲート電極ＦＧ
およびコントロールゲート電極ＣＧが形成される。不純
物領域２４ａが共通に副ビット線２６に接続され、不純
物領域２４ｂがソース線（ＳＬ）に接続される。この図
１０においては、Ｎウェル２４へ基板電位を印加する部
分の構成は示していない。
【００９６】選択ゲートトランジスタとメモリセルトラ
ンジスタとは、そのチャネル導電型が異なり、したがっ
て別々のウェル内に形成される。したがって選択ゲート
トランジスタの基板領域であるＰ型ウェル２２およびメ
モリセルトランジスタの基板領域であるＮウェル２０に
それぞれ互いに独立にバイアス電圧を印加することがで
きる。
ンジスタとは、そのチャネル導電型が異なり、したがっ
て別々のウェル内に形成される。したがって選択ゲート
トランジスタの基板領域であるＰ型ウェル２２およびメ
モリセルトランジスタの基板領域であるＮウェル２０に
それぞれ互いに独立にバイアス電圧を印加することがで
きる。
【００９７】特に、このＰ型ウェル２２は、選択ゲート
トランジスタに共通に設けられ、他の周辺回路のｎチャ
ネルＭＯＳトランジスタ形成用のＰウェルとは別に形成
される。
トランジスタに共通に設けられ、他の周辺回路のｎチャ
ネルＭＯＳトランジスタ形成用のＰウェルとは別に形成
される。
【００９８】図１１は、この発明の実施の形態１に従う
不揮発性半導体記憶装置の全体の構成を示すブロック図
である。図１１において、この不揮発性半導体記憶装置
は、メモリセルが行列状に配列されるメモリマトリクス
７０を含む。このメモリマトリクス７０は、複数のセク
タＳＥに分割される。図１１において、２つのセクタＳ
Ｅ１およびＳＥ２を代表的に示す。セクタＳＥ１および
ＳＥ２それぞれに対応して、セクタを選択するための選
択ゲートＳＧ１およびＳＧ２を含む。セクタＳＥ１およ
びＳＥ２のメモリセルは、Ｎウェル７１ａ内に形成され
る。選択ゲートＳＧ１およびＳＧ２は、このＮウェル７
１ａ内に形成されるＰウェル７１ｂ内に形成される。
不揮発性半導体記憶装置の全体の構成を示すブロック図
である。図１１において、この不揮発性半導体記憶装置
は、メモリセルが行列状に配列されるメモリマトリクス
７０を含む。このメモリマトリクス７０は、複数のセク
タＳＥに分割される。図１１において、２つのセクタＳ
Ｅ１およびＳＥ２を代表的に示す。セクタＳＥ１および
ＳＥ２それぞれに対応して、セクタを選択するための選
択ゲートＳＧ１およびＳＧ２を含む。セクタＳＥ１およ
びＳＥ２のメモリセルは、Ｎウェル７１ａ内に形成され
る。選択ゲートＳＧ１およびＳＧ２は、このＮウェル７
１ａ内に形成されるＰウェル７１ｂ内に形成される。
【００９９】メモリマトリクス７０において、セクタＳ
Ｅ１およびＳＥ２に共通にメモリセル列それぞれに対応
して主ビット線が配設される。図１１においては、２本
の主ビット線ＭＢ０およびＭＢ１を代表的に示す。これ
らの主ビット線ＭＢ０およびＭＢ１は、それぞれＹゲー
ト７２に含まれるＹゲートトランジスタＹＧ０およびＹ
Ｇ１を介してセンスアンプ５２および書込回路５３に接
続される。センスアンプ５２は、データ読出時に、活性
化されて選択メモリセルのデータを読出す。書込回路５
３は、書込時に、書込データに応じて書込電圧を主ビッ
ト線上に伝達する。図１１には示していないが、主ビッ
ト線それぞれに、コラムラッチが設けられており、書込
回路からの書込データをラッチし、このラッチした書込
データに従って書込用のバイアス電圧が主ビット線に伝
達される構成が用いられてもよい。
Ｅ１およびＳＥ２に共通にメモリセル列それぞれに対応
して主ビット線が配設される。図１１においては、２本
の主ビット線ＭＢ０およびＭＢ１を代表的に示す。これ
らの主ビット線ＭＢ０およびＭＢ１は、それぞれＹゲー
ト７２に含まれるＹゲートトランジスタＹＧ０およびＹ
Ｇ１を介してセンスアンプ５２および書込回路５３に接
続される。センスアンプ５２は、データ読出時に、活性
化されて選択メモリセルのデータを読出す。書込回路５
３は、書込時に、書込データに応じて書込電圧を主ビッ
ト線上に伝達する。図１１には示していないが、主ビッ
ト線それぞれに、コラムラッチが設けられており、書込
回路からの書込データをラッチし、このラッチした書込
データに従って書込用のバイアス電圧が主ビット線に伝
達される構成が用いられてもよい。
【０１００】主ビット線ＭＢ０に対応して２つの副ビッ
ト線ＳＢ０１およびＳＢ０２が設けられ、主ビット線Ｍ
Ｂ１に対応して２つの副ビット線ＳＢ１１およびＳＢ１
２が設けられる。副ビット線ＳＢ０１およびＳＢ１１が
セクタＳＥ１に含まれるメモリセルを接続し、副ビット
線ＳＢ０２およびＳＢ１２が、セクタＳＥ２に含まれる
メモリセルを接続する。副ビット線ＳＢ０１およびＳＢ
０２は、それぞれ選択ゲートトランジスタＳＧ０１およ
びＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビ
ット線ＳＢ１１およびＳＢ１２は、それぞれ選択ゲート
トランジスタＳＧ１１およびＳＧ１２を介して主ビット
線ＭＢ１に接続される。
ト線ＳＢ０１およびＳＢ０２が設けられ、主ビット線Ｍ
Ｂ１に対応して２つの副ビット線ＳＢ１１およびＳＢ１
２が設けられる。副ビット線ＳＢ０１およびＳＢ１１が
セクタＳＥ１に含まれるメモリセルを接続し、副ビット
線ＳＢ０２およびＳＢ１２が、セクタＳＥ２に含まれる
メモリセルを接続する。副ビット線ＳＢ０１およびＳＢ
０２は、それぞれ選択ゲートトランジスタＳＧ０１およ
びＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビ
ット線ＳＢ１１およびＳＢ１２は、それぞれ選択ゲート
トランジスタＳＧ１１およびＳＧ１２を介して主ビット
線ＭＢ１に接続される。
【０１０１】主ビット線ＭＢ０およびＭＢ１と交差する
ように、メモリセル各行に対応してワード線ＷＬ０、Ｗ
Ｌ１、……ＷＬ２およびＷＬ３が配置される。通常セク
タＳＥ１およびＳＥ２各々においては、６４本のワード
線が配設されるが、図１１においては、図面を簡略化す
るために、セクタＳＥ１およびＳＥ２それぞれにおいて
２本のワード線を代表的に示す。これらのワード線ＷＬ
０〜ＷＬ３と副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１１
およびＳＢ１２の交差部に対応してメモリセルが配置さ
れる。ワード線ＷＬ０は、メモリセルＭ００およびＭ１
０のコントロールゲートに接続され、ワード線ＷＬ１
は、メモリセルＭ０１およびＭ１１のコントロールゲー
トに接続される。ワード線ＷＬ２は、メモリセルＭ０２
およびＭ１２のコントロールゲートに接続され、ワード
線ＷＬ３が、メモリセルＭ０３およびＭ１３のコントロ
ールゲートに接続される。メモリセルＭ００およびＭ０
１が副ビット線ＳＢ０１に接続され、メモリセルＭ１０
およびＭ１１が副ビット線ＳＢ１１に接続される。メモ
リセルＭ０２およびＭ０３が副ビット線ＳＢ０２に接続
され、メモリセルＭ１２およびＭ１３が副ビット線ＳＢ
１２に接続される。
ように、メモリセル各行に対応してワード線ＷＬ０、Ｗ
Ｌ１、……ＷＬ２およびＷＬ３が配置される。通常セク
タＳＥ１およびＳＥ２各々においては、６４本のワード
線が配設されるが、図１１においては、図面を簡略化す
るために、セクタＳＥ１およびＳＥ２それぞれにおいて
２本のワード線を代表的に示す。これらのワード線ＷＬ
０〜ＷＬ３と副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１１
およびＳＢ１２の交差部に対応してメモリセルが配置さ
れる。ワード線ＷＬ０は、メモリセルＭ００およびＭ１
０のコントロールゲートに接続され、ワード線ＷＬ１
は、メモリセルＭ０１およびＭ１１のコントロールゲー
トに接続される。ワード線ＷＬ２は、メモリセルＭ０２
およびＭ１２のコントロールゲートに接続され、ワード
線ＷＬ３が、メモリセルＭ０３およびＭ１３のコントロ
ールゲートに接続される。メモリセルＭ００およびＭ０
１が副ビット線ＳＢ０１に接続され、メモリセルＭ１０
およびＭ１１が副ビット線ＳＢ１１に接続される。メモ
リセルＭ０２およびＭ０３が副ビット線ＳＢ０２に接続
され、メモリセルＭ１２およびＭ１３が副ビット線ＳＢ
１２に接続される。
【０１０２】これらのメモリセルのソース領域は共通に
ソース線ＳＬに接続される。この不揮発性半導体記憶装
置は、さらに、外部から与えられるアドレス信号を受け
て、ワード線を選択するためのＸアドレス信号および主
ビット線を指定するためのＹアドレス信号をそれぞれＸ
デコーダ５９およびＹデコーダ５７へ与えるアドレスバ
ッファ５８を含む。Ｘデコーダ５９は、この与えられた
Ｘアドレス信号をデコードして、複数のワード線ＷＬ０
〜ＷＬ３のうちのいずれかを選択状態へ駆動する。Ｙデ
コーダ５７は、与えられたＹアドレス信号をデコード
し、アドレス指定された主ビット線を選択する列選択信
号を生成してＹゲート７２へ与える。Ｙデコーダ５７か
らの列選択信号に従ってＹゲート７２内のＹゲートトラ
ンジスタＹＧ０およびＹＧ１が、アドレス指定された主
ビット線ＭＢ０またはＭＢ１をセンスアンプ５２および
書込回路５３に接続する。読出動作時においては、セン
スアンプ５２が活性化され、選択された主ビット線ＭＢ
０またはＭＢ１から伝達されたデータを検知し、その検
知したデータをデータ入出力バッファ５１を介して外部
に出力する。
ソース線ＳＬに接続される。この不揮発性半導体記憶装
置は、さらに、外部から与えられるアドレス信号を受け
て、ワード線を選択するためのＸアドレス信号および主
ビット線を指定するためのＹアドレス信号をそれぞれＸ
デコーダ５９およびＹデコーダ５７へ与えるアドレスバ
ッファ５８を含む。Ｘデコーダ５９は、この与えられた
Ｘアドレス信号をデコードして、複数のワード線ＷＬ０
〜ＷＬ３のうちのいずれかを選択状態へ駆動する。Ｙデ
コーダ５７は、与えられたＹアドレス信号をデコード
し、アドレス指定された主ビット線を選択する列選択信
号を生成してＹゲート７２へ与える。Ｙデコーダ５７か
らの列選択信号に従ってＹゲート７２内のＹゲートトラ
ンジスタＹＧ０およびＹＧ１が、アドレス指定された主
ビット線ＭＢ０またはＭＢ１をセンスアンプ５２および
書込回路５３に接続する。読出動作時においては、セン
スアンプ５２が活性化され、選択された主ビット線ＭＢ
０またはＭＢ１から伝達されたデータを検知し、その検
知したデータをデータ入出力バッファ５１を介して外部
に出力する。
【０１０３】書込動作時において、外部から与えられる
書込データがデータ入出力バッファ５１を介して書込回
路５３に与えられ、書込回路５３が、その書込データに
従って、主ビット線ＭＢ０またはＭＢ１に書込電圧を与
える構成が用いられてもよい。
書込データがデータ入出力バッファ５１を介して書込回
路５３に与えられ、書込回路５３が、その書込データに
従って、主ビット線ＭＢ０またはＭＢ１に書込電圧を与
える構成が用いられてもよい。
【０１０４】不揮発性半導体記憶装置は、さらに、外部
から電源電圧Ｖｃｃを受けて所定の電圧レベルの負電圧
を発生する負電圧発生回路５４および５５と、外部から
の電源電圧Ｖｃｃに従って書込／消去時に必要とされる
高電圧を発生する高電圧発生回路５６と、高電圧発生回
路５６および負電圧発生回路５５からの電圧に従って書
込動作時に書込用電圧およびベリファイ用電圧を発生す
る書込電圧発生回路６０をさらに含む。
から電源電圧Ｖｃｃを受けて所定の電圧レベルの負電圧
を発生する負電圧発生回路５４および５５と、外部から
の電源電圧Ｖｃｃに従って書込／消去時に必要とされる
高電圧を発生する高電圧発生回路５６と、高電圧発生回
路５６および負電圧発生回路５５からの電圧に従って書
込動作時に書込用電圧およびベリファイ用電圧を発生す
る書込電圧発生回路６０をさらに含む。
【０１０５】この不揮発性半導体記憶装置は、さらに、
外部から与えられる制御信号に従って各回路動作を制御
するシーケンスコントローラで構成される書込／消去制
御回路５０と、この書込／消去制御回路５０の制御のも
とに、Ｎウェル７１ａおよびＰウェル７１ｂそれぞれへ
電位を供給するウェル電位発生回路６１ａおよびウェル
電位発生回路６１ｂを含む。ウェル電位発生回路６１ａ
は、消去動作時には、このＮウェル領域７１ａに正電圧
を印加し、書込および読出動作時には、接地電位を供給
する。ウェル電位発生回路６１ｂは、消去動作時および
読出動作時には接地電位レベルの電位を、書込動作時に
は書込バイアス電圧と同じ程度の大きさの負電圧をＰウ
ェル領域７１ｂに供給する。
外部から与えられる制御信号に従って各回路動作を制御
するシーケンスコントローラで構成される書込／消去制
御回路５０と、この書込／消去制御回路５０の制御のも
とに、Ｎウェル７１ａおよびＰウェル７１ｂそれぞれへ
電位を供給するウェル電位発生回路６１ａおよびウェル
電位発生回路６１ｂを含む。ウェル電位発生回路６１ａ
は、消去動作時には、このＮウェル領域７１ａに正電圧
を印加し、書込および読出動作時には、接地電位を供給
する。ウェル電位発生回路６１ｂは、消去動作時および
読出動作時には接地電位レベルの電位を、書込動作時に
は書込バイアス電圧と同じ程度の大きさの負電圧をＰウ
ェル領域７１ｂに供給する。
【０１０６】この不揮発性半導体記憶装置は、さらに、
ソース線ＳＬの電位を制御するソース制御回路６２と、
選択ゲートトランジスタとしてのセクタセレクタＳＧ１
およびＳＧ２の選択を制御するセレクトゲートデコーダ
６３をさらに含む。ソース制御回路６２は、書込／消去
制御回路５０の制御のもとに、消去動作時にソース線Ｓ
Ｌに高電圧を与え、読出動作時には、ソース線ＳＬを接
地電位レベルに保持し、書込動作時には、たとえば−
１．５Ｖの負電圧を供給する。セレクトゲートデコーダ
６３は、アドレスバッファ５８からのセクタ指示アドレ
ス信号をデコードし、選択されたセクタに対応して設け
られたセクタセレクタＳＧ１，ＳＧ２に対し、負電圧発
生回路５４から与えられる負電圧を供給する。このセレ
クトゲートデコーダ６３は、書込／消去制御回路５０の
制御のもとに、書込動作時においては、非選択セクタに
対して設けられた選択ゲートトランジスタＳＧに対し
て、たとえば、−６Ｖの負電圧を供給し、選択セクタに
対して設けられた選択ゲートトランジスタＳＧに対して
たとえば−５Ｖの負電圧を供給する。このセレクトゲー
トデコーダ６３の出力信号の電圧レベルの制御により、
書込動作時における選択副ビット線に供給される電流を
制限し、「自己リミット書込」を実現する。以下、簡単
に、この図１１に示す不揮発性半導体記憶装置のセクタ
消去動作、書込動作および読出動作について説明する。
ソース線ＳＬの電位を制御するソース制御回路６２と、
選択ゲートトランジスタとしてのセクタセレクタＳＧ１
およびＳＧ２の選択を制御するセレクトゲートデコーダ
６３をさらに含む。ソース制御回路６２は、書込／消去
制御回路５０の制御のもとに、消去動作時にソース線Ｓ
Ｌに高電圧を与え、読出動作時には、ソース線ＳＬを接
地電位レベルに保持し、書込動作時には、たとえば−
１．５Ｖの負電圧を供給する。セレクトゲートデコーダ
６３は、アドレスバッファ５８からのセクタ指示アドレ
ス信号をデコードし、選択されたセクタに対応して設け
られたセクタセレクタＳＧ１，ＳＧ２に対し、負電圧発
生回路５４から与えられる負電圧を供給する。このセレ
クトゲートデコーダ６３は、書込／消去制御回路５０の
制御のもとに、書込動作時においては、非選択セクタに
対して設けられた選択ゲートトランジスタＳＧに対し
て、たとえば、−６Ｖの負電圧を供給し、選択セクタに
対して設けられた選択ゲートトランジスタＳＧに対して
たとえば−５Ｖの負電圧を供給する。このセレクトゲー
トデコーダ６３の出力信号の電圧レベルの制御により、
書込動作時における選択副ビット線に供給される電流を
制限し、「自己リミット書込」を実現する。以下、簡単
に、この図１１に示す不揮発性半導体記憶装置のセクタ
消去動作、書込動作および読出動作について説明する。
【０１０７】（ｉ） セクタ消去動作 ここでは、セクタＳＥ１を一括消去するものと仮定す
る。まず、書込／消去制御回路５０に、セクタ一括消去
動作を指定する制御信号が与えられる。これにより、負
電圧発生回路５５および高電圧発生回路５６が活性化さ
れる。
る。まず、書込／消去制御回路５０に、セクタ一括消去
動作を指定する制御信号が与えられる。これにより、負
電圧発生回路５５および高電圧発生回路５６が活性化さ
れる。
【０１０８】負電圧発生回路５５は、Ｘデコーダ５９に
負電圧（−５〜−１２Ｖ）を与える。Ｘデコーダ５９
は、セクタＳＥ１のワード線ＷＬ０およびＷＬ１にこの
与えられた負電圧を印加し、セクタＳＥ２のワード線Ｗ
Ｌ２およびＷＬ３には、非選択状態を示す接地電圧（０
Ｖ）を印加する。高電圧発生回路５６は、書込／消去制
御回路５０の制御のもとに、５ないし１２Ｖの高電圧を
発生してウェル電位発生回路６１ａに与える。ウェル電
位発生回路６１ａは、この与えられた高電圧をＮウェル
領域７１ａに与える。ウェル電位発生回路６１ｂは、接
地電圧をＰウェル領域７１ｂに与える。
負電圧（−５〜−１２Ｖ）を与える。Ｘデコーダ５９
は、セクタＳＥ１のワード線ＷＬ０およびＷＬ１にこの
与えられた負電圧を印加し、セクタＳＥ２のワード線Ｗ
Ｌ２およびＷＬ３には、非選択状態を示す接地電圧（０
Ｖ）を印加する。高電圧発生回路５６は、書込／消去制
御回路５０の制御のもとに、５ないし１２Ｖの高電圧を
発生してウェル電位発生回路６１ａに与える。ウェル電
位発生回路６１ａは、この与えられた高電圧をＮウェル
領域７１ａに与える。ウェル電位発生回路６１ｂは、接
地電圧をＰウェル領域７１ｂに与える。
【０１０９】Ｙデコーダ５７は、非選択状態の接地電圧
レベルの選択信号を生成してＹゲート７２へ供給し、こ
れにより、ＹゲートトランジスタＹＧ０およびＹＧ１が
オフ状態とされ、主ビット線ＭＢ０およびＭＢ１がフロ
ーティング状態とされる。ソース制御回路６２は、ソー
ス線ＳＬに対し５ないし１２Ｖの正の高電圧を印加す
る。セクタセレクトゲートＳＧ１およびＳＧ２はセレク
トゲートデコーダ６３の制御のもとにオフ状態に維持さ
れる。この状態においては、選択セクタ内においての
み、ワード線に負電圧が印加され、非選択セクタにおい
ては、ワード線電位は接地電圧レベルを維持している。
したがって、選択セクタ内において、メモリセルトラン
ジスタにチャネルが形成され、このチャネル領域とワー
ド線上の電圧との差に応じて、ＦＮトンネリング現象が
生じ、フローティングゲート電極から基板領域７１ａへ
電子が引き抜かれ、選択セレクタＳＥ１のメモリセル全
ての消去が同時に実行される。
レベルの選択信号を生成してＹゲート７２へ供給し、こ
れにより、ＹゲートトランジスタＹＧ０およびＹＧ１が
オフ状態とされ、主ビット線ＭＢ０およびＭＢ１がフロ
ーティング状態とされる。ソース制御回路６２は、ソー
ス線ＳＬに対し５ないし１２Ｖの正の高電圧を印加す
る。セクタセレクトゲートＳＧ１およびＳＧ２はセレク
トゲートデコーダ６３の制御のもとにオフ状態に維持さ
れる。この状態においては、選択セクタ内においての
み、ワード線に負電圧が印加され、非選択セクタにおい
ては、ワード線電位は接地電圧レベルを維持している。
したがって、選択セクタ内において、メモリセルトラン
ジスタにチャネルが形成され、このチャネル領域とワー
ド線上の電圧との差に応じて、ＦＮトンネリング現象が
生じ、フローティングゲート電極から基板領域７１ａへ
電子が引き抜かれ、選択セレクタＳＥ１のメモリセル全
ての消去が同時に実行される。
【０１１０】（ｉｉ） 書込動作 今、メモリセルＭ００をプログラムするものと仮定す
る。すなわち、メモリセルＭ００のフローティングゲー
トに対し電子を注入すると仮定する。このしきい値電圧
の絶対値が小さい状態をデータ“０”の状態に対応さ
せ、しきい値電圧の絶対値が大きい初期状態をデータ
“１”を記憶する状態に対応させる。
る。すなわち、メモリセルＭ００のフローティングゲー
トに対し電子を注入すると仮定する。このしきい値電圧
の絶対値が小さい状態をデータ“０”の状態に対応さ
せ、しきい値電圧の絶対値が大きい初期状態をデータ
“１”を記憶する状態に対応させる。
【０１１１】まず、書込／消去制御回路５０に対しプロ
グラム動作を指定する制御信号が与えられ、負電圧発生
回路５４および５６が活性化される。
グラム動作を指定する制御信号が与えられ、負電圧発生
回路５４および５６が活性化される。
【０１１２】高電圧発生回路５６が、活性化されて高電
圧を発生し、書込電圧発生回路６０に対し高電圧を与え
る。この書込電圧発生回路６０は、また負電圧発生回路
５５からの負電圧を受ける。
圧を発生し、書込電圧発生回路６０に対し高電圧を与え
る。この書込電圧発生回路６０は、また負電圧発生回路
５５からの負電圧を受ける。
【０１１３】負電圧発生回路５４は、Ｙデコーダ５７お
よび書込回路５３およびセレクトゲートデコーダ６３に
対し負電圧を与える。外部からデータ入出力バッファ５
１を介してデータ“０”が書込回路５３に与えられてラ
ッチされる。Ｙデコーダ５７は、アドレスバッファ５８
から与えられるＹアドレス信号に応じてＹゲート７２内
のＹゲートトランジスタＹＧ０に０Ｖを印加し、Ｙゲー
トトランジスタＹＧ１に、負電圧を印加し、それによ
り、ＹゲートトランジスタＹＧ０をオン状態、Ｙゲート
トランジスタＹＧ１をオフ状態とする。書込回路５３
は、ＹゲートトランジスタＹＧ０を介して主ビット線Ｍ
Ｂ０にデータ“０”に対応する書込電圧を印加する。こ
れにより、主ビット線ＭＢ０を介して、副ビット線ＳＢ
０１およびＳＢ０２がこの書込電圧レベルに高速で充電
される。
よび書込回路５３およびセレクトゲートデコーダ６３に
対し負電圧を与える。外部からデータ入出力バッファ５
１を介してデータ“０”が書込回路５３に与えられてラ
ッチされる。Ｙデコーダ５７は、アドレスバッファ５８
から与えられるＹアドレス信号に応じてＹゲート７２内
のＹゲートトランジスタＹＧ０に０Ｖを印加し、Ｙゲー
トトランジスタＹＧ１に、負電圧を印加し、それによ
り、ＹゲートトランジスタＹＧ０をオン状態、Ｙゲート
トランジスタＹＧ１をオフ状態とする。書込回路５３
は、ＹゲートトランジスタＹＧ０を介して主ビット線Ｍ
Ｂ０にデータ“０”に対応する書込電圧を印加する。こ
れにより、主ビット線ＭＢ０を介して、副ビット線ＳＢ
０１およびＳＢ０２がこの書込電圧レベルに高速で充電
される。
【０１１４】この副ビット線ＳＢ０１およびＳＢ０２の
充電動作完了後、セレクトゲートデコーダ６３が、セク
タＳＥ１に対して設けられたセクタセレクトゲートＳＧ
１に対して負電圧を印加し、選択ゲートトランジスタＳ
Ｇ０１およびＳＧ１１の電流駆動力を低下させる。
充電動作完了後、セレクトゲートデコーダ６３が、セク
タＳＥ１に対して設けられたセクタセレクトゲートＳＧ
１に対して負電圧を印加し、選択ゲートトランジスタＳ
Ｇ０１およびＳＧ１１の電流駆動力を低下させる。
【０１１５】ソース制御回路６２は、この書込動作に先
立って、ソース線ＳＬに対し、負電位（−１．５Ｖ程
度）を印加する。ウェル電位発生回路６１ｂが、このセ
レクトゲートデコーダ６３からの負電圧発生動作と同期
して、Ｐウェル領域７１ｂに対しほぼ同じ大きさの負電
圧を発生して与える。書込電圧発生回路６０は、高電圧
発生回路５６からの高電圧および負電圧発生回路５５か
らの負電圧に従って交互にベリファイ用の負電圧および
書込用の高電圧を発生してＸデコーダ５９へ与える。Ｘ
デコーダ５９は、この書込電圧発生回路６０が与えられ
る信号を選択ワード線ＷＬ０上に印加する。これによ
り、ワード線ＷＬ０と副ビット線ＳＢ０１の交差部に対
応して配置されるメモリセルＭ００に対し「自己リミッ
ト書込」が実行され、そのしきい値電圧がほぼ一定の値
の電位レベルに設定される。この書込動作は所定時間経
過すると、書込が完了し、各回路は初期状態に復帰す
る。
立って、ソース線ＳＬに対し、負電位（−１．５Ｖ程
度）を印加する。ウェル電位発生回路６１ｂが、このセ
レクトゲートデコーダ６３からの負電圧発生動作と同期
して、Ｐウェル領域７１ｂに対しほぼ同じ大きさの負電
圧を発生して与える。書込電圧発生回路６０は、高電圧
発生回路５６からの高電圧および負電圧発生回路５５か
らの負電圧に従って交互にベリファイ用の負電圧および
書込用の高電圧を発生してＸデコーダ５９へ与える。Ｘ
デコーダ５９は、この書込電圧発生回路６０が与えられ
る信号を選択ワード線ＷＬ０上に印加する。これによ
り、ワード線ＷＬ０と副ビット線ＳＢ０１の交差部に対
応して配置されるメモリセルＭ００に対し「自己リミッ
ト書込」が実行され、そのしきい値電圧がほぼ一定の値
の電位レベルに設定される。この書込動作は所定時間経
過すると、書込が完了し、各回路は初期状態に復帰す
る。
【０１１６】この不揮発性半導体記憶装置１１におい
て、メインビット線ＭＢ０およびＭＢ１それぞれに対し
コラムラッチ回路が設けられており、このコラムラッチ
が書込回路５３からの書込データをラッチし、このコラ
ムラッチにラッチされた書込データに従って対応の主ビ
ット線にそれぞれコラム電圧が伝達されるように構成さ
れてもよい。
て、メインビット線ＭＢ０およびＭＢ１それぞれに対し
コラムラッチ回路が設けられており、このコラムラッチ
が書込回路５３からの書込データをラッチし、このコラ
ムラッチにラッチされた書込データに従って対応の主ビ
ット線にそれぞれコラム電圧が伝達されるように構成さ
れてもよい。
【０１１７】なお、この図１１に示す不揮発性半導体記
憶装置において、ＹゲートトランジスタＹＧ０およびＹ
Ｇ１は、ｐチャネルＭＯＳトランジスタで構成され、こ
れらの基板領域にウェル電位発生回路６１ａからの電位
が与えられるように構成されてもよい。この場合には、
Ｙデコーダ５７は、高電圧を発生してＹゲートトランジ
スタをオフ状態にし、負電圧を発生してＹゲートトラン
ジスタＹＧ０およびＹＧ１をオン状態とする。
憶装置において、ＹゲートトランジスタＹＧ０およびＹ
Ｇ１は、ｐチャネルＭＯＳトランジスタで構成され、こ
れらの基板領域にウェル電位発生回路６１ａからの電位
が与えられるように構成されてもよい。この場合には、
Ｙデコーダ５７は、高電圧を発生してＹゲートトランジ
スタをオフ状態にし、負電圧を発生してＹゲートトラン
ジスタＹＧ０およびＹＧ１をオン状態とする。
【０１１８】（ｉｉｉ） 読出動作 次に、メモリセルＭ００からデータを読出すものと仮定
する。まず、書込／消去制御回路５０に対し読出動作を
指定する制御信号が与えられる。
する。まず、書込／消去制御回路５０に対し読出動作を
指定する制御信号が与えられる。
【０１１９】Ｘデコーダ５９は、アドレスバッファ５８
から与えられるＸアドレス信号に応答してワード線ＷＬ
０を選択し、その選択ワード線ＷＬ０に対し、たとえば
−３．３Ｖ程度の負電圧を印加する。残りの非選択ワー
ド線ＷＬ１〜ＷＬ３は、接地電圧レベルを維持する。メ
モリセルトランジスタはｐチャネルＭＯＳトランジスタ
であり、しきい値電圧が負であり、コントロールゲート
電極の電圧が接地電圧レベルのときにはメモリセルトラ
ンジスタはオフ状態を維持する。
から与えられるＸアドレス信号に応答してワード線ＷＬ
０を選択し、その選択ワード線ＷＬ０に対し、たとえば
−３．３Ｖ程度の負電圧を印加する。残りの非選択ワー
ド線ＷＬ１〜ＷＬ３は、接地電圧レベルを維持する。メ
モリセルトランジスタはｐチャネルＭＯＳトランジスタ
であり、しきい値電圧が負であり、コントロールゲート
電極の電圧が接地電圧レベルのときにはメモリセルトラ
ンジスタはオフ状態を維持する。
【０１２０】Ｙデコーダ５７が、このアドレスバッファ
５８から与えられるＹアドレス信号に応答してＹゲート
７２内のＹゲートトランジスタＹＧ０をオン状態へ駆動
する。ソース制御回路６２は、ソース線ＳＬを接地電位
レベルに保持している。同様、ウェル電位発生回路６１
ａおよび６１ｂは、接地電位レベルの電圧をそれぞれの
ウェル電位領域に供給する。メモリセルＭ００の記憶デ
ータに従って、副ビット線ＳＢ０１および主ビット線Ｍ
Ｂ０に電流が流れるかまたは流れない。このとき、選択
主ビット線には、読出電流を生じさせるために、所定の
電圧が印加されている。この主ビット線ＭＢ０に読出電
流が流れるか否かをセンスアンプ５２により検出し、こ
の検出した結果を示すデータがデータ入出力バッファ５
１を介して外部に読出される。
５８から与えられるＹアドレス信号に応答してＹゲート
７２内のＹゲートトランジスタＹＧ０をオン状態へ駆動
する。ソース制御回路６２は、ソース線ＳＬを接地電位
レベルに保持している。同様、ウェル電位発生回路６１
ａおよび６１ｂは、接地電位レベルの電圧をそれぞれの
ウェル電位領域に供給する。メモリセルＭ００の記憶デ
ータに従って、副ビット線ＳＢ０１および主ビット線Ｍ
Ｂ０に電流が流れるかまたは流れない。このとき、選択
主ビット線には、読出電流を生じさせるために、所定の
電圧が印加されている。この主ビット線ＭＢ０に読出電
流が流れるか否かをセンスアンプ５２により検出し、こ
の検出した結果を示すデータがデータ入出力バッファ５
１を介して外部に読出される。
【０１２１】［Ｘデコーダの構成］図１２は、図１１に
示すＸデコーダ５９の構成の一例を概略的に示す図であ
る。図１２において、１本のワード線ＷＬに対するデコ
ード回路の構成が示される。図１２において、Ｘデコー
ダ５９は、アドレスバッファ５８から与えられる内部Ｘ
アドレス信号を受けるＡＮＤ回路７５と、ＡＮＤ回路７
５の出力信号と書込指示信号φｐを受ける不一致検出
（ＥＸＯＲ）回路７６と、この不一致検出回路７６の出
力信号に従って対応のワード線ＷＬを選択状態または非
選択状態へ駆動するインバータ回路７６を含む。ＡＮＤ
回路７５および不一致検出回路７６は、それぞれ、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤを両動作電源電圧とし
て動作する。
示すＸデコーダ５９の構成の一例を概略的に示す図であ
る。図１２において、１本のワード線ＷＬに対するデコ
ード回路の構成が示される。図１２において、Ｘデコー
ダ５９は、アドレスバッファ５８から与えられる内部Ｘ
アドレス信号を受けるＡＮＤ回路７５と、ＡＮＤ回路７
５の出力信号と書込指示信号φｐを受ける不一致検出
（ＥＸＯＲ）回路７６と、この不一致検出回路７６の出
力信号に従って対応のワード線ＷＬを選択状態または非
選択状態へ駆動するインバータ回路７６を含む。ＡＮＤ
回路７５および不一致検出回路７６は、それぞれ、電源
電圧Ｖｃｃおよび接地電圧ＧＮＤを両動作電源電圧とし
て動作する。
【０１２２】ワード線ドライブ回路としてのインバータ
回路７７は、一方電源ノード７８へ与えられる電圧Ｖｐ
／ＧＮＤと他方電源ノード７９に与えられる電圧ＧＮＤ
／Ｖｖ／Ｖｒを両動作電源電圧として動作する。電圧Ｖ
ｐは、書込時に形成される高電圧である。電圧Ｖｖは、
ベリファイ時に形成される負電圧であり、電圧Ｖｒは、
読出時に与えられるたとえば−３．３Ｖ程度の読出電圧
である。このインバータ回路７７は、またレベル変換機
能を備え、不一致検出回路７６からのＶｃｃ−ＧＮＤレ
ベルの信号振幅を、その両動作電源ノード７８および７
９に与えられた電圧レベルの信号に変換する機能を備え
る。このレベル変換機能の構成には、たとえば、ラッチ
回路を含む周知のレベル変換回路を利用することができ
る。
回路７７は、一方電源ノード７８へ与えられる電圧Ｖｐ
／ＧＮＤと他方電源ノード７９に与えられる電圧ＧＮＤ
／Ｖｖ／Ｖｒを両動作電源電圧として動作する。電圧Ｖ
ｐは、書込時に形成される高電圧である。電圧Ｖｖは、
ベリファイ時に形成される負電圧であり、電圧Ｖｒは、
読出時に与えられるたとえば−３．３Ｖ程度の読出電圧
である。このインバータ回路７７は、またレベル変換機
能を備え、不一致検出回路７６からのＶｃｃ−ＧＮＤレ
ベルの信号振幅を、その両動作電源ノード７８および７
９に与えられた電圧レベルの信号に変換する機能を備え
る。このレベル変換機能の構成には、たとえば、ラッチ
回路を含む周知のレベル変換回路を利用することができ
る。
【０１２３】書込指示信号φｐは、書込動作時にＨレベ
ルの活性状態とされ、それ以外の動作モード時において
は、Ｌレベルの非活性状態とされる。
ルの活性状態とされ、それ以外の動作モード時において
は、Ｌレベルの非活性状態とされる。
【０１２４】ＡＮＤ回路７５は、与えられた内部Ｘアド
レス信号が対応のワード線ＷＬを指定するときには、Ｈ
レベルの信号を出力し、対応のワード線ＷＬが非選択の
ときには、Ｌレベルの信号を出力する。不一致検出回路
７６は、この書込指示信号φｐがＨレベルのときには、
インバータとして作用し、書込指示信号φｐがＬレベル
のときには、バッファ回路として作用する。したがっ
て、書込動作時においては、この不一致検出回路７６の
出力信号は、選択ワード線ＷＬに対しては、Ｌレベル、
非選択ワード線に対してはＨレベルとなる。ベリファイ
モード時および読出動作モード時においては、不一致検
出回路７６の出力信号は選択ワード線に対しては、Ｈレ
ベル、非選択ワード線に対してはＬレベルとなる。この
不一致検出回路７６により、書込動作モード時とそれ以
外の動作モード時とで、ワード線の選択信号の論理レベ
ルを反転する。
レス信号が対応のワード線ＷＬを指定するときには、Ｈ
レベルの信号を出力し、対応のワード線ＷＬが非選択の
ときには、Ｌレベルの信号を出力する。不一致検出回路
７６は、この書込指示信号φｐがＨレベルのときには、
インバータとして作用し、書込指示信号φｐがＬレベル
のときには、バッファ回路として作用する。したがっ
て、書込動作時においては、この不一致検出回路７６の
出力信号は、選択ワード線ＷＬに対しては、Ｌレベル、
非選択ワード線に対してはＨレベルとなる。ベリファイ
モード時および読出動作モード時においては、不一致検
出回路７６の出力信号は選択ワード線に対しては、Ｈレ
ベル、非選択ワード線に対してはＬレベルとなる。この
不一致検出回路７６により、書込動作モード時とそれ以
外の動作モード時とで、ワード線の選択信号の論理レベ
ルを反転する。
【０１２５】インバータ回路７７は、レベル変換機能を
備えており、この不一致検出回路７６からの信号のレベ
ル変換をしかつ反転して対応のワード線ＷＬへ出力す
る。不一致検出回路７６の出力信号がＨレベルのときに
は、インバータ回路７７は、その電源ノード７９に与え
られた電圧を出力し、一方、不一致検出回路７６の出力
信号がＬレベルのときには、電源ノード７８に与えられ
た電圧を出力する。これにより、書込動作時において、
選択ワード線へは高電圧Ｖｐが与えられ、非選択ワード
線へは、接地電圧ＧＮＤが伝達される。ベリファイモー
ド時および通常の読出動作モード時においては、論理が
反転するため、非選択ワード線に接地電圧ＧＮＤが伝達
され、選択ワード線へは、電源ノード７９の電圧Ｖｖま
たはＶｒが伝達される。
備えており、この不一致検出回路７６からの信号のレベ
ル変換をしかつ反転して対応のワード線ＷＬへ出力す
る。不一致検出回路７６の出力信号がＨレベルのときに
は、インバータ回路７７は、その電源ノード７９に与え
られた電圧を出力し、一方、不一致検出回路７６の出力
信号がＬレベルのときには、電源ノード７８に与えられ
た電圧を出力する。これにより、書込動作時において、
選択ワード線へは高電圧Ｖｐが与えられ、非選択ワード
線へは、接地電圧ＧＮＤが伝達される。ベリファイモー
ド時および通常の読出動作モード時においては、論理が
反転するため、非選択ワード線に接地電圧ＧＮＤが伝達
され、選択ワード線へは、電源ノード７９の電圧Ｖｖま
たはＶｒが伝達される。
【０１２６】この図１２に一例として示す回路を利用す
ることにより、互いに極性の異なる正の書込高電圧Ｖｐ
および負のベリファイ用電圧Ｖｖを交互に選択ワード線
ＷＬへ伝達することができる。
ることにより、互いに極性の異なる正の書込高電圧Ｖｐ
および負のベリファイ用電圧Ｖｖを交互に選択ワード線
ＷＬへ伝達することができる。
【０１２７】図１３は、図１１に示す書込電圧発生回路
６０の構成の一例を示す図である。図１３において、書
込電圧発生回路６０は、書込指示信号φｐを反転しかつ
そのレベルを変換する反転レベル変換回路８０と、反転
レベル変換回路８０の出力信号を反転して電極ノード７
８へ伝達するインバータ回路８１を含む。インバータ回
路８１は、高電圧Ｖｐを受ける一方導通ノード（ソー
ス）と電極ノード７８に接続される他方導通ノード（ド
レイン）と反転レベル変換回路８０の出力信号を受ける
ゲートを備えるｐチャネルＭＯＳトランジスタ８１ａ
と、接地電圧ＧＮＤを受ける一方導通ノード（ソース）
と電極ノード７８に接続される他方導通ノード（ドレイ
ン）と反転レベル変換回路８０の出力信号を受けるゲー
トを有するｎチャネルＭＯＳトランジスタ８１ｂを含
む。
６０の構成の一例を示す図である。図１３において、書
込電圧発生回路６０は、書込指示信号φｐを反転しかつ
そのレベルを変換する反転レベル変換回路８０と、反転
レベル変換回路８０の出力信号を反転して電極ノード７
８へ伝達するインバータ回路８１を含む。インバータ回
路８１は、高電圧Ｖｐを受ける一方導通ノード（ソー
ス）と電極ノード７８に接続される他方導通ノード（ド
レイン）と反転レベル変換回路８０の出力信号を受ける
ゲートを備えるｐチャネルＭＯＳトランジスタ８１ａ
と、接地電圧ＧＮＤを受ける一方導通ノード（ソース）
と電極ノード７８に接続される他方導通ノード（ドレイ
ン）と反転レベル変換回路８０の出力信号を受けるゲー
トを有するｎチャネルＭＯＳトランジスタ８１ｂを含
む。
【０１２８】反転レベル変換回路８０は、書込指示信号
φｐを高電圧Ｖｐまたは接地電圧ＧＮＤの電圧レベルに
変換する。書込指示信号φｐがＨレベルであり、書込動
作が指定されているときには、この反転レベル変換回路
８０の出力信号は接地電圧レベルのＬレベルとなり、ｐ
チャネルＭＯＳトランジスタ８１ａがオン状態、ｎチャ
ネルＭＯＳトランジスタ８１ｂがオフ状態となる。これ
により、電極ノード７８へは、書込高電圧Ｖｐが伝達さ
れる。
φｐを高電圧Ｖｐまたは接地電圧ＧＮＤの電圧レベルに
変換する。書込指示信号φｐがＨレベルであり、書込動
作が指定されているときには、この反転レベル変換回路
８０の出力信号は接地電圧レベルのＬレベルとなり、ｐ
チャネルＭＯＳトランジスタ８１ａがオン状態、ｎチャ
ネルＭＯＳトランジスタ８１ｂがオフ状態となる。これ
により、電極ノード７８へは、書込高電圧Ｖｐが伝達さ
れる。
【０１２９】書込指示信号φｐがＬレベルの非活性状態
のときには、反転レベル変換回路８０の出力信号は高電
圧Ｖｐレベルであり、ｐチャネルＭＯＳトランジスタ８
１ａがオフ状態、ｎチャネルＭＯＳトランジスタ８１ｂ
がオン状態となる。これにより、電極ノード７８へは、
接地電圧ＧＮＤが伝達される。
のときには、反転レベル変換回路８０の出力信号は高電
圧Ｖｐレベルであり、ｐチャネルＭＯＳトランジスタ８
１ａがオフ状態、ｎチャネルＭＯＳトランジスタ８１ｂ
がオン状態となる。これにより、電極ノード７８へは、
接地電圧ＧＮＤが伝達される。
【０１３０】図１４は、図１１に示す書込電圧発生回路
６０の電極ノード７９へ電圧を印加する部分の構成を示
す図である。図１４において、書込電圧発生回路６０
は、書込指示信号φｐを受けて、そのレベルを変換する
反転レベル変換回路８２と、反転レベル変換回路８２の
出力信号を反転して電極ノード７９へ伝達するインバー
タ回路８３を含む。反転レベル変換回路８２は、書込指
示信号φｐを接地電圧ＧＮＤまたは負電圧Ｖｖ／Ｖｒの
電圧レベルの信号に変換する。インバータ回路８３は、
接地電圧ＧＮＤを受ける一方導通ノード（ソース）と電
極ノード７９に結合される他方導通ノード（ドレイン）
と、反転レベル変換回路８２の出力信号を受けるゲート
とを有するｐチャネルＭＯＳトランジスタ８３ａと、負
電圧Ｖｖ／Ｖｒを受ける一方導通ノード（ソース）と電
極ノード７９に結合される他方導通ノード（ドレイン）
と反転レベル変換回路８２の出力信号を受けるゲートと
を有するｎチャネルＭＯＳトランジスタ８３ｂを含む。
６０の電極ノード７９へ電圧を印加する部分の構成を示
す図である。図１４において、書込電圧発生回路６０
は、書込指示信号φｐを受けて、そのレベルを変換する
反転レベル変換回路８２と、反転レベル変換回路８２の
出力信号を反転して電極ノード７９へ伝達するインバー
タ回路８３を含む。反転レベル変換回路８２は、書込指
示信号φｐを接地電圧ＧＮＤまたは負電圧Ｖｖ／Ｖｒの
電圧レベルの信号に変換する。インバータ回路８３は、
接地電圧ＧＮＤを受ける一方導通ノード（ソース）と電
極ノード７９に結合される他方導通ノード（ドレイン）
と、反転レベル変換回路８２の出力信号を受けるゲート
とを有するｐチャネルＭＯＳトランジスタ８３ａと、負
電圧Ｖｖ／Ｖｒを受ける一方導通ノード（ソース）と電
極ノード７９に結合される他方導通ノード（ドレイン）
と反転レベル変換回路８２の出力信号を受けるゲートと
を有するｎチャネルＭＯＳトランジスタ８３ｂを含む。
【０１３１】書込指示信号φｐが活性状態のＨレベルの
ときには、反転レベル変換回路８２の出力信号は負電圧
Ｖｖ／Ｖｒの電圧レベルにされ、ｐチャネルＭＯＳトラ
ンジスタ８３ａがオン状態、ｎチャネルＭＯＳトランジ
スタ８３ｂがオフ状態となり、電極ノード７９へは、接
地電圧ＧＮＤが伝達される。一方、書込指示信号φｐが
Ｌレベルの非活性状態のときには、反転レベル変換回路
８２の出力信号は接地電圧ＧＮＤレベルとなり、ｐチャ
ネルＭＯＳトランジスタ８３ａがオフ状態、ｎチャネル
ＭＯＳトランジスタ８３ｂがオン状態となり、電極ノー
ド７９へ、負電圧Ｖｖ／Ｖｒが伝達される。
ときには、反転レベル変換回路８２の出力信号は負電圧
Ｖｖ／Ｖｒの電圧レベルにされ、ｐチャネルＭＯＳトラ
ンジスタ８３ａがオン状態、ｎチャネルＭＯＳトランジ
スタ８３ｂがオフ状態となり、電極ノード７９へは、接
地電圧ＧＮＤが伝達される。一方、書込指示信号φｐが
Ｌレベルの非活性状態のときには、反転レベル変換回路
８２の出力信号は接地電圧ＧＮＤレベルとなり、ｐチャ
ネルＭＯＳトランジスタ８３ａがオフ状態、ｎチャネル
ＭＯＳトランジスタ８３ｂがオン状態となり、電極ノー
ド７９へ、負電圧Ｖｖ／Ｖｒが伝達される。
【０１３２】この図１３および図１４に示すような書込
電圧発生回路を利用することにより、書込指示信号φｐ
に従ってＸデコーダに含まれるワード線ドライバの動作
電源電圧レベルを変更することができ、応じて書込動作
およびベリファイ動作を交互に実行することができる。
電圧発生回路を利用することにより、書込指示信号φｐ
に従ってＸデコーダに含まれるワード線ドライバの動作
電源電圧レベルを変更することができ、応じて書込動作
およびベリファイ動作を交互に実行することができる。
【０１３３】なお、書込指示信号φｐは、図１１に示す
書込／消去制御回路５０から所定の周期で出力される。
書込／消去制御回路５０から所定の周期で出力される。
【０１３４】図１５は、負電圧Ｖｖ／Ｖｒ生成部の構成
を示す図である。図１５に示す構成は、図１１に示す書
込電圧発生回路６０に含まれる。
を示す図である。図１５に示す構成は、図１１に示す書
込電圧発生回路６０に含まれる。
【０１３５】図１５において、負電圧生成部は、負電圧
発生回路５５からの負電圧Ｖｒ出力ノードＤＯと接地電
圧ＧＮＤを受ける接地ノードの間に直列に接続される高
抵抗の抵抗素子Ｚ１およびＺ２と、出力ノードＤＯとノ
ードＤＮの間に接続されかつそのゲートに読出指示信号
φｒを得るｎチャネルＭＯＳトランジスタＮＱを含む。
この読出指示信号φｒは、接地電圧ＧＮＤ（０Ｖ）と負
電圧Ｖｒの間で変化する。ノードＤＮから負電圧Ｖｖ／
Ｖｒが出力される。抵抗素子Ｚ１およびＺ２はたとえば
抵抗接続されたＭＯＳトランジスタで構成され、この経
路を流れる電流は十分小さくされる。これにより、負電
圧発生回路５５の消費電流の低減を図る。抵抗素子Ｚ１
およびＺ２の抵抗比に従って、負電圧Ｖｒよりも高い電
圧Ｖｖが生成される。読出動作指示信号φｒが接地電圧
レベルの０Ｖのときには、ＭＯＳトランジスタＮＱはオ
ン状態であり、ノードＤＯおよびＤＮを短絡し、このノ
ードＤＮからは、読出用負電圧Ｖｒが生成される。一
方、読出動作指示信号φｒが負電圧Ｖｒレベルのときに
は、ＭＯＳトランジスタＮＱがオフ状態であり、ノード
ＤＮには、抵抗素子Ｚ１およびＺ２により抵抗分割され
たベリファイ用負電圧Ｖｖが出力される。
発生回路５５からの負電圧Ｖｒ出力ノードＤＯと接地電
圧ＧＮＤを受ける接地ノードの間に直列に接続される高
抵抗の抵抗素子Ｚ１およびＺ２と、出力ノードＤＯとノ
ードＤＮの間に接続されかつそのゲートに読出指示信号
φｒを得るｎチャネルＭＯＳトランジスタＮＱを含む。
この読出指示信号φｒは、接地電圧ＧＮＤ（０Ｖ）と負
電圧Ｖｒの間で変化する。ノードＤＮから負電圧Ｖｖ／
Ｖｒが出力される。抵抗素子Ｚ１およびＺ２はたとえば
抵抗接続されたＭＯＳトランジスタで構成され、この経
路を流れる電流は十分小さくされる。これにより、負電
圧発生回路５５の消費電流の低減を図る。抵抗素子Ｚ１
およびＺ２の抵抗比に従って、負電圧Ｖｒよりも高い電
圧Ｖｖが生成される。読出動作指示信号φｒが接地電圧
レベルの０Ｖのときには、ＭＯＳトランジスタＮＱはオ
ン状態であり、ノードＤＯおよびＤＮを短絡し、このノ
ードＤＮからは、読出用負電圧Ｖｒが生成される。一
方、読出動作指示信号φｒが負電圧Ｖｒレベルのときに
は、ＭＯＳトランジスタＮＱがオフ状態であり、ノード
ＤＮには、抵抗素子Ｚ１およびＺ２により抵抗分割され
たベリファイ用負電圧Ｖｖが出力される。
【０１３６】なお、この図１５に示す構成において、負
電圧発生回路５５の出力電圧を所定の基準電圧と比較
し、その比較結果に従って負電圧発生回路５５の動作が
制御される構成が用いられ、動作モードに応じてこの基
準電圧を切換える構成が利用されてもよい。
電圧発生回路５５の出力電圧を所定の基準電圧と比較
し、その比較結果に従って負電圧発生回路５５の動作が
制御される構成が用いられ、動作モードに応じてこの基
準電圧を切換える構成が利用されてもよい。
【０１３７】なお、図１３ないし図１５において、最終
段の電圧発生部は、すべて書込電圧発生回路６０に含ま
れるように説明している。しかしながら、これらの最終
段の回路（インバータ８１、８３および抵抗性素子Ｚ
１，Ｚ２およびＭＯＳトランジスタＮＱ）は、Ｘデコー
ダ５９内に設けられてもよい。
段の電圧発生部は、すべて書込電圧発生回路６０に含ま
れるように説明している。しかしながら、これらの最終
段の回路（インバータ８１、８３および抵抗性素子Ｚ
１，Ｚ２およびＭＯＳトランジスタＮＱ）は、Ｘデコー
ダ５９内に設けられてもよい。
【０１３８】以上のように、この発明の実施の形態１に
従えば、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリにおい
て、ｎチャネルＭＯＳトランジスタで構成される選択ゲ
ートトランジスタを用い、この選択ゲートトランジスタ
をメモリセルアレイおよび周辺回路と別の基板領域に形
成しているため、この選択ゲートトランジスタに、バイ
アス電圧伝達特性を維持しつつ電流制限機能を持たせる
ことが可能となる。
従えば、ＰＭＯＳ型ＤＩＮＯＲフラッシュメモリにおい
て、ｎチャネルＭＯＳトランジスタで構成される選択ゲ
ートトランジスタを用い、この選択ゲートトランジスタ
をメモリセルアレイおよび周辺回路と別の基板領域に形
成しているため、この選択ゲートトランジスタに、バイ
アス電圧伝達特性を維持しつつ電流制限機能を持たせる
ことが可能となる。
【０１３９】また、この選択ワード線へ書込高電圧とベ
リファイ用電圧とを交互に印加することにより、選択ゲ
ートトランジスタの電流制限機能により、ベリファイ
時、選択副ビット線電位が上昇し、自動的に書込動作が
停止されるため、選択メモリセルのしきい値電圧の分布
幅を狭くすることができ、低電源電圧化においても安定
に動作するＰＭＯＳ型ＤＩＮＯＲフラッシュメモリを実
現することができる。
リファイ用電圧とを交互に印加することにより、選択ゲ
ートトランジスタの電流制限機能により、ベリファイ
時、選択副ビット線電位が上昇し、自動的に書込動作が
停止されるため、選択メモリセルのしきい値電圧の分布
幅を狭くすることができ、低電源電圧化においても安定
に動作するＰＭＯＳ型ＤＩＮＯＲフラッシュメモリを実
現することができる。
【０１４０】また、自動的に書込が停止しているため、
ベリファイ動作を行なうためのベリファイ回路を設ける
必要がなく、またベリファイ結果を判定する回路が不要
となり、回路構成が簡略化されるとともに、従来のベリ
ファイ動作が不要となり、高速書込が実現される。
ベリファイ動作を行なうためのベリファイ回路を設ける
必要がなく、またベリファイ結果を判定する回路が不要
となり、回路構成が簡略化されるとともに、従来のベリ
ファイ動作が不要となり、高速書込が実現される。
【０１４１】［実施の形態２］図１６は、この発明の実
施の形態２に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図１６において、１つの副ビット線Ｓ
ＢＬに関連する部分の構成を示す。図１６において、副
ビット線ＳＢＬにｎチャネル型の積層ゲート型トランジ
スタで構成されるメモリセルＭＣ０〜ＭＣｍが接続され
る。これらのメモリセルＭＣ０〜ＭＣｍのコントロール
ゲートには、ワード線ＷＬ０〜ＷＬｍが接続される。副
ビット線ＳＢＬは、ゲートに選択電圧Ｖｓｔｐを受ける
選択ゲートトランジスタＰＳＧを介して主ビット線ＭＢ
Ｌに接続される。この選択ゲートトランジスタＰＳＧ
は、ｐチャネルＭＯＳトランジスタで構成される。した
がって、この構成においても、選択ゲートトランジスタ
ＰＳＧとメモリセルＭＣ０〜ＭＣｍの導電型は異なり、
これらは別々のウェル領域（または半導体基板領域）に
形成されるため、それぞれの基板領域に互いに独立なバ
イアス電圧を印加することができる。この選択ゲートト
ランジスタＰＳＧは、また、周辺回路のｐチャネルＭＯ
Ｓトランジスタと独立のウェル領域内に形成される。
施の形態２に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図１６において、１つの副ビット線Ｓ
ＢＬに関連する部分の構成を示す。図１６において、副
ビット線ＳＢＬにｎチャネル型の積層ゲート型トランジ
スタで構成されるメモリセルＭＣ０〜ＭＣｍが接続され
る。これらのメモリセルＭＣ０〜ＭＣｍのコントロール
ゲートには、ワード線ＷＬ０〜ＷＬｍが接続される。副
ビット線ＳＢＬは、ゲートに選択電圧Ｖｓｔｐを受ける
選択ゲートトランジスタＰＳＧを介して主ビット線ＭＢ
Ｌに接続される。この選択ゲートトランジスタＰＳＧ
は、ｐチャネルＭＯＳトランジスタで構成される。した
がって、この構成においても、選択ゲートトランジスタ
ＰＳＧとメモリセルＭＣ０〜ＭＣｍの導電型は異なり、
これらは別々のウェル領域（または半導体基板領域）に
形成されるため、それぞれの基板領域に互いに独立なバ
イアス電圧を印加することができる。この選択ゲートト
ランジスタＰＳＧは、また、周辺回路のｐチャネルＭＯ
Ｓトランジスタと独立のウェル領域内に形成される。
【０１４２】このような、メモリセルがｎチャネル積層
ゲートトランジスタで構成される場合においても、書込
動作時においては、先に図４７を参照して説明したよう
に、フローティングゲートから電子が引き抜かれ、その
しきい値電圧が小さくなる（ｎチャネル積層ゲートトラ
ンジスタの場合、しきい値電圧は正であり、その絶対値
は小さくなる）。
ゲートトランジスタで構成される場合においても、書込
動作時においては、先に図４７を参照して説明したよう
に、フローティングゲートから電子が引き抜かれ、その
しきい値電圧が小さくなる（ｎチャネル積層ゲートトラ
ンジスタの場合、しきい値電圧は正であり、その絶対値
は小さくなる）。
【０１４３】この書込動作時においては、主ビット線Ｍ
ＢＬから副ビット線ＳＢＬへ選択ゲートトランジスタＰ
ＳＧを介して電流が流れる。したがってこの選択ゲート
トランジスタＰＳＧにおいては、書込動作時には、主ビ
ット線ＭＢＬに接続するノードがソースとなる。したが
って、図５に示す選択トランジスタの電流特性において
その副ビット線の電圧ＶＳＢＬを正にとれば、同じ動作
曲線が得られる。したがって、この図１６に示すよう
に、ｎチャネル積層ゲートトランジスタでメモリセルを
構成しても、主ビット線ＭＢＬと副ビット線ＳＢＬの間
の選択ゲートトランジスタをｐチャネルＭＯＳトランジ
スタで形成することにより、実施の形態１と同様の効果
を得ることができる。
ＢＬから副ビット線ＳＢＬへ選択ゲートトランジスタＰ
ＳＧを介して電流が流れる。したがってこの選択ゲート
トランジスタＰＳＧにおいては、書込動作時には、主ビ
ット線ＭＢＬに接続するノードがソースとなる。したが
って、図５に示す選択トランジスタの電流特性において
その副ビット線の電圧ＶＳＢＬを正にとれば、同じ動作
曲線が得られる。したがって、この図１６に示すよう
に、ｎチャネル積層ゲートトランジスタでメモリセルを
構成しても、主ビット線ＭＢＬと副ビット線ＳＢＬの間
の選択ゲートトランジスタをｐチャネルＭＯＳトランジ
スタで形成することにより、実施の形態１と同様の効果
を得ることができる。
【０１４４】図１７は、書込動作時における選択ゲート
トランジスタおよびメモリセルへの電圧印加態様を示す
図である。図１７において、書込動作時には、選択ゲー
トトランジスタＰＳＧのゲートへは、たとえば＋５Ｖの
正電圧Ｖｓｔｐが印加され、主ビット線ＭＢＬには、た
とえば＋６Ｖの書込電圧が印加される。メモリセルＭＣ
のコントロールゲートへは、たとえば−１０Ｖの負電圧
が印加され、ソース線ＳＬへは、たとえば＋１．５Ｖの
正電圧が印加される。この電圧印加状態では、メモリセ
ルＭＣにおいて、ＦＮトンネル現象により、フローティ
ングゲート電極からドレイン電極へ電子が引き抜かれ
る。このため、副ビット線ＳＢＬから数１０ｎＡ程度の
リーク電流がメモリセルＭＣへ流れ込む。このとき、選
択ゲートトランジスタＰＳＧは、その制御電極の電位が
５Ｖ程度と主ビット線ＭＢＬへの電圧＋６Ｖに近くされ
ており、その電流供給力は制限されており、約１μＡ程
度の充電電流を供給する。
トランジスタおよびメモリセルへの電圧印加態様を示す
図である。図１７において、書込動作時には、選択ゲー
トトランジスタＰＳＧのゲートへは、たとえば＋５Ｖの
正電圧Ｖｓｔｐが印加され、主ビット線ＭＢＬには、た
とえば＋６Ｖの書込電圧が印加される。メモリセルＭＣ
のコントロールゲートへは、たとえば−１０Ｖの負電圧
が印加され、ソース線ＳＬへは、たとえば＋１．５Ｖの
正電圧が印加される。この電圧印加状態では、メモリセ
ルＭＣにおいて、ＦＮトンネル現象により、フローティ
ングゲート電極からドレイン電極へ電子が引き抜かれ
る。このため、副ビット線ＳＢＬから数１０ｎＡ程度の
リーク電流がメモリセルＭＣへ流れ込む。このとき、選
択ゲートトランジスタＰＳＧは、その制御電極の電位が
５Ｖ程度と主ビット線ＭＢＬへの電圧＋６Ｖに近くされ
ており、その電流供給力は制限されており、約１μＡ程
度の充電電流を供給する。
【０１４５】次に、約１．５Ｖ程度のベリファイ用正電
圧パルスをメモリセルＭＣのコントロールゲートへ印加
する。しきい値電圧が所定値以下となっているメモリセ
ルにおいては、たとえば数１０μＡ程度のチャネル電流
がソース線ＳＬへ流れる。このチャネル電流は、選択ゲ
ートトランジスタＰＳＧから供給される充電電流よりも
大きく、副ビット線ＳＢＬ上の電圧ＶＳＢＬが低下す
る。これにより、次に書込用の負電圧がワード線に印加
されても、このメモリセルにおいては書込は行なわれな
い（または極めて遅い書込が行なわれる）。したがっ
て、図１７に示すように、ｎチャネル積層ゲートトラン
ジスタをメモリセルとして用いても、選択ゲートトラン
ジスタをｐチャネルＭＯＳトランジスタとし、そのゲー
ト電極へ与えられる電圧を高くすることにより、書込動
作を自動的に停止させることができる。
圧パルスをメモリセルＭＣのコントロールゲートへ印加
する。しきい値電圧が所定値以下となっているメモリセ
ルにおいては、たとえば数１０μＡ程度のチャネル電流
がソース線ＳＬへ流れる。このチャネル電流は、選択ゲ
ートトランジスタＰＳＧから供給される充電電流よりも
大きく、副ビット線ＳＢＬ上の電圧ＶＳＢＬが低下す
る。これにより、次に書込用の負電圧がワード線に印加
されても、このメモリセルにおいては書込は行なわれな
い（または極めて遅い書込が行なわれる）。したがっ
て、図１７に示すように、ｎチャネル積層ゲートトラン
ジスタをメモリセルとして用いても、選択ゲートトラン
ジスタをｐチャネルＭＯＳトランジスタとし、そのゲー
ト電極へ与えられる電圧を高くすることにより、書込動
作を自動的に停止させることができる。
【０１４６】図１８は、この発明の実施の形態２におけ
る不揮発性半導体記憶装置の書込動作時の使用電圧の変
化態様を示す図である。この図１８に示す動作波形は、
図７に示す動作波形とその電圧極性が反転されているこ
とを除いて実質的に同じである。ただ、選択ゲートトラ
ンジスタのゲートへ与えられる選択電圧Ｖｓｔｐについ
ては、選択列に対しては、＋５Ｖが印加され、選択列に
対しては、＋６Ｖが印加される。
る不揮発性半導体記憶装置の書込動作時の使用電圧の変
化態様を示す図である。この図１８に示す動作波形は、
図７に示す動作波形とその電圧極性が反転されているこ
とを除いて実質的に同じである。ただ、選択ゲートトラ
ンジスタのゲートへ与えられる選択電圧Ｖｓｔｐについ
ては、選択列に対しては、＋５Ｖが印加され、選択列に
対しては、＋６Ｖが印加される。
【０１４７】この実施の形態２において、必要とされる
制御電圧を発生する部分の構成としては、先の図１２な
いし図１５に示す構成を利用することができる。単に、
出力段における電極ノードへ印加される電圧が交換され
るだけである。
制御電圧を発生する部分の構成としては、先の図１２な
いし図１５に示す構成を利用することができる。単に、
出力段における電極ノードへ印加される電圧が交換され
るだけである。
【０１４８】また、この実施の形態２における不揮発性
半導体記憶装置の全体構成は図１１に示すものと同じと
なり、単にこのメモリセルＭＣがｐチャネルに代えてｎ
チャネル積層ゲートトランジスタで用いられ、またセク
タセレクト信号を受けるセクタ選択トランジスタがｐチ
ャネルＭＯＳトランジスタで形成される点が異なるだけ
である。
半導体記憶装置の全体構成は図１１に示すものと同じと
なり、単にこのメモリセルＭＣがｐチャネルに代えてｎ
チャネル積層ゲートトランジスタで用いられ、またセク
タセレクト信号を受けるセクタ選択トランジスタがｐチ
ャネルＭＯＳトランジスタで形成される点が異なるだけ
である。
【０１４９】以上のように、この発明の実施の形態２に
従えば、ｎチャネル積層ゲートトランジスタで構成され
るメモリセルが接続する副ビット線に対しｐチャネルＭ
ＯＳトランジスタで構成される選択ゲートトランジスタ
を設けて副ビット線を主ビット線へ接続するように構成
しており、書込動作時、この選択ゲートトランジスタの
ゲート電位を調節することにより、書込電流を制限し、
メモリセルのしきい値電圧が所定値以下となると、副ビ
ット線電位が上昇して書込が自動的に終了する。これに
より、実施の形態１と同様の効果を得ることができる。
従えば、ｎチャネル積層ゲートトランジスタで構成され
るメモリセルが接続する副ビット線に対しｐチャネルＭ
ＯＳトランジスタで構成される選択ゲートトランジスタ
を設けて副ビット線を主ビット線へ接続するように構成
しており、書込動作時、この選択ゲートトランジスタの
ゲート電位を調節することにより、書込電流を制限し、
メモリセルのしきい値電圧が所定値以下となると、副ビ
ット線電位が上昇して書込が自動的に終了する。これに
より、実施の形態１と同様の効果を得ることができる。
【０１５０】［実施の形態３］図１９は、この発明の実
施の形態３に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１９に示す不揮発性半
導体記憶装置は、実施の形態１におけるｐチャネルＭＯ
Ｓ型メモリセル構造を用いて、ＮＯＲ型フラッシュメモ
リを実現している。
施の形態３に従う不揮発性半導体記憶装置の全体の構成
を概略的に示す図である。この図１９に示す不揮発性半
導体記憶装置は、実施の形態１におけるｐチャネルＭＯ
Ｓ型メモリセル構造を用いて、ＮＯＲ型フラッシュメモ
リを実現している。
【０１５１】図１９において、この発明の実施の形態３
に従う不揮発性半導体記憶装置は、行列状に配置される
複数のメモリセルＱ１１…Ｑ１ｊ…Ｑｉ１…Ｑｉｊを含
むメモリアレイ１０１と、アドレスバッファ１０５から
与えられる内部Ｘアドレス信号をデコードし、メモリア
レイ１０１におけるアドレス指定された行を選択状態へ
駆動するためのＸアドレスデコーダ１０２と、データ書
込時に入出力バッファ１０８から与えられる書込データ
をラッチし、かつ書込データに応じて書込高電圧を生成
する書込回路１０６と、データ読出時、この選択メモリ
セルから読出されたデータを検知増幅して入出力バッフ
ァ１０８を介して装置外部へ読出すセンスアンプ１０７
と、メモリアレイのソース線の電位を制御するソース制
御回路１０９と、所定の負電圧を生成する負電圧発生回
路１１１および１１１と、書込および消去時に必要とさ
れる高電圧を発生する高電圧発生回路１１２と、メモリ
アレイ１０１の半導体基板領域であるウェルへ電位を供
給するウェル電位発生回路１１３を含む。
に従う不揮発性半導体記憶装置は、行列状に配置される
複数のメモリセルＱ１１…Ｑ１ｊ…Ｑｉ１…Ｑｉｊを含
むメモリアレイ１０１と、アドレスバッファ１０５から
与えられる内部Ｘアドレス信号をデコードし、メモリア
レイ１０１におけるアドレス指定された行を選択状態へ
駆動するためのＸアドレスデコーダ１０２と、データ書
込時に入出力バッファ１０８から与えられる書込データ
をラッチし、かつ書込データに応じて書込高電圧を生成
する書込回路１０６と、データ読出時、この選択メモリ
セルから読出されたデータを検知増幅して入出力バッフ
ァ１０８を介して装置外部へ読出すセンスアンプ１０７
と、メモリアレイのソース線の電位を制御するソース制
御回路１０９と、所定の負電圧を生成する負電圧発生回
路１１１および１１１と、書込および消去時に必要とさ
れる高電圧を発生する高電圧発生回路１１２と、メモリ
アレイ１０１の半導体基板領域であるウェルへ電位を供
給するウェル電位発生回路１１３を含む。
【０１５２】メモリアレイ１０１は、Ｎウェル領域１１
４内に形成され、このＮウェル領域１１４にウェル電位
発生回路１１３からの電位が供給される。メモリアレイ
１０１は、メモリセルの各行に対応して配置されるワー
ド線ＷＬ１〜ＷＬｉと、メモリセルの各列に対応して配
置されるビット線ＢＬ１〜ＢＬｉを含む。ワード線ＷＬ
１〜ＷＬｉとビット線ＢＬ１〜ＢＬｊの交差部に対応し
てメモリセルＱ１１〜Ｑｉｊが配置される。ワード線Ｗ
Ｌ１〜ＷＬｉの各々には、対応の行のメモリセルのコン
トロールゲートが接続される。ビット線ＢＬｉ〜ＢＬｊ
には、対応の列のメモリセルのドレインが接続される。
メモリセルの各行に対応してソース線Ｓ１〜Ｓｉが配置
され、それぞれに対応の行のメモリセルのソースが接続
される。ソース線Ｓ１〜Ｓｉはソースラインスイッチ１
２２を介してソース制御回路１０９に接続される。
４内に形成され、このＮウェル領域１１４にウェル電位
発生回路１１３からの電位が供給される。メモリアレイ
１０１は、メモリセルの各行に対応して配置されるワー
ド線ＷＬ１〜ＷＬｉと、メモリセルの各列に対応して配
置されるビット線ＢＬ１〜ＢＬｉを含む。ワード線ＷＬ
１〜ＷＬｉとビット線ＢＬ１〜ＢＬｊの交差部に対応し
てメモリセルＱ１１〜Ｑｉｊが配置される。ワード線Ｗ
Ｌ１〜ＷＬｉの各々には、対応の行のメモリセルのコン
トロールゲートが接続される。ビット線ＢＬｉ〜ＢＬｊ
には、対応の列のメモリセルのドレインが接続される。
メモリセルの各行に対応してソース線Ｓ１〜Ｓｉが配置
され、それぞれに対応の行のメモリセルのソースが接続
される。ソース線Ｓ１〜Ｓｉはソースラインスイッチ１
２２を介してソース制御回路１０９に接続される。
【０１５３】この実施の形態３に従う不揮発性半導体記
憶装置は、さらに、Ｙアドレスデコーダ１０４からの列
選択信号に応答して導通し、対応の列を選択する列選択
信号を生成するＹアドレスデコーダ１０４と、Ｙアドレ
スデコーダ１０４からの列選択信号に従ってメモリアレ
イ１０１の対応のビット線を内部データ線１２３に接続
するＹゲート１０３と、書込回路１０６と内部データ線
１２３の間に接続される書込ゲート１２０と、この書込
ゲート１２０のデータ書込時の動作を制御する書込ゲー
ト制御回路１２１を含む。
憶装置は、さらに、Ｙアドレスデコーダ１０４からの列
選択信号に応答して導通し、対応の列を選択する列選択
信号を生成するＹアドレスデコーダ１０４と、Ｙアドレ
スデコーダ１０４からの列選択信号に従ってメモリアレ
イ１０１の対応のビット線を内部データ線１２３に接続
するＹゲート１０３と、書込回路１０６と内部データ線
１２３の間に接続される書込ゲート１２０と、この書込
ゲート１２０のデータ書込時の動作を制御する書込ゲー
ト制御回路１２１を含む。
【０１５４】Ｙゲート１０３は、ビット線ＢＬ１〜ＢＬ
ｊそれぞれと内部データ線１２３との間に結合され、そ
れぞれのゲートにＹアドレスデコーダ１０４からの列選
択信号が与えられるｐチャネルＭＯＳトランジスタで構
成されるＹゲートトランジスタＹ１〜Ｙｊを含む。
ｊそれぞれと内部データ線１２３との間に結合され、そ
れぞれのゲートにＹアドレスデコーダ１０４からの列選
択信号が与えられるｐチャネルＭＯＳトランジスタで構
成されるＹゲートトランジスタＹ１〜Ｙｊを含む。
【０１５５】書込ゲート１２０は、ｎチャネルＭＯＳト
ランジスタ１２０ａを含み、そのゲート電位およびウェ
ル電位が、書込ゲート制御回路１２１により制御され
る。書込ゲート制御回路１２１は、負電圧発生回路１１
０からの負電圧を受け、書込時この書込ゲート１２０の
電流供給力を調整する。ソース制御回路１０９は、消去
時ソース線Ｓ１〜Ｓｉに消去用高電圧を与え、書込時に
は、選択メモリセルが存在する行に対応して設けられた
ソース線に対し負のバイアス電圧をソースラインスイッ
チ１２２を介して与える。各回路は、図示しない書込／
読出制御回路の制御のもとに動作する。次に、この図１
９に示す不揮発性半導体記憶装置の動作について簡単に
説明する。
ランジスタ１２０ａを含み、そのゲート電位およびウェ
ル電位が、書込ゲート制御回路１２１により制御され
る。書込ゲート制御回路１２１は、負電圧発生回路１１
０からの負電圧を受け、書込時この書込ゲート１２０の
電流供給力を調整する。ソース制御回路１０９は、消去
時ソース線Ｓ１〜Ｓｉに消去用高電圧を与え、書込時に
は、選択メモリセルが存在する行に対応して設けられた
ソース線に対し負のバイアス電圧をソースラインスイッ
チ１２２を介して与える。各回路は、図示しない書込／
読出制御回路の制御のもとに動作する。次に、この図１
９に示す不揮発性半導体記憶装置の動作について簡単に
説明する。
【０１５６】（ｉ） 消去動作 負電圧発生回路１１１が、Ｘアドレスデコーダ１０２に
対し負電圧（たとえば−１０Ｖ）を与える。Ｘアドレス
デコーダ１０２は、すべてのワード線ＷＬ１〜ＷＬｉに
負電圧（たとえば−１０Ｖ）を印加する。ウェル電位発
生回路１１３は、Ｎウェル領域１１４に高電圧（たとえ
ば８Ｖ）を印加する。ソース制御回路１０９は、ソース
ラインスイッチ１２２を介してソース線Ｓ１〜Ｓｉに対
し高電圧（たとえば８Ｖ）を印加する。Ｙアドレスデコ
ーダ１０４は、Ｙゲート１０３内のＹゲートトランジス
タＹ１〜Ｙｊをすべてオフ状態とし、ビット線ＢＬ１〜
ＢＬｉをすべてフローティング状態とする。この状態に
おいては、メモリアレイ１０１内のメモリセルに対しワ
ード線に−１０Ｖ、ソース線に８Ｖ、およびＮウェル領
域１１４に８Ｖの電圧が印加され、このメモリアレイ１
０１内のすべてのメモリセルＱ１１〜Ｑｉｊにおいて消
去動作が行なわれ（フローティングゲート電極から基板
領域への電子の引き抜き）、これにより、メモリセルＱ
１１〜Ｑｉｊのしきい値電圧の絶対値が大きくされる。
対し負電圧（たとえば−１０Ｖ）を与える。Ｘアドレス
デコーダ１０２は、すべてのワード線ＷＬ１〜ＷＬｉに
負電圧（たとえば−１０Ｖ）を印加する。ウェル電位発
生回路１１３は、Ｎウェル領域１１４に高電圧（たとえ
ば８Ｖ）を印加する。ソース制御回路１０９は、ソース
ラインスイッチ１２２を介してソース線Ｓ１〜Ｓｉに対
し高電圧（たとえば８Ｖ）を印加する。Ｙアドレスデコ
ーダ１０４は、Ｙゲート１０３内のＹゲートトランジス
タＹ１〜Ｙｊをすべてオフ状態とし、ビット線ＢＬ１〜
ＢＬｉをすべてフローティング状態とする。この状態に
おいては、メモリアレイ１０１内のメモリセルに対しワ
ード線に−１０Ｖ、ソース線に８Ｖ、およびＮウェル領
域１１４に８Ｖの電圧が印加され、このメモリアレイ１
０１内のすべてのメモリセルＱ１１〜Ｑｉｊにおいて消
去動作が行なわれ（フローティングゲート電極から基板
領域への電子の引き抜き）、これにより、メモリセルＱ
１１〜Ｑｉｊのしきい値電圧の絶対値が大きくされる。
【０１５７】（ｉｉ） 書込動作 今、メモリセルＱ１１に書込を行なうものと仮定する。
すなわち、メモリセルＱ１１のフローティングゲートに
対し電子を注入し、そのしきい値電圧の絶対値を小さく
する。
すなわち、メモリセルＱ１１のフローティングゲートに
対し電子を注入し、そのしきい値電圧の絶対値を小さく
する。
【０１５８】高電圧発生回路１１２は、Ｘアドレスデコ
ーダ１０２にたとえば８Ｖ程度の高電圧を与える。Ｘア
ドレスデコーダ１０２が、アドレスバッファ１０５から
与えられるＸアドレス信号に応答してワード線ＷＬ１を
選択する。これにより、選択されたワード線ＷＬ１に高
電圧（たとえば８Ｖ）が印加され、非選択のワード線Ｗ
Ｌ２〜ＷＬｉが接地電位レベルに維持される。
ーダ１０２にたとえば８Ｖ程度の高電圧を与える。Ｘア
ドレスデコーダ１０２が、アドレスバッファ１０５から
与えられるＸアドレス信号に応答してワード線ＷＬ１を
選択する。これにより、選択されたワード線ＷＬ１に高
電圧（たとえば８Ｖ）が印加され、非選択のワード線Ｗ
Ｌ２〜ＷＬｉが接地電位レベルに維持される。
【０１５９】負電圧発生回路１１０が、Ｙアドレスデコ
ーダ１０４に負電圧を与える。また、外部からデータ入
出力バッファ１０８を介してデータ“０”（しきい値電
圧の絶対値が小さい状態に対応するデータ）が書込回路
１０６に与えられてラッチされる。Ｙアドレスデコーダ
１０４が、アドレスバッファ１０５から与えられるＹア
ドレス信号をデコードし、Ｙゲート１０３に対し列選択
信号を伝達する。Ｙゲート１０３が、この列選択信号に
従ってビット線ＢＬ１を選択し、選択されたビット線Ｂ
Ｌ１を内部データ線１２３に接続する。この状態におい
て、書込ゲート１２０においては、書込ゲート制御回路
１２１の制御のもとに、そのゲート電位およびウェル電
位はそれぞれ０Ｖおよび−６Ｖとされており、書込回路
１０６からのたとえば−６Ｖ程度の書込電圧が選択ビッ
ト線ＢＬ１に伝達する。
ーダ１０４に負電圧を与える。また、外部からデータ入
出力バッファ１０８を介してデータ“０”（しきい値電
圧の絶対値が小さい状態に対応するデータ）が書込回路
１０６に与えられてラッチされる。Ｙアドレスデコーダ
１０４が、アドレスバッファ１０５から与えられるＹア
ドレス信号をデコードし、Ｙゲート１０３に対し列選択
信号を伝達する。Ｙゲート１０３が、この列選択信号に
従ってビット線ＢＬ１を選択し、選択されたビット線Ｂ
Ｌ１を内部データ線１２３に接続する。この状態におい
て、書込ゲート１２０においては、書込ゲート制御回路
１２１の制御のもとに、そのゲート電位およびウェル電
位はそれぞれ０Ｖおよび−６Ｖとされており、書込回路
１０６からのたとえば−６Ｖ程度の書込電圧が選択ビッ
ト線ＢＬ１に伝達する。
【０１６０】ソース制御回路１０９は、ソースラインス
イッチ１２２を介して選択ソース線Ｓ１に対したとえば
−１．５Ｖのバイアス電圧を供給する。このバイアス電
圧はすべてのソース線Ｓ１〜Ｓｉに対して共通に与えら
れてもよい。ビット線ＢＬ１が所定の書込電圧（−６Ｖ
程度）に充電されると、書込ゲート制御回路１２１が、
書込ゲート１２０の書込ゲートトランジスタ１２０ａの
ゲート電位をたとえば−５Ｖ程度に低下させる。これに
より、書込ゲートトランジスタ１２０ａの電流駆動力が
調整される。Ｎウェル領域１１４には、ウェル電位発生
回路１１３から接地電圧（０Ｖ）が印加される。
イッチ１２２を介して選択ソース線Ｓ１に対したとえば
−１．５Ｖのバイアス電圧を供給する。このバイアス電
圧はすべてのソース線Ｓ１〜Ｓｉに対して共通に与えら
れてもよい。ビット線ＢＬ１が所定の書込電圧（−６Ｖ
程度）に充電されると、書込ゲート制御回路１２１が、
書込ゲート１２０の書込ゲートトランジスタ１２０ａの
ゲート電位をたとえば−５Ｖ程度に低下させる。これに
より、書込ゲートトランジスタ１２０ａの電流駆動力が
調整される。Ｎウェル領域１１４には、ウェル電位発生
回路１１３から接地電圧（０Ｖ）が印加される。
【０１６１】所定の期間（書込パルス幅）が経過する
と、Ｘアドレスデコーダ１０２が、選択ワード線Ｗ１に
対して負電圧発生回路１１１から与えられるベリファイ
用負電圧を所定期間印加する。Ｘアドレスデコーダ１０
２は、書込用高電圧およびベリファイ用負電圧を交互に
繰返し印加する。この書込動作時において、先の実施の
形態１と同様、しきい値電圧が高くなると（絶対値が小
さくなると）、チャネル電流が流れ、ビット線ＢＬ１の
電位が高くなり（絶対値が小さくなり）、メモリセルＱ
１１におけるバンド−バンド間トンネリング現象が抑制
され、このメモリセルＱ１１に対する書込が停止され
る。上述のようにして、メモリセルＱ１１に対する書込
が行なわれる。このとき、書込ゲート１２０の書込ゲー
トトランジスタ１２０ａの電流供給能力を制限している
ため、メモリセルＱ１１のしきい値電圧が所定値以下と
なると、自動的に書込が停止するため、書込後しきい値
電圧の分布幅を狭くすることができる。
と、Ｘアドレスデコーダ１０２が、選択ワード線Ｗ１に
対して負電圧発生回路１１１から与えられるベリファイ
用負電圧を所定期間印加する。Ｘアドレスデコーダ１０
２は、書込用高電圧およびベリファイ用負電圧を交互に
繰返し印加する。この書込動作時において、先の実施の
形態１と同様、しきい値電圧が高くなると（絶対値が小
さくなると）、チャネル電流が流れ、ビット線ＢＬ１の
電位が高くなり（絶対値が小さくなり）、メモリセルＱ
１１におけるバンド−バンド間トンネリング現象が抑制
され、このメモリセルＱ１１に対する書込が停止され
る。上述のようにして、メモリセルＱ１１に対する書込
が行なわれる。このとき、書込ゲート１２０の書込ゲー
トトランジスタ１２０ａの電流供給能力を制限している
ため、メモリセルＱ１１のしきい値電圧が所定値以下と
なると、自動的に書込が停止するため、書込後しきい値
電圧の分布幅を狭くすることができる。
【０１６２】なお書込時における必要とされる各電圧の
発生態様は、実施の形態１におけるものと同様であり、
同様の構成を利用することができる。
発生態様は、実施の形態１におけるものと同様であり、
同様の構成を利用することができる。
【０１６３】（ｉｉｉ） 読出操作 今、メモリセルＱ１１からデータを読出すものと仮定す
る。Ｘアドレスデコーダ１０２は、アドレスバッファ１
０５から与えられるＸアドレス信号に応答してワード線
ＷＬ１を選択し、この選択ワード線にたとえば−３．３
Ｖの負電圧を印加する。非選択ワード線ＷＬ２ないしＷ
Ｌｉに対しては、接地電圧（０Ｖ）が印加される。Ｙア
ドレスデコーダ１０４が、アドレスバッファ１０５から
与えられるＹアドレス信号に応答してＹゲート１０３に
対して列選択信号を与える。Ｙゲート１０３において、
ＹゲートトランジスタＹ１が導通し、ビット線ＢＬ１が
選択されて内部データ線１２３に接続される。このと
き、ソース線は、ソース制御回路１０９の制御の下に、
接地電圧レベルに保持されている。
る。Ｘアドレスデコーダ１０２は、アドレスバッファ１
０５から与えられるＸアドレス信号に応答してワード線
ＷＬ１を選択し、この選択ワード線にたとえば−３．３
Ｖの負電圧を印加する。非選択ワード線ＷＬ２ないしＷ
Ｌｉに対しては、接地電圧（０Ｖ）が印加される。Ｙア
ドレスデコーダ１０４が、アドレスバッファ１０５から
与えられるＹアドレス信号に応答してＹゲート１０３に
対して列選択信号を与える。Ｙゲート１０３において、
ＹゲートトランジスタＹ１が導通し、ビット線ＢＬ１が
選択されて内部データ線１２３に接続される。このと
き、ソース線は、ソース制御回路１０９の制御の下に、
接地電圧レベルに保持されている。
【０１６４】ウェル領域１１４は、このウェル電位発生
回路１１３からの接地電圧を受けている。選択ビット線
へは、たとえば２Ｖ程度の電圧がセンスアンプ１０７か
ら印加される。メモリセルＱ１１が書込状態にあり、そ
のしきい値電圧の絶対値が小さい場合には、ビット線Ｂ
Ｌ１に電流が流れる。メモリセルＱ１のしきい値電圧の
絶対値が大きい場合には、ビット線ＢＬ１には電流は流
れない。この読出電流の有無がセンスアンプ１０７によ
り検知され、その検知結果を示すデータが入出力バッフ
ァ１０８を介して外部に出力される。なお、消去動作に
おいては、ブロック単位で消去が行なわれてもよく（ソ
ース線単位）また全ビット一括消去が行なわれてもよ
い。
回路１１３からの接地電圧を受けている。選択ビット線
へは、たとえば２Ｖ程度の電圧がセンスアンプ１０７か
ら印加される。メモリセルＱ１１が書込状態にあり、そ
のしきい値電圧の絶対値が小さい場合には、ビット線Ｂ
Ｌ１に電流が流れる。メモリセルＱ１のしきい値電圧の
絶対値が大きい場合には、ビット線ＢＬ１には電流は流
れない。この読出電流の有無がセンスアンプ１０７によ
り検知され、その検知結果を示すデータが入出力バッフ
ァ１０８を介して外部に出力される。なお、消去動作に
おいては、ブロック単位で消去が行なわれてもよく（ソ
ース線単位）また全ビット一括消去が行なわれてもよ
い。
【０１６５】この図１９に示す不揮発性半導体記憶装置
においては、一括消去が行なわれているものの、この消
去動作においては、しきい値電圧の絶対値が大きい方に
シフトされており、書込動作により、そのしきい値電圧
が小さい方向にシフトされている。したがって、一括消
去を行なってもいわゆる「過消去」の問題は生じない。
また、書込動作においては、書込ゲート１２０により、
書込電流にリミットがかけられており、書込が自動的に
終了するため、書込後Ｖｔｈ分布幅は狭くすることがで
きる。
においては、一括消去が行なわれているものの、この消
去動作においては、しきい値電圧の絶対値が大きい方に
シフトされており、書込動作により、そのしきい値電圧
が小さい方向にシフトされている。したがって、一括消
去を行なってもいわゆる「過消去」の問題は生じない。
また、書込動作においては、書込ゲート１２０により、
書込電流にリミットがかけられており、書込が自動的に
終了するため、書込後Ｖｔｈ分布幅は狭くすることがで
きる。
【０１６６】以上のように、この図１９に示すように、
ｐチャネル型積層ゲートトランジスタをメモリセルとし
て用いたＮＯＲ型フラッシュメモリにおいても、実施の
形態１と同様の効果を得ることができる。
ｐチャネル型積層ゲートトランジスタをメモリセルとし
て用いたＮＯＲ型フラッシュメモリにおいても、実施の
形態１と同様の効果を得ることができる。
【０１６７】［変更例１］図２０は、この発明の実施の
形態３に従う不揮発性半導体記憶装置の変更例１の要部
の構成を示す図である。図２０においては、メモリアレ
イおよびデータ書込部の構成のみを示す。図２０におい
て、メモリセルアレイは、複数のワード線ＷＬ０〜ＷＬ
ｍと、複数のビット線ＢＬ０〜ＢＬ２、…と、ワード線
ＷＬ０〜ＷＬｍおよびビット線ＢＬ０〜ＢＬ２、…の交
差部に対応して配置されるメモリセルＭ０１〜Ｍ０ｍ〜
Ｍ２１〜Ｍ２ｍ…を含む。メモリセルＭ０１〜Ｍ０ｍ…
Ｍ２１〜Ｍ２ｍは、ｐチャネル型トランジスタで構成さ
れる。ビット線ＢＬ０〜ＢＬ２…それぞれは、共通に選
択制御電圧Ｖｓｔｇをゲートに受ける選択制御トランジ
スタＮＳＧ０〜ＮＳＧ２…を介して書込回路１３０に接
続される。書込回路１３０は、複数ビットを同時に書込
む回路であればよく、図９に示す書込回路１０６と同じ
であってもよく、また、ビット線それぞれに対応して設
けられて書込データをラッチする「コラムラッチ」であ
ってもよい。この書込回路１３０は、書込動作時ラッチ
した書込データに従って書込用負電圧を生成する。選択
ゲートトランジスタＮＳＧ０〜ＮＳＧ２は、書込回路１
３０が図１９に示す書込回路１０６に対応する場合に
は、Ｙゲートに含まれてもよく、また書込回路１３０が
コラムラッチに対応する場合には、Ｙゲートと別に設け
られ、ビット線ＢＬ０〜ＢＬ２とコラムラッチとを接続
する接続スイッチであってもよい。
形態３に従う不揮発性半導体記憶装置の変更例１の要部
の構成を示す図である。図２０においては、メモリアレ
イおよびデータ書込部の構成のみを示す。図２０におい
て、メモリセルアレイは、複数のワード線ＷＬ０〜ＷＬ
ｍと、複数のビット線ＢＬ０〜ＢＬ２、…と、ワード線
ＷＬ０〜ＷＬｍおよびビット線ＢＬ０〜ＢＬ２、…の交
差部に対応して配置されるメモリセルＭ０１〜Ｍ０ｍ〜
Ｍ２１〜Ｍ２ｍ…を含む。メモリセルＭ０１〜Ｍ０ｍ…
Ｍ２１〜Ｍ２ｍは、ｐチャネル型トランジスタで構成さ
れる。ビット線ＢＬ０〜ＢＬ２…それぞれは、共通に選
択制御電圧Ｖｓｔｇをゲートに受ける選択制御トランジ
スタＮＳＧ０〜ＮＳＧ２…を介して書込回路１３０に接
続される。書込回路１３０は、複数ビットを同時に書込
む回路であればよく、図９に示す書込回路１０６と同じ
であってもよく、また、ビット線それぞれに対応して設
けられて書込データをラッチする「コラムラッチ」であ
ってもよい。この書込回路１３０は、書込動作時ラッチ
した書込データに従って書込用負電圧を生成する。選択
ゲートトランジスタＮＳＧ０〜ＮＳＧ２は、書込回路１
３０が図１９に示す書込回路１０６に対応する場合に
は、Ｙゲートに含まれてもよく、また書込回路１３０が
コラムラッチに対応する場合には、Ｙゲートと別に設け
られ、ビット線ＢＬ０〜ＢＬ２とコラムラッチとを接続
する接続スイッチであってもよい。
【０１６８】この図２０に示す不揮発性半導体記憶装置
の構成の場合、選択ゲートトランジスタＮＳＧ０〜ＮＳ
Ｇ２は、同時に導通状態とされ、ビット線ＢＬ０〜ＢＬ
２…に対し同時に書込動作が行なわれる。この場合にお
いても、選択電圧Ｖｓｔｇは、書込バイアス電圧レベル
に近づけるとともに、ソース線ＳＬにバイアス電圧をか
け、選択ワード線に対しベリファイ用負電圧および書込
用高電圧を交互に印加することにより、各ビット線ＢＬ
０、ＢＬ１およびＢＬ２において互いに独立に書込が自
動的に停止する。この場合、ビット線ＢＬ１〜ＢＬ２に
対する充電電流は、１００μＡ以下の電流レベルであれ
ばよく、特に１μＡ程度にまでその充電電流を制限する
必要はない。書込時のビット線充電電流の値は、書込状
態に必要とされるしきい値電圧の値（またはチャネル電
流）の大きさに応じて適当に定められればよい。
の構成の場合、選択ゲートトランジスタＮＳＧ０〜ＮＳ
Ｇ２は、同時に導通状態とされ、ビット線ＢＬ０〜ＢＬ
２…に対し同時に書込動作が行なわれる。この場合にお
いても、選択電圧Ｖｓｔｇは、書込バイアス電圧レベル
に近づけるとともに、ソース線ＳＬにバイアス電圧をか
け、選択ワード線に対しベリファイ用負電圧および書込
用高電圧を交互に印加することにより、各ビット線ＢＬ
０、ＢＬ１およびＢＬ２において互いに独立に書込が自
動的に停止する。この場合、ビット線ＢＬ１〜ＢＬ２に
対する充電電流は、１００μＡ以下の電流レベルであれ
ばよく、特に１μＡ程度にまでその充電電流を制限する
必要はない。書込時のビット線充電電流の値は、書込状
態に必要とされるしきい値電圧の値（またはチャネル電
流）の大きさに応じて適当に定められればよい。
【０１６９】なお、図２０においては、選択ゲートトラ
ンジスタＮＳＧ０〜ＮＳＧ２の基板領域（ウェル）の電
位を制御する部分の構成は示していない。書込動作時に
おいては、この書込回路１３０からの書込の電圧レベル
に応じた電圧が選択ゲートトランジスタＮＳＧ０〜ＮＳ
Ｇ２の基板領域へ与えられる。
ンジスタＮＳＧ０〜ＮＳＧ２の基板領域（ウェル）の電
位を制御する部分の構成は示していない。書込動作時に
おいては、この書込回路１３０からの書込の電圧レベル
に応じた電圧が選択ゲートトランジスタＮＳＧ０〜ＮＳ
Ｇ２の基板領域へ与えられる。
【０１７０】［変更例２］図２１は、この発明の実施の
形態３の変更例２の構成を示す図である。この図２１に
示す構成においては、図２０に示す構成と異なり、メモ
リセルＭ００〜Ｍ２ｍが、ｎチャネル型積層ゲートトラ
ンジスタで構成され、ビット線ＢＬ０〜ＢＬ２それぞれ
に対応して設けられる選択ゲートトランジスタＰＳＧ０
〜ＰＳＧ２がｐチャネルＭＯＳトランジスタで構成され
る。したがって書込回路１３５からの書込高電圧は、正
の電圧レベルとされ、この正の書込高電圧に応じた電圧
がまた選択ゲートトランジスタＰＳＧ０〜ＰＳＧ２の基
板領域へも与えられる。他の構成は、図２０に示す構成
と同じである。ただし、この選択ゲートトランジスタＰ
ＳＧ０〜ＰＳＧ２はｐチャネルＭＯＳトランジスタであ
り、選択電圧Ｖｓｔｐは、正の電圧レベルとされる。ま
た、ソース線ＳＬは正の電圧がバイアス電圧として印加
される。
形態３の変更例２の構成を示す図である。この図２１に
示す構成においては、図２０に示す構成と異なり、メモ
リセルＭ００〜Ｍ２ｍが、ｎチャネル型積層ゲートトラ
ンジスタで構成され、ビット線ＢＬ０〜ＢＬ２それぞれ
に対応して設けられる選択ゲートトランジスタＰＳＧ０
〜ＰＳＧ２がｐチャネルＭＯＳトランジスタで構成され
る。したがって書込回路１３５からの書込高電圧は、正
の電圧レベルとされ、この正の書込高電圧に応じた電圧
がまた選択ゲートトランジスタＰＳＧ０〜ＰＳＧ２の基
板領域へも与えられる。他の構成は、図２０に示す構成
と同じである。ただし、この選択ゲートトランジスタＰ
ＳＧ０〜ＰＳＧ２はｐチャネルＭＯＳトランジスタであ
り、選択電圧Ｖｓｔｐは、正の電圧レベルとされる。ま
た、ソース線ＳＬは正の電圧がバイアス電圧として印加
される。
【０１７１】この図２１に示す不揮発性半導体記憶装置
の構成においては、選択ワード線ＷＬに対し、まず正の
電圧レベルのベリファイ用電圧が印加される。次いで、
負の書込用電圧が印加される。このベリファイ用正電圧
および書込用負電圧が交互に所定回数または所定期間印
加される。
の構成においては、選択ワード線ＷＬに対し、まず正の
電圧レベルのベリファイ用電圧が印加される。次いで、
負の書込用電圧が印加される。このベリファイ用正電圧
および書込用負電圧が交互に所定回数または所定期間印
加される。
【０１７２】この図２１に示す構成においても、複数ビ
ット並列書込時においては、ビット線ＢＬ０〜ＢＬ２そ
れぞれにおけるリーク電流は互いに独立に調整される。
したがって、ビット線ＢＬ０〜ＢＬ２それぞれにおいて
互いに独立にメモリセルのしきい値電圧に対する調整が
行なわれる。
ット並列書込時においては、ビット線ＢＬ０〜ＢＬ２そ
れぞれにおけるリーク電流は互いに独立に調整される。
したがって、ビット線ＢＬ０〜ＢＬ２それぞれにおいて
互いに独立にメモリセルのしきい値電圧に対する調整が
行なわれる。
【０１７３】したがって、この図２１に示すように、ｎ
チャネル積層ゲートトランジスタをメモリセルとして用
いて複数ビット並列書込を行なうＮＯＲ型フラッシュメ
モリにおいても、各ビットごとに書込動作を自動的に制
御することができる。
チャネル積層ゲートトランジスタをメモリセルとして用
いて複数ビット並列書込を行なうＮＯＲ型フラッシュメ
モリにおいても、各ビットごとに書込動作を自動的に制
御することができる。
【０１７４】［変更例３］図２２は、この発明の実施の
形態３に従う不揮発性半導体記憶装置の変更例３の構成
を示す図である。この図２２に示す不揮発性半導体記憶
装置は、図１９に示す構成と同様、ＮＯＲ型フラッシュ
メモリの構成を備える。この図２２に示すＮＯＲ型フラ
ッシュメモリは、図１９に示すＮＯＲ型フラッシュメモ
リと以下の点で異なっている。まず、メモリアレイ１０
１において、メモリセルＱ１１〜Ｑｉｊは、ｎチャネル
積層ゲートトランジスタで構成される。Ｙゲート１０３
においては、ビット線ＢＬ１〜ＢＬａそれぞれに対応し
て設けられる列選択ゲートトランジスタＮＹ１〜ＮＹｊ
が、メモリセルアレイ１０１のメモリセルと同様、ｎチ
ャネルＭＯＳトランジスタで構成される。
形態３に従う不揮発性半導体記憶装置の変更例３の構成
を示す図である。この図２２に示す不揮発性半導体記憶
装置は、図１９に示す構成と同様、ＮＯＲ型フラッシュ
メモリの構成を備える。この図２２に示すＮＯＲ型フラ
ッシュメモリは、図１９に示すＮＯＲ型フラッシュメモ
リと以下の点で異なっている。まず、メモリアレイ１０
１において、メモリセルＱ１１〜Ｑｉｊは、ｎチャネル
積層ゲートトランジスタで構成される。Ｙゲート１０３
においては、ビット線ＢＬ１〜ＢＬａそれぞれに対応し
て設けられる列選択ゲートトランジスタＮＹ１〜ＮＹｊ
が、メモリセルアレイ１０１のメモリセルと同様、ｎチ
ャネルＭＯＳトランジスタで構成される。
【０１７５】また、書込ゲート１２０は、バックゲート
に電圧Ｖｓｂを受けるｐチャネルＭＯＳトランジスタで
構成される書込ゲートトランジスタ１２０ｂを含む。こ
の書込ゲートトランジスタ１２０ｂのゲートおよび基板
領域の電位は書込ゲート制御回路１２１により制御され
る。この図２２に示す構成においては、１ビット単位で
データの書込が行なわれる。書込動作は図１９に示す構
成と同じであるが、ただ印加される電圧の極性が異な
る。このため、その動作については詳細には説明しな
い。この図２２に示す構成においても、ｐチャネルＭＯ
Ｓトランジスタを用いて書込時の選択ビット線に流れる
電流を制限しているため、選択メモリセルの書込動作は
「自己リミット」の作用により、自動的に停止する。
に電圧Ｖｓｂを受けるｐチャネルＭＯＳトランジスタで
構成される書込ゲートトランジスタ１２０ｂを含む。こ
の書込ゲートトランジスタ１２０ｂのゲートおよび基板
領域の電位は書込ゲート制御回路１２１により制御され
る。この図２２に示す構成においては、１ビット単位で
データの書込が行なわれる。書込動作は図１９に示す構
成と同じであるが、ただ印加される電圧の極性が異な
る。このため、その動作については詳細には説明しな
い。この図２２に示す構成においても、ｐチャネルＭＯ
Ｓトランジスタを用いて書込時の選択ビット線に流れる
電流を制限しているため、選択メモリセルの書込動作は
「自己リミット」の作用により、自動的に停止する。
【０１７６】なおこの１ビット単位での書込動作を行な
う場合、この書込ゲートトランジスタ１２０ｂの電流駆
動力は、１００μＡ以下の適当な値であってもよい。選
択メモリセルの書込が行なわれ、所定のしきい値電圧に
到達したときに生じるチャネル電流よりもこの書込ゲー
トトランジスタ１２０ｂの電流駆動力が小さくされてい
ればよい。
う場合、この書込ゲートトランジスタ１２０ｂの電流駆
動力は、１００μＡ以下の適当な値であってもよい。選
択メモリセルの書込が行なわれ、所定のしきい値電圧に
到達したときに生じるチャネル電流よりもこの書込ゲー
トトランジスタ１２０ｂの電流駆動力が小さくされてい
ればよい。
【０１７７】以上のように、この発明の実施の形態５に
おいて、ＮＯＲ型フラッシュメモリにおいても、選択ビ
ット線に対する書込動作時のビット線充電電流のチャネ
ル電流よりも小さくなるように調整しているため、選択
ビット線ごとに、メモリセルの書込動作を終了させるこ
とができ、書込後しきい値電圧の分布幅を小さくするこ
とができる。
おいて、ＮＯＲ型フラッシュメモリにおいても、選択ビ
ット線に対する書込動作時のビット線充電電流のチャネ
ル電流よりも小さくなるように調整しているため、選択
ビット線ごとに、メモリセルの書込動作を終了させるこ
とができ、書込後しきい値電圧の分布幅を小さくするこ
とができる。
【０１７８】［実施の形態４］今、図２３に示すよう
に、ｐチャネル積層ゲートトランジスタで構成されるメ
モリセルを考える。このメモリセルＭＣのコントロール
ゲートへ、電圧Ｖｃｇが印加される。ドレインノード
（Ｄ）は、書込バイアス電圧ＶＳＢＬを受け、ソースノ
ード（Ｓ）はソース線ＳＬに接続されてバイアス電圧を
受けている。このコントロールゲート上の電圧Ｖｃｇ
は、ソース線ＳＬ上の電圧を基準として測定する。
に、ｐチャネル積層ゲートトランジスタで構成されるメ
モリセルを考える。このメモリセルＭＣのコントロール
ゲートへ、電圧Ｖｃｇが印加される。ドレインノード
（Ｄ）は、書込バイアス電圧ＶＳＢＬを受け、ソースノ
ード（Ｓ）はソース線ＳＬに接続されてバイアス電圧を
受けている。このコントロールゲート上の電圧Ｖｃｇ
は、ソース線ＳＬ上の電圧を基準として測定する。
【０１７９】図２４に示すように、メモリセルＭＣがｐ
チャネル積層ゲートトランジスタの場合、電圧Ｖｃｇが
より負となると、メモリセルＭＣにおいて、大きなチャ
ネル電流Ｉｃｈａｎｎｅｌが流れる。通常、しきい値電
圧Ｖｔｈは、規定の電流Ｉｖｔｈが流れるときのゲート
電圧として定義される。したがって図２４に示すよう
に、直線Ｉ０、Ｉ１およびＩ２のドレイン電流特性を有
するトランジスタを考えた場合、それぞれのしきい値電
圧はＶ０、Ｖ１およびＶ２となる。
チャネル積層ゲートトランジスタの場合、電圧Ｖｃｇが
より負となると、メモリセルＭＣにおいて、大きなチャ
ネル電流Ｉｃｈａｎｎｅｌが流れる。通常、しきい値電
圧Ｖｔｈは、規定の電流Ｉｖｔｈが流れるときのゲート
電圧として定義される。したがって図２４に示すよう
に、直線Ｉ０、Ｉ１およびＩ２のドレイン電流特性を有
するトランジスタを考えた場合、それぞれのしきい値電
圧はＶ０、Ｖ１およびＶ２となる。
【０１８０】書込動作時においては、ベリファイ用負電
圧Ｖｖは一定の電圧レベルとされる。書込動作時におい
ては、しきい値電圧の絶対値が小さくされる。すなわ
ち、書込動作においては、図２４に示す曲線Ｉ２から曲
線Ｉ１へとその電流特性がシフトする。したがって、こ
のベリファイ電圧Ｖｖのレベルを変化させると、メモリ
セルＭＣにおけるチャネル電流Ｉｃｈａｎｎｅｌが流れ
始める時点を変更することができ、設定すべきしきい値
電圧Ｖｔｈを調整することができる。すなわち、たとえ
ばベリファイ用負電圧パルスＶｖのパルス振幅を、たと
えば１Ｖ減少させると（たとえば−１．５Ｖから−２．
５Ｖに変化させる）、ベリファイ用負電圧パルス印加時
におけるメモリセルＭＣのフローティングゲート電極の
電位を１Ｖ低下させることができる。したがって、チャ
ネル電流Ｉｃｈａｎｎｅｌが流れ始めるメモリセルの書
込後しきい値電圧を１Ｖ低下させることと等価となり、
書込動作を自己停止するメモリセルのしきい値電圧が１
Ｖ減少する。したがって、このベリファイ用負電圧パル
スＶｖのパルス振幅を変化させることにより、書込が自
己停止するメモリセルのしきい値電圧の設定値を制御す
ることができる。ここで、メモリセルとして、ｎチャネ
ル積層ゲートトランジスタを用いた場合も同じである
（ベリファイ用電圧が正の電圧レベルとされるだけであ
る）。
圧Ｖｖは一定の電圧レベルとされる。書込動作時におい
ては、しきい値電圧の絶対値が小さくされる。すなわ
ち、書込動作においては、図２４に示す曲線Ｉ２から曲
線Ｉ１へとその電流特性がシフトする。したがって、こ
のベリファイ電圧Ｖｖのレベルを変化させると、メモリ
セルＭＣにおけるチャネル電流Ｉｃｈａｎｎｅｌが流れ
始める時点を変更することができ、設定すべきしきい値
電圧Ｖｔｈを調整することができる。すなわち、たとえ
ばベリファイ用負電圧パルスＶｖのパルス振幅を、たと
えば１Ｖ減少させると（たとえば−１．５Ｖから−２．
５Ｖに変化させる）、ベリファイ用負電圧パルス印加時
におけるメモリセルＭＣのフローティングゲート電極の
電位を１Ｖ低下させることができる。したがって、チャ
ネル電流Ｉｃｈａｎｎｅｌが流れ始めるメモリセルの書
込後しきい値電圧を１Ｖ低下させることと等価となり、
書込動作を自己停止するメモリセルのしきい値電圧が１
Ｖ減少する。したがって、このベリファイ用負電圧パル
スＶｖのパルス振幅を変化させることにより、書込が自
己停止するメモリセルのしきい値電圧の設定値を制御す
ることができる。ここで、メモリセルとして、ｎチャネ
ル積層ゲートトランジスタを用いた場合も同じである
（ベリファイ用電圧が正の電圧レベルとされるだけであ
る）。
【０１８１】図２５は、この発明の実施の形態４に従う
ベリファイ用パルス電圧発生部の構成を示す図である。
図２５においては、ベリファイ用負電圧発生部の構成を
示す。図２５において、ベリファイ用負電圧発生回路１
５０は、負電圧を発生する負電圧発生回路１５０ａと、
この負電圧発生回路１５０ａの出力する負電圧Ｖｖのレ
ベルを調整するレベル調整回路１５０ｂを含む。負電圧
発生回路１５０ａは、たとえばチャージポンプ回路で構
成され、その到達負電位が調整される。これに代えて、
この図２５に示すベリファイ用電圧発生回路１５０は、
たとえば先の図１５において、抵抗素子Ｚ１およびＺ２
の抵抗値を調整するように構成されてもよい。これはま
た、ヒューズ素子を用いて抵抗素子Ｚ１，Ｚ２の抵抗値
を調整して、生成されるベリファイ用負電圧レベルが固
定的に設定されるように構成されてもよい。
ベリファイ用パルス電圧発生部の構成を示す図である。
図２５においては、ベリファイ用負電圧発生部の構成を
示す。図２５において、ベリファイ用負電圧発生回路１
５０は、負電圧を発生する負電圧発生回路１５０ａと、
この負電圧発生回路１５０ａの出力する負電圧Ｖｖのレ
ベルを調整するレベル調整回路１５０ｂを含む。負電圧
発生回路１５０ａは、たとえばチャージポンプ回路で構
成され、その到達負電位が調整される。これに代えて、
この図２５に示すベリファイ用電圧発生回路１５０は、
たとえば先の図１５において、抵抗素子Ｚ１およびＺ２
の抵抗値を調整するように構成されてもよい。これはま
た、ヒューズ素子を用いて抵抗素子Ｚ１，Ｚ２の抵抗値
を調整して、生成されるベリファイ用負電圧レベルが固
定的に設定されるように構成されてもよい。
【０１８２】メモリセルがｎチャネル積層ゲートトラン
ジスタで構成される場合には、この図２５に示す構成に
おいて、負電圧発生回路１５０ａに代えて、正の固定電
圧を発生する正電圧発生回路が用いられる。このような
正電圧発生回路としては、電源電圧と接地電位との間の
中間電位レベルの電圧を生成する構成が用いられればよ
い。
ジスタで構成される場合には、この図２５に示す構成に
おいて、負電圧発生回路１５０ａに代えて、正の固定電
圧を発生する正電圧発生回路が用いられる。このような
正電圧発生回路としては、電源電圧と接地電位との間の
中間電位レベルの電圧を生成する構成が用いられればよ
い。
【０１８３】以上のように、この発明の実施の形態４に
従えば、ベリファイ用電圧のパルス振幅を調整するよう
に構成しているため、書込後のしきい値電圧の設定値を
調整することができる。
従えば、ベリファイ用電圧のパルス振幅を調整するよう
に構成しているため、書込後のしきい値電圧の設定値を
調整することができる。
【０１８４】［実施の形態５］図２３および図２４に示
すように、積層ゲートトランジスタにおいてチャネル領
域を介して流れる電流は、ソース電位を基準としたコン
トロールゲート電極の電位により決定される。したがっ
て、コントロールゲートの電圧Ｖｃｇを一定とし、ソー
ス線ＳＬの電位を上昇させた場合、コントロールゲート
の電圧Ｖｃｇが等価的に低下する。逆に、ソース線ＳＬ
の電圧を低下させたときには、このコントロールゲート
の電圧Ｖｃｇが等価的に上昇する。したがって、ベリフ
ァイ動作時において、ベリファイ用負電圧のレベルを一
定としたとき、ソース線ＳＬに印加されるバイアス電圧
を低下させると（より負とすると）、等価的に、このベ
リファイ用負電圧のレベルが上昇する。したがって、ソ
ース線ＳＬにバイアス電圧を与えると、図２４の特性曲
線において電圧Ｖｃｇにオフセットが与えられたのと同
じとなり、ソース線ＳＬのレベルを調整することによ
り、メモリセルＭＣの書込後のしきい値電圧を調整する
ことができる。
すように、積層ゲートトランジスタにおいてチャネル領
域を介して流れる電流は、ソース電位を基準としたコン
トロールゲート電極の電位により決定される。したがっ
て、コントロールゲートの電圧Ｖｃｇを一定とし、ソー
ス線ＳＬの電位を上昇させた場合、コントロールゲート
の電圧Ｖｃｇが等価的に低下する。逆に、ソース線ＳＬ
の電圧を低下させたときには、このコントロールゲート
の電圧Ｖｃｇが等価的に上昇する。したがって、ベリフ
ァイ動作時において、ベリファイ用負電圧のレベルを一
定としたとき、ソース線ＳＬに印加されるバイアス電圧
を低下させると（より負とすると）、等価的に、このベ
リファイ用負電圧のレベルが上昇する。したがって、ソ
ース線ＳＬにバイアス電圧を与えると、図２４の特性曲
線において電圧Ｖｃｇにオフセットが与えられたのと同
じとなり、ソース線ＳＬのレベルを調整することによ
り、メモリセルＭＣの書込後のしきい値電圧を調整する
ことができる。
【０１８５】したがって、ソース線のパルス振幅を調整
することにより、チャネル電流が流れ始めるメモリセル
の書込後しきい値電圧を調整することができ、書込が自
己停止するメモリセルのしきい値電圧の設定値を調整す
ることができる。これはｎチャネルメモリセルトランジ
スタについても同様である。
することにより、チャネル電流が流れ始めるメモリセル
の書込後しきい値電圧を調整することができ、書込が自
己停止するメモリセルのしきい値電圧の設定値を調整す
ることができる。これはｎチャネルメモリセルトランジ
スタについても同様である。
【０１８６】図２６は、ソース電圧発生部の構成を概略
的に示す図である。図２６において、ソース電圧発生部
１６０は、ソース線へ印加されるソースバイアス電圧Ｖ
ＳＬを生成する負電圧発生回路１６０ａと、この負電圧
発生回路１６０ａの出力する電圧レベルを調整するレベ
ル調整回路１６０ｂを含む。この図２６に示す構成は図
２５に示すベリファイ用負電圧発生回路と同じである。
したがって、これらの回路は共用されてもよい（ベリフ
ァイ用負電圧とソース線バイアス電圧とが同じ電圧レベ
ルが同じ場合）。したがって、この図２６の構成は、先
に図２５を参照して説明したベリファイ用負電圧発生部
の構成および動作と同じであり、その説明は繰返さな
い。
的に示す図である。図２６において、ソース電圧発生部
１６０は、ソース線へ印加されるソースバイアス電圧Ｖ
ＳＬを生成する負電圧発生回路１６０ａと、この負電圧
発生回路１６０ａの出力する電圧レベルを調整するレベ
ル調整回路１６０ｂを含む。この図２６に示す構成は図
２５に示すベリファイ用負電圧発生回路と同じである。
したがって、これらの回路は共用されてもよい（ベリフ
ァイ用負電圧とソース線バイアス電圧とが同じ電圧レベ
ルが同じ場合）。したがって、この図２６の構成は、先
に図２５を参照して説明したベリファイ用負電圧発生部
の構成および動作と同じであり、その説明は繰返さな
い。
【０１８７】なお、メモリセルＭＣがｎチャネル積層ゲ
ートトランジスタで構成されている場合には、負電圧発
生回路１６０ａに代えて、電源電圧Ｖｃｃと接地電圧の
間の中間レベルの電圧を発生する正電圧発生回路が利用
される。この場合、単に抵抗分圧回路で、中間電圧が発
生されればよい。
ートトランジスタで構成されている場合には、負電圧発
生回路１６０ａに代えて、電源電圧Ｖｃｃと接地電圧の
間の中間レベルの電圧を発生する正電圧発生回路が利用
される。この場合、単に抵抗分圧回路で、中間電圧が発
生されればよい。
【０１８８】以上のように、この発明の実施の形態５に
従えば、書込時ソース線に印加されるバイアスパルスの
パルス振幅を変化させているため、書込後しきい値電圧
のレベルを調整することができる。
従えば、書込時ソース線に印加されるバイアスパルスの
パルス振幅を変化させているため、書込後しきい値電圧
のレベルを調整することができる。
【０１８９】［実施の形態６］図２７に示すように、副
ビット線ＳＢＬ（またはビット線ＢＬ）には、寄生容量
Ｃｐが存在する。書込バイアス電圧ＶＳＢＬは、この寄
生容量Ｃｐを充電する。メモリセルＭＣにチャネルが形
成され、チャネル電流Ｉｃｈａｎｎｅｌが流れると、こ
の寄生容量Ｃｐの充電電位が放電され、このバイアス電
圧ＶＳＢＬのレベルが上昇する。ベリファイ用電圧Ｖｖ
の電圧レベルが一定であるとすると、チャネル電流Ｉｃ
ｈａｎｎｅｌが一定であり、この寄生容量Ｃｐの電位変
化量は、ベリファイ用負電圧Ｖｖの印加時間に比例す
る。
ビット線ＳＢＬ（またはビット線ＢＬ）には、寄生容量
Ｃｐが存在する。書込バイアス電圧ＶＳＢＬは、この寄
生容量Ｃｐを充電する。メモリセルＭＣにチャネルが形
成され、チャネル電流Ｉｃｈａｎｎｅｌが流れると、こ
の寄生容量Ｃｐの充電電位が放電され、このバイアス電
圧ＶＳＢＬのレベルが上昇する。ベリファイ用電圧Ｖｖ
の電圧レベルが一定であるとすると、チャネル電流Ｉｃ
ｈａｎｎｅｌが一定であり、この寄生容量Ｃｐの電位変
化量は、ベリファイ用負電圧Ｖｖの印加時間に比例す
る。
【０１９０】このベリファイ用負電圧Ｖｖの印加時間と
バイアス電圧ＶＳＢＬの関係を図２８に示す。図２８に
おいて、横軸にベリファイ用負電圧Ｖｖの印加時間を示
し、縦軸にバイアス電圧ＶＳＢＬを示す。直線Ｉｃ１、
Ｉｃ２およびＩｃ３は、それぞれチャネル電流を示す。
チャネル電流が大きくなると、高速で寄生容量Ｃｐが放
電され、バイアス電圧ＶＳＢＬが上昇する。今、書込が
停止する電圧がＶｓｔｏｐであるとすると、チャネル電
流がＩｃ１のときには、ベリファイ負電圧Ｖｖの印加時
間がＴ０のときに書込が停止する。チャネル電流がＩｃ
２のときには、ベリファイ負電圧Ｖｖの印加時間がＴ１
のときに書込停止電圧Ｖｓｔｏｐに到達し、書込が停止
する。チャネル電流がＩｃ３のときには、ベリファイ用
負電圧Ｖｖの印加時間がＴ２のときに、バイアス電圧Ｖ
ＳＢＬが停止電圧Ｖｓｔｏｐに到達し、書込が停止す
る。
バイアス電圧ＶＳＢＬの関係を図２８に示す。図２８に
おいて、横軸にベリファイ用負電圧Ｖｖの印加時間を示
し、縦軸にバイアス電圧ＶＳＢＬを示す。直線Ｉｃ１、
Ｉｃ２およびＩｃ３は、それぞれチャネル電流を示す。
チャネル電流が大きくなると、高速で寄生容量Ｃｐが放
電され、バイアス電圧ＶＳＢＬが上昇する。今、書込が
停止する電圧がＶｓｔｏｐであるとすると、チャネル電
流がＩｃ１のときには、ベリファイ負電圧Ｖｖの印加時
間がＴ０のときに書込が停止する。チャネル電流がＩｃ
２のときには、ベリファイ負電圧Ｖｖの印加時間がＴ１
のときに書込停止電圧Ｖｓｔｏｐに到達し、書込が停止
する。チャネル電流がＩｃ３のときには、ベリファイ用
負電圧Ｖｖの印加時間がＴ２のときに、バイアス電圧Ｖ
ＳＢＬが停止電圧Ｖｓｔｏｐに到達し、書込が停止す
る。
【０１９１】言い換えれば、ベリファイ用負電圧Ｖｖの
印加時間が長ければ、チャネル電流量が少なくても、バ
イアス電圧ＶＳＢＬが書込停止電圧Ｖｓｔｏｐに到達す
ることを示している。したがって、このベリファイ用負
電圧Ｖｖの印加時間を調整することにより、チャネル電
流、すなわちメモリセルＭＣのしきい値電圧を調整する
ことができる。すなわちベリファイ用負電圧Ｖｖの印加
時間を長くすれば、チャネル電流量が少なく、しきい値
電圧Ｖｔｈが低い（より負である）状態で書込を停止さ
せることができる。一方、ベリファイ用負電圧Ｖｖの印
加時間が短ければ、多くのチャネル電流が流れたときに
書込停止電圧Ｖｓｔｏｐに到達するため、比較的しきい
値電圧Ｖｔｈが高い（絶対値が小さい）状態にメモリセ
ルの書込後しきい値電圧を設定することができる。
印加時間が長ければ、チャネル電流量が少なくても、バ
イアス電圧ＶＳＢＬが書込停止電圧Ｖｓｔｏｐに到達す
ることを示している。したがって、このベリファイ用負
電圧Ｖｖの印加時間を調整することにより、チャネル電
流、すなわちメモリセルＭＣのしきい値電圧を調整する
ことができる。すなわちベリファイ用負電圧Ｖｖの印加
時間を長くすれば、チャネル電流量が少なく、しきい値
電圧Ｖｔｈが低い（より負である）状態で書込を停止さ
せることができる。一方、ベリファイ用負電圧Ｖｖの印
加時間が短ければ、多くのチャネル電流が流れたときに
書込停止電圧Ｖｓｔｏｐに到達するため、比較的しきい
値電圧Ｖｔｈが高い（絶対値が小さい）状態にメモリセ
ルの書込後しきい値電圧を設定することができる。
【０１９２】これは、メモリセルにｎチャネル積層ゲー
トトランジスタを用いた場合も同じである。
トトランジスタを用いた場合も同じである。
【０１９３】図２９は、ベリファイ電圧発生部の構成を
概略的に示す図である。図２９において、ベリファイ電
圧発生部１７０は、所定の電圧レベルのベリファイ電圧
を発生するベリファイ電圧発生回路１７０ａと、このベ
リファイ電圧発生回路１７０ａから与えられるベリファ
イ電圧を所定期間選択して選択ワード線へ伝達するベリ
ファイ電圧印加回路１７０ｂと、このベリファイ電圧印
加回路１７０ｂからのベリファイ電圧印加期間を調整す
るパルス幅調整回路１７０ｃを含む。このパルス幅調整
回路１７０ｃは、たとえばタイマで構成され、そのタイ
マのカウント時間を調整することにより、ベリファイ電
圧Ｖｖの印加期間を調整することができる。
概略的に示す図である。図２９において、ベリファイ電
圧発生部１７０は、所定の電圧レベルのベリファイ電圧
を発生するベリファイ電圧発生回路１７０ａと、このベ
リファイ電圧発生回路１７０ａから与えられるベリファ
イ電圧を所定期間選択して選択ワード線へ伝達するベリ
ファイ電圧印加回路１７０ｂと、このベリファイ電圧印
加回路１７０ｂからのベリファイ電圧印加期間を調整す
るパルス幅調整回路１７０ｃを含む。このパルス幅調整
回路１７０ｃは、たとえばタイマで構成され、そのタイ
マのカウント時間を調整することにより、ベリファイ電
圧Ｖｖの印加期間を調整することができる。
【０１９４】［変更例］図３０は、ベリファイ電圧発生
部の他の構成を示す図である。図３０においては、ベリ
ファイ電圧発生部は、書込／消去制御回路１８０内に設
けられる。この書込／消去制御回路１８０は、与えられ
たコマンドに従って書込指示信号φｐを生成する書込指
示信号発生部１８０ａと、この書込指示信号の非活性期
間を調整する非活性期間調整部１８０ｂを含む。たとえ
ばタイマで構成され、この書込指示信号φｐは、先の図
１２ないし図１４において用いられた信号である。タイ
マにより信号φｐの活性／非活性の時間幅を設定する。
この書込指示信号φｐが活性期間の間、選択ワード線に
は書込電圧が印加され、この書込指示信号φｐの非活性
期間の間、選択ワード線に、ベリファイ電圧が印加され
る。したがってこの書込指示信号φｐの非活性期間を調
整することにより、ベリファイ期間を調整することがで
き、応じてチャネル電流量、すなわちしきい値電圧を調
整することができる。
部の他の構成を示す図である。図３０においては、ベリ
ファイ電圧発生部は、書込／消去制御回路１８０内に設
けられる。この書込／消去制御回路１８０は、与えられ
たコマンドに従って書込指示信号φｐを生成する書込指
示信号発生部１８０ａと、この書込指示信号の非活性期
間を調整する非活性期間調整部１８０ｂを含む。たとえ
ばタイマで構成され、この書込指示信号φｐは、先の図
１２ないし図１４において用いられた信号である。タイ
マにより信号φｐの活性／非活性の時間幅を設定する。
この書込指示信号φｐが活性期間の間、選択ワード線に
は書込電圧が印加され、この書込指示信号φｐの非活性
期間の間、選択ワード線に、ベリファイ電圧が印加され
る。したがってこの書込指示信号φｐの非活性期間を調
整することにより、ベリファイ期間を調整することがで
き、応じてチャネル電流量、すなわちしきい値電圧を調
整することができる。
【０１９５】以上のように、この発明の実施の形態６に
従えば、書込時のベリファイ電圧印加期間を調整するよ
うにしているため、書込停止を生じさせるチャネル電流
量を調整することができ、応じてメモリセルのしきい値
電圧の設定値を調整することができる。
従えば、書込時のベリファイ電圧印加期間を調整するよ
うにしているため、書込停止を生じさせるチャネル電流
量を調整することができ、応じてメモリセルのしきい値
電圧の設定値を調整することができる。
【０１９６】［実施の形態７］図３１は、この発明の実
施の形態７に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図３１においては、１つの副ビット線
ＳＢＬに関する部分の構成のみを示す。図３１におい
て、副ビット線ＳＢＬに、複数のメモリセルＭＣ０〜Ｍ
Ｃｍが接続される。これらのメモリセルＭＣ０〜ＭＣｍ
の各々は、ｐチャネル積層ゲートトランジスタで構成さ
れる。メモリセルＭＣ０〜ＭＣｍのそれぞれのソース
は、ソース線ＳＬに接続される。主ビット線ＭＢＬと副
ビット線ＳＢＬの間に、ｎチャネルＭＯＳトランジスタ
で構成される選択ゲートトランジスタＮＳＧが設けられ
る。この構成は、実質的に第１の実施の形態と同じ構成
であるが、この選択ゲートトランジスタＮＳＧにゲート
へ与えられる電圧Ｖｇは、実施の形態１と電圧レベルが
異なる。図３２は、この発明の実施の形態７における書
込動作時における印加電圧配置を示す図である。図３２
において、メモリセルＭＣのコントロールゲートへは、
たとえば＋１０Ｖの正の高電圧が印加され、基板領域は
接地電圧（０Ｖ）に設定され、ソース線ＳＬは開放状態
とされる。主ビット線には、書込電圧として−７Ｖの電
圧が印加される。選択ゲートトランジスタＮＳＧの制御
電圧Ｖｇは、たとえば数百ｎＡの定電流を駆動する電圧
レベル（たとえば−６Ｖ）に設定される。この電圧配置
において、選択ゲートトランジスタＮＳＧは、ｎチャネ
ルＭＯＳトランジスタであり、このソースに−７Ｖを受
け、ドレインが副ビット線に接続される。ゲート電圧Ｖ
ｇは、たとえば−６Ｖとそのソース電位よりも高くされ
ており、この選択ゲートトランジスタＮＳＧは、次式で
示される電流を駆動する定電流源として作用する。
施の形態７に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図３１においては、１つの副ビット線
ＳＢＬに関する部分の構成のみを示す。図３１におい
て、副ビット線ＳＢＬに、複数のメモリセルＭＣ０〜Ｍ
Ｃｍが接続される。これらのメモリセルＭＣ０〜ＭＣｍ
の各々は、ｐチャネル積層ゲートトランジスタで構成さ
れる。メモリセルＭＣ０〜ＭＣｍのそれぞれのソース
は、ソース線ＳＬに接続される。主ビット線ＭＢＬと副
ビット線ＳＢＬの間に、ｎチャネルＭＯＳトランジスタ
で構成される選択ゲートトランジスタＮＳＧが設けられ
る。この構成は、実質的に第１の実施の形態と同じ構成
であるが、この選択ゲートトランジスタＮＳＧにゲート
へ与えられる電圧Ｖｇは、実施の形態１と電圧レベルが
異なる。図３２は、この発明の実施の形態７における書
込動作時における印加電圧配置を示す図である。図３２
において、メモリセルＭＣのコントロールゲートへは、
たとえば＋１０Ｖの正の高電圧が印加され、基板領域は
接地電圧（０Ｖ）に設定され、ソース線ＳＬは開放状態
とされる。主ビット線には、書込電圧として−７Ｖの電
圧が印加される。選択ゲートトランジスタＮＳＧの制御
電圧Ｖｇは、たとえば数百ｎＡの定電流を駆動する電圧
レベル（たとえば−６Ｖ）に設定される。この電圧配置
において、選択ゲートトランジスタＮＳＧは、ｎチャネ
ルＭＯＳトランジスタであり、このソースに−７Ｖを受
け、ドレインが副ビット線に接続される。ゲート電圧Ｖ
ｇは、たとえば−６Ｖとそのソース電位よりも高くされ
ており、この選択ゲートトランジスタＮＳＧは、次式で
示される電流を駆動する定電流源として作用する。
【０１９７】Ｉｄ＝β（Ｖｇｓ−Ｖｔｈ）2 ここで、Ｖｇｓは、ゲート電圧Ｖｇとそのソース電圧
（−７Ｖ）の差を示し、Ｖｔｈは、選択ゲートトランジ
スタＮＳＧのしきい値電圧を示す。メモリトランジスタ
ＭＣには、リーク電流が流れる。このメモリセルのリー
ク電流が選択ゲートトランジスタＮＳＧの供給する定電
流が等しくなった時点で電圧ＶＳＢＬが安定化し、この
電圧ＶＳＢＬで書込動作が行なわれる。
（−７Ｖ）の差を示し、Ｖｔｈは、選択ゲートトランジ
スタＮＳＧのしきい値電圧を示す。メモリトランジスタ
ＭＣには、リーク電流が流れる。このメモリセルのリー
ク電流が選択ゲートトランジスタＮＳＧの供給する定電
流が等しくなった時点で電圧ＶＳＢＬが安定化し、この
電圧ＶＳＢＬで書込動作が行なわれる。
【０１９８】図３３は、この図３２に示す電圧配置にお
ける選択ゲートトランジスタＮＳＧの充電電流およびメ
モリセルのリーク電流の関係を示す図である。図３３に
おいて、横軸は、副ビット線の電圧ＶＳＢＬ（単位Ｖ）
を示し、縦軸に電流（単位Ａ）を示す。選択ゲートトラ
ンジスタＮＳＧは、そのゲート電圧Ｖｇに従って、数百
ｎＡの一定の電流を供給する。副ビット線電圧ＶＳＢＬ
が−７Ｖに近づくと、その駆動電流量が急激に低下す
る。一方、メモリセルのリーク電流は、副ビット線の電
圧ＶＳＢＬの低下に従って増大する。
ける選択ゲートトランジスタＮＳＧの充電電流およびメ
モリセルのリーク電流の関係を示す図である。図３３に
おいて、横軸は、副ビット線の電圧ＶＳＢＬ（単位Ｖ）
を示し、縦軸に電流（単位Ａ）を示す。選択ゲートトラ
ンジスタＮＳＧは、そのゲート電圧Ｖｇに従って、数百
ｎＡの一定の電流を供給する。副ビット線電圧ＶＳＢＬ
が−７Ｖに近づくと、その駆動電流量が急激に低下す
る。一方、メモリセルのリーク電流は、副ビット線の電
圧ＶＳＢＬの低下に従って増大する。
【０１９９】ｐチャネル積層ゲートトランジスタの場
合、メモリセルの書込時に生じるリーク電流は、ドレイ
ン領域で発生するバンド−バンド間トンネル電流であ
り、副ビット線電圧ＶＳＢＬが０から約−６．５Ｖの間
で変化すると、このリーク電流は単純に図３３に破線で
示すように増加する特性を維持している。したがって、
このメモリセルＭＣの書込時におけるリーク電流が選択
ゲートトランジスタＮＳＧが供給する電流値と同じとな
る副ビット線電圧ＶＳＢＬは、０ないし−６．５Ｖの間
のいずれかの電圧レベルとなる。この副ビット線電圧Ｖ
ＳＢＬで、メモリセルのリーク電流と選択ゲートトラン
ジスタＮＳＧのチャネル電流が平衡状態となる。すなわ
ち、書込時におけるメモリセルのリーク電流が選択ゲー
トトランジスタが供給する電流（たとえば１００ｎＡ）
と等しくなるように副ビット線電圧ＶＳＢＬが０ないし
−６．５Ｖの間で自動的に移動し、書込動作時におい
て、常にメモリセルのリーク電流が一定値（たとえば１
００ｎＡ）となるように維持される。
合、メモリセルの書込時に生じるリーク電流は、ドレイ
ン領域で発生するバンド−バンド間トンネル電流であ
り、副ビット線電圧ＶＳＢＬが０から約−６．５Ｖの間
で変化すると、このリーク電流は単純に図３３に破線で
示すように増加する特性を維持している。したがって、
このメモリセルＭＣの書込時におけるリーク電流が選択
ゲートトランジスタＮＳＧが供給する電流値と同じとな
る副ビット線電圧ＶＳＢＬは、０ないし−６．５Ｖの間
のいずれかの電圧レベルとなる。この副ビット線電圧Ｖ
ＳＢＬで、メモリセルのリーク電流と選択ゲートトラン
ジスタＮＳＧのチャネル電流が平衡状態となる。すなわ
ち、書込時におけるメモリセルのリーク電流が選択ゲー
トトランジスタが供給する電流（たとえば１００ｎＡ）
と等しくなるように副ビット線電圧ＶＳＢＬが０ないし
−６．５Ｖの間で自動的に移動し、書込動作時におい
て、常にメモリセルのリーク電流が一定値（たとえば１
００ｎＡ）となるように維持される。
【０２００】ここで、ｐチャネル積層ゲートトランジス
タにおいて、書込電流としてフローティングゲート電極
に注入されるバンド−バンド間トンネル電流誘起ホット
エレクトロン電流は、メモリセルのドレイン・リーク電
流となるバンド−バンド間トンネル電流と直接の関係が
ある。なぜならば、バンド−バンド間トンネル現象によ
り発生した電子が、横方向電界によりチャネル方向に加
速され、この加速された電子の一部が高エネルギを有す
るホットエレクトロンとなってフローティングゲートに
注入されるためである。バンド−バンド間トンネル電流
の発生量が多いセルが存在する場合、そのセルのバンド
−バンド間トンネル電流誘起ホットエレクトロン注入電
流も多くなる。
タにおいて、書込電流としてフローティングゲート電極
に注入されるバンド−バンド間トンネル電流誘起ホット
エレクトロン電流は、メモリセルのドレイン・リーク電
流となるバンド−バンド間トンネル電流と直接の関係が
ある。なぜならば、バンド−バンド間トンネル現象によ
り発生した電子が、横方向電界によりチャネル方向に加
速され、この加速された電子の一部が高エネルギを有す
るホットエレクトロンとなってフローティングゲートに
注入されるためである。バンド−バンド間トンネル電流
の発生量が多いセルが存在する場合、そのセルのバンド
−バンド間トンネル電流誘起ホットエレクトロン注入電
流も多くなる。
【０２０１】一方において、書込時にビットごとベリフ
ァイを行なう必要性は、チップ内でメモリセルの書込特
性がばらつき、書込後のしきい値電圧がばらつくことに
原因がある。この書込特性のばらつきの原因には、以下
のようなものが挙げられる。
ァイを行なう必要性は、チップ内でメモリセルの書込特
性がばらつき、書込後のしきい値電圧がばらつくことに
原因がある。この書込特性のばらつきの原因には、以下
のようなものが挙げられる。
【０２０２】（１） トンネル絶縁膜厚ばらつき、 （２） カップリング比のばらつき；カップリング比
は、コントロールゲート、ドレイン領域、ソース領域、
Ｎ型ウェルにおける容量結合による電圧の伝達比を示
す。カップリング比が変われば、フローティングゲート
電位Ｖｆｇも同様にばらつく。
は、コントロールゲート、ドレイン領域、ソース領域、
Ｎ型ウェルにおける容量結合による電圧の伝達比を示
す。カップリング比が変われば、フローティングゲート
電位Ｖｆｇも同様にばらつく。
【０２０３】（３） 中性しきい値電圧のばらつき；消
去前および書込前のメモリセルのしきい値電圧のばらつ
きであり、出発点としてのしきい値電圧がばらつく。
去前および書込前のメモリセルのしきい値電圧のばらつ
きであり、出発点としてのしきい値電圧がばらつく。
【０２０４】（４） ドレインエッジ形状ばらつき：ド
レインエッジは、このドレイン電界に対する影響を与え
る。ドレインエッジの形状が急峻であれば、大きなドレ
イン電界が生成され、バンド−バンド間トンネル現象お
よびホットエレクトロンが生じやすくなる。
レインエッジは、このドレイン電界に対する影響を与え
る。ドレインエッジの形状が急峻であれば、大きなドレ
イン電界が生成され、バンド−バンド間トンネル現象お
よびホットエレクトロンが生じやすくなる。
【０２０５】（５） ドレイン不純物分布のばらつき：
ドレイン領域における不純物濃度のばらつきは、ドレイ
ン空乏層の幅をばらつかせ、電子のチャネル方向への加
速電界をばらつかせて、ホットエレクトロンの発生量を
ばらつかせる。
ドレイン領域における不純物濃度のばらつきは、ドレイ
ン空乏層の幅をばらつかせ、電子のチャネル方向への加
速電界をばらつかせて、ホットエレクトロンの発生量を
ばらつかせる。
【０２０６】トンネル絶縁膜の膜厚のばらつきがトンネ
ル電流に影響を及ぼすのは、この基板内（ドレイン領域
とトンネル絶縁膜）の界面領域における電界は、トンネ
ル絶縁膜の膜厚に反比例するためである。
ル電流に影響を及ぼすのは、この基板内（ドレイン領域
とトンネル絶縁膜）の界面領域における電界は、トンネ
ル絶縁膜の膜厚に反比例するためである。
【０２０７】また、上述のばらつき要因（１）ないし
（４）は、ドレイン・リーク電流となるバンド−バンド
間トンネル電流の大小を左右し、結果として、バンド−
バンド間トンネル電流誘起ホットエレクトロン注入電流
量をばらつかせる。一方、上記要因（５）のみは、空乏
層幅を決定し、生成された電子の横方向加速電界を決定
する要因であり、不純物イオン注入効率の大小に影響さ
れる。
（４）は、ドレイン・リーク電流となるバンド−バンド
間トンネル電流の大小を左右し、結果として、バンド−
バンド間トンネル電流誘起ホットエレクトロン注入電流
量をばらつかせる。一方、上記要因（５）のみは、空乏
層幅を決定し、生成された電子の横方向加速電界を決定
する要因であり、不純物イオン注入効率の大小に影響さ
れる。
【０２０８】したがって、ドレインリーク電流を一定に
することができることにより、上記要因（１）から
（４）による書込特性ばらつきを解消することが可能と
なる。すなわち、上記要因（５）以外の書込特性をばら
つかせる要因がなくなることになる。したがって、上述
のように、ｎチャネルＭＯＳトランジスタで構成される
選択ゲートトランジスタを用いて定リーク電流書込手法
を行なえば、従来の書込方法で問題となる、書込後しき
い値電圧分布幅を大幅に狭くすることができ、ビットご
とベリファイの回数を大幅に減少させることが可能にな
る。
することができることにより、上記要因（１）から
（４）による書込特性ばらつきを解消することが可能と
なる。すなわち、上記要因（５）以外の書込特性をばら
つかせる要因がなくなることになる。したがって、上述
のように、ｎチャネルＭＯＳトランジスタで構成される
選択ゲートトランジスタを用いて定リーク電流書込手法
を行なえば、従来の書込方法で問題となる、書込後しき
い値電圧分布幅を大幅に狭くすることができ、ビットご
とベリファイの回数を大幅に減少させることが可能にな
る。
【０２０９】図３４は、上記要因（１）から（４）のば
らつきにより、ドレインリーク電流（メモリセルのリー
ク電流）がばらついたときの定リーク電流書込手法を示
す。図３４において、横軸に副ビット線の電圧ＶＳＢＬ
（書込電圧）を示し、縦軸に選択ゲートトランジスタか
らの充電電流およびメモリセルのリーク電流を示す。直
線ＩＢ１は、平均よりもバンド−バンド間トンネル電流
量の多いメモリセルのドレインリーク電流とドレイン電
圧（副ビット線の電圧ＶＳＢＬ）の関係を示し、直線Ｉ
Ｂ２は平均的なバンド−バンド間トンネル電流量を生じ
させるメモリセルのドレインリーク電流を示し、直線Ｉ
Ｂ３が、平均よりバンド−バンド間トンネル電流量が少
ないメモリセルのリーク電流（ドレインリーク電流）を
示す。この直線ＩＢ１〜ＩＢ３においても、選択ゲート
トランジスタから供給される一定の充電電流（１００ｎ
Ａ、ないし数百ｎＡ）とドレインリーク電流とが等しく
なるように、それぞれのドレイン電圧、すなわち副ビッ
ト線の電圧ＶＳＢＬが調整される。すなわち、直線ＩＢ
１〜ＩＢ３各々と選択ゲートトランジスタの供給する一
定の充電電流との交差部を動作点ＯＰ１、ＯＰ２および
ＯＰ３として書込が行なわれる。
らつきにより、ドレインリーク電流（メモリセルのリー
ク電流）がばらついたときの定リーク電流書込手法を示
す。図３４において、横軸に副ビット線の電圧ＶＳＢＬ
（書込電圧）を示し、縦軸に選択ゲートトランジスタか
らの充電電流およびメモリセルのリーク電流を示す。直
線ＩＢ１は、平均よりもバンド−バンド間トンネル電流
量の多いメモリセルのドレインリーク電流とドレイン電
圧（副ビット線の電圧ＶＳＢＬ）の関係を示し、直線Ｉ
Ｂ２は平均的なバンド−バンド間トンネル電流量を生じ
させるメモリセルのドレインリーク電流を示し、直線Ｉ
Ｂ３が、平均よりバンド−バンド間トンネル電流量が少
ないメモリセルのリーク電流（ドレインリーク電流）を
示す。この直線ＩＢ１〜ＩＢ３においても、選択ゲート
トランジスタから供給される一定の充電電流（１００ｎ
Ａ、ないし数百ｎＡ）とドレインリーク電流とが等しく
なるように、それぞれのドレイン電圧、すなわち副ビッ
ト線の電圧ＶＳＢＬが調整される。すなわち、直線ＩＢ
１〜ＩＢ３各々と選択ゲートトランジスタの供給する一
定の充電電流との交差部を動作点ＯＰ１、ＯＰ２および
ＯＰ３として書込が行なわれる。
【０２１０】したがって、メモリセルの書込特性が上記
要因（１）〜（４）によりばらついても、選択ゲートト
ランジスタＮＳＧから与えられる一定の充電電流に従っ
てそれぞれのドレインリーク電流が決定されるように副
ビット線の電圧（メモリセルのドレイン電圧ＶＳＢＬ）
が調整されて、一定の速度で書込が行なわれる。したが
って、メモリセルの特性ばらつきにかかわらず、一定の
書込速度で書込動作が行なわれる。すなわち、書込の速
いセルおよび遅いセルが存在せず、したがって、書込後
のしきい値電圧Ｖｔｈのばらつきを大幅に低減すること
ができる。
要因（１）〜（４）によりばらついても、選択ゲートト
ランジスタＮＳＧから与えられる一定の充電電流に従っ
てそれぞれのドレインリーク電流が決定されるように副
ビット線の電圧（メモリセルのドレイン電圧ＶＳＢＬ）
が調整されて、一定の速度で書込が行なわれる。したが
って、メモリセルの特性ばらつきにかかわらず、一定の
書込速度で書込動作が行なわれる。すなわち、書込の速
いセルおよび遅いセルが存在せず、したがって、書込後
のしきい値電圧Ｖｔｈのばらつきを大幅に低減すること
ができる。
【０２１１】したがって、この書込時間は、ほぼ一定の
時間に設定することができ、ベリファイ動作はほとんど
不要となるが、代表的なメモリセルに対するベリファイ
動作のみを行なうことにより、メモリセルのしきい値電
圧が所定のしきい値電圧以上となっているか否かを判別
することができる。このベリファイ動作については、適
用用途に応じて適当に定められる。これにより、ベリフ
ァイ動作がほとんど不要となり、すなわちベリファイ回
数を大幅に低減することができ、高速書込を実現するこ
とができる。また、メモリセルの書込特性がすべて一定
であり、書込後のしきい値電圧のばらつきも大幅に低減
される。
時間に設定することができ、ベリファイ動作はほとんど
不要となるが、代表的なメモリセルに対するベリファイ
動作のみを行なうことにより、メモリセルのしきい値電
圧が所定のしきい値電圧以上となっているか否かを判別
することができる。このベリファイ動作については、適
用用途に応じて適当に定められる。これにより、ベリフ
ァイ動作がほとんど不要となり、すなわちベリファイ回
数を大幅に低減することができ、高速書込を実現するこ
とができる。また、メモリセルの書込特性がすべて一定
であり、書込後のしきい値電圧のばらつきも大幅に低減
される。
【０２１２】図３５は、書込動作時の各電圧の印加シー
ケンスを示す図である。以下、図３５を参照して書込動
作について説明する。
ケンスを示す図である。以下、図３５を参照して書込動
作について説明する。
【０２１３】時刻ｔ０において、ソース線ＳＬがフロー
ティング状態（Ｈｉ−Ｚ状態；開放状態）とされ、時刻
ｔ１において、メインビット線ＭＢＬおよび選択ゲート
トランジスタＮＳＧのバックゲート（基板領域）へたと
えば−７Ｖの負電圧の書込電圧が印加される。選択ゲー
トトランジスタのゲート電圧Ｖｇはこのときには、接地
電圧（０Ｖ）の電圧レベルであり、メインビット線ＭＢ
Ｌからの書込電圧が対応の副ビット線ＳＢＬに伝達され
る。
ティング状態（Ｈｉ−Ｚ状態；開放状態）とされ、時刻
ｔ１において、メインビット線ＭＢＬおよび選択ゲート
トランジスタＮＳＧのバックゲート（基板領域）へたと
えば−７Ｖの負電圧の書込電圧が印加される。選択ゲー
トトランジスタのゲート電圧Ｖｇはこのときには、接地
電圧（０Ｖ）の電圧レベルであり、メインビット線ＭＢ
Ｌからの書込電圧が対応の副ビット線ＳＢＬに伝達され
る。
【０２１４】時刻ｔ２において、選択副ビット線に対し
て設けられた選択ゲートトランジスタのゲート電圧Ｖｇ
が、たとえば−６Ｖの電圧レベルに設定される。これに
より、選択ゲートトランジスタが定電流源として動作
し、１００ｎＡないし数百ｎＡの電流を流す。
て設けられた選択ゲートトランジスタのゲート電圧Ｖｇ
が、たとえば−６Ｖの電圧レベルに設定される。これに
より、選択ゲートトランジスタが定電流源として動作
し、１００ｎＡないし数百ｎＡの電流を流す。
【０２１５】次いで時刻ｔ３において、選択ワード線の
電位が書込高電圧のたとえば＋１０Ｖの電圧レベルに設
定され、選択メモリセルにおいて、バンド−バンド間ト
ンネル電流により、フローティングゲートへの電子の注
入が行なわれる。このときメモリセルにおいてこの書込
のためにリーク電流が流れるが、このドレインリーク電
流は、選択ゲートトランジスタＮＳＧにより供給される
一定の電流レベルに制限され、この副ビット線ＳＢＬ上
の電圧ＶＳＢＬが調整される。この調整された副ビット
線上の電圧レベルに従って、選択メモリセルにおいて、
同じ速度で書込が行なわれる。
電位が書込高電圧のたとえば＋１０Ｖの電圧レベルに設
定され、選択メモリセルにおいて、バンド−バンド間ト
ンネル電流により、フローティングゲートへの電子の注
入が行なわれる。このときメモリセルにおいてこの書込
のためにリーク電流が流れるが、このドレインリーク電
流は、選択ゲートトランジスタＮＳＧにより供給される
一定の電流レベルに制限され、この副ビット線ＳＢＬ上
の電圧ＶＳＢＬが調整される。この調整された副ビット
線上の電圧レベルに従って、選択メモリセルにおいて、
同じ速度で書込が行なわれる。
【０２１６】所定の時間が経過すると、時刻ｔ４におい
て、ワード線が非選択状態とされ、次いで時刻ｔ５にお
いて、すべての電圧が初期状態に復帰する。またソース
線ＳＬもフローティング状態から接地電圧レベルに復帰
する。
て、ワード線が非選択状態とされ、次いで時刻ｔ５にお
いて、すべての電圧が初期状態に復帰する。またソース
線ＳＬもフローティング状態から接地電圧レベルに復帰
する。
【０２１７】メモリセルの書込速度は同じであり、この
書込完了後、ベリファイ動作が代表的なメモリセルに対
してのみ行なわれてもよく、また全く行なわれなくても
よい。また、書込パルス幅（選択ワード線が選択状態に
ある期間）を従来より長くし、ベリファイ回数が低減さ
れてもよい。
書込完了後、ベリファイ動作が代表的なメモリセルに対
してのみ行なわれてもよく、また全く行なわれなくても
よい。また、書込パルス幅（選択ワード線が選択状態に
ある期間）を従来より長くし、ベリファイ回数が低減さ
れてもよい。
【０２１８】この図３５に示す書込動作のための制御回
路は、全体構成としては、図１１に示す回路構成を利用
することができる。この図１１の書込電圧発生回路６０
からの書込電圧を所定の時間幅を有する書込パルスとし
て発生すればよく、ベリファイ用負電圧を発生する必要
がないだけである。
路は、全体構成としては、図１１に示す回路構成を利用
することができる。この図１１の書込電圧発生回路６０
からの書込電圧を所定の時間幅を有する書込パルスとし
て発生すればよく、ベリファイ用負電圧を発生する必要
がないだけである。
【０２１９】［変更例１］図３６は、この発明の実施の
形態７に従う不揮発性半導体記憶装置の変更例１の要部
の構成を概略的に示す図である。この図３６に示す構成
においては、複数ビット並列書込が行なわれる。図３６
において、この不揮発性半導体記憶装置は、ｐチャネル
積層ゲートトランジスタで構成するメモリセルが行列状
に配列されるメモリセルアレイ２００を含む。図３６に
おいては、１行のメモリセルＭＣ０〜ＭＣｎを代表的に
示す。
形態７に従う不揮発性半導体記憶装置の変更例１の要部
の構成を概略的に示す図である。この図３６に示す構成
においては、複数ビット並列書込が行なわれる。図３６
において、この不揮発性半導体記憶装置は、ｐチャネル
積層ゲートトランジスタで構成するメモリセルが行列状
に配列されるメモリセルアレイ２００を含む。図３６に
おいては、１行のメモリセルＭＣ０〜ＭＣｎを代表的に
示す。
【０２２０】メモリセルＭＣ０〜ＭＣｎのコントロール
ゲートには、ワード線ＷＬが接続され、このワード線Ｗ
Ｌ上には、図示しないＸデコーダからのワード線選択信
号が伝達される。メモリセルＭＣ０〜ＭＣｎのソースは
共通にソース線ＳＬに接続される。メモリセルＭＣ０〜
ＭＣｎそれぞれに対応して、副ビット線ＳＢＬ０〜ＳＢ
Ｌｎが配置される。
ゲートには、ワード線ＷＬが接続され、このワード線Ｗ
Ｌ上には、図示しないＸデコーダからのワード線選択信
号が伝達される。メモリセルＭＣ０〜ＭＣｎのソースは
共通にソース線ＳＬに接続される。メモリセルＭＣ０〜
ＭＣｎそれぞれに対応して、副ビット線ＳＢＬ０〜ＳＢ
Ｌｎが配置される。
【０２２１】これらの副ビット線ＳＢＬ０〜ＳＢＬｎに
対応して、主ビット線ＭＢＬ０〜ＭＢＬｎが配置され
る。主ビット線ＭＢＬ０〜ＭＢＬｎと選択副ビット線と
を接続するために、選択ゲート２０２が設けられる。選
択ゲート２０２は、副ビット線ＳＢＬ０〜ＳＢＬｎと主
ビット線ＭＢＬ０〜ＭＢＬｎそれぞれの間に配置される
選択ゲートトランジスタＮＳＧ０〜ＮＳＧｎを含む。こ
れらの選択ゲートトランジスタＮＳＧ０〜ＮＳＧｎのゲ
ートへは、共通に選択ゲート選択線ＳＧＬが接続され
る。この選択ゲート選択線ＳＧＬ上に制御電圧Ｖｇが印
加される。メモリアレイ２００および選択ゲート２０２
のバックゲート（基板領域）へは、それぞれ基板電位
（ウェル電位）ＶｓｂｍおよびＶｓｂｓがそれぞれ与え
られる。これらは、図示しないウェル電位発生回路から
与えられる（図１１参照）。
対応して、主ビット線ＭＢＬ０〜ＭＢＬｎが配置され
る。主ビット線ＭＢＬ０〜ＭＢＬｎと選択副ビット線と
を接続するために、選択ゲート２０２が設けられる。選
択ゲート２０２は、副ビット線ＳＢＬ０〜ＳＢＬｎと主
ビット線ＭＢＬ０〜ＭＢＬｎそれぞれの間に配置される
選択ゲートトランジスタＮＳＧ０〜ＮＳＧｎを含む。こ
れらの選択ゲートトランジスタＮＳＧ０〜ＮＳＧｎのゲ
ートへは、共通に選択ゲート選択線ＳＧＬが接続され
る。この選択ゲート選択線ＳＧＬ上に制御電圧Ｖｇが印
加される。メモリアレイ２００および選択ゲート２０２
のバックゲート（基板領域）へは、それぞれ基板電位
（ウェル電位）ＶｓｂｍおよびＶｓｂｓがそれぞれ与え
られる。これらは、図示しないウェル電位発生回路から
与えられる（図１１参照）。
【０２２２】不揮発性半導体記憶装置は、さらに、主ビ
ット線ＭＢＬ０〜ＭＢＬｎそれぞれに対応して設けられ
るラッチ回路２０４−０〜２０４−ｎと、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎとラッチ回路２０４−０〜２０４−ｎ
の間に設けられる書込ゲート２０６を含む。ラッチ回路
２０４−０〜２０４−ｎは、電源電圧ＶｃおよびＶｓを
両動作電源電圧として動作し、与えられたデータをラッ
チする。この電源電圧ＶｃおよびＶｓは、書込データを
ラッチするときには、電源電圧Ｖｃｃおよび接地電圧Ｇ
ＮＤレベルとされ、書込動作時においては、接地電圧お
よび負電圧レベルとされる。書込ゲート２０６は、書込
動作時、制御信号ＴＧに応答して導通し、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎとラッチ回路２０４−０〜２０４−ｎ
とを接続する。この書込ゲート２０６は、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎそれぞれに対応して設けられるたとえ
ばＣＭＯＳトランスミッションゲートを備える。この制
御信号ＴＧも、書込データのラッチ動作時およびメモリ
セルへの書込動作時にその電圧レベルが調整される。
ット線ＭＢＬ０〜ＭＢＬｎそれぞれに対応して設けられ
るラッチ回路２０４−０〜２０４−ｎと、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎとラッチ回路２０４−０〜２０４−ｎ
の間に設けられる書込ゲート２０６を含む。ラッチ回路
２０４−０〜２０４−ｎは、電源電圧ＶｃおよびＶｓを
両動作電源電圧として動作し、与えられたデータをラッ
チする。この電源電圧ＶｃおよびＶｓは、書込データを
ラッチするときには、電源電圧Ｖｃｃおよび接地電圧Ｇ
ＮＤレベルとされ、書込動作時においては、接地電圧お
よび負電圧レベルとされる。書込ゲート２０６は、書込
動作時、制御信号ＴＧに応答して導通し、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎとラッチ回路２０４−０〜２０４−ｎ
とを接続する。この書込ゲート２０６は、主ビット線Ｍ
ＢＬ０〜ＭＢＬｎそれぞれに対応して設けられるたとえ
ばＣＭＯＳトランスミッションゲートを備える。この制
御信号ＴＧも、書込データのラッチ動作時およびメモリ
セルへの書込動作時にその電圧レベルが調整される。
【０２２３】不揮発性半導体記憶装置は、さらに、図示
しないＹデコーダからの列選択信号Ｙに従って、アドレ
ス指定された列（主ビット線）を書込回路／センスアン
プ２０８へ接続するＹゲート２１０を含む。次に動作に
ついて簡単に説明する。
しないＹデコーダからの列選択信号Ｙに従って、アドレ
ス指定された列（主ビット線）を書込回路／センスアン
プ２０８へ接続するＹゲート２１０を含む。次に動作に
ついて簡単に説明する。
【０２２４】書込動作時においては、書込回路／センス
アンプ２０８において書込回路が活性化され、外部から
与えられる書込データに応じた書込データが生成され
る。Ｙゲート２１０が図示しないＹデコーダからの列選
択信号に従ってこの書込回路／センスアンプ２０８の書
込回路から与えられる書込データを対応の主ビット線上
に伝達する。書込ゲート２０６は書込動作時、制御信号
ＴＧに従って導通状態とされており、この選択された主
ビット線に対応するラッチ回路（２０４−０〜２０４−
ｎのいずれか）が与えられた書込データをラッチする。
このとき、電源電圧ＶｃおよびＶｓは、書込データと同
じ電圧レベルの電源電圧Ｖｃｃおよび接地電圧ＧＮＤレ
ベルである。
アンプ２０８において書込回路が活性化され、外部から
与えられる書込データに応じた書込データが生成され
る。Ｙゲート２１０が図示しないＹデコーダからの列選
択信号に従ってこの書込回路／センスアンプ２０８の書
込回路から与えられる書込データを対応の主ビット線上
に伝達する。書込ゲート２０６は書込動作時、制御信号
ＴＧに従って導通状態とされており、この選択された主
ビット線に対応するラッチ回路（２０４−０〜２０４−
ｎのいずれか）が与えられた書込データをラッチする。
このとき、電源電圧ＶｃおよびＶｓは、書込データと同
じ電圧レベルの電源電圧Ｖｃｃおよび接地電圧ＧＮＤレ
ベルである。
【０２２５】Ｙデコーダからの列選択信号に従ってＹゲ
ート２１０が順次主ビット線を選択状態とし、ラッチ回
路に書込データをラッチする。必要な書込データがすべ
てラッチ回路（２０４−０〜２０４−ｎ）にラッチされ
ると、Ｙゲート２１０が非活性状態とされる。これによ
り、主ビット線ＭＢＬ０〜ＭＢＬｎは、書込回路／セン
スアンプ２０８から分離される。次いで、ラッチ回路２
０４−０〜２０４−ｎの電源電圧ＶｃおよびＶｓが、接
地電圧および負電圧レベルとされ、書込用負電圧がラッ
チ回路２０４−０〜２０４−ｎのラッチデータに応じて
対応の主ビット線ＭＢＬ０〜ＭＢＬｎへ伝達される。
ート２１０が順次主ビット線を選択状態とし、ラッチ回
路に書込データをラッチする。必要な書込データがすべ
てラッチ回路（２０４−０〜２０４−ｎ）にラッチされ
ると、Ｙゲート２１０が非活性状態とされる。これによ
り、主ビット線ＭＢＬ０〜ＭＢＬｎは、書込回路／セン
スアンプ２０８から分離される。次いで、ラッチ回路２
０４−０〜２０４−ｎの電源電圧ＶｃおよびＶｓが、接
地電圧および負電圧レベルとされ、書込用負電圧がラッ
チ回路２０４−０〜２０４−ｎのラッチデータに応じて
対応の主ビット線ＭＢＬ０〜ＭＢＬｎへ伝達される。
【０２２６】選択ゲート選択線ＳＧＬ上の制御電圧Ｖｇ
は接地電圧レベルであり、副ビット線ＳＢＬ０〜ＳＢＬ
ｎには、ラッチ回路２０４−０〜２０４−ｎからのラッ
チデータに応じて書込電圧が伝達される。このとき、ま
た、、ウェル電位Ｖｓｂｎが接地電圧レベルとされ、ウ
ェル電位Ｖｓｂｓおよび制御電圧Ｖｇがそれぞれ所定の
負電圧レベルとされる。この状態で、ワード線ＷＬ上に
高電圧が印加される。これにより、ワード線ＷＬに接続
されるメモリセルＭＣ０〜ＭＣｎのうち、書込が必要と
されるメモリセルに対し、一定の書込速度（一定のメモ
リセルドレインリーク電流）で書込が行なわれる。
は接地電圧レベルであり、副ビット線ＳＢＬ０〜ＳＢＬ
ｎには、ラッチ回路２０４−０〜２０４−ｎからのラッ
チデータに応じて書込電圧が伝達される。このとき、ま
た、、ウェル電位Ｖｓｂｎが接地電圧レベルとされ、ウ
ェル電位Ｖｓｂｓおよび制御電圧Ｖｇがそれぞれ所定の
負電圧レベルとされる。この状態で、ワード線ＷＬ上に
高電圧が印加される。これにより、ワード線ＷＬに接続
されるメモリセルＭＣ０〜ＭＣｎのうち、書込が必要と
されるメモリセルに対し、一定の書込速度（一定のメモ
リセルドレインリーク電流）で書込が行なわれる。
【０２２７】１つのメモリセルにおいて、消費される電
流は１００ｎＡ程度である。負電圧発生回路は、オンチ
ップの場合には、１ｍＡ程度の電流駆動力を備えてい
る。したがって、１ｍＡ／１００ｎＡ＝１０4 より、１
行のメモリセルすべてに対し同時に書込を行なっても、
余裕をもって書込時のメモリセルドレインリーク電流を
供給することができ、高速書込が実現される。
流は１００ｎＡ程度である。負電圧発生回路は、オンチ
ップの場合には、１ｍＡ程度の電流駆動力を備えてい
る。したがって、１ｍＡ／１００ｎＡ＝１０4 より、１
行のメモリセルすべてに対し同時に書込を行なっても、
余裕をもって書込時のメモリセルドレインリーク電流を
供給することができ、高速書込が実現される。
【０２２８】なお、この図３６に示す不揮発性半導体記
憶装置においても、全体構成はブロックレベルで図１１
に示す構成と同じである。図１１の書込／消去制御回路
５０の制御の下に、書込動作に必要とされる電圧および
制御信号が発生されればよい。
憶装置においても、全体構成はブロックレベルで図１１
に示す構成と同じである。図１１の書込／消去制御回路
５０の制御の下に、書込動作に必要とされる電圧および
制御信号が発生されればよい。
【０２２９】なお、この１行のメモリセルに対し同時に
書込を行なう並列書込の構成は、先の実施の形態１など
においても当然適用可能である。
書込を行なう並列書込の構成は、先の実施の形態１など
においても当然適用可能である。
【０２３０】［変更例２］図３７は、この発明の実施の
形態７に従う不揮発性半導体記憶装置の変更例２の構成
を示す図である。図３７においては、１つの副ビット線
に関連する部分の構成のみを示す。図３７において、副
ビット線ＳＢＬに、ｎチャネル積層ゲートトランジスタ
で構成されるメモリセルＭＣ０〜ＭＣｍが接続される。
メモリセルＭＣ０〜ＭＣｎのコントロールゲートは、そ
れぞれ、ワード線ＷＬ０…ＷＬｍが接続される。メモリ
セルＭＣ０〜ＭＣｎのソースは、ソース線ＳＬに共通に
接続される。
形態７に従う不揮発性半導体記憶装置の変更例２の構成
を示す図である。図３７においては、１つの副ビット線
に関連する部分の構成のみを示す。図３７において、副
ビット線ＳＢＬに、ｎチャネル積層ゲートトランジスタ
で構成されるメモリセルＭＣ０〜ＭＣｍが接続される。
メモリセルＭＣ０〜ＭＣｎのコントロールゲートは、そ
れぞれ、ワード線ＷＬ０…ＷＬｍが接続される。メモリ
セルＭＣ０〜ＭＣｎのソースは、ソース線ＳＬに共通に
接続される。
【０２３１】副ビット線ＳＢＬと主ビット線ＭＢＬの間
に、ｐチャネルＭＯＳトランジスタで構成される選択ゲ
ートトランジスタＰＳＧが配置される。この選択ゲート
トランジスタＰＳＧの制御電極へ、制御電圧Ｖｇｐが与
えられる。ｐチャネルＭＯＳトランジスタも、ｎチャネ
ルＭＯＳトランジスタと同様、図３３に示すような飽和
特性を備える（ただし、ｐチャネルＭＯＳトランジスタ
の場合、印加される電圧は正の電圧である）。したがっ
て、このｐチャネルＭＯＳトランジスタで構成される選
択ゲートトランジスタＰＳＧを定電流源として動作させ
ることにより、ｎチャネル積層ゲートトランジスタで構
成されるメモリセルＭＣの書込速度を一定とすることが
できる。
に、ｐチャネルＭＯＳトランジスタで構成される選択ゲ
ートトランジスタＰＳＧが配置される。この選択ゲート
トランジスタＰＳＧの制御電極へ、制御電圧Ｖｇｐが与
えられる。ｐチャネルＭＯＳトランジスタも、ｎチャネ
ルＭＯＳトランジスタと同様、図３３に示すような飽和
特性を備える（ただし、ｐチャネルＭＯＳトランジスタ
の場合、印加される電圧は正の電圧である）。したがっ
て、このｐチャネルＭＯＳトランジスタで構成される選
択ゲートトランジスタＰＳＧを定電流源として動作させ
ることにより、ｎチャネル積層ゲートトランジスタで構
成されるメモリセルＭＣの書込速度を一定とすることが
できる。
【０２３２】図３８は、この変更例２における電圧印加
態様が示す図である。図３８に示すように、書込時にお
いては、メモリセルＭＣのコントロールゲートへはたと
えば−１０Ｖ程度の負電圧が印加され、その基板領域
（ウェル）へは、接地電圧（０Ｖ）が印加される。ソー
ス線ＳＬは開放状態とされる。主ビット線ＭＢＬへは、
たとえば７Ｖ程度の正電圧が印加され、また選択ゲート
トランジスタＰＳＧの基板領域（ウェル）へも、この主
ビット線ＭＢＬ上の電位と同じ電圧レベルの＋７Ｖ程度
の正電圧が印加される。選択ゲートトランジスタＰＳＧ
のゲートへは、たとえば＋６Ｖ程度の電圧が印加され
る。副ビット線ＳＢＬ上の電圧ＶＳＢＬは、この選択ゲ
ートトランジスタＰＳＧが供給する定電流と、メモリセ
ルＭＣのドレインリーク電流に応じて両者が等しくなる
ような電圧レベルに自動的に調整される。選択ゲートト
ランジスタＰＳＧの供給する一定の大きさの充電電流と
等しいドレインリーク電流により、メモリセルＭＣにお
いて書込動作（しきい値電圧を小さくする）動作が行な
われる。
態様が示す図である。図３８に示すように、書込時にお
いては、メモリセルＭＣのコントロールゲートへはたと
えば−１０Ｖ程度の負電圧が印加され、その基板領域
（ウェル）へは、接地電圧（０Ｖ）が印加される。ソー
ス線ＳＬは開放状態とされる。主ビット線ＭＢＬへは、
たとえば７Ｖ程度の正電圧が印加され、また選択ゲート
トランジスタＰＳＧの基板領域（ウェル）へも、この主
ビット線ＭＢＬ上の電位と同じ電圧レベルの＋７Ｖ程度
の正電圧が印加される。選択ゲートトランジスタＰＳＧ
のゲートへは、たとえば＋６Ｖ程度の電圧が印加され
る。副ビット線ＳＢＬ上の電圧ＶＳＢＬは、この選択ゲ
ートトランジスタＰＳＧが供給する定電流と、メモリセ
ルＭＣのドレインリーク電流に応じて両者が等しくなる
ような電圧レベルに自動的に調整される。選択ゲートト
ランジスタＰＳＧの供給する一定の大きさの充電電流と
等しいドレインリーク電流により、メモリセルＭＣにお
いて書込動作（しきい値電圧を小さくする）動作が行な
われる。
【０２３３】したがってメモリセルＭＣに、ｎチャネル
積層ゲートトランジスタを用いる構成においても、選択
ゲートトランジスタとしてｐチャネルＭＯＳトランジス
タを用い、このｐチャネルＭＯＳトランジスタを定電流
源として動作させることにより、メモリセルＭＣの書込
特性を等しくすることができ、ベリファイ回数の大幅な
低減またはベリファイ動作が不要とされる。書込動作は
同じ速度で進むため、書込時間が一定であれば、書込後
のしきい値電圧のばらつきを大幅に抑制することがで
き、書込後Ｖｔｈ分布幅を狭くすることができ、低電源
電圧で動作する不揮発性半導体記憶装置を実現すること
ができる。
積層ゲートトランジスタを用いる構成においても、選択
ゲートトランジスタとしてｐチャネルＭＯＳトランジス
タを用い、このｐチャネルＭＯＳトランジスタを定電流
源として動作させることにより、メモリセルＭＣの書込
特性を等しくすることができ、ベリファイ回数の大幅な
低減またはベリファイ動作が不要とされる。書込動作は
同じ速度で進むため、書込時間が一定であれば、書込後
のしきい値電圧のばらつきを大幅に抑制することがで
き、書込後Ｖｔｈ分布幅を狭くすることができ、低電源
電圧で動作する不揮発性半導体記憶装置を実現すること
ができる。
【０２３４】［変更例３］図３９は、この発明の実施の
形態７の変更例３の構成を示す図である。図３９におい
ては、１ビット単位での書込が行なわれる不揮発性半導
体記憶装置の要部の構成が示される。図３９において、
主ビット線ＭＢＬに並列に、選択ゲートトランジスタＳ
ＳＧ０〜ＳＳＧ２…を介して副ビット線ＳＢＬ０〜ＳＢ
Ｌ２…が接続される。副ビット線ＳＢＬ０〜ＳＢＬ２…
それぞれには、ｐチャネル積層ゲートトランジスタで構
成されるメモリセルＭＣｐが所定数ずつ接続される。こ
れらのメモリセルＭＣｐのソースは共通にソース線ＳＬ
に接続される。メモリセルＭＣｐの行それぞれに対応し
てワード線ＷＬ０〜ＷＬｍが配設され、これらのワード
線ＷＬ０〜ＷＬｍの各々は、対応の行のメモリセルＭＣ
ｐのコントロールゲートに接続される。選択ゲートトラ
ンジスタＳＳＧ０〜ＳＳＧ２は、それぞれｐチャネルＭ
ＯＳトランジスタで構成され、それぞれのゲートに、副
ビット線選択信号ＳＧＬ０〜ＳＧＬ２が与えられる。
形態７の変更例３の構成を示す図である。図３９におい
ては、１ビット単位での書込が行なわれる不揮発性半導
体記憶装置の要部の構成が示される。図３９において、
主ビット線ＭＢＬに並列に、選択ゲートトランジスタＳ
ＳＧ０〜ＳＳＧ２…を介して副ビット線ＳＢＬ０〜ＳＢ
Ｌ２…が接続される。副ビット線ＳＢＬ０〜ＳＢＬ２…
それぞれには、ｐチャネル積層ゲートトランジスタで構
成されるメモリセルＭＣｐが所定数ずつ接続される。こ
れらのメモリセルＭＣｐのソースは共通にソース線ＳＬ
に接続される。メモリセルＭＣｐの行それぞれに対応し
てワード線ＷＬ０〜ＷＬｍが配設され、これらのワード
線ＷＬ０〜ＷＬｍの各々は、対応の行のメモリセルＭＣ
ｐのコントロールゲートに接続される。選択ゲートトラ
ンジスタＳＳＧ０〜ＳＳＧ２は、それぞれｐチャネルＭ
ＯＳトランジスタで構成され、それぞれのゲートに、副
ビット線選択信号ＳＧＬ０〜ＳＧＬ２が与えられる。
【０２３５】書込回路２２０と主ビット線ＭＢＬの間
に、書込動作時定電流源として作用する書込ゲート２２
２が設けられる。この書込ゲート２２２は、ｎチャネル
ＭＯＳトランジスタＮＳＧを含む。この書込ゲートトラ
ンジスタＮＳＧは、Ｙデコーダからの列選択信号に応答
して導通するＹゲートトランジスタであってもよく、ま
たＹゲートトランジスタと別に設けられるトランジスタ
であってもよい。この書込ゲートトランジスタＮＳＧの
ゲートへは制御電圧Ｖｇが与えられる。
に、書込動作時定電流源として作用する書込ゲート２２
２が設けられる。この書込ゲート２２２は、ｎチャネル
ＭＯＳトランジスタＮＳＧを含む。この書込ゲートトラ
ンジスタＮＳＧは、Ｙデコーダからの列選択信号に応答
して導通するＹゲートトランジスタであってもよく、ま
たＹゲートトランジスタと別に設けられるトランジスタ
であってもよい。この書込ゲートトランジスタＮＳＧの
ゲートへは制御電圧Ｖｇが与えられる。
【０２３６】書込動作時においては、副ビット線選択信
号ＳＧＬ０〜ＳＧＬ２…のいずれかが活性状態の−８〜
−１０Ｖ程度の電圧レベルにされ、残りの副ビット線選
択信号は、非活性状態のたとえば接地電圧レベルとされ
る。したがって選択副ビット線に対応して設けられる副
ビット線選択ゲートトランジスタのみが導通し、残りの
選択ゲートトランジスタは非導通状態とされる。書込ゲ
ートトランジスタＮＳＧは、書込回路２２０から−７Ｖ
程度の書込負電圧が与えられ、かつその基板領域へも、
この書込負電圧と同じ電圧レベルの負電圧が印加され
る。制御電圧Ｖｇは、この書込ゲートトランジスタＮＳ
Ｇを定電流源として動作させるために、たとえば−６Ｖ
程度の電圧レベルに設定される。
号ＳＧＬ０〜ＳＧＬ２…のいずれかが活性状態の−８〜
−１０Ｖ程度の電圧レベルにされ、残りの副ビット線選
択信号は、非活性状態のたとえば接地電圧レベルとされ
る。したがって選択副ビット線に対応して設けられる副
ビット線選択ゲートトランジスタのみが導通し、残りの
選択ゲートトランジスタは非導通状態とされる。書込ゲ
ートトランジスタＮＳＧは、書込回路２２０から−７Ｖ
程度の書込負電圧が与えられ、かつその基板領域へも、
この書込負電圧と同じ電圧レベルの負電圧が印加され
る。制御電圧Ｖｇは、この書込ゲートトランジスタＮＳ
Ｇを定電流源として動作させるために、たとえば−６Ｖ
程度の電圧レベルに設定される。
【０２３７】この図３９に示すような構成においても、
選択副ビット線に流れる電流を書込ゲートトランジスタ
を用いて一定に保持することにより、選択メモリセルの
ドレインリーク電流を一定とすることができ、一定の速
度で書込を行なうことができる。
選択副ビット線に流れる電流を書込ゲートトランジスタ
を用いて一定に保持することにより、選択メモリセルの
ドレインリーク電流を一定とすることができ、一定の速
度で書込を行なうことができる。
【０２３８】［変更例４］図４０は、この発明の実施の
形態７に従う不揮発性半導体記憶装置の変更例４の構成
を示す図である。この図４０に示す不揮発性半導体記憶
装置は、図３９に示す不揮発性半導体記憶装置と、以下
の点で異なっている。すなわち、メモリセルＭＣｎが、
ｎチャネル積層ゲートトランジスタで構成され、また副
ビット線選択ゲートトランジスタＳＳＧもｎチャネルＭ
ＯＳトランジスタで構成される。主ビット線ＭＢＬと書
込回路２２４の間に、書込時定電流源として作用する書
込ゲート２２６が設けられる。この書込ゲート２２６
は、そのゲートに書込時制御電圧Ｖｇｐを受けるｐチャ
ネルＭＯＳトランジスタで構成される書込ゲートトラン
ジスタＰＳＧを含む。この書込ゲート２２６は、主ビッ
ト線を選択するためのＹゲートであってもよく、したが
ってこの書込ゲートトランジスタＰＳＧは、Ｙゲートト
ランジスタであってもよく、また、このＹゲートと別に
書込回路とＹゲートの間に設けられてもよい。
形態７に従う不揮発性半導体記憶装置の変更例４の構成
を示す図である。この図４０に示す不揮発性半導体記憶
装置は、図３９に示す不揮発性半導体記憶装置と、以下
の点で異なっている。すなわち、メモリセルＭＣｎが、
ｎチャネル積層ゲートトランジスタで構成され、また副
ビット線選択ゲートトランジスタＳＳＧもｎチャネルＭ
ＯＳトランジスタで構成される。主ビット線ＭＢＬと書
込回路２２４の間に、書込時定電流源として作用する書
込ゲート２２６が設けられる。この書込ゲート２２６
は、そのゲートに書込時制御電圧Ｖｇｐを受けるｐチャ
ネルＭＯＳトランジスタで構成される書込ゲートトラン
ジスタＰＳＧを含む。この書込ゲート２２６は、主ビッ
ト線を選択するためのＹゲートであってもよく、したが
ってこの書込ゲートトランジスタＰＳＧは、Ｙゲートト
ランジスタであってもよく、また、このＹゲートと別に
書込回路とＹゲートの間に設けられてもよい。
【０２３９】この図４０に示す構成においては、図３９
に示す構成とトランジスタのチャネルの導電型式がすべ
て反対とされている。したがって書込時の印加電圧もこ
の極性が異なるが、その動作は図３９に示す不揮発性半
導体記憶装置のそれと同じである。選択副ビット線に対
して設けられる選択ゲートトランジスタのみがオン状態
とされ、非選択副ビット線に対して設けられた選択ゲー
トトランジスタはオフ状態とされる。書込ゲートトラン
ジスタＰＳＧへは、書込回路２２４から書込時たとえば
＋７Ｖ程度の書込電圧が伝達され、そのゲートへは、制
御電圧Ｖｇｐとして、たとえば＋６Ｖ程度の電圧が印加
される。この図４０に示すように、ｎチャネル積層ゲー
トトランジスタをメモリセルとして利用する構成におい
ても変更例２と同様の効果を得ることができる。
に示す構成とトランジスタのチャネルの導電型式がすべ
て反対とされている。したがって書込時の印加電圧もこ
の極性が異なるが、その動作は図３９に示す不揮発性半
導体記憶装置のそれと同じである。選択副ビット線に対
して設けられる選択ゲートトランジスタのみがオン状態
とされ、非選択副ビット線に対して設けられた選択ゲー
トトランジスタはオフ状態とされる。書込ゲートトラン
ジスタＰＳＧへは、書込回路２２４から書込時たとえば
＋７Ｖ程度の書込電圧が伝達され、そのゲートへは、制
御電圧Ｖｇｐとして、たとえば＋６Ｖ程度の電圧が印加
される。この図４０に示すように、ｎチャネル積層ゲー
トトランジスタをメモリセルとして利用する構成におい
ても変更例２と同様の効果を得ることができる。
【０２４０】なお、この図３９および図４０に示す不揮
発性半導体記憶装置の全体の構成としては、たとえば図
１１の構成を利用することができる。図１１に示す構成
において書込回路５３とＹゲートＹＧ１，ＹＧ０の間
に、書込ゲートトランジスタＮＳＧまたはＰＳＧが配置
されればよい。またこれに代えて、Ｙデコーダ５７が、
選択状態の列選択信号の電圧レベルを調整するように変
更されてもよい。この場合には、Ｙゲートトランジスタ
が定電流源として作用する。
発性半導体記憶装置の全体の構成としては、たとえば図
１１の構成を利用することができる。図１１に示す構成
において書込回路５３とＹゲートＹＧ１，ＹＧ０の間
に、書込ゲートトランジスタＮＳＧまたはＰＳＧが配置
されればよい。またこれに代えて、Ｙデコーダ５７が、
選択状態の列選択信号の電圧レベルを調整するように変
更されてもよい。この場合には、Ｙゲートトランジスタ
が定電流源として作用する。
【０２４１】［変更例５］図４１は、この発明の実施の
形態７の変更例５の構成を示す図である。図４１におい
て、この不揮発性半導体記憶装置は、ＮＯＲ型フラッシ
ュメモリの構成を備える。メモリセルＭＣｐは、ｐチャ
ネル積層ゲートトランジスタで構成され、メモリセルＭ
Ｃｐが、行列状に配置される。メモリセルＭＣｐの各列
に対応してビット線が配置され、メモリセルの各行に対
応してワード線が配置される。図４１においては、ビッ
ト線ＢＬ０，ＢＬ１およびＢＬ２、およびワード線ＷＬ
０〜ＷＬｍを示す。メモリセルの各行に対応してソース
線Ｓ０、Ｓ１およびＳ２が配置され、これらは図示しな
いソースラインスイッチ回路に接続される。
形態７の変更例５の構成を示す図である。図４１におい
て、この不揮発性半導体記憶装置は、ＮＯＲ型フラッシ
ュメモリの構成を備える。メモリセルＭＣｐは、ｐチャ
ネル積層ゲートトランジスタで構成され、メモリセルＭ
Ｃｐが、行列状に配置される。メモリセルＭＣｐの各列
に対応してビット線が配置され、メモリセルの各行に対
応してワード線が配置される。図４１においては、ビッ
ト線ＢＬ０，ＢＬ１およびＢＬ２、およびワード線ＷＬ
０〜ＷＬｍを示す。メモリセルの各行に対応してソース
線Ｓ０、Ｓ１およびＳ２が配置され、これらは図示しな
いソースラインスイッチ回路に接続される。
【０２４２】ビット線ＢＬ０〜ＢＬ２…と内部データ線
２３０の間に、図示しないＹデコーダからの列選択信号
Ｙ０〜Ｙ２，…をゲートに受けるｐチャネルＭＯＳトラ
ンジスタで構成されるＹゲートトランジスタＹＧ０〜Ｙ
Ｇ２，…が配置される。さらに、内部データ線２３０と
書込回路２３２の間に、書込動作時、定電流源として動
作する書込ゲート２３４が配置される。この書込ゲート
２３４は、そのゲートに制御電圧Ｖｇを受けるｎチャネ
ルＭＯＳトランジスタで構成される書込ゲートトランジ
スタＮＳＧを含む。書込動作時においては、この制御電
圧Ｖｇおよびその基板領域の電位（ウェル電位）が図示
しない書込制御回路の制御の下に調整される。
２３０の間に、図示しないＹデコーダからの列選択信号
Ｙ０〜Ｙ２，…をゲートに受けるｐチャネルＭＯＳトラ
ンジスタで構成されるＹゲートトランジスタＹＧ０〜Ｙ
Ｇ２，…が配置される。さらに、内部データ線２３０と
書込回路２３２の間に、書込動作時、定電流源として動
作する書込ゲート２３４が配置される。この書込ゲート
２３４は、そのゲートに制御電圧Ｖｇを受けるｎチャネ
ルＭＯＳトランジスタで構成される書込ゲートトランジ
スタＮＳＧを含む。書込動作時においては、この制御電
圧Ｖｇおよびその基板領域の電位（ウェル電位）が図示
しない書込制御回路の制御の下に調整される。
【０２４３】この図４１に示すＮＯＲ型フラッシュメモ
リの構成においては、書込時、ＹゲートトランジスタＹ
Ｇ０〜ＹＧ２，…のうちアドレス指定されたビット線に
対応するＹゲートトランジスタのみがオン状態となり、
残りのＹゲートトランジスタがオフ状態とされる。書込
回路２３２からのたとえば−７Ｖ程度の書込負電圧が書
込ゲート２３４へ与えられ、書込ゲートトランジスタＮ
ＳＧおよび選択Ｙゲートトランジスタを介して選択され
たビット線上に書込電圧が伝達される。選択ワード線の
電位がたとえば＋１０Ｖの高電圧とされる。この状態に
おいて、ＹゲートトランジスタＹＧ０〜ＹＧ２，…の電
圧レベルは書込動作中変化しない。制御電圧Ｖｇが、書
込時、たとえば−６Ｖ程度の電圧レベルとされ、この書
込ゲートトランジスタＮＳＧが、定電流源として動作
し、書込時の選択メモリセルにおけるドレインリーク電
流を一定に保持する。したがって、このようなＮＯＲ型
フラッシュメモリにおいても、メモリセルの電気的特性
がばらついても、一定の書込速度で書込を行なうことが
でき、応じて書込後Ｖｔｈ分布の幅を狭くすることがで
きる。
リの構成においては、書込時、ＹゲートトランジスタＹ
Ｇ０〜ＹＧ２，…のうちアドレス指定されたビット線に
対応するＹゲートトランジスタのみがオン状態となり、
残りのＹゲートトランジスタがオフ状態とされる。書込
回路２３２からのたとえば−７Ｖ程度の書込負電圧が書
込ゲート２３４へ与えられ、書込ゲートトランジスタＮ
ＳＧおよび選択Ｙゲートトランジスタを介して選択され
たビット線上に書込電圧が伝達される。選択ワード線の
電位がたとえば＋１０Ｖの高電圧とされる。この状態に
おいて、ＹゲートトランジスタＹＧ０〜ＹＧ２，…の電
圧レベルは書込動作中変化しない。制御電圧Ｖｇが、書
込時、たとえば−６Ｖ程度の電圧レベルとされ、この書
込ゲートトランジスタＮＳＧが、定電流源として動作
し、書込時の選択メモリセルにおけるドレインリーク電
流を一定に保持する。したがって、このようなＮＯＲ型
フラッシュメモリにおいても、メモリセルの電気的特性
がばらついても、一定の書込速度で書込を行なうことが
でき、応じて書込後Ｖｔｈ分布の幅を狭くすることがで
きる。
【０２４４】［変更例６］図４２は、この発明の実施の
形態７の変更例６の要部の構成を示す図である。この図
４２に示す不揮発性半導体記憶装置は、図４１に示す構
成と同様、ＮＯＲ型フラッシュメモリの構成を備える。
この図４２に示すＮＯＲ型フラッシュメモリは、図４１
に示すＮＯＲ型フラッシュメモリと、トランジスタのチ
ャネルの導電型が異なっており、したがって印加される
電圧極性も異なる。すなわち、図４２に示すＮＯＲ型フ
ラッシュメモリは、メモリセルＭＣｎが、ｎチャネル積
層ゲートトランジスタで構成され、Ｙゲートトランジス
タも、同様ｎチャネルＭＯＳトランジスタで構成され
る。内部データ線２３０と書込回路２３２の間の書込ゲ
ート２３４は、ｐチャネルＭＯＳトランジスタＰＳＧを
含む。書込時、このｐチャネルＭＯＳトランジスタで構
成される書込ゲートトランジスタＰＳＧを定電流源とし
て動作させる。この図４２に示すＮＯＲ型フラッシュメ
モリは、図４１に示す構成と、印加される電圧極性が逆
となるだけであり、図４１に示すＮＯＲ型フラッシュメ
モリと同様の動作が行なわれ、同様の作用効果が生じ
る。
形態７の変更例６の要部の構成を示す図である。この図
４２に示す不揮発性半導体記憶装置は、図４１に示す構
成と同様、ＮＯＲ型フラッシュメモリの構成を備える。
この図４２に示すＮＯＲ型フラッシュメモリは、図４１
に示すＮＯＲ型フラッシュメモリと、トランジスタのチ
ャネルの導電型が異なっており、したがって印加される
電圧極性も異なる。すなわち、図４２に示すＮＯＲ型フ
ラッシュメモリは、メモリセルＭＣｎが、ｎチャネル積
層ゲートトランジスタで構成され、Ｙゲートトランジス
タも、同様ｎチャネルＭＯＳトランジスタで構成され
る。内部データ線２３０と書込回路２３２の間の書込ゲ
ート２３４は、ｐチャネルＭＯＳトランジスタＰＳＧを
含む。書込時、このｐチャネルＭＯＳトランジスタで構
成される書込ゲートトランジスタＰＳＧを定電流源とし
て動作させる。この図４２に示すＮＯＲ型フラッシュメ
モリは、図４１に示す構成と、印加される電圧極性が逆
となるだけであり、図４１に示すＮＯＲ型フラッシュメ
モリと同様の動作が行なわれ、同様の作用効果が生じ
る。
【０２４５】選択列に対応するビット線に接続するＹゲ
ートトランジスタへは、たとえば＋１０Ｖ程度の活性状
態の電圧が与えられ、非選択状態のビット線に対応する
Ｙゲートトランジスタへは、接地電圧レベルの列選択信
号が与えられる。書込ゲートトランジスタＰＳＧのゲー
トへは、たとえば＋６Ｖ程度の電圧が印加され、書込回
路２３２から＋７Ｖ程度の書込電圧が印加される。これ
により、選択ビット線においてのみ定電流が供給され、
選択メモリセルがこの定電流に従って書込動作を行な
う。この図４１および図４２に示す不揮発性半導体記憶
装置は、ブロックレベルでは、図１９に示すＮＯＲ型フ
ラッシュメモリの構成を利用することができる。図１１
に示す構成とは、選択ゲートトランジスタのゲート電位
および書込時ベリファイのパルス電圧が印加されない点
が異なるだけであり、書込動作が所定時間持続的に行な
われる。
ートトランジスタへは、たとえば＋１０Ｖ程度の活性状
態の電圧が与えられ、非選択状態のビット線に対応する
Ｙゲートトランジスタへは、接地電圧レベルの列選択信
号が与えられる。書込ゲートトランジスタＰＳＧのゲー
トへは、たとえば＋６Ｖ程度の電圧が印加され、書込回
路２３２から＋７Ｖ程度の書込電圧が印加される。これ
により、選択ビット線においてのみ定電流が供給され、
選択メモリセルがこの定電流に従って書込動作を行な
う。この図４１および図４２に示す不揮発性半導体記憶
装置は、ブロックレベルでは、図１９に示すＮＯＲ型フ
ラッシュメモリの構成を利用することができる。図１１
に示す構成とは、選択ゲートトランジスタのゲート電位
および書込時ベリファイのパルス電圧が印加されない点
が異なるだけであり、書込動作が所定時間持続的に行な
われる。
【０２４６】また、この図４１および図４２に示す構成
においては、書込ゲートがＹゲートと別に設けられてい
る。しかしながら、Ｙデコーダが、レベル変換回路を備
える場合、このレベル変換回路の両動作電源電圧を、書
込時にたとえば−６Ｖおよび−１０Ｖまたは接地電圧お
よび＋６Ｖに設定すれば、このＹゲートトランジスタを
定電流源の書込ゲートトランジスタとして利用すること
ができる。
においては、書込ゲートがＹゲートと別に設けられてい
る。しかしながら、Ｙデコーダが、レベル変換回路を備
える場合、このレベル変換回路の両動作電源電圧を、書
込時にたとえば−６Ｖおよび−１０Ｖまたは接地電圧お
よび＋６Ｖに設定すれば、このＹゲートトランジスタを
定電流源の書込ゲートトランジスタとして利用すること
ができる。
【０２４７】以上のように、この発明の実施の形態７に
従えば、書込動作時、選択メモリセルが接続する列線
（副ビット線またはビット線）に一定電流が流れるよう
に構成したため、メモリセルの書込時のドレインリーク
電流を一定とすることができ、各メモリセルにおける書
込速度を同一とすることができ、ベリファイ回数を大幅
に低減することができかつ書込後しきい値分布の幅を狭
くすることができる。
従えば、書込動作時、選択メモリセルが接続する列線
（副ビット線またはビット線）に一定電流が流れるよう
に構成したため、メモリセルの書込時のドレインリーク
電流を一定とすることができ、各メモリセルにおける書
込速度を同一とすることができ、ベリファイ回数を大幅
に低減することができかつ書込後しきい値分布の幅を狭
くすることができる。
【０２４８】［実施の形態８］図４３は、この発明の実
施の形態８の書込時の動作を説明するための図である。
施の形態８の書込時の動作を説明するための図である。
【０２４９】図４３を参照して、まず、書込前に消去動
作を行ない、書込を受ける領域（全ビットまたはセレク
タ内の全ビット）を消去状態にし、そのしきい値電圧の
絶対値を大きくする。消去動作においては、ビットごと
ベリファイ動作は行なわれない。したがって、しきい値
電圧ＶＴ１を中心として、ある幅の範囲にしきい値電圧
が分布する。
作を行ない、書込を受ける領域（全ビットまたはセレク
タ内の全ビット）を消去状態にし、そのしきい値電圧の
絶対値を大きくする。消去動作においては、ビットごと
ベリファイ動作は行なわれない。したがって、しきい値
電圧ＶＴ１を中心として、ある幅の範囲にしきい値電圧
が分布する。
【０２５０】次いで、この書込前消去を行なった後、先
の実施の形態１において説明したように、ビットごとベ
リファイ高速書込動作により、書戻しを行なう。このビ
ットごとベリファイ高速書込動作においては、ベリファ
イ時のベリファイ電圧の絶対値を実際の書込時よりも大
きくする。書込前消去において広く分布していたしきい
値電圧が、書戻し動作により、しきい値電圧ＶＴ２を中
心としてごく狭い範囲内に分布する。これにより、書込
前の初期しきい値電圧をほぼ同じとすることができる。
この書戻しを行なった後、書込を行なうべきメモリセル
に対し、一定リーク電流方式により、書込を行なう。初
期しきい値電圧がメモリセルに対しほぼ同じであり、メ
モリセルに対し同じ速度で書込が行なわれるため、書込
後のしきい値電圧Ｖｔｈは、しきい値電圧ＶＴ３を中心
とした極めて狭い領域内に分布する。このしきい値電圧
ＶＴ２およびＶＴ３の間に、読出時に印加される読出電
圧Ｖｒが存在する。
の実施の形態１において説明したように、ビットごとベ
リファイ高速書込動作により、書戻しを行なう。このビ
ットごとベリファイ高速書込動作においては、ベリファ
イ時のベリファイ電圧の絶対値を実際の書込時よりも大
きくする。書込前消去において広く分布していたしきい
値電圧が、書戻し動作により、しきい値電圧ＶＴ２を中
心としてごく狭い範囲内に分布する。これにより、書込
前の初期しきい値電圧をほぼ同じとすることができる。
この書戻しを行なった後、書込を行なうべきメモリセル
に対し、一定リーク電流方式により、書込を行なう。初
期しきい値電圧がメモリセルに対しほぼ同じであり、メ
モリセルに対し同じ速度で書込が行なわれるため、書込
後のしきい値電圧Ｖｔｈは、しきい値電圧ＶＴ３を中心
とした極めて狭い領域内に分布する。このしきい値電圧
ＶＴ２およびＶＴ３の間に、読出時に印加される読出電
圧Ｖｒが存在する。
【０２５１】フラッシュメモリにおいて、消去時間は通
常１ｍｓｅｃ以上である。消去動作後に、このフラッシ
ュメモリの前述の高速書込手法によるビットごとベリフ
ァイ書戻しを行なっても、しきい値電圧のシフト量は小
さく、極めて短い時間（書込時間は、通常４μｓｅｃで
あり、それ以上短い時間）であり、ほぼ、この書込時間
に比べて無視することができる程度の時間であり、消去
時間の増加を無視することができる。したがって、消去
時間の増加をもたらすことなく、書込前の初期しきい値
電圧をほぼ一定の値にすることはできる。その後、一定
のリーク電流書込を行なうことにより、書込後のしきい
値電圧を正確に、所望のしきい値電圧近傍の極めて狭い
範囲領域内に分布させることができる。
常１ｍｓｅｃ以上である。消去動作後に、このフラッシ
ュメモリの前述の高速書込手法によるビットごとベリフ
ァイ書戻しを行なっても、しきい値電圧のシフト量は小
さく、極めて短い時間（書込時間は、通常４μｓｅｃで
あり、それ以上短い時間）であり、ほぼ、この書込時間
に比べて無視することができる程度の時間であり、消去
時間の増加を無視することができる。したがって、消去
時間の増加をもたらすことなく、書込前の初期しきい値
電圧をほぼ一定の値にすることはできる。その後、一定
のリーク電流書込を行なうことにより、書込後のしきい
値電圧を正確に、所望のしきい値電圧近傍の極めて狭い
範囲領域内に分布させることができる。
【０２５２】以上のように、この発明の実施の形態８に
従えば、書込前消去を行なった後、ビットごとベリファ
イ高速書込を行なって、初期しきい値電圧をほぼ一定な
値とするように構成しているため、一定リーク電流書込
を行なった場合、確実に書込後しきい値電圧分布を狭く
することができる。
従えば、書込前消去を行なった後、ビットごとベリファ
イ高速書込を行なって、初期しきい値電圧をほぼ一定な
値とするように構成しているため、一定リーク電流書込
を行なった場合、確実に書込後しきい値電圧分布を狭く
することができる。
【０２５３】
【発明の効果】請求項１に係る発明に従えば、選択メモ
リセルのしきい値電圧の絶対値を小さくする特定動作モ
ード時に、この選択メモリセルが接続する列線へ所定の
バイアス電圧を伝達する際、このバイアス電圧の伝達す
る際の電流供給力は、選択メモリセルがそのしきい値の
電圧が所定の絶対値より小さくされたときの電流駆動力
よりも小さくするように構成しているため、この特定動
作モード時、選択メモリセルのしきい値電圧が所定の絶
対値よりも小さくなると、バイアス電圧が変化し、選択
メモリセルのしきい値電圧の絶対値を小さくする特定動
作を終了させ、これにより、選択メモリセルのしきい値
電圧のばらつきを抑制することができる。
リセルのしきい値電圧の絶対値を小さくする特定動作モ
ード時に、この選択メモリセルが接続する列線へ所定の
バイアス電圧を伝達する際、このバイアス電圧の伝達す
る際の電流供給力は、選択メモリセルがそのしきい値の
電圧が所定の絶対値より小さくされたときの電流駆動力
よりも小さくするように構成しているため、この特定動
作モード時、選択メモリセルのしきい値電圧が所定の絶
対値よりも小さくなると、バイアス電圧が変化し、選択
メモリセルのしきい値電圧の絶対値を小さくする特定動
作を終了させ、これにより、選択メモリセルのしきい値
電圧のばらつきを抑制することができる。
【０２５４】請求項２に係る発明に従えば、このバイア
ス電圧伝達手段を、各列線に対応して設けられる複数の
選択ゲートトランジスタと、この選択ゲートトランジス
タのうち選択メモリセルが接続する列線に対して設けら
れた選択ゲートトランジスタの制御電極および基板領域
それぞれへ所定の電圧を印加する手段とで構成し、この
選択列に対応する選択ゲートトランジスタの制御電極電
圧とバイアス電圧の差の絶対値を小さくしたため、この
選択ゲートトランジスタの電流駆動力を確実に小さくす
ることができる。
ス電圧伝達手段を、各列線に対応して設けられる複数の
選択ゲートトランジスタと、この選択ゲートトランジス
タのうち選択メモリセルが接続する列線に対して設けら
れた選択ゲートトランジスタの制御電極および基板領域
それぞれへ所定の電圧を印加する手段とで構成し、この
選択列に対応する選択ゲートトランジスタの制御電極電
圧とバイアス電圧の差の絶対値を小さくしたため、この
選択ゲートトランジスタの電流駆動力を確実に小さくす
ることができる。
【０２５５】請求項３に係る発明に従えば、選択ゲート
トランジスタを、メモリセルを構成する積層ゲートトラ
ンジスタのチャネル導電型と異なる導電型のトランジス
タで構成したため、この選択ゲートトランジスタのバイ
アス電圧伝達特性を損なうことなく、その電流駆動力を
小さくすることができる。
トランジスタを、メモリセルを構成する積層ゲートトラ
ンジスタのチャネル導電型と異なる導電型のトランジス
タで構成したため、この選択ゲートトランジスタのバイ
アス電圧伝達特性を損なうことなく、その電流駆動力を
小さくすることができる。
【０２５６】請求項４に係る発明に従えば、各列線に
は、対応の列のメモリセルがすべて接続されており、通
常のフラッシュメモリにおいても特定動作を確実に停止
させて、しきい値電圧のばらつきを抑制することができ
る。
は、対応の列のメモリセルがすべて接続されており、通
常のフラッシュメモリにおいても特定動作を確実に停止
させて、しきい値電圧のばらつきを抑制することができ
る。
【０２５７】請求項５に係る発明に従えば、メモリセル
列は、それぞれが複数のメモリセルを含む複数のグルー
プに分割し、各列線を各グループに対応して配置し、こ
れらの各列線は、対応の列のグループに共通に配置され
た主列線に接続するように構成し、この列線と主列線と
の間の選択ゲートトランジスタの電位を調整しており、
いわゆるＤＩＮＯＲ型フラッシュメモリにおいても確実
に特定動作モード後のしきい値電圧の分布の幅を狭くす
ることができる。
列は、それぞれが複数のメモリセルを含む複数のグルー
プに分割し、各列線を各グループに対応して配置し、こ
れらの各列線は、対応の列のグループに共通に配置され
た主列線に接続するように構成し、この列線と主列線と
の間の選択ゲートトランジスタの電位を調整しており、
いわゆるＤＩＮＯＲ型フラッシュメモリにおいても確実
に特定動作モード後のしきい値電圧の分布の幅を狭くす
ることができる。
【０２５８】請求項６に係る発明に従えば、バイアス電
圧伝達手段は、各列に共通に設けられる絶縁ゲート型電
界効果トランジスタで構成されるバイアス書込ゲート
と、バイアス書込ゲートと各列の間に設けられ、列選択
信号に応答して導通する列選択ゲートと、このバイアス
書込ゲートの制御電極および基板領域へそれぞれバイア
ス電圧より絶対値の小さな電圧およびバイアス電圧と同
じ大きさの電圧を印加するように構成したため、バイア
ス書込ゲートにおいて、基板領域の順方向にバイアスさ
れることなく確実にこの電流供給力は小さくして所望の
バイアス電圧を選択列へ伝達することができる。
圧伝達手段は、各列に共通に設けられる絶縁ゲート型電
界効果トランジスタで構成されるバイアス書込ゲート
と、バイアス書込ゲートと各列の間に設けられ、列選択
信号に応答して導通する列選択ゲートと、このバイアス
書込ゲートの制御電極および基板領域へそれぞれバイア
ス電圧より絶対値の小さな電圧およびバイアス電圧と同
じ大きさの電圧を印加するように構成したため、バイア
ス書込ゲートにおいて、基板領域の順方向にバイアスさ
れることなく確実にこの電流供給力は小さくして所望の
バイアス電圧を選択列へ伝達することができる。
【０２５９】請求項７に係る発明に従えば、バイアス書
込ゲートとメモリセルの積層ゲートトランジスタとを互
いに異なるチャネル導電型のトランジスタで形成してい
るため、確実にこのバイアス書込ゲートのバイアス電圧
伝達特性を損なうことなく必要とされるバイアス電圧を
この制限された電流供給力により選択列線へ伝達するこ
とができる。
込ゲートとメモリセルの積層ゲートトランジスタとを互
いに異なるチャネル導電型のトランジスタで形成してい
るため、確実にこのバイアス書込ゲートのバイアス電圧
伝達特性を損なうことなく必要とされるバイアス電圧を
この制限された電流供給力により選択列線へ伝達するこ
とができる。
【０２６０】請求項８に係る発明に従えば、行駆動手段
は、選択行線上へ、互いに極性の異なる電圧を繰返し所
定の時間幅をもって選択行線へ伝達しているため、特定
動作モード時、このしきい値電圧が所望のレベルに到達
したか否かを自動的に判別することができ、特定動作モ
ードにおいて、しきい値電圧が所望の値に伝達したか否
かを専用の回路を用いることなく識別することができ、
高速でこの特定動作モードを実行することができる。
は、選択行線上へ、互いに極性の異なる電圧を繰返し所
定の時間幅をもって選択行線へ伝達しているため、特定
動作モード時、このしきい値電圧が所望のレベルに到達
したか否かを自動的に判別することができ、特定動作モ
ードにおいて、しきい値電圧が所望の値に伝達したか否
かを専用の回路を用いることなく識別することができ、
高速でこの特定動作モードを実行することができる。
【０２６１】請求項９に係る発明に従えば、ベリファイ
用電圧パルスの幅および振幅の少なくとも一方を調整可
能としており、到達しきい値電圧の設定値を調整でき
る。
用電圧パルスの幅および振幅の少なくとも一方を調整可
能としており、到達しきい値電圧の設定値を調整でき
る。
【０２６２】請求項１０に係る発明に従えば、書込時ソ
ース線のバイアス電圧の振幅を調整可能としており、し
きい値電圧の設定値を調整できる。
ース線のバイアス電圧の振幅を調整可能としており、し
きい値電圧の設定値を調整できる。
【０２６３】請求項１１に係る発明に従えば、メモリセ
ルのしきい値電圧の絶対値を小さくする特定動作モード
時に、選択列線へ常時一定の電流を供給するように構成
したため、メモリセルの特定動作を一定の速度で行なわ
せることができる。
ルのしきい値電圧の絶対値を小さくする特定動作モード
時に、選択列線へ常時一定の電流を供給するように構成
したため、メモリセルの特定動作を一定の速度で行なわ
せることができる。
【０２６４】請求項１２に係る発明に従えば、この電流
供給手段を、メモリセルのトランジスタと異なるチャネ
ル導電型式にする絶縁ゲート型電界効果トランジスタで
構成したため、容易にこの選択列線の電位にかかわら
ず、一定電流を供給する定電流源を実現することができ
る。
供給手段を、メモリセルのトランジスタと異なるチャネ
ル導電型式にする絶縁ゲート型電界効果トランジスタで
構成したため、容易にこの選択列線の電位にかかわら
ず、一定電流を供給する定電流源を実現することができ
る。
【０２６５】請求項１３に係る発明に従えば、一定電流
供給手段をメモリセルと異なる導電型式の絶縁ゲート型
電界効果トランジスタで構成し、この供給手段と列線と
の間に、各列対応に選択信号に応答して導通する選択ゲ
ートトランジスタを設けたため、ＮＯＲ型フラッシュメ
モリにおいても、確実に選択列線へ一定電流を常時供給
することができる。
供給手段をメモリセルと異なる導電型式の絶縁ゲート型
電界効果トランジスタで構成し、この供給手段と列線と
の間に、各列対応に選択信号に応答して導通する選択ゲ
ートトランジスタを設けたため、ＮＯＲ型フラッシュメ
モリにおいても、確実に選択列線へ一定電流を常時供給
することができる。
【０２６６】請求項１４に係る発明に従えば、ドレイン
は対応の列線に結合されかつソースに所定電位を受けて
飽和領域で動作する絶縁ゲート型電界効果トランジスタ
でこの定電流供給手段を構成したので、容易に簡便な回
路構成で、常時選択列線へ一定電流を供給することがで
きる。
は対応の列線に結合されかつソースに所定電位を受けて
飽和領域で動作する絶縁ゲート型電界効果トランジスタ
でこの定電流供給手段を構成したので、容易に簡便な回
路構成で、常時選択列線へ一定電流を供給することがで
きる。
【図１】 この発明の実施の形態１に従う不揮発性半導
体記憶装置と従来の不揮発性半導体記憶装置との比較を
説明するための図である。
体記憶装置と従来の不揮発性半導体記憶装置との比較を
説明するための図である。
【図２】 図１に示す従来の不揮発性半導体記憶装置に
おける問題点を説明するための図である。
おける問題点を説明するための図である。
【図３】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の要部の構成を概略的に示す図である。
体記憶装置の要部の構成を概略的に示す図である。
【図４】 この発明の実施の形態１における不揮発性半
導体記憶装置における書込動作時の印加電圧配置を示す
図である。
導体記憶装置における書込動作時の印加電圧配置を示す
図である。
【図５】 図４に示す電圧配置における副ビット線電圧
と充電電流およびメモリセルリーク電流の関係を示す図
である。
と充電電流およびメモリセルリーク電流の関係を示す図
である。
【図６】 この発明の実施の形態１における不揮発性半
導体記憶装置における書込動作抑制を説明するための図
である。
導体記憶装置における書込動作抑制を説明するための図
である。
【図７】 この発明の実施の形態１における不揮発性半
導体記憶装置の書込時の動作を示す波形図である。
導体記憶装置の書込時の動作を示す波形図である。
【図８】 この発明の実施の形態１における書込時間と
しきい値電圧、フローティングゲート電圧、チャネル電
流および副ビット線電圧の関係をシミュレーションによ
り求めた結果を示す図である。
しきい値電圧、フローティングゲート電圧、チャネル電
流および副ビット線電圧の関係をシミュレーションによ
り求めた結果を示す図である。
【図９】 この発明の実施の形態１におけるメモリセル
のしきい値電圧の書込時間依存性を実験により求めた結
果を示す図である。
のしきい値電圧の書込時間依存性を実験により求めた結
果を示す図である。
【図１０】 この発明の実施の形態１における不揮発性
半導体記憶装置の１つの副ビット線に関連する部分の断
面構造を概略的に示す図である。
半導体記憶装置の１つの副ビット線に関連する部分の断
面構造を概略的に示す図である。
【図１１】 この発明の実施の形態１における不揮発性
半導体記憶装置の全体の構成を概略的に示す図である。
半導体記憶装置の全体の構成を概略的に示す図である。
【図１２】 図１１に示すＸデコーダの構成を概略的に
示す図である。
示す図である。
【図１３】 図１１に示す書込電圧発生回路の構成を概
略的に示す図である。
略的に示す図である。
【図１４】 図１１に示す書込電圧発生回路の構成を概
略的に示す図である。
略的に示す図である。
【図１５】 この発明の実施の形態１における読出電圧
／ベリファイ電圧発生部の構成を概略的に示す図であ
る。
／ベリファイ電圧発生部の構成を概略的に示す図であ
る。
【図１６】 この発明の実施の形態２に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
導体記憶装置の要部の構成を概略的に示す図である。
【図１７】 図１６に示す不揮発性半導体記憶装置の書
込動作時の電圧配置を示す図である。
込動作時の電圧配置を示す図である。
【図１８】 この発明の実施の形態２における書込動作
時の印加電圧波形を示す図である。
時の印加電圧波形を示す図である。
【図１９】 この発明の実施の形態３の構成を概略的に
示す図である。
示す図である。
【図２０】 この発明の実施の形態３の変更例１の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２１】 この発明の実施の形態３の変更例２の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２２】 この発明の実施の形態３の変更例３の全体
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２３】 この発明の実施の形態４のメモリセルの書
込時の電圧配置を示す図である。
込時の電圧配置を示す図である。
【図２４】 図２３に示す電圧配置におけるゲート−ソ
ース間電圧とチャネル電流との関係を示す図である。
ース間電圧とチャネル電流との関係を示す図である。
【図２５】 この発明の実施の形態４に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
導体記憶装置の要部の構成を概略的に示す図である。
【図２６】 この発明の実施の形態５に従う不揮発性半
導体記憶装置の要部の構成を概略的に示す図である。
導体記憶装置の要部の構成を概略的に示す図である。
【図２７】 この発明の実施の形態６に従う不揮発性半
導体記憶装置の動作原理を説明するための図である。
導体記憶装置の動作原理を説明するための図である。
【図２８】 この発明の実施の形態６のベリファイ電圧
印加時間と副ビット線電圧との関係を示す図である。
印加時間と副ビット線電圧との関係を示す図である。
【図２９】 この発明の実施の形態６の要部の構成を概
略的に示す図である。
略的に示す図である。
【図３０】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図３１】 この発明の実施の形態７の不揮発性半導体
記憶装置の要部の構成を概略的に示す図である。
記憶装置の要部の構成を概略的に示す図である。
【図３２】 この発明の実施の形態７の書込動作時にお
ける選択ビット線の電圧配置を示す図である。
ける選択ビット線の電圧配置を示す図である。
【図３３】 この発明の実施の形態７の動作原理を説明
するための図である。
するための図である。
【図３４】 この発明の実施の形態７における書込動作
時における副ビット線電圧の自動調整の動作原理を説明
するための図である。
時における副ビット線電圧の自動調整の動作原理を説明
するための図である。
【図３５】 この発明の実施の形態７の書込動作時にお
ける各電圧波形を示す図である。
ける各電圧波形を示す図である。
【図３６】 この発明の実施の形態７の変更例１の構成
を概略的に示す図である。
を概略的に示す図である。
【図３７】 この発明の実施の形態７の変更例２の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図３８】 図３７に示す構成における電圧配置を示す
図である。
図である。
【図３９】 この発明の実施の形態７の変更例３の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図４０】 この発明の実施の形態７の変更例４の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図４１】 この発明の実施の形態７の変更例５の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図４２】 この発明の実施の形態７の変更例６の要部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図４３】 この発明の実施の形態８の動作を説明する
ための図である。
ための図である。
【図４４】 従来の一括消去型ＥＰＲＯＭのセルを示す
図である。
図である。
【図４５】 従来の不揮発性半導体記憶装置のメモリセ
ルの断面構造および書込動作を説明するための図であ
る。
ルの断面構造および書込動作を説明するための図であ
る。
【図４６】 従来の不揮発性半導体記憶装置のメモリセ
ルの消去動作を説明するための図である。
ルの消去動作を説明するための図である。
【図４７】 従来のＤＩＮＯＲ型フラッシュメモリセル
の断面構造および書込動作を表わす図である。
の断面構造および書込動作を表わす図である。
【図４８】 従来のＤＩＮＯＲ型フラッシュメモリセル
の消去動作を説明するための図である。
の消去動作を説明するための図である。
【図４９】 従来のＰＭＯＳ型フラッシュメモリセルの
断面構造および書込動作を説明するための図である。
断面構造および書込動作を説明するための図である。
【図５０】 バンド−バンド間トンネル現象を説明する
ための図である。
ための図である。
【図５１】 従来のＰＭＯＳ型フラッシュメモリセルの
消去動作を説明するための図である。
消去動作を説明するための図である。
【図５２】 従来のＰＭＯＳ型フラッシュメモリセルの
書込時間としきい値電圧の関係を示す図である。
書込時間としきい値電圧の関係を示す図である。
【図５３】 従来のＰＭＯＳ型フラッシュメモリセルの
消去時間としきい値電圧の関係を示す図である。
消去時間としきい値電圧の関係を示す図である。
【図５４】 従来のＤＩＮＯＲ型フラッシュメモリセル
の要部の構成を概略的に示す図である。
の要部の構成を概略的に示す図である。
【図５５】 フラッシュメモリセルにおける書込後のし
きい値電圧の分布の一例を示す図である。
きい値電圧の分布の一例を示す図である。
ＭＣ 積層ゲート型メモリセル、ＳＢＬ 副ビット線、
ＮＢＬ 主ビット線、ＳＧ 選択ゲートトランジスタ、
ＮＳＧ ｎチャネルＭＯＳトランジスタ型選択ゲートト
ランジスタ、ＰＳＧ ｐチャネル型選択ゲートトランジ
スタ、Ｍ００〜Ｍ１３ ｐチャネル型積層ゲートトラン
ジスタで構成されるメモリセル、ＳＢ０１，ＳＢ０２，
ＳＢ１１，ＳＢ１２ 副ビット線、ＭＢ０，ＭＢ１ 主
ビット線、５３ 書込回路、５４，５５ 負電圧発生回
路、５７ Ｙデコーダ、５９ Ｘデコーダ、６０ 書込
データ発生回路、６１ａ，６１ｂ ウェル電位発生回
路、７１ メモリセルアレイ、７１ａ メモリセルアレ
イウェル基板領域、７１ｂ選択ゲートトランジスタ基板
領域、ＭＣ０〜ＭＣｍ 積層ゲート型トランジスタ型メ
モリセル、Ｑ１１〜Ｑｉｊ メモリセル、１０３ Ｙゲ
ート、１２０ａ 書込ゲートトランジスタ、１２１ 書
込ゲート制御回路、ＷＬ０〜ＷＬｍ ワード線、ＳＬ
ソース線、ＢＬ０〜ＢＬ２ ビット線、１２０ｂ ｐチ
ャネルＭＯＳトランジスタからなる書込ゲートトランジ
スタ、１５０ ベリファイ電圧発生回路、１５０ａ 負
電圧発生回路、１５０ｂ レベル調整回路、６０ａ 負
電圧発生回路、１６０ｂ レベル調整回路、１７０ａ
ベリファイ電圧発生回路、１７０ｂ ベリファイ電圧印
加回路、１７０ｃ パルス幅調整回路、１８０ａ 書込
指示信号発生部、１８０ｂ 非活性期間調整部、２００
メモリセルアレイ、２０２ 選択ゲート、２０４−０
〜２０４−ｎ ラッチ回路、２０６ 書込ゲート、２０
８ 書込／センスアンプ、２１０ Ｙゲート、２２０
書込回路、２２２書込ゲート、ＳＳＧ１〜ＳＳＧ２ 副
ビット線選択ゲートトランジスタ、ＹＧ０〜ＹＧ２ Ｙ
ゲートトランジスタ。
ＮＢＬ 主ビット線、ＳＧ 選択ゲートトランジスタ、
ＮＳＧ ｎチャネルＭＯＳトランジスタ型選択ゲートト
ランジスタ、ＰＳＧ ｐチャネル型選択ゲートトランジ
スタ、Ｍ００〜Ｍ１３ ｐチャネル型積層ゲートトラン
ジスタで構成されるメモリセル、ＳＢ０１，ＳＢ０２，
ＳＢ１１，ＳＢ１２ 副ビット線、ＭＢ０，ＭＢ１ 主
ビット線、５３ 書込回路、５４，５５ 負電圧発生回
路、５７ Ｙデコーダ、５９ Ｘデコーダ、６０ 書込
データ発生回路、６１ａ，６１ｂ ウェル電位発生回
路、７１ メモリセルアレイ、７１ａ メモリセルアレ
イウェル基板領域、７１ｂ選択ゲートトランジスタ基板
領域、ＭＣ０〜ＭＣｍ 積層ゲート型トランジスタ型メ
モリセル、Ｑ１１〜Ｑｉｊ メモリセル、１０３ Ｙゲ
ート、１２０ａ 書込ゲートトランジスタ、１２１ 書
込ゲート制御回路、ＷＬ０〜ＷＬｍ ワード線、ＳＬ
ソース線、ＢＬ０〜ＢＬ２ ビット線、１２０ｂ ｐチ
ャネルＭＯＳトランジスタからなる書込ゲートトランジ
スタ、１５０ ベリファイ電圧発生回路、１５０ａ 負
電圧発生回路、１５０ｂ レベル調整回路、６０ａ 負
電圧発生回路、１６０ｂ レベル調整回路、１７０ａ
ベリファイ電圧発生回路、１７０ｂ ベリファイ電圧印
加回路、１７０ｃ パルス幅調整回路、１８０ａ 書込
指示信号発生部、１８０ｂ 非活性期間調整部、２００
メモリセルアレイ、２０２ 選択ゲート、２０４−０
〜２０４−ｎ ラッチ回路、２０６ 書込ゲート、２０
８ 書込／センスアンプ、２１０ Ｙゲート、２２０
書込回路、２２２書込ゲート、ＳＳＧ１〜ＳＳＧ２ 副
ビット線選択ゲートトランジスタ、ＹＧ０〜ＹＧ２ Ｙ
ゲートトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (14)
- 【請求項１】 行列状に配列され、各々が情報を記憶す
る複数のメモリセルを備え、前記メモリセルの各々は、
電荷を蓄積するためのフローティングゲートと、前記フ
ローティングゲート上に絶縁膜を介して形成されるコン
トロールゲートとを有する積層ゲートトランジスタを備
え、 各前記列に対応して配置され、各々に対応の列の所定数
のメモリセルが接続される複数の列線、 各前記行に対応して配置され、各々に対応の行のメモリ
セルのコントロールゲートが接続する複数の行線、およ
び前記複数のメモリセルの選択メモリセルのしきい値電
圧の絶対値を小さくする特定動作モード時、前記選択メ
モリセルが接続する列線へ所定のバイアス電圧を伝達す
るバイアス電圧伝達手段を備え、前記バイアス電圧伝達
手段の電流供給力は、前記特定動作モード時前記選択メ
モリセルのしきい値電圧が所定の絶対値以下となったと
きの電流駆動力よりも小さくされ、さらに前記複数の行
線のうち前記選択メモリセルが接続する行線へ所定電位
を印加する行選択手段を備える、不揮発性半導体記憶装
置。 - 【請求項２】 前記バイアス電圧伝達手段は、 各前記列線に対応して設けられ、かつ前記複数のメモリ
セルが形成される半導体基板領域と別の領域に形成され
る基板領域内に形成され、選択時対応の列線へ前記所定
のバイアス電圧を伝達するための複数の選択ゲートトラ
ンジスタ、および前記複数の選択ゲートトランジスタの
うちの前記選択メモリセルが接続する列に対応して設け
られた選択ゲートトランジスタの制御電極および基板領
域それぞれへ互いに異なる所定の電圧を印加する列選択
手段を備え、前記選択列に対応する選択ゲートトランジ
スタの制御電極の電圧と前記バイアス電圧の差の絶対値
は、非選択列に対応する選択ゲートトランジスタのそれ
よりも大きくされる、請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 前記積層ゲートトランジスタは、導通時
第１導電型のチャネル領域を形成し、 前記列選択手段は、前記バイアス電圧より絶対値の小さ
い同一極性の電圧を前記選択列に対応する選択ゲートト
ランジスタの制御電極へ印加しかつ前記バイアス電圧と
実質的に同じ大きさの電圧を前記選択列に対応する選択
ゲートトランジスタの基板領域へ印加する手段を含み、 前記選択ゲートトランジスタは、導通時第２導電型のチ
ャネル領域を形成する絶縁ゲート型電界効果トランジス
タである、請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記列線には、対応の列のメモリセルが
すべて接続される、請求項１ないし３のいずれかに記載
の不揮発性半導体記憶装置。 - 【請求項５】 前記メモリセルの列の各々は、各々が所
定数のメモリセルを含む複数のグループに分割され、か
つ前記列線は各グループに対応して配置され、前記選択
ゲートトランジスタは、選択時、メモリセル各列に対応
して対応の列の複数のグループに共通に配置された主列
線と対応の列線とを電気的に接続する、請求項１ないし
３のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項６】 前記バイアス電圧伝達手段は、 前記所定のバイアス電圧を伝達するための、各列に共通
に設けられる絶縁ゲート型電界効果トランジスタで構成
されるバイアス書込ゲートと、 前記バイアス書込ゲートの制御電極および基板領域それ
ぞれへ前記所定のバイアス電圧よりも絶対値の小さな電
圧および前記バイアス電圧と同じ大きさの電圧を印加す
る手段と、 各前記列に対応して設けられ、列選択信号に応答して導
通し、対応の列線へ前記バイアス書込ゲートからのバイ
アス電圧を伝達する複数の列選択ゲートを含む、請求項
１記載の不揮発性半導体記憶装置。 - 【請求項７】 前記メモリセルの積層ゲートトランジス
タは導通時第１導電型のチャネルを形成し、 前記列選択ゲートの各々は、導通時第１導電型のチャネ
ルを形成する絶縁ゲート型電界効果トランジスタを備
え、 前記バイアス書込ゲートは、導通時第２導電型のチャネ
ルを形成する絶縁ゲート型電界効果トランジスタを備え
る、請求項６記載の不揮発性半導体記憶装置。 - 【請求項８】 前記行駆動手段は、各々が所定の時間幅
を有する互いに極性の異なる電圧を交互に繰返し選択行
線へ印加する手段を含む、請求項１ないし７のいずれか
に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記互いに特性の異なる電圧の一方は、
前記特定動作モード時行線を選択状態へ駆動する電圧で
あり、 前記極性の異なる電圧の他方の時間幅および電圧レベル
の少なくとも一方を調整するための手段をさらに含む、
請求項８記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記特定動作モード、選択メモリセル
の積層ゲートトランジスタの列線に接続される導通ノー
ドと異なる導通ノードへ第２のバイアス電圧を印加する
手段をさらに含む、請求項１〜９のいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項１１】 行列状に配列され、各々が情報を格納
する複数のメモリセルを備え、前記メモリセルの各々
は、電荷を蓄積するためのフローティングゲートと、前
記フローティングゲート上に絶縁膜を介して形成される
コントロールゲートとを有する積層ゲートトランジスタ
を備え、 各前記列に対応して配置され、各々に対応の列の所定数
のメモリセルが接続される複数の列線、 各前記行に対応して配置され、各々に対応の行のメモリ
セルのコントロールゲートが接続する複数の行線、 前記メモリセルの選択メモリセルのしきい値電圧の絶対
値を小さくする特定動作モード時、選択メモリセルが接
続する列線へ所定のバイアス電圧を伝達するバイアス電
圧伝達手段を備え、前記バイアス電圧伝達手段は一定の
電流を前記特定動作モード時選択メモリセルが接続する
列線へ供給し、 前記複数の行線のうち前記選択メモリセルが接続する行
線へ所定電圧を印加する行駆動手段を備える、不揮発性
半導体記憶装置。 - 【請求項１２】 前記積層ゲートトランジスタは、導通
時第１導電型のチャネルを形成し、かつ各前記列は、各
々が複数のメモリセルを有する複数のグループに分割さ
れ、各前記列線は各グループに対応して配置され、 前記バイアス電圧伝達手段は、各前記列線に対応して配
置され、導通時第２導電型のチャネルを構成する絶縁ゲ
ート型電界効果トランジスタで構成される選択ゲートを
備え、前記選択ゲートは飽和領域で動作し、かつ選択さ
れた選択ゲートは各列に対応して配置される主列線へ導
通時対応の列線を接続する、請求項１１記載の不揮発性
半導体記憶装置。 - 【請求項１３】 前記積層ゲートトランジスタは、導通
時第１導電型のチャネルを形成し、かつ各列線には各前
記列のメモリセルがすべて接続され、 前記バイアス電圧伝達手段は、 各前記列に共通に設けられ、導通時第２導電型のチャネ
ルを構成する絶縁ゲート型電界効果トランジスタで構成
される書込ゲートトランジスタと、 各前記列線に対応して設けられ、導通時第１導電型のチ
ャネルを形成し、前記書込ゲートトランジスタから与え
られるバイアス電圧および電流を対応の列線へ伝達する
複数の列選択ゲートを備え、 前記書込ゲートトランジスタは、飽和領域で動作する、
請求項１１記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記バイアス電圧伝達手段は、ソース
に前記バイアス電圧を受けかつドレインが選択列線に電
気的に結合されかつ飽和領域で動作する絶縁ゲート型電
界効果トランジスタを含む、請求項１１記載の不揮発性
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23907796A JPH1083689A (ja) | 1996-09-10 | 1996-09-10 | 不揮発性半導体記憶装置 |
| TW086104646A TW328179B (en) | 1996-09-10 | 1997-04-09 | Non-volatile semiconductor memory device |
| KR1019970019740A KR100248689B1 (ko) | 1996-09-10 | 1997-05-21 | 불휘발성 반도체 기억 장치 |
| US08/897,101 US5818761A (en) | 1996-09-10 | 1997-07-18 | Non-volatile semiconductor memory device capable of high speed programming/erasure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23907796A JPH1083689A (ja) | 1996-09-10 | 1996-09-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083689A true JPH1083689A (ja) | 1998-03-31 |
Family
ID=17039506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23907796A Pending JPH1083689A (ja) | 1996-09-10 | 1996-09-10 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818761A (ja) |
| JP (1) | JPH1083689A (ja) |
| KR (1) | KR100248689B1 (ja) |
| TW (1) | TW328179B (ja) |
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