JP2004319065A5 - - Google Patents

Claims (23)

1. 電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、
   前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御することを特徴とする不揮発性半導体記憶装置。
2. 電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、
   前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御することを特徴とする不揮発性半導体記憶装置。
3. 請求項２記載の不揮発性半導体記憶装置において、
   前記電流供給制御用トランジスタに流れる電流と、前記電流吸収制御用トランジスタに流れる電流との差が、前記不揮発性メモリセルの書き込み電流となることを特徴とする不揮発性半導体記憶装置。
4. 請求項２または３記載の不揮発性半導体記憶装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、１つの前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲートにそれぞれ印加する電圧を生成することを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置において、
   電流トリミング情報が格納されたトリミング情報格納部と、
   前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
   前記トリミング部は、前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタのいずれか一方のゲートに印加する電圧を生成することを特徴とする不揮発性半導体記憶装置。
6. 請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置において、
   前記トリミング情報格納部には、電源回路におけるトリミング情報が格納されていることを特徴とする不揮発性半導体記憶装置。
7. 請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルは、選択ゲートとメモリゲートとを有した２トランジスタ構成からなることを特徴とする不揮発性半導体記憶装置。
8. 請求項７記載の不揮発性半導体記憶装置において、
   前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲート長は、前記不揮発性メモリセルの選択ゲートのゲート長よりも大きいことを特徴とする不揮発性半導体記憶装置。
9. 不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、
   前記不揮発性記憶部は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、
   前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、前記不揮発性メモリセルに流れる電流を制御することを特徴とする半導体集積回路装置。
10. 不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、
    前記不揮発性記憶部は、
    電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、
    前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、前記不揮発性メモリセルに流れる電流を制御することを特徴とする半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置において、
    前記電流供給制御用トランジスタに流れる電流と、前記電流吸収制御用トランジスタに流れる電流との差が、前記不揮発性メモリセルの書き込み電流となることを特徴とする半導体集積回路装置。
12. 請求項１０または１１記載の半導体集積回路装置において、
    電流トリミング情報が格納されたトリミング情報格納部と、
    前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
    前記トリミング部は、１つの前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲートにそれぞれ印加する電圧を生成することを特徴とする半導体集積回路装置。
13. 請求項９記載の半導体集積回路装置において、
    電流トリミング情報が格納されたトリミング情報格納部と、
    前記トリミング情報格納部の電流トリミング情報をデコードし、ある電圧を出力するデコーダ回路とよりなるトリミング部を備え、
    前記トリミング部は、前記電流トリミング情報に基づいて、前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタのいずれか一方のゲートに印加する電圧を生成することを特徴とする半導体集積回路装置。
14. 請求項９〜１３のいずれか１項に記載の半導体集積回路装置において、
    前記トリミング情報格納部には、電源回路におけるトリミング情報が格納されていることを特徴とする半導体集積回路装置。
15. 請求項９〜１４のいずれか１項に記載の半導体集積回路装置において、
    前記不揮発性メモリセルは、選択ゲートとメモリゲートとを有した２トランジスタ構成からなることを特徴とする半導体集積回路装置。
16. 請求項１５記載の半導体集積回路装置において、
    前記電流供給制御用トランジスタ、および前記電流吸収制御用トランジスタのゲート長は、前記不揮発性メモリセルの選択ゲートのゲート長よりも大きいことを特徴とする半導体集積回路装置。
17. 電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または前記不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、
    前記不揮発性メモリセルは制御トランジスタと電荷蓄積領域を有するメモリトランジスタとを有し、制御トランジスタの制御ゲートに第１電圧を印加し、メモリトランジスタの制御ゲートに第２電圧を印加し、
    前記電流供給制御用トランジスタ、または前記電流吸収制御用トランジスタは、
    電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するとともに、前記第２電圧よりも小さい第３電圧と第３電圧よりも小さい第４電圧とのいずれか一方の電圧を前記第１電圧として選択的に前記制御トランジスタの制御ゲートに印加することを特徴とする不揮発性半導体記憶装置。
18. 請求項１７記載の不揮発性半導体記憶装置において、
    前記制御トランジスタの制御ゲートに印加する前記第１電圧を生成する回路を有し、前記回路は前記第３電圧と前記第４電圧のいずれか一方の電圧を前記第１電圧として出力することを特徴とする不揮発性半導体記憶装置。
19. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第１電圧として前記第３電圧と前記第４電圧のどちらの電圧を出力するかを決定する情報を格納したレジスタを有することを特徴とする不揮発性半導体記憶装置。
20. 請求項１８記載の不揮発性半導体記憶装置において、
    前記回路において前記第１電圧として前記第３電圧と前記第４電圧のどちらの電圧を出力するかを決定する情報を有する命令により決定されることを特徴とする不揮発性半導体記憶装置。
21. 複数のメモリセルと、ワード線と、ビット線と、ソース線とを有し、
    前記ワード線は所定の複数のメモリセルのゲート端子に接続され、
    前記ビット線は所定の複数のメモリセルのドレイン端子に接続され、
    前記ソース線は所定の複数のメモリセルのソース端子に接続され、
    前記ビット線は第１端側に第１電流制御トランジスタに接続され、第２端側に第２電流制御トランジスタに接続され、
    前記メモリセルへのデータ書き込み動作において、前記ソース線に第１電圧を印加し、前記メモリセルのソース端子とドレイン端子間を流れる電流によりメモリセルのしきい値電圧を変化させることにより書き込みが行われ、
    書き込み対象となるメモリセルに接続されるビット線と書き込み非対象となるメモリセルに接続されるビット線との両方に対し前記第２電流制御トランジスタを介して第２電圧を印加することでメモリセルのソース端子とドレイン端子間の電位差を緩和し、前記第１電流制御トランジスタは前記ビット線を介して書き込み対象となるメモリセルのソース端子とドレイン端子間の電位差を発生させ、
    前記ワード線に第３電圧を印加する前に前記第２電流制御トランジスタを介してビット線への前記第２電圧の印加と前記ソース線に前記第１電圧を印加を行い、前記ワード線に第３電圧を印加している期間中に前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行わせることを特徴とする不揮発性記憶装置。
22. 請求項２１記載の不揮発性記憶装置において、
    前記ワード線に前記第３電圧を印加している期間中に、第１のビット線に接続される前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行った後、第２のビット線に接続される前記第１電流制御トランジスタによるメモリセルのソース端子とドレイン端子間の電位差発生を行わせることを特徴とする不揮発性記憶装置。
23. 請求項２１または２２記載の不揮発性記憶装置において、
    前記第１電流制御トランジスタと前記第２電流制御トランジスタとは各々定電流源として動作し、
    前記第１電流制御トランジスタの流す電流量は前記第２電流制御トランジスタの流す電流量と比較して多いことを特徴とする不揮発性記憶装置。