JP2003007100A

JP2003007100A - 半導体記憶装置

Info

Publication number: JP2003007100A
Application number: JP2001185933A
Authority: JP
Inventors: Kazuki Honma; 和樹本間; Masashi Wada; 正志和田; Shuichi Kuwabara; 修一桑原
Original assignee: Hitachi Ltd; Akita Electronics Systems Co Ltd
Current assignee: Hitachi Ltd; Akita Electronics Systems Co Ltd
Priority date: 2001-06-20
Filing date: 2001-06-20
Publication date: 2003-01-10
Also published as: US20020196672A1; KR20020096876A; US6618298B2

Abstract

(57)【要約】【課題】フラッシュメモリのしきい値分布テストにお
いて、ワード線切換え時にテスタの側において供給する
電圧をＶｃｃまでリセットしなければならなかったた
め、テスト所要時間が長くなるという課題があった。【解決手段】テスト時に外部端子からメモリアレイ
（１０）に供給される高電圧（ＥＸＷＬ）を伝達する経
路の途中に単一チャネル型のＭＯＳトランジスタからな
るスイッチ素子（５１）を設け、ワード線切換え時に該
スイッチ素子をオフさせることでテスト中にいちいち供
給電圧をリセットする必要をなくした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報を電気
的に書込み、消去可能な半導体メモリにおけるテスト時
の電圧切換え制御に適用して特に有効な技術に関し、例
えばフラッシュメモリに利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２重ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの蓄積電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を異ならせて
情報を記憶することができる。

【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作によるしきい値電圧の変化
が、メモリセル同士はもちろん同一メモリセルであって
も動作毎にばらつきを有するため、書込み・消去後のメ
モリセルのしきい値電圧はある範囲に分布するようにな
る。また、フラッシュメモリは一般に、昇圧回路を含む
電源回路をチップ内部に備え書込みや消去に必要な高電
圧を発生するように構成されているため、チップによっ
て発生される書込み電圧や消去電圧にばらつきが生じ、
この電圧のばらつきによってメモリセルのしきい値電圧
がチップごとにばらつくこととなる。

【０００４】そのため、フラッシュメモリにおいては、
テストモードにより書込み後または消去後のメモリセル
のしきい値電圧がどのように変化しているか、つまりし
きい値電圧の分布がどのようになっているか調べること
で、そのチップの良否や性能を検査することが行なわれ
る。そして、そのような検査（以下、しきい値分布テス
トと称する）を行なえるようにするため、外部のテスタ
からワード線に対して所望の電圧を印加してデータの読
出しが行なえるように構成されることが多い。

【０００５】

【発明が解決しようとする課題】しきい値分布テストで
は、メモリアレイ内のすべてのメモリセルのしきい値電
圧を検出するために、選択ワード線を切り換える必要が
ある。また、テスタからの供給電圧を所望のワード線に
印加させるため、デコーダ回路を動作させる必要があ
る。このとき、テスタからの高電圧を印加したままデコ
ーダ回路を動作させると、ワード線のドライバ回路や電
源回路を構成するＭＯＳＦＥＴに高電圧が印加された状
態でスイッチングされてドレイン電流が流されてしま
い、それによって素子の特性が劣化するなどの不具合が
生じるおそれがある。そこで、従来のフラッシュメモリ
のしきい値分布テストにおいては、ワード線切換え時に
テスタの側において供給する電圧を一旦Ｖｃｃまで下げ
る動作（以下、これを電圧リセット動作と称する）を行
なうようにテスタが構成されていた。そのため、ワード
線の切換えに時間がかかりテスト時間が長くなるととも
に、テスタはワード線切換え時にいちいち供給電圧をリ
セットしなければならないため、テスタの負担が大きく
なるという不具合があった。

【０００６】この発明の目的は、テスト時に外部端子に
供給される電圧をメモリアレイに伝達したり遮断したり
するためのスイッチとその制御回路を備え、外部からの
供給電圧を用いてテストを行なう半導体記憶装置におい
て、テスタがテスト中にいちいち供給電圧を変える必要
をなくし、これによってテスト所要時間を短縮するとと
もにテスタの負担を軽減できるようにすることにある。

【０００７】この発明の他の目的は、しきい値電圧の高
低により情報を記憶するメモリセルを有する半導体記憶
装置のしきい値分布テストにおいて、テスタがワード線
を切り換える際にいちいち供給電圧を変える必要をなく
し、これによってテスト所要時間を短縮するとともにテ
スタの負担を軽減できるようにすることにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、フラッシュメモリのよう
な半導体記憶装置において、テスト時に外部端子からメ
モリアレイに供給される電圧を伝達する経路の途中に単
一チャネルのＭＯＳトランジスタからなるスイッチ素子
を設けるようにしたものである。

【００１０】より具体的には、複数のメモリセルと、第
１方向に配列された複数のメモリセルの選択端子が接続
された複数の選択線と、第２方向に配列された複数のメ
モリセルのデータ入出力端子が接続された複数の信号線
とを有するメモリアレイを備え、半導体チップ上に半導
体集積回路として形成された半導体記憶装置において、
上記半導体チップには、該半導体チップ上の回路全体の
動作に必要とされる電源電圧が供給される電源端子とは
別に、テスト時に上記メモリアレイに供給される上記電
源電圧と異なる電圧値の第１電圧が供給可能な外部端子
が設けられ、該外部端子から上記メモリアレイへ上記第
１電圧を伝達する経路の途中にはＮチャネル型もしくは
Ｐチャネル型のＭＯＳトランジスタからなる第１スイッ
チ素子を設けるようにした。

【００１１】上記した手段によれば、スイッチ素子をオ
フさせることでメモリアレイに供給される電圧を遮断で
きるため、テスト中にいちいち供給電圧を変える必要が
なくなり、これによってテスト所要時間を短縮するとと
もにテスタの負担を軽減できるようになる。ここで、上
記テスト時に半導体チップの外部から上記メモリアレイ
に供給される上記第１電圧は、上記選択線に供給される
ものでも良いし、上記信号線に供給されるもので良い。

【００１２】また、上記メモリセルは、しきい値電圧の
高低により情報を記憶する不揮発性記憶素子で構成す
る。不揮発性記憶素子からなる半導体記憶装置において
は、ワード線に印加する電圧を変えて読出しを行なうこ
とで各記憶素子のしきい値の分布を検出するテストが必
要であり、このテストの際にワード線を切り換える度に
テスタから供給する電圧をリセットする必要がなくな
り、テスト所要時間が短縮されるとともにテスタの負担
が軽減されるようになる。

【００１３】さらに、上記メモリセルは電気的に情報の
書込みが可能であり、上記半導体チップには上記電源電
圧と異なる第２電圧を生成する電圧生成回路が設けら
れ、該電圧生成回路で生成された第２電圧は情報の書込
みの際に上記メモリアレイへ伝達されるように構成し、
上記第２電圧を上記メモリアレイへ伝達する経路の途中
に上記第１スイッチ素子がオン状態のときはオフ状態に
制御される第２スイッチ素子を設けるようにする。これ
により第１電圧と第２電圧が共通の経路を通してメモリ
アレイに供給されるように構成された場合に、第１スイ
ッチ素子がオンされて外部端子に供給されている第１電
圧をメモリアレイに供給しているときはその電圧が電圧
生成回路側へ伝達されるのを回避することができる。

【００１４】また、上記第１スイッチ素子がオフ状態に
制御され、上記第２スイッチ素子がオン状態に制御され
ているときに、上記メモリアレイへ上記第１電圧に代え
て電源電圧を供給する第３スイッチ素子を設ける。これ
により、第１スイッチ素子がオフされるときに代わりに
供給する電源電圧をスイッチ素子の切換えのみで同一経
路を介してメモリアレイに供給することができる。

【００１５】さらに、上記第３スイッチ素子がオン状態
に制御されるとき、上記電圧生成回路を停止状態に制御
するか、上記電圧生成回路の出力電圧を遮断可能なスイ
ッチ手段を設けて遮断状態に制御するようにする。これ
により、第３スイッチ素子をオンさせて電源電圧をメモ
リアレイに供給する際に電圧生成回路で生成される電圧
の影響を簡単に回避することができる。

【００１６】また、上記電源電圧と異なる第１電圧が供
給可能な外部端子は、チップが外部からアクセス可能な
状態にあるか否かを示す信号を出力する端子とする。チ
ップがアクセス可能な状態にあるか否かを示す信号は、
他の信号に比べてテスト時における利用性が低いので、
第１電圧が供給する端子として共用することによってチ
ップ全体の端子数を減らすことができる。

【００１７】さらに、上記第１スイッチ素子は、高耐圧
構造を有するＭＯＳトランジスタとする。これにより、
外部から供給される第１電圧が比較的高い場合に、これ
を遮断する第１スイッチ素子の特性が劣化するのを防止
することができる。

【００１８】

【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。図１は、本発明を適用して有効な不揮
発性半導体記憶装置の一例としてのフラッシュメモリの
実施例のブロック図を示す。特に制限されないが、この
実施例のフラッシュメモリは、単結晶シリコンのような
１個の半導体チップ１００上に形成される。

【００１９】図１において、１０はフローティングゲー
トとコントロールゲートとを有する２重ゲート構造のＭ
ＯＳＦＥＴにより構成されたメモリセルがマトリックス
状に配置されたメモリアレイで、同一行のメモリセルの
コントロールゲートは連続して形成されて選択線として
のワード線を構成し、同一列のメモリセルのデータ入出
力端子としてのドレイン端子は信号線としてのビット線
に接続されている。１１はチップ外部から供給される制
御信号やアドレス信号を取り込む入力バッファ回路、１
２は入力バッファ回路１１に取り込まれたアドレス信号
をデコードするデコーダ回路、１３は該デコーダ回路１
２のデコード結果に従って上記メモリアレイ１０内の１
本のワード線を選択レベルに駆動したり、複数のメモリ
セルが形成されているウェルに動作モードやアドレスに
応じて所定の電圧を印加したりするワード＆ウェルドラ
イバ回路である。このワード＆ウェルドライバ回路１３
は、メモリアレイが列方向のビット線が複数の副ビット
線に分割され、該副ビット線がセカンドゲートと呼ばれ
るスイッチＭＯＳＦＥＴを介して主ビット線に接続され
た構成を有する場合には、セカンドゲートを制御する電
圧も生成するように構成される。

【００２０】また、図１において、１４はメモリアレイ
１０内のビット線を選択したり書込みデータや読出しデ
ータを保持したりするＹゲート＆データラッチ回路、１
５は上記該デコーダ回路１２のデコード結果に従って上
記Ｙゲート＆データラッチ回路１４内のＹゲートを制御
するＹドライバ回路、１６はメモリアレイ１０内からビ
ット線を介して読み出されたデータ信号を増幅するセン
スアンプ回路、１７はチップ外部から供給される書込み
データを取り込んだりメモリアレイ１０から読み出され
たデータを外部へ出力したりする入出力バッファ回路で
ある。

【００２１】さらに、１８は予備のメモリアレイ、１９
はこの予備メモリアレイ１８のビット線を選択したり書
込みデータや読出しデータを保持したりする冗長用Ｙゲ
ート＆データラッチ回路、２０は予備メモリアレイ１８
内からビット線を介して読み出されたデータ信号を増幅
する冗長用センスアンプ回路、２１はメモリアレイ１０
内のメモリ列を予備メモリアレイ１８内のメモリ列に置
き換える救済データや内部電源のトリミングデータを設
定するヒューズおよびヒューズに設定されたデータを保
持するラッチ回路などを含む救済データ設定回路、２２
はこの救済データ設定回路２１に設定されている救済デ
ータに基づいて入出力バッファ回路１７とセンスアンプ
回路１６および冗長用センスアンプ回路２０との間の信
号パスを切り換えるルーター回路である。

【００２２】上記救済データ設定回路２１は、特に制限
されるものでないが、メモリアレイ１０を構成するメモ
リセルと同一構造の不揮発性メモリセルから構成されて
いる。２３は書込みまたは消去に使用される高電圧を発
生するチャージポンプのような昇圧回路を含む電源回
路、２４はその昇圧回路の動作に必要なクロック信号を
発生する発振回路、２５は電源回路２３で発生された電
圧に基づいて上記救済データ設定回路２１への書込みを
行なうドライバ回路である。

【００２３】この実施例のフラッシュメモリは、特に制
限されないが、外部のマイクロプロセッサやフラッシュ
コントローラなどの制御装置から与えられるコマンド
（命令）を解釈し当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路（ステートマシン）２６を備えてお
り、コマンドが与えられるとそのコマンドに応じて内部
制御信号を生成し、自動的に対応する処理を実行するよ
うに構成されている。

【００２４】上記制御回路２６は、例えばコマンドを実
行するのに必要な一連のマイクロ命令群が格納されたＲ
ＯＭ（リード・オンリ・メモリ）３１を備え、マイクロ
命令が順次実行されてチップ内部の各回路に対する制御
信号を形成するように構成することができる。さらに、
制御回路２６は、内部の状態を反映するステータスレジ
スタを備えている。また、この実施例のフラッシュメモ
リには、外部から供給される電源電圧Ｖｃｃの立上がり
を検出して内部リセット信号ＲＥＳを発生するリセット
回路２７が設けられている。

【００２５】上記電源回路２３は、外部から供給される
電源電圧Ｖccを昇圧して正の高電圧や負電圧を発生する
チャージポンプ、昇圧された電圧に基づいて書込み電
圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内
部で必要とされる電圧を発生する定電圧回路や分圧回
路、定電圧回路等で必要とされる基準電圧を発生する基
準電圧発生回路、メモリの動作状態に応じてこれらの電
圧の中から所望の電圧を選択してワード＆ウェルドライ
バ回路１３を介してメモリアレイ１０に供給する電圧切
換え分配回路、これらの回路を制御する電源制御回路等
からなる。なお、図１において、４１は外部から通常動
作時およびテスト動作時にチップ全体の回路動作に必要
な電源電圧Ｖccが印加される電源電圧端子、４２は同じ
く接地電位Ｖssが印加される電源電圧端子（グランド端
子）である。

【００２６】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばチップ
選択信号ＣＥや出力制御信号ＯＥ、書込み制御信号Ｗ
Ｅ、書込み阻止信号ＷＰ、リセット信号ＲＰ等がある。
これらの制御信号とアドレス信号は、チップイネーブル
信号ＣＥや書込み制御信号ＷＥに従って入力バッファ回
路１１に取り込まれる。一方、書込みデータと制御回路
２６に対するコマンドは、チップイネーブル信号ＣＥや
書込み制御信号ＷＥに従って入出力バッファ回路１７に
取り込まれる。

【００２７】さらに、この実施例においては、メモリ内
部の状態を反映するステータスレジスタの所定のビット
に応じて、外部からアクセスが可能か否かを示すレディ
／ビジィ信号ＲＹ／ＢＹが外部端子４３より外部へ出力
されるように構成されている。そして、この実施例のフ
ラッシュメモリにおいては、テスト時にこの外部端子４
３を介して外部から前記電源回路２３に対して高電圧EX
WLが供給されるように構成されている。

【００２８】図２は、上記電源回路２３の構成とテスト
モード時に外部のテスタから上記端子４３に印加される
しきい値検査用の高電圧EXWLをワード線側へ伝達させた
り遮断したりするスイッチとの関係を示す。

【００２９】図２において、符号５１で示されているの
が高電圧EXWLを伝達させたり遮断したりするスイッチＭ
ＯＳＦＥＴで、このスイッチＭＯＳＦＥＴ５１がオンさ
れることにより伝達された高電圧EXWLは、さらに電圧切
換え分配回路５０およびデコーダ１３のレベルシフタ６
１により制御されるＣＭＯＳスイッチ５２を介してワー
ド線ドライバ（図６の符号１３ａ）に供給される。ＣＭ
ＯＳスイッチ５２は、図１においてはワード＆ウェルド
ライバ回路１３に設けられているとみなすことができ
る。上記スイッチＭＯＳＦＥＴ５１は、制御回路２６か
ら供給される制御信号WLCONNEXWLをレベルシフトするレ
ベルシフタ６２によってオン、オフ制御される。電圧切
換え分配回路５０は、電源回路２３を構成する他のチャ
ージポンプで発生される昇圧電圧や分圧回路で分圧され
た電圧を切り換えたり、ワード線ドライバやウェルドラ
イバなどの回路に適宜分配して供給したりする。また、
分配される電圧のうち例えばテスト時に非選択のワード
線に印加される電圧ＶＮは、レベルシフタ６２によって
オン、オフ制御されるスイッチＭＯＳＦＥＴ５５を介し
てワードドライバ（１３ａ）に供給される。

【００３０】図２において、５３は通常動作時に電源電
圧Ｖｃｃや電源回路２３で生成された所定の電圧を上記
電圧切換え分配回路５０に供給したり遮断したりするス
イッチＭＯＳＦＥＴであり、このスイッチＭＯＳＦＥＴ
５３は上記制御回路２６から供給される制御信号WLCONN
EXWLをレベルシフトするレベルシフタ６３によってオ
ン、オフ制御される。ただし、スイッチＭＯＳＦＥＴ５
３はレベルシフタ６３によりスイッチＭＯＳＦＥＴ５１
と相補的に制御される。つまり、スイッチＭＯＳＦＥＴ
５３はスイッチＭＯＳＦＥＴ５１がオンのときにオフさ
れ、スイッチＭＯＳＦＥＴ５１がオフのときにオンさ
れ、スイッチＭＯＳＦＥＴ５４を介して供給される電源
電圧Ｖｃｃまたはスイッチ回路７１を介してチャージポ
ンプ８０から供給される高電圧ＶSGを伝達したり遮断し
たりする。このスイッチＭＯＳＦＥＴ５３は電圧切換え
分配回路５０を構成するスイッチとみなすことができ
る。

【００３１】なお、通常動作時には上記高電圧ＶSGの代
わりにスイッチ回路７２から供給される高電圧ＶWORDが
スイッチＭＯＳＦＥＴ５３に供給される。この高電圧Ｖ
WORDも図示しないチャージポンプで生成される。高電圧
ＶSGが供給されるか高電圧ＶWORDが供給されるかは、上
記制御回路２６から供給される制御信号WL2CONVSGとWL2
CONVWDによってスイッチ回路７１と７２のいずれがオン
されるかにより決定される。さらに、しきい値分布テス
トの際には、レベルシフタ６２と６３は、チャージポン
プ８０で生成された高電圧ＶSGによって動作されるよう
に構成されている。従って、高電圧ＶSGは外部から供給
される電圧EXWLよりもＭＯＳＦＥＴ５１のしきい値電圧
分以上高い電圧とされる。

【００３２】スイッチ回路７１と７２は、チャージポン
プ８０側とスイッチ５３側のいずれの電圧が高くなって
も電圧を双方向に遮断できるように構成されている。例
えばスイッチ回路７１がオフされた状態で、スイッチ回
路７２がオンされると高電圧ＶWORDが供給されるが、こ
のときこの高電圧ＶWORDがチャージポンプ８０に伝達さ
れないようにする。具体的には、スイッチ回路７１は、
チャージポンプ８０とスイッチＭＯＳＦＥＴ５３との間
に直列に接続されたスイッチＭＯＳＦＥＴ５６，５７
と、これらのスイッチＭＯＳＦＥＴを制御するレベルシ
フタ６４，６５と、上記スイッチＭＯＳＦＥＴ５６，５
７がオフ状態にされているときに中間のノードを接地電
位に固定するスイッチＭＯＳＦＥＴ５８とにより構成さ
れている。スイッチ回路７２も同様の構成である。チャ
ージポンプ８０は、制御回路２６から供給される制御信
号ＰＥによって、ポンプ動作が制御されるように構成さ
れている。

【００３３】上記スイッチＭＯＳＦＥＴ５４は、制御信
号WL2CONVSGとWL2CONVWDによってスイッチ回路７１と７
２が共に遮断状態にされているときに、インバータ９１
によってオン状態にされて電源電圧ＶｃｃをスイッチＭ
ＯＳＦＥＴ５３側へ供給する。スイッチＭＯＳＦＥＴ５
４を制御するインバータ９１は、制御信号WL2CONVSGとW
L2CONVWDを入力信号とするＯＲゲート９２の出力信号と
他の制御信号とを入力とするＮＯＲゲート９３の出力信
号を反転してスイッチＭＯＳＦＥＴ５４のゲート端子に
印加する。インバータ９１はスイッチ回路７１または７
２のいずれかが電圧伝達状態にされているときは、スイ
ッチＭＯＳＦＥＴ５４をオフさせて電源電圧Ｖｃｃを遮
断させる。

【００３４】この実施例の電源回路においては、スイッ
チ回路７１または７２のいずれかが電圧伝達状態にされ
ている時には、伝達された高電圧が前記レベルシフタ６
２と６３の電源端子に供給され、レベルシフタ６２およ
び６３はこれらの高電圧によって動作し、スイッチＭＯ
ＳＦＥＴ５１と５３を確実にオンまたはオフさせるよう
に作用する。ただし、メモリセルのしきい値分布テスト
でワード線を切り換える際に、一時的にスイッチ回路７
１と７２が共に遮断状態にされ代わりにスイッチＭＯＳ
ＦＥＴ５４がオンされて、電源電圧ＶｃｃがスイッチＭ
ＯＳＦＥＴ５３側へ供給されるときは、レベルシフタ６
２と６３も電源電圧Ｖｃｃで動作するようにされる。

【００３５】次に、しきい値分布テストでワード線を切
り換える際における図２の回路の動作を、図３のタイミ
ングチャートを参照しながら説明する。なお、特に制限
されるものでないが、しきい値分布テストは、テストモ
ード開始コマンドがテスタからデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏｎから制御回路２６に供給されることにより
開始される。しきい値分布テスト中は制御回路２６から
出力される制御信号WL2CONVSGとWL2CONVWDがハイレベル
にされている。これにより、スイッチＭＯＳＦＥＴ５１
がオンされ、スイッチＭＯＳＦＥＴ５３がオフされて、
外部端子４３に印加されている高電圧EXWLがワード線ド
ライバ（図６の１３ａ）に供給され、選択ワード線の電
位ＶWDは外部電圧EXWLにされる。ワード線を切り換える
場合には、まず外部のテスタによってチップイネーブル
信号／ＣＥがハイレベルに変化される（タイミングｔ
１）。すると、制御回路２６から出力される制御信号Ｐ
Ｅがロウレベルに変化して、チャージポンプ８０の動作
が停止される。図示しない他のチャージポンプも停止さ
れる。これにより、チャージポンプで生成される昇圧電
圧ＶSG，ＶPWLがＶｃｃに向かってレベルが下がり、図
２の回路からワード線側に供給される電圧ＶWDおよび選
択ワード線の電位ＶWLも外部電圧EXWLから次第に下が
る。

【００３６】続いて、チップイネーブル信号ＣＥのハイ
レベルへの変化を受けて、制御回路２６から出力される
制御信号WL2CONVSGとWL2CONVWDがロウレベルに変化され
る（タイミングｔ２）。すると、これにより、スイッチ
ＭＯＳＦＥＴ５１およびスイッチ回路７１がオフ（７２
はもともとオフ）され、スイッチＭＯＳＦＥＴ５３と５
４がオンされて、電源電圧Ｖｃｃがワード線ドライバ側
に供給されるようになり、選択ワード線の電位ＶWDはＶ
ｃｃにされる。そして、その間にアドレス信号Ｘ−Ａｄ
ｄが変化され、ワード線の切換えが行なわれる。

【００３７】その後、チップイネーブル信号ＣＥがロウ
レベルへ変化されると、制御回路２６から出力される制
御信号WL2CONVSGとWL2CONVWDがハイレベルに変化される
（タイミングｔ３）。これにより、スイッチＭＯＳＦＥ
Ｔ５１およびスイッチ回路７１がオンされ、スイッチＭ
ＯＳＦＥＴ５３と５４がオフされて、チャージポンプ８
０側からの電圧ＶSG（最初はＶｃｃ）がワード線ドライ
バ側に供給されるようになる。

【００３８】その後、制御信号ＰＥがハイレベルに変化
して、チャージポンプ８０の昇圧動作が開始され（タイ
ミングｔ４）、昇圧電圧ＶSGが徐々に高くなり、これに
応じて電源回路２３からワード線側へ供給される電圧Ｖ
WDとワード線の電位ＶWLが上昇する。なお、このとき同
時にデコーダのドライバ６１の電源電圧ＶPWLを発生す
るチャージポンプ（図示略）も昇圧動作を開始され、Ｖ
PWLも次第に高くなる。また、非選択のワード線には−
２Ｖのような負電圧が供給されるようになる。上記実施
例では、ワード線の切換え時にチャージポンプ８０の動
作を停止させているが、スイッチ回路７１でチャージポ
ンプ８０の出力電圧を遮断しているので、チャージポン
プ８０の動作を停止させないようにしてもよい。

【００３９】以上説明したように、本実施例の電源回路
においては、しきい値分布テストでワード線を切り換え
る際に外部から印加される高電圧EXWLをＶｃｃにリセッ
トさせないで切り換えているため、リセットさせる場合
に比べて切換えに要する時間の分だけ所要時間を短縮で
きる。この時間は、１回１回をみるとそれほど多くない
が、ワード線の切換えはメモリアレイ内のワード線の数
だけ行なわれるとともに、しきい値分布テストでは印加
電圧EXWLを段階的に変化させて繰り返し読出し動作が行
なわれるため、トータルのテスト時間は大幅に短縮され
る。また、テスタによる印加電圧EXWLのリセットがなく
なるため、テスタの負担も軽減される。なお、本実施例
の電源回路において、テスタによる印加電圧EXWLのリセ
ットが不要になるのは以下の理由による。

【００４０】すなわち、テスタから供給される高電圧EX
WLを伝達させたり遮断したりするスイッチ（５１）とし
てＭＯＳＦＥＴを使用する場合には、スイッチでの電位
の低下を防止するため、一般にはＰチャネルＭＯＳＦＥ
ＴあるいはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴを並列に接続したＣＭＯＳスイッチが使用される
のに対して、本実施例ではＮチャネルＭＯＳＦＥＴのみ
を用いているためである。

【００４１】仮に、図２に破線で示すように、スイッチ
ＭＯＳＦＥＴ５１の代わりもしくは並列にＰチャネルＭ
ＯＳＦＥＴ５１’を設けた場合を考えると、このＰチャ
ネルＭＯＳＦＥＴ５１’のＮウェルにはＰＮ接合を逆バ
イアスにするため昇圧電圧ＶSGが配線Ｌ１を通して印加
されることとなる。そのため、スイッチＭＯＳＦＥＴ５
３およびスイッチ回路７１がオフされたときに、外部端
子４３の高電圧EXWLがこのＰチャネルＭＯＳＦＥＴ５
１’のソースからＮウェルさらにはフローティングにな
った前記ラインＬ１を通して、スイッチＭＯＳＦＥＴ５
４のＮウェルに供給される。そして、この高電圧EXWLが
印加された状態でスイッチＭＯＳＦＥＴ５４がワード線
の切換えに伴なってオン、オフされるとＭＯＳＦＥＴ５
４にドレイン電流が流されることとなり、これによって
耐圧が劣化されてしまう。

【００４２】図４に、スイッチＭＯＳＦＥＴ５１と並列
に設けられる仮想ＰチャネルＭＯＳＦＥＴ５１’とスイ
ッチＭＯＳＦＥＴ５４の素子断面構造を示す。図４にお
いて、一点鎖線Ｉｄで示すのが、ワード線の切換えに伴
なって流れる電流の経路である。スイッチＭＯＳＦＥＴ
５１と並列にＰチャネルＭＯＳＦＥＴを設けていない実
施例のような回路においては、スイッチＭＯＳＦＥＴ５
４に流れるドレイン電流を遮断できる。その結果、テス
タから供給される印加電圧EXWLをＶｃｃにリセットさせ
ずに印加したままスイッチＭＯＳＦＥＴ５１をオフ、５
４および５４をオンさせて電源電圧Ｖｃｃをワード線ド
ライバに供給することができるようになる。なお、スイ
ッチＭＯＳＦＥＴ５１は高耐圧構造を有するＭＯＳＦＥ
Ｔである。

【００４３】図５に、本実施例で使用されている高耐圧
ＭＯＳＦＥＴと通常のＭＯＳＦＥＴの構造を示す。図５
において左側に示されているのが高耐圧のＭＯＳＦＥ
Ｔ、右側に示されているＭＯＳＦＥＴは高電圧を使用し
ない制御回路２６などを構成するＭＯＳＦＥＴである。
高耐圧のＭＯＳＦＥＴは通常のＭＯＳＦＥＴに比べて、
ソース領域Ｓおよびドレイン領域Ｄがゲート電極ＧＴか
ら離間され、ソース領域Ｓおよびドレイン領域Ｄとゲー
ト電極ＧＴとの間には低濃度Ｎ型領域ｎ−が形成された
構造を有している。

【００４４】高耐圧のＭＯＳＦＥＴは、ゲート電極の両
側にサイドウォールＳＷを形成した後に行なう高濃度の
ソース領域Ｓおよびドレイン領域Ｄの形成の際に、通常
のＭＯＳＦＥＴではサイドウォールをイオン打ち込みマ
スクとするのに対して、ゲート電極ＧＴとサイドウォー
ルＳＷを覆う幅の広いマスクを形成してからイオン打ち
込みを行なうことにより、ソース領域Ｓおよびドレイン
領域Ｄとゲート電極ＧＴとの間には通常のＭＯＳＦＥＴ
よりも長い低濃度Ｎ型領域ｎ-が形成されるようにして
いる。なお、図２に示されているスイッチＭＯＳＦＥＴ
５４やインバータ９１を構成するＭＯＳＦＥＴには、ゲ
ート電極の一方の側すなわちソース領域との間もしくは
ドレイン領域との間のいずれかに幅の広い低濃度Ｎ型領
域ｎ-が形成された片側高耐圧構造を有するＭＯＳＦＥ
Ｔが使用されている。

【００４５】図６は、上記メモリアレイ１０の概略構成
を示す。メモリアレイ１０内には複数のメモリセルＭＣ
がマトリックス状に配置され、同一行のメモリセルのコ
ントロールゲートが接続されたワード線ＷＬと、同一列
のメモリセルのドレインが接続されたビット線ＢＬとは
互いに交差する方向に配設され、各メモリセルのソース
は、接地電位を与える共通ソース線（図示略）に接続さ
れている。このソース線と接地点との間にはスイッチを
設け、書込み時にメモリセルのソースをオープン状態に
できるようにしてもよい。

【００４６】各ビット線ＢＬの一端には、Ｙドライバ１
５によってオン、オフ制御されるカラムスイッチＭＯＳ
ＦＥＴＱｙを介してビット線の電位を増幅するセンス
アンプ機能とデータの保持機能を有するセンスラッチ回
路ＳＬが接続されている。このセンスラッチ回路ＳＬ
は、書込みの際のライトデータを保持するのにも使用さ
れる。

【００４７】同一行のメモリセルＭＣのコントロールゲ
ートが接続されたワード線ＷＬの一端にはワードドライ
バとしてのインバータ１３ａがそれぞれ接続されてお
り、このワードドライバ１３ａは電源電圧として、書込
み時には前記電源回路２３からの高電圧ＶWD（例えば＋
１０Ｖ）とＶＮ（例えば−２Ｖ）を受けて動作する。ま
た、ワードドライバ１３ａはデコーダ１２の出力に応じ
ていずれか１つの選択ワード線ＷＬに高電圧ＶWDを印加
し、非選択のワード線ＷＬには負電圧ＶＮを印加する。
なお、ワード線切換え時には、ワードドライバ１３ａは
前記電源回路２３から電源電圧ＶｃｃとＶｓｓを受け
て、デコーダ１２の出力に応じていずれか１つの選択ワ
ード線ＷＬに電源電圧Ｖｃｃを印加し、非選択のワード
線ＷＬには接地電圧Ｖｓｓを印加する。

【００４８】メモリセルＭＣは、そのコントロールゲー
トに高電圧が印加されるとＦＮトンネル現象によりメモ
リセルのフローティングゲートに負の電荷が注入されて
そのしきい値電圧を高くされる。このとき、ビット線Ｂ
Ｌには書込みデータに応じて、しきい値電圧を高くした
いメモリセル（例えばデータ“１”）が接続されたビッ
ト線はプリチャージされない、つまり０Ｖにされる。一
方、しきい値電圧を高くしたくないメモリセル（例えば
データ“０”）が接続されたビット線ＢＬは所定の電位
にプリチャージされる。非選択のワード線には負電圧
（−２Ｖ）が印加されるためプリチャージされていない
ビット線に接続されたメモリセルであっても書込みは行
なわれない。なお、書込みの際、各選択メモリセルのソ
ースはフローティング（オープン）にされる。データ消
去時には、ワード線ＷＬ（コントロールゲート）に負の
高電圧（例えば−１０Ｖ）を印加するとともにビット線
ＢＬおよびソース線ＳＬに０Ｖを印加してＦＮトンネル
現象によりメモリセルのフローティングゲートから負の
電荷を引き抜いてそのしきい値電圧を低くするように構
成されている。

【００４９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、テスト時に外部端子に供給される電圧
をメモリアレイ内のワード線に伝達したり遮断したりす
るためのスイッチとその制御回路に適用した場合につい
て説明したが、本発明は外部端子に供給される電圧をメ
モリアレイ内のビット線に伝達したり遮断したりするた
めのスイッチとその制御回路に適用することができる。

【００５０】また、実施例においては、コマンドをデー
タ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｎより入力するように構
成しているが、外部からチップに入力されるチップイネ
ーブル信号ＣＥやアウトイネーブル信号ＯＥ、ライトイ
ネーブル信号ＷＥなどの制御信号の組合せによってコマ
ンドを与えるように構成されていても良い。

【００５１】さらに、上記実施例においては、フローテ
ィングゲートに電荷を蓄積してしきい値を変化させるメ
モリセルからなるフラッシュメモリに適用した実施例を
示したが、絶縁膜の界面に電荷をトラップしてしきい値
を変化させて情報を記憶するメモリセルからなるＥＥＰ
ＲＯＭに対しても適用することができる。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、本発明は、テスト時
に外部端子に供給される高電圧をメモリアレイに伝達し
てテストを行なうように構成される半導体記憶装置に広
く利用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、テスト時
に外部端子に供給される電圧をメモリアレイに伝達した
り遮断したりするためのスイッチとその制御回路を備
え、外部からの供給電圧を用いてテストを行なう半導体
記憶装置において、テスタがテスト中にいちいち印加電
圧をリセットする必要をなくし、連続してテストを行な
え、これによってテスト所要時間を短縮するとともにテ
スタの負担を軽減することができる。特に、フラッシュ
メモリのような電気的に書込み、消去可能な不揮発性半
導体記憶装置に適用した場合においては、各メモリセル
のしきい値分布を調べるしきい値分布テストの所要時間
を短縮するとともにテスタの負担を軽減できるようにな
る。

【図面の簡単な説明】

【図１】本発明を適用して有効な半導体記憶装置の一例
としてのフラッシュメモリの実施例を示すブロック図で
ある。

【図２】外部電圧をメモリアレイに伝達するスイッチと
その制御回路と電源回路の構成例を示す回路構成図であ
る。

【図３】図２の回路における各信号のタイミングを示す
タイミングチャートである。

【図４】実施例のフラッシュメモリにおける外部電圧を
伝達するスイッチ素子と電源電圧を伝達するスイッチ素
子の構造とリーク電流の経路を示す断面図である。

【図５】実施例のフラッシュメモリに使用される高耐圧
スイッチＭＯＳＦＥＴと通常のＭＯＳＦＥＴの構造を示
す断面図である。

【図６】メモリアレイと選択回路の概略構成を示す回路
構成図である。

【符号の説明】

１０メモリアレイ１１制御信号の入力バッファ回路１２アドレスデコーダ回路１７データ入出力バッファ回路２３電源回路２６制御回路４１〜４３外部端子５０電圧切換え分配回路６１〜６５レベルシフタ５１〜５４電圧を伝達するスイッチ素子７１，７２スイッチ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４８１Ｇ０１Ｒ 31/28 Ｗ 27/115 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 (72)発明者和田正志東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者桑原修一秋田県南秋田郡天王町字長沼64 アキタ電子株式会社内Ｆターム(参考） 2G132 AA08 AB01 AE11 AG09 AK07 AL09 5B025 AA03 AB01 AC01 AD09 AD16 AE05 AE09 5F083 EP02 EP22 EP77 ZA20 5F101 BA01 BB02 BD27 BE14 BH26 5L106 AA10 DD31

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、第１方向に配列さ
れた複数のメモリセルの選択端子が接続された複数の選
択線と、第２方向に配列された複数のメモリセルのデー
タ入出力端子が接続された複数の信号線とを有するメモ
リアレイを備え、半導体チップ上に半導体集積回路とし
て形成された半導体記憶装置において、上記半導体チップには、該半導体チップ上の回路全体の
動作に必要とされる電源電圧が供給される電源端子とは
別に、テスト時に上記メモリアレイに供給される上記電
源電圧と異なる電圧値の第１電圧が供給可能な外部端子
が設けられ、該外部端子から上記メモリアレイへ上記第
１電圧を伝達する経路の途中にはＮチャネル型もしくは
Ｐチャネル型のＭＯＳトランジスタからなる第１スイッ
チ素子が設けられていることを特徴とする半導体記憶装
置。
【請求項２】テスト時に半導体チップの外部から上記
メモリアレイに供給される上記第１電圧は、上記選択線
に供給されることを特徴とする請求項１に記載の半導体
記憶装置。
【請求項３】テスト時に半導体チップの外部から上記
メモリアレイに供給される上記第１電圧は、上記信号線
に供給されることを特徴とする請求項１に記載の半導体
記憶装置。
【請求項４】上記メモリセルは、しきい値電圧の高低
により情報を記憶する不揮発性記憶素子であることを特
徴とする請求項１〜３のいずれかに記載の半導体記憶装
置。
【請求項５】上記メモリセルは電気的に情報の書込み
が可能であり、上記半導体チップには上記電源電圧と異
なる第２電圧を生成する電圧生成回路が設けられ、該電
圧生成回路で生成された第２電圧は情報の書込みの際に
上記メモリアレイへ伝達されるように構成され、上記第
２電圧を上記メモリアレイへ伝達する経路の途中に上記
第１スイッチ素子がオン状態のときはオフ状態に制御さ
れる第２スイッチ素子が設けられていることを特徴とす
る請求項４に記載の半導体記憶装置。
【請求項６】上記第１スイッチ素子がオフ状態に制御
され、また上記第２スイッチ素子がオン状態に制御され
ているときに、上記メモリアレイへ上記第１電圧に代え
て電源電圧を供給する第３スイッチ素子が設けられてい
ることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】上記第３スイッチ素子がオン状態に制御
されるとき、上記電圧生成回路は停止状態に制御される
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】上記電圧生成回路の出力電圧を遮断可能
なスイッチ手段が設けられ、上記第３スイッチ素子がオ
ン状態に制御されるとき、該スイッチ手段が遮断状態に
制御されることを特徴とする請求項６に記載の半導体記
憶装置。
【請求項９】上記電源電圧と異なる第１電圧が供給可
能な外部端子は、チップが外部からアクセス可能な状態
にあるか否かを示す信号を出力する端子であることを特
徴とする請求項４〜８のいずれかに記載の半導体記憶装
置。
【請求項１０】上記第１スイッチ素子は、高耐圧構造
を有するＭＯＳトランジスタからなることを特徴とする
請求項１〜９のいずれかに記載の半導体記憶装置。