JP2006222367A - 不揮発性半導体メモリ装置、駆動方法、及び製造方法 - Google Patents
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Abstract
【解決手段】メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線BL1,・・・及び制御線CL1,・・・を有し、これらの各対のビット線BL1,・・・及び制御線CL1,・・・の間に、複数個の2トランジスタ構成のメモリセル10,・・・がそれぞれ配置されている。複数個のメモリセル10,・・・は、直列に接続され、且つ、1つおきにビット線BL1,・・・と制御線CL1,・・・とにコンタクトが取られている。メモリセル10,・・・における第1ゲート電極GL1,・・・及び第2ゲート電極GR1,・・・がチャネルに対して直交する方向に帯状に形成されている。
【選択図】図1
Description
書き込み時において、ソース領域に基準電圧Vs(=0V)、ドレイン領域にドレイン電圧Vd(=5.0V)、制御ゲート電極に正電圧Vcg(=1.0V)、第1、第2メモリゲート電極に正電圧Vmg(=7.0V)をそれぞれ印加する。これにより、反転層形成領域に反転層が形成され、この両側の第1、第2蓄積層形成領域の表面に蓄積層が形成される。ソース側の蓄積層から供給された電子が反転層内を加速され、この一部がドレイン側で、第2積層膜内のエネルギー障壁を越える高エネルギー電子(Hot-Electron)となり、この高エネルギー電子の一部が、ある確率で第2積層膜に注入される。
図1は、本発明の実施例1であるSSI方式のMONOS型不揮発性半導体メモリ装置におけるメモリセルアレイ部の構成例を示す概略の回路図である。
(1) 本実施例1のSSI方式
図3は、図2(b)のメモリセル10における書き込みの電圧条件の一例を示す断面図である。図4(a)、(b)は、図3の書き込み説明図である。
図5及び図6に対して電圧印加条件等が逆になるだけである。即ち、基板20は0V、左側不純物領域23は6V、左側ゲート電極GLは6V、右側ゲート電極GRはゲート電圧Vg=4Vにする。右側不純物領域領域24には、所定のソース電流Is(=5μA程度)を供給して制御する。これにより、図5及び図6と同様に、右側ゲート絶縁膜26の電子の有る無しに関わらず、チャネルを流れる電流を一定(例えば、5μA程度)にすることができ、小電流での書き込みが良好に行える。
図8は、図2(b)のメモリセル10における消去の電圧条件の一例を示す断面図である。図9(a)〜(c)は、図8の消去の説明図であり、同図(a)はメモリセルの断面図、同図(b)は同図(a)の右側ゲート絶縁膜26・右側不純物領域24間の接合箇所の部分拡大図、及び同図(c)はエネルギーバンド図である。
図10は、図2(b)のメモリセル10における読み出しの電圧条件の一例を示す断面図である。図11(a)〜(c)は、図10の読み出しの説明図である。
図1では、例えば、メモリトランジスタ12−(i+1)に書き込む時の電圧条件が示されているが、このメモリトランジスタ12−(i+1)に書き込む際には、これに隣接するメモリトランジスタ12−i,11−(i+2)がディスターブ(誤書き込み)を受けない構成になっている。以下、ディスターブについて詳細に説明する。
図14(a)において、例えば、同一行のメモリセル10−(i+1)〜10−(i+3)におけるメモリトランジスタ12−(i+1),11−(i+2),12−(i+2),11−(i+3),12−(i+3)中のメモリトランジスタ12−(i+1)にデータを書き込む場合、電圧印加条件として仮に、各メモリトランジスタ12−(i+1),・・・のゲート電圧が8V、及び各メモリトランジスタ12−(i+1),・・・のソース・ドレイン電圧が0Vになっているとする。
図15(a)〜(d)は、図1のメモリセルアレイ部の書き込み時の電圧印加条件及び電流供給条件を示す回路図である。
図16(a)〜(d)は、図1のメモリセルアレイ部の右側読み出し時の電圧印加条件を示す回路図である。
図17(a)〜(d)は、図1のメモリセルアレイ部の左側読み出し時の電圧印加条件を示す回路図である。
基板(例えば、p型シリコン基板)20の表面内には、レジストマスク等を用いたホトリソグラフィ技術等により、各メモリセル10を分離するための図19(a)に示す複数本の帯状の素子分離領域21を横方向並列に形成すると共に、この各素子分離領域21間に帯状のアクティブ領域22を横方向にそれぞれ形成する。化学的気相成長法(以下、「CVD」という。)等により、シリコン基板20の全面に第1ゲート絶縁膜材からなる左側ゲート絶縁膜(例えば、O/N/Oからなる3層構造の左側ONO酸化膜)25を形成し、更に、その上に、犠牲膜となる窒化膜(SiN)30を堆積する。窒化膜30上に図示しないレジスト膜を形成し、このレジスト膜をフォトリソグラフィ技術等によりエッチングして図示しないマスクパターン(レジストパターン等)を形成する。マスクパターンをマスクにして、窒化膜30における左側ゲート電極部、右側不純物領域(例えば、ドレイン領域)、及び隣メモリセル右側ゲート電極部箇所を、図19に示す縦方向平行に、エッチングにより除去して第1開口部31を形成する。
CVD等により、全面に第1ゲート電極材(例えば、左側ゲート電極用n+ポリシリコン)を堆積する。n+ポリシリコンを全面エッチングし、第1開口部31の内壁側面に、n+ポリシリコンからなるサイドウォール(SW)状の左側ゲート電極GLを形成する。サイドウォール(SW)幅がゲート長となる。
窒化膜30及び左側ゲート電極GLをマスクにしたセルフアラインにより、左側ゲート電極GL間の開口部31aから隣、砒素等の不純物イオンを注入して拡散により右側不純物領域(例えば、ドレイン領域)24を形成する。CVD等により、全面にNSG絶縁膜32を堆積して開口部31aを埋め込み、全面エッチングにより平坦化した後、エッチング液等で窒化膜30の除去を行うと共に、この窒化膜30下の左側ゲートONO膜25における上部の酸化膜(O)及びこの下の窒化膜(N)の除去を行う。
CVD等により、全面に第2ゲート絶縁膜材からなる右側ゲート絶縁膜(例えば、O/N/Oからなる3層構造の右側ONO酸化膜)26を形成し、更に、その上に、第2ゲート電極材(例えば、右側電極用n+ポリシリコン)33を堆積する。
全面エッチングによりn+ポリシリコン33をエッチングし、左側ゲート電極GLの側壁に付着した右側ONO酸化膜26からなるゲート電極間絶縁膜27の側面に、n+ポリシリコン33からなるサイドウォール(SW)状の、右側ゲート電極GRを形成する。右側デート電極GR間の第2開口部34から、隣、砒素等の不純物イオンを注入し拡散して左側不純物領域(例えば、ソース領域)23を形成する。
CVD等により、全面に中間絶縁膜35を堆積し、図示しないレジスト等をエッチングマスクとして、図20に示すようなコンタクトホール36を形成する。全面に配線層を形成してコンタクトホール36を埋め込み、ホトリソグラフィ技術等により、配線層を所定のパーンにエッチングして配線37を形成し、その後、保護膜の被着等を行えば、不揮発性半導体メモリ装置の製造が終了する。
(a) マスク合わせずれによるメモリセル特性のばらつきがない。
(b) マスク合わせ余裕を取る必要がないため、メモリセルサイズを縮小できる。
(c) メモリセル形成がマスク2層でできるため、製造コストを低減できる。
(d) 本実施例2の製造方法では、基板として、例えばp型シリコン基板20を用いているが、pウエル、p型SOI層等の他のものを用いても良い。又、図18の断面構造や図19、図20のレイアウトは、図示以外の他の形態に変更したり、或いは、製造工程や使用材料等も種々の変更が可能である。
メモリセル
11,11−i,11−(i+1),11−(i+2),11−(i+3)
メモリトランジスタ
12,12−i,12−(i+1),12−(i+2),12−(i+3)
メモリトランジスタ
20 基板
21 素子分離領域
22 アクティブ領域
22a チャネル形成領域
23 左側不純物領域
24 右側不純物領域
25 左側ゲート絶縁膜
26 右側ゲート絶縁膜
27 ゲート電極間絶縁膜
29 空乏層
30 窒化膜
31,31a ,34 開口部
32 NSG絶縁膜
33 n+ポリシリコン
35 中間絶縁膜
36 コンタクトホール
37 配線
BL1,BL2.BL3,BL4 ビット線
CL1,CL2,CL3,CL4 制御線
GL 左側ゲート電極
GR 右側ゲート電極
Claims (9)
- 基板に複数個のメモリセルがマトリックス状に形成された不揮発性半導体メモリ装置において、
前記メモリセルは、
前記基板の表面内に形成された第1導電型のアクティブ領域と、
前記アクティブ領域内においてチャネル形成領域を挟んで形成された第2導電型の第1不純物領域及び第2導電型の第2不純物領域と、
電荷蓄積能力を有し、前記チャネル形成領域上において前記第1不純物領域寄りに形成された第1ゲート絶縁膜と、
電荷蓄積能力を有し、前記チャネル形成領域上において前記第2不純物領域寄りに形成された第2ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
前記チャネル形成領域上に形成されたゲート電極間絶縁膜と、
前記第1ゲート電極と前記ゲート電極間絶縁膜を介して隣り合って配置されて前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
を有することを特徴とする不揮発性半導体メモリ装置。 - 請求項1記載の不揮発性半導体メモリ装置において、
前記基板上においてチャネルと平行に形成された複数対のビット線及び制御線を有し、
隣り合う前記複数個のメモリセルは、前記各対のビット線及び制御線の間に、お互いの前記第1不純物領域と前記第2不純物領域とが隣り合うように、且つ電気的に接続するように配置され、且つ、1つおきに前記ビット線と前記制御線とにコンタクトが取られ、前記メモリセルにおける前記第1ゲート電極及び前記第2ゲート電極が前記チャネルに対して直交する方向に帯状に形成されていることを特徴とする不揮発性半導体メモリ装置。 - 請求項1又は2記載の不揮発性半導体メモリ装置において、
前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜は、絶縁膜、前記電荷蓄積能力を有する電荷蓄積膜、及び絶縁膜の3層構造により、それぞれ構成されていることを特徴とする不揮発性半導体メモリ装置。 - 請求項3記載の不揮発性半導体メモリ装置において、
前記電荷蓄積膜は、窒化膜で構成されていることを特徴とする不揮発性半導体メモリ装置。 - 請求項4記載の不揮発性半導体メモリ装置において、
前記3層構造の1層目及び3層目の前記絶縁膜は、酸化膜により構成されていることを特徴とする不揮発性半導体メモリ装置。 - 請求項1〜5のいずれか1項に記載の不揮発性半導体メモリ装置において、
前記第2ゲート絶縁膜に電子を注入してデータを書き込む場合には、前記第1不純物領域よりも高い電圧を前記第2不純物領域に印加し、前記第1ゲート電極よりも高い電圧を前記第2ゲート電極に印加し、且つ、前記チャンネル形成領域を流れる電流を定電流制御するようにしてデータの書き込みを行うことを特徴とする不揮発性半導体メモリ装置の駆動方法。 - 請求項1〜5のいずれか1項に記載の不揮発性半導体メモリ装置において、
前記第2ゲート絶縁膜に格納されたデータを読み出す場合には、前記第1ゲート電極及び前記第1不純物領域に電圧を印加し、前記第1ゲート電極下に空乏層を広げて前記第1ゲート絶縁膜のデータの影響を受けないようにして前記第2絶縁膜のデータの読み出しを行うことを特徴とする不揮発性半導体メモリ装置の駆動方法。 - 基板の表面内に第1導電型のアクティブ領域を形成する工程と、
前記基板の全面に第1ゲート絶縁膜材を形成すると共に、前記第1ゲート絶縁膜材上に犠牲膜を形成し、マスクパターンをマスクにして、前記犠牲膜における前記アクティブ領域箇所をエッチングし、第1開口部を形成する工程と、
全面に第1ゲート電極材を形成し、前記第1ゲート電極材を全面エッチングして前記第1開口部の内壁側面に、前記第1ゲート電極材からなる第1ゲート電極を形成する工程と、
前記第1開口部を有する前記犠牲膜と前記第1ゲート電極とをマスクにして、不純物イオンを前記アクティブ領域に注入して第2導電型の第2不純物領域を形成する工程と、
絶縁膜により前記第1開口部を埋め込んで平坦化した後、エッチングにより前記犠牲膜を除去する工程と、
全面に第2ゲート絶縁膜材を形成した後、前記第2ゲート絶縁膜材上に第2ゲート電極材を形成する工程と、
前記第2ゲート電極材を全面エッチングして前記第1ゲート電極の側壁箇所に前記第2ゲート電極材及び前記第2ゲート絶縁膜材を残し、前記第1ゲート電極の側壁に付着した前記第2ゲート絶縁膜材からなるゲート電極間絶縁膜と、前記基板上に付着した前記第2ゲート絶縁膜材からなる第2ゲート絶縁膜と、前記第2ゲート絶縁膜及び前記ゲート電極間絶縁膜に付着した前記第2ゲート電極材からなる第2ゲート電極とを形成する工程と、
前記第2ゲート電極間の第2開口部から不純物イオンを前記アクティブ領域に注入して第2導電型の第1不純物領域を形成する工程と、
を有することを特徴とする不揮発性半導体メモリ装置の製造方法。 - 請求項8記載の不揮発性半導体メモリ装置の製造方法において、
前記基板は、シリコン基板により形成され、
前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜は、酸化膜、前記電荷蓄積能力を有する窒化膜、及び酸化膜の3層構造により、それぞれ形成されていることを特徴とする不揮発性半導体メモリ装置の製造方法。
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