JP5039099B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
(1)本発明の不揮発性半導体記憶装置は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、電流供給制御用トランジスタ、または電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
(2)また、本発明の不揮発性半導体記憶装置は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、電流供給制御用トランジスタ、および電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
(3)さらに、本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、不揮発性記憶部は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、または不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタのいずれか一方を備え、電流供給制御用トランジスタ、または電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
(4)また、本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、該不揮発性記憶部は、電圧源と不揮発性メモリセルとの間に直列接続された電流供給制御用トランジスタ、および不揮発性メモリセルと基準電位との間に直列接続された電流吸収制御用トランジスタとを備え、電流供給制御用トランジスタ、および電流吸収制御用トランジスタは、電流−電圧特性における電流飽和領域で動作させることにより、データ書き込み時に、不揮発性メモリセルに流れる電流を制御するものである。
1a フラッシュメモリ(不揮発性記憶部)
2 制御回路
3 入出力回路
4 アドレスバッファ
5 行デコーダ
6 列デコーダ
7 ベリファイセンスアンプ回路
8 高速リードセンスアンプ回路
9 書き込み回路
10 フラッシュメモリアレイ
11 電源回路
11a 電流トリミング回路(トリミング部)
12 定電流源用トランジスタ(電流吸収制御用トランジスタ)
13 ラッチスイッチ
14 否定論理積回路
15 書き込みラッチ
16 トリミングレジスタ(トリミング情報格納部)
17 デコーダ回路
18 カレントミラー回路
18a,18b トランジスタ
19,20 トランジスタ
21 CPU(中央情報処理装置)
22 CPG
23 DMAC
24 タイマ
25 SCI
26 ROM
27 BSC
28 RAM
100 メモリゲート
101 電荷蓄積層
102 選択ゲート
103 ソース
104 ドレイン
105 半導体基板
MM メモリセル(不揮発性メモリセル)
ZM 階層MOSトランジスタ
CM チャージ用トランジスタ(電流供給制御用トランジスタ)
MC マイクロコンピュータ(半導体集積回路装置)
IOP1〜IOP9 入出力ポート
BL ビット線
CG 選択ゲート線
MG メモリゲート線
SL ソース線
LBL 副ビット線
MBL 主ビット線
Claims (4)
- ビット線とソース線と第1制御線と第2制御線とに接続される不揮発性メモリを複数有し、
夫々の前記不揮発性メモリは、ドレイン端子を前記ビット線に、ソース端子を前記ソース線に、チャネル上に形成された第1制御端子を前記第1制御線に、前記チャネル上に形成された第2制御端子を前記第2制御線に、夫々接続され、
前記第1制御端子と前記チャネルとの間に電荷蓄積層を有し、前記電荷蓄積層に捕獲する電子の量により前記不揮発性メモリの記憶状態が決定され、
前記不揮発性メモリの書込み動作において、前記ビット線と前記ソース線と前記第1制御線との夫々に書込み動作を行なうための電圧を印加するとともに、書込み対象の不揮発性メモリにおいて書換回数とデータの保持特性のいずれを優先するかに応じて前記第2制御線に第1書込み電圧と第2書込み電圧のいずれか一方の書込み電圧を選択的に印加され、
前記書換回数を優先する場合に前記第2制御線に印加する前記第1書込み電圧は、前記データの保持特性を優先する場合に前記第2制御線に印加する前記第2書込み電圧と比較して高い電圧であり、
前記不揮発性メモリの前記ドレイン端子と前記ソース端子間の前記チャネルを流れる電流と、前記第2制御端子に印加される前記第1書込み電圧または前記第2書込み電圧とにより生じる電子が、前記第1制御端子に印加する電圧により前記電荷蓄積層に注入されるように制御を行うことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記第1書込み電圧または前記第2書込み電圧のいずれの電圧を印加するかの情報を格納するレジスタを有することを特徴とする不揮発性半導体記憶装置。 - 請求項1または2記載の不揮発性半導体記憶装置において、
前記第1端子は電荷蓄積領域を有することをと特徴とする不揮発性半導体記憶装置。 - 請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリへの書込み動作において、前記第2制御線に前記書込み電圧を印加し、前記ソース線と前記ビット線とに前記書込み動作を行うための電圧を印加した後、前記第1制御線に前記書込み動作を行なうための電圧を印加する制御を行うことを特徴とする不揮発性半導体記憶装置。
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