JPH06349285A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06349285A JPH06349285A JP13746893A JP13746893A JPH06349285A JP H06349285 A JPH06349285 A JP H06349285A JP 13746893 A JP13746893 A JP 13746893A JP 13746893 A JP13746893 A JP 13746893A JP H06349285 A JPH06349285 A JP H06349285A
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Abstract
(57)【要約】
【目的】 自動書込みモードを行なう論理回路の構成が
簡単な不揮発性半導体記憶装置を提供する。 【構成】 比較回路１は、ＮＯＲ回路３および２つのイ
ンバータ２，４を含み、一括消去されたメモリトランジ
スタ３０のデータを「１」とする場合に用いられる。入
力データが「０」でありメモリトランジスタ３０のデー
タが「１」であるときはデータの再書込みを行なう。入
力データが「０」でありメモリトランジスタ３０のデー
タが「０」であるときはデータの書込みを完了する。入
力データが「１」であるときはメモリトランジスタ３０
のデータに関係なく書込みを完了する。
簡単な不揮発性半導体記憶装置を提供する。 【構成】 比較回路１は、ＮＯＲ回路３および２つのイ
ンバータ２，４を含み、一括消去されたメモリトランジ
スタ３０のデータを「１」とする場合に用いられる。入
力データが「０」でありメモリトランジスタ３０のデー
タが「１」であるときはデータの再書込みを行なう。入
力データが「０」でありメモリトランジスタ３０のデー
タが「０」であるときはデータの書込みを完了する。入
力データが「１」であるときはメモリトランジスタ３０
のデータに関係なく書込みを完了する。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に、入力データをメモリセルに自動的に書
込む自動書込モードを備えた不揮発性半導体記憶装置に
関する。
置に関し、特に、入力データをメモリセルに自動的に書
込む自動書込モードを備えた不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】電気的に書替え可能な不揮発性半導体記
憶装置の１つとしてフラッシュメモリ４０がある。この
メモリ４０は一括消去型（全ビット同時に消去）であ
り、バイト単位での書替えはできないが、１つのメモリ
トランジスタ３０（メモリセル）で１ビットを構成でき
るため、安価な不揮発性半導体記憶装置となり得るもの
である。
憶装置の１つとしてフラッシュメモリ４０がある。この
メモリ４０は一括消去型（全ビット同時に消去）であ
り、バイト単位での書替えはできないが、１つのメモリ
トランジスタ３０（メモリセル）で１ビットを構成でき
るため、安価な不揮発性半導体記憶装置となり得るもの
である。
【０００３】図３はこのようなフラッシュメモリ４０の
メモリトランジスタ３０の構造を示す一部破断した断面
図である。図においてＰ型基板３１の表面には所定の間
隔でＮ+ 拡散層３２，３３が形成されていて、それぞれ
ドレイン，ソースを構成する。ドレイン３２はアレイ内
でビット線と接続されており、ソース３３は通常接地電
位となっている。ドレイン３２−ソース３３間において
Ｐ型基板３１上には絶縁膜３６を介してフローティング
ゲート３５が形成されており、さらにフローティングゲ
ート３５上には絶縁膜３７を介してコントロールゲート
３４が形成されている。コントロールゲート３４は、メ
モリトランジスタ３０を制御するための電極であり、ア
レイ内ではワード線と接続されている。フローティング
ゲート３５は、書込により電子を捕獲し、電源をオフし
ても書込後の状態を保持している。そして消去時には電
子を放出する。フローティングゲート３５−基板３１間
の絶縁膜３６は、通常１００Å厚の酸化膜で形成され、
トンネル酸化膜と言われる。トンネル酸化膜と言われる
のは、消去時トンネル現象によってフローティングゲー
ト３５内の電子をドレイン３２またはソース３３に放出
するからである。コントロールゲート３４−フローティ
ングゲート３５間の絶縁膜３７は、通常２００Å厚の酸
化膜で形成される。また図中、ドレイン３２，ソース３
３，コントロールゲート３４に印加する電圧をそれぞれ
ＶD ，ＶS ，ＶG とし、ドレイン３２に流れる電流をＩ
D とする。
メモリトランジスタ３０の構造を示す一部破断した断面
図である。図においてＰ型基板３１の表面には所定の間
隔でＮ+ 拡散層３２，３３が形成されていて、それぞれ
ドレイン，ソースを構成する。ドレイン３２はアレイ内
でビット線と接続されており、ソース３３は通常接地電
位となっている。ドレイン３２−ソース３３間において
Ｐ型基板３１上には絶縁膜３６を介してフローティング
ゲート３５が形成されており、さらにフローティングゲ
ート３５上には絶縁膜３７を介してコントロールゲート
３４が形成されている。コントロールゲート３４は、メ
モリトランジスタ３０を制御するための電極であり、ア
レイ内ではワード線と接続されている。フローティング
ゲート３５は、書込により電子を捕獲し、電源をオフし
ても書込後の状態を保持している。そして消去時には電
子を放出する。フローティングゲート３５−基板３１間
の絶縁膜３６は、通常１００Å厚の酸化膜で形成され、
トンネル酸化膜と言われる。トンネル酸化膜と言われる
のは、消去時トンネル現象によってフローティングゲー
ト３５内の電子をドレイン３２またはソース３３に放出
するからである。コントロールゲート３４−フローティ
ングゲート３５間の絶縁膜３７は、通常２００Å厚の酸
化膜で形成される。また図中、ドレイン３２，ソース３
３，コントロールゲート３４に印加する電圧をそれぞれ
ＶD ，ＶS ，ＶG とし、ドレイン３２に流れる電流をＩ
D とする。
【０００４】図４はメモリトランジスタ３０のＶG −Ｉ
D 特性である。消去状態におけるメモリトランジスタ３
０のしきい値は一般に低く、その値をＶTHE とする。メ
モリにデータを書込む場合は、ドレイン３２およびコン
トロールゲート３４に正の高電圧を印加し、ソース３３
を接地電位にする。これによりドレイン３２−ソース３
３間にチャネルが形成されて電流が流れるとともに、ド
レイン３２の空乏層内でホットエレクトロンが発生す
る。このホットエレクサロンは、コントロールゲート３
４に印加された正の高電圧によって発生する電界によ
り、フローティングゲート３５へ引張られて捕獲され
る。このフローティングゲート３５内に捕獲された電子
によって発生する電界より、メモリトランジスタ３０の
しきい値が高い方へシフトしてＶTHP となる。
D 特性である。消去状態におけるメモリトランジスタ３
０のしきい値は一般に低く、その値をＶTHE とする。メ
モリにデータを書込む場合は、ドレイン３２およびコン
トロールゲート３４に正の高電圧を印加し、ソース３３
を接地電位にする。これによりドレイン３２−ソース３
３間にチャネルが形成されて電流が流れるとともに、ド
レイン３２の空乏層内でホットエレクトロンが発生す
る。このホットエレクサロンは、コントロールゲート３
４に印加された正の高電圧によって発生する電界によ
り、フローティングゲート３５へ引張られて捕獲され
る。このフローティングゲート３５内に捕獲された電子
によって発生する電界より、メモリトランジスタ３０の
しきい値が高い方へシフトしてＶTHP となる。
【０００５】メモリのデータを消去する場合は、ソース
３３に正の高電圧を印加し、コントロールゲート３４を
接地電位とし、ドレイン３２をフローティング状態にす
る。これによりフローティングゲート３５に捕獲された
電子がソース３３−フローティングゲート３５間の電界
によって生ずるトンネル現象によりソース３３に放出さ
れ、メモリトランジスタ３０のしきい値が低い方へシフ
トしてＶTHE となる。そして、たとえば書込によりしき
い値が高くなりＶTHP となった状態がデータ「０」とし
て扱われ、消去によりしきい値が低くなりＶTHE となっ
た状態がデータ「１」として扱われる。
３３に正の高電圧を印加し、コントロールゲート３４を
接地電位とし、ドレイン３２をフローティング状態にす
る。これによりフローティングゲート３５に捕獲された
電子がソース３３−フローティングゲート３５間の電界
によって生ずるトンネル現象によりソース３３に放出さ
れ、メモリトランジスタ３０のしきい値が低い方へシフ
トしてＶTHE となる。そして、たとえば書込によりしき
い値が高くなりＶTHP となった状態がデータ「０」とし
て扱われ、消去によりしきい値が低くなりＶTHE となっ
た状態がデータ「１」として扱われる。
【０００６】図５はフラッシュメモリ４０の構成を示す
ブロック図である。図においてこのフラッシュメモリ４
０にはメモリアレイ５１が設けられており、メモリアレ
イ５１には多数のメモリトランジスタ３０が二次元的に
配置されている。各メモリトランジスタ３０のコントロ
ールゲート３４はワード線によってロウデコーダ４２に
接続され、ドレイン３２はビット線によってコラムゲー
ト４４に接続されている。アドレスはアドレスバッファ
４１を介してロウデーコダ４２またはコラムデコーダ４
３に入力され、それぞれの出力により１本のワード線お
よび１つのコラムゲート４４が選択されビット線と接続
される。
ブロック図である。図においてこのフラッシュメモリ４
０にはメモリアレイ５１が設けられており、メモリアレ
イ５１には多数のメモリトランジスタ３０が二次元的に
配置されている。各メモリトランジスタ３０のコントロ
ールゲート３４はワード線によってロウデコーダ４２に
接続され、ドレイン３２はビット線によってコラムゲー
ト４４に接続されている。アドレスはアドレスバッファ
４１を介してロウデーコダ４２またはコラムデコーダ４
３に入力され、それぞれの出力により１本のワード線お
よび１つのコラムゲート４４が選択されビット線と接続
される。
【０００７】書込時には、入力データがデータピン４５
から入力バッファ４６および入力データラッチ回路４７
を介して書込回路４８に入力され、そのデータが選択さ
れたメモリトランジスタ３０に書込まれる。このとき書
込まれるメモリトランジスタ３０のビット線は高電圧を
印加され、他のメモリトランジスタ３０のビット線は低
電圧たとえば接地電位とされる。また、選択されたワー
ド線は高電圧を印加され、非選択のワード線は接地電位
とされる。
から入力バッファ４６および入力データラッチ回路４７
を介して書込回路４８に入力され、そのデータが選択さ
れたメモリトランジスタ３０に書込まれる。このとき書
込まれるメモリトランジスタ３０のビット線は高電圧を
印加され、他のメモリトランジスタ３０のビット線は低
電圧たとえば接地電位とされる。また、選択されたワー
ド線は高電圧を印加され、非選択のワード線は接地電位
とされる。
【０００８】一方、読出時には、書込時同様１つのワー
ド線と１つのビット線が選択される。選択されたワード
線は読出用電源電位ＶCC（ただし、ＶTHE ＜ＶCC＜Ｖ
THP であり、通常ＶCC＝５Ｖである）となり、センサー
アンプ４９が動作状態となる。図４に示すように、消去
状態のメモリトランジスタ３０においてはそのしきい値
ＶTHE が読出用電源電位ＶCCより小さいため大きなドレ
イン電流ＩD が流れる。また、書込状態のメモリトラン
ジスタ３０においてはそのしきい値ＶTHP が読出用電源
電位ＶCCよりも大きいためドレイン電流ＩD は流れな
い。センスアンプ４９は、このようにドレイン電流ＩD
が流れるか流れないかによってトランジスタ３０のデー
タを検知し、検知したデータを出力バッファ５０を介し
てデータピン４５へ出力する。
ド線と１つのビット線が選択される。選択されたワード
線は読出用電源電位ＶCC（ただし、ＶTHE ＜ＶCC＜Ｖ
THP であり、通常ＶCC＝５Ｖである）となり、センサー
アンプ４９が動作状態となる。図４に示すように、消去
状態のメモリトランジスタ３０においてはそのしきい値
ＶTHE が読出用電源電位ＶCCより小さいため大きなドレ
イン電流ＩD が流れる。また、書込状態のメモリトラン
ジスタ３０においてはそのしきい値ＶTHP が読出用電源
電位ＶCCよりも大きいためドレイン電流ＩD は流れな
い。センスアンプ４９は、このようにドレイン電流ＩD
が流れるか流れないかによってトランジスタ３０のデー
タを検知し、検知したデータを出力バッファ５０を介し
てデータピン４５へ出力する。
【０００９】また、一括消去する場合は、すべてのメモ
リトランジスタ３０のソース３３を消去回路５２に接続
し、ソース３３に高電圧を印加することにより全てのデ
ータを同時に消去する。
リトランジスタ３０のソース３３を消去回路５２に接続
し、ソース３３に高電圧を印加することにより全てのデ
ータを同時に消去する。
【００１０】なお、上記の説明では書込み、読出しおよ
び消去するための制御回路が必要であるがここでは省略
している。
び消去するための制御回路が必要であるがここでは省略
している。
【００１１】次に、フラッシュメモリ４０の動作の１つ
である自動書込モードについて説明する。自動書込モー
ドによらない通常の書込モードにおいては、まず書込モ
ードにして書込みを行ない、次に読出モードにしてその
書込まれた状態が充分であるかどうかをチェックし、も
し不充分である場合には再度書込モードにして追加書込
みを行なう。そして、十分に書込まれた状態になるまで
この動作を繰り返す。これらのモード設定および書込み
チェックは外部より行なう。
である自動書込モードについて説明する。自動書込モー
ドによらない通常の書込モードにおいては、まず書込モ
ードにして書込みを行ない、次に読出モードにしてその
書込まれた状態が充分であるかどうかをチェックし、も
し不充分である場合には再度書込モードにして追加書込
みを行なう。そして、十分に書込まれた状態になるまで
この動作を繰り返す。これらのモード設定および書込み
チェックは外部より行なう。
【００１２】このような書込動作をすべてチップ内部で
行なうようにしたのが自動書込モードである。図６はそ
のフローチャートである。ステップ（図ではＳと略記す
る。）Ｓ１において書込みたいアドレスとデータを入力
すると、ステップＳ２においてチップ内部で書込みが実
行され、ステップＳ３において書込み状態がチェックさ
れる。ステップＳ３において書込み状態が十分であれば
書込みが完了し、不充分であればステップＳ２に戻って
再度書込みが行なわれる。
行なうようにしたのが自動書込モードである。図６はそ
のフローチャートである。ステップ（図ではＳと略記す
る。）Ｓ１において書込みたいアドレスとデータを入力
すると、ステップＳ２においてチップ内部で書込みが実
行され、ステップＳ３において書込み状態がチェックさ
れる。ステップＳ３において書込み状態が十分であれば
書込みが完了し、不充分であればステップＳ２に戻って
再度書込みが行なわれる。
【００１３】図７は書込みデータをチェックする比較回
路５３の電気回路図である。この比較回路はＰチャネル
ＭＯＳトランジスタ５５、ＮチャネルＭＯＳトランジス
タ５６および３つのインバータ５７，５８，５９を含
む。ＰチャネルＭＯＳトランジスタ５５およびＮチャネ
ルＭＯＳトランジスタ５６のソースはノード６０を介し
て互いに接続されており、ＰチャネルＭＯＳトランジス
タ５５およびＮチャネルＭＯＳトランジスタ５６のドレ
インはそれぞれインバータ５７の入力ノードおよび出力
ノードに接続されている。また、ノード６０はインバー
タ５８の入力ノードに接続されており、インバータ５８
の出力ノードはインバータ５９の入力ノードに接続さ
れ、インバータ５９の出力ノードはインバータ５８の入
力ノードに接続されている。なお、インバータ５９はイ
ンバータ５８の出力を保持するためのものである。Ｐチ
ャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳ
トランジスタ５６のゲートは入力データラッチ回路４７
に接続され、インバータ５７の入力ノードはセンスアン
プ４９に接続され、インバータ５８の出力ノードは制御
回路５４に接続される。
路５３の電気回路図である。この比較回路はＰチャネル
ＭＯＳトランジスタ５５、ＮチャネルＭＯＳトランジス
タ５６および３つのインバータ５７，５８，５９を含
む。ＰチャネルＭＯＳトランジスタ５５およびＮチャネ
ルＭＯＳトランジスタ５６のソースはノード６０を介し
て互いに接続されており、ＰチャネルＭＯＳトランジス
タ５５およびＮチャネルＭＯＳトランジスタ５６のドレ
インはそれぞれインバータ５７の入力ノードおよび出力
ノードに接続されている。また、ノード６０はインバー
タ５８の入力ノードに接続されており、インバータ５８
の出力ノードはインバータ５９の入力ノードに接続さ
れ、インバータ５９の出力ノードはインバータ５８の入
力ノードに接続されている。なお、インバータ５９はイ
ンバータ５８の出力を保持するためのものである。Ｐチ
ャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳ
トランジスタ５６のゲートは入力データラッチ回路４７
に接続され、インバータ５７の入力ノードはセンスアン
プ４９に接続され、インバータ５８の出力ノードは制御
回路５４に接続される。
【００１４】入力データラッチ回路４７からの信号は、
入力データが「１」であるときは「Ｈ」レベルとなり、
入力データが「０」であるときは「Ｌ」レベルとなる。
また、センスアンプ４９からの信号は、メモリトランジ
スタ３０のデータが「１」であるときは「Ｈ」レベルと
なり、メモリトランジスタ３０のデータが「０」である
ときは「Ｌ」レベルとなる。また、比較回路５３から制
御回路５４へ「Ｌ」レベルの信号が出力されたときはデ
ータの再書込みが行なわれ、「Ｈ」レベルの信号が出力
されたときはデータの書込みが完了する。
入力データが「１」であるときは「Ｈ」レベルとなり、
入力データが「０」であるときは「Ｌ」レベルとなる。
また、センスアンプ４９からの信号は、メモリトランジ
スタ３０のデータが「１」であるときは「Ｈ」レベルと
なり、メモリトランジスタ３０のデータが「０」である
ときは「Ｌ」レベルとなる。また、比較回路５３から制
御回路５４へ「Ｌ」レベルの信号が出力されたときはデ
ータの再書込みが行なわれ、「Ｈ」レベルの信号が出力
されたときはデータの書込みが完了する。
【００１５】しかして、一括消去されたメモリトランジ
スタ３０のデータを「１」とした場合、入力データが
「０」であるときは入力データラッチ回路４７から
「Ｌ」レベルの信号がＰチャネルＭＯＳトランジスタ５
５およびＮチャネルＭＯＳトランジスタ５６のゲートに
入力され、ＰチャネルＭＯＳトランジスタ５５がオン状
態となる。書込まれたメモリトランジスタ３０のデータ
が「０」であるときは、センスアンプ４９からの「Ｌ」
レベルの信号がＰチャネルＭＯＳトランジスタ５５を介
してインバータ５８に入力され、「Ｈ」レベルの信号が
制御回路５４に出力されて、データの書込みが完了す
る。また、書込まれたメモリトランジスタ３０のデータ
が「１」であるときは、センスアンプ４９からの「Ｈ」
レベルの信号がＰチャネルＭＯＳトランジスタ５５を介
してインバータ５８に入力され、「Ｌ」レベルの信号が
制御回路５４に出力され、データの再書込みが行なわれ
る。
スタ３０のデータを「１」とした場合、入力データが
「０」であるときは入力データラッチ回路４７から
「Ｌ」レベルの信号がＰチャネルＭＯＳトランジスタ５
５およびＮチャネルＭＯＳトランジスタ５６のゲートに
入力され、ＰチャネルＭＯＳトランジスタ５５がオン状
態となる。書込まれたメモリトランジスタ３０のデータ
が「０」であるときは、センスアンプ４９からの「Ｌ」
レベルの信号がＰチャネルＭＯＳトランジスタ５５を介
してインバータ５８に入力され、「Ｈ」レベルの信号が
制御回路５４に出力されて、データの書込みが完了す
る。また、書込まれたメモリトランジスタ３０のデータ
が「１」であるときは、センスアンプ４９からの「Ｈ」
レベルの信号がＰチャネルＭＯＳトランジスタ５５を介
してインバータ５８に入力され、「Ｌ」レベルの信号が
制御回路５４に出力され、データの再書込みが行なわれ
る。
【００１６】一方、入力データが「１」であるときは入
力データラッチ回路４７から「Ｈ」レベルの信号がＰチ
ャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳ
トランジスタ５６のゲートに入力され、ＮチャネルＭＯ
Ｓトランジスタ５６がオン状態となる。書込まれたメモ
リトランジスタ３０のデータが「１」であるときは、セ
ンスアンプ４９からの「Ｈ」レベルの信号がインバータ
５７、ＮチャネルＭＯＳトランジスタ５６およびインバ
ータ５８を介してそのまま制御回路５４に出力されてデ
ータの書込みが完了する。
力データラッチ回路４７から「Ｈ」レベルの信号がＰチ
ャネルＭＯＳトランジスタ５５およびＮチャネルＭＯＳ
トランジスタ５６のゲートに入力され、ＮチャネルＭＯ
Ｓトランジスタ５６がオン状態となる。書込まれたメモ
リトランジスタ３０のデータが「１」であるときは、セ
ンスアンプ４９からの「Ｈ」レベルの信号がインバータ
５７、ＮチャネルＭＯＳトランジスタ５６およびインバ
ータ５８を介してそのまま制御回路５４に出力されてデ
ータの書込みが完了する。
【００１７】なお、一括消去されたメモリトランジスタ
３０のデータを「１」としているので、入力データが
「１」のとき書込み後のトランジスタ３０のデータが
「０」となることはない。
３０のデータを「１」としているので、入力データが
「１」のとき書込み後のトランジスタ３０のデータが
「０」となることはない。
【００１８】また、この比較回路５３は一括消去された
メモリトランジスタ３０のデータを「０」とした場合も
同様に動作するが、説明は省略される。
メモリトランジスタ３０のデータを「０」とした場合も
同様に動作するが、説明は省略される。
【００１９】
【発明が解決しようとする課題】従来のフラッシュメモ
リ４０にあっては、自動書込みモードにおいて入力デー
タが「１」であるか「０」であるかに関係なく入力デー
タとメモリトランジスタ３０のデータを比較していたの
で、比較回路５３の構成が複雑であるという問題点があ
った。
リ４０にあっては、自動書込みモードにおいて入力デー
タが「１」であるか「０」であるかに関係なく入力デー
タとメモリトランジスタ３０のデータを比較していたの
で、比較回路５３の構成が複雑であるという問題点があ
った。
【００２０】この発明は上記のような問題点を解消する
ためになされたものであり、その目的とするところは、
自動書込みモードを行なう論理回路の構成が簡単な不揮
発性半導体記憶装置を提供することにある。
ためになされたものであり、その目的とするところは、
自動書込みモードを行なう論理回路の構成が簡単な不揮
発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】この発明の第１の不揮発
性半導体記憶装置は入力データ「０」または「１」をメ
モリセルに書込んだ後、前記入力データと前記メモリセ
ルに書込まれたデータとを比較し、前記入力データと前
記メモリセルに書込まれたデータとが一致しない場合は
再書込みを行なう不揮発性半導体記憶装置において、前
記入力データが「０」であるときのみ前記入力データと
前記メモリセルに書込まれたデータとを比較する論理回
路を設けたことを特徴としている。
性半導体記憶装置は入力データ「０」または「１」をメ
モリセルに書込んだ後、前記入力データと前記メモリセ
ルに書込まれたデータとを比較し、前記入力データと前
記メモリセルに書込まれたデータとが一致しない場合は
再書込みを行なう不揮発性半導体記憶装置において、前
記入力データが「０」であるときのみ前記入力データと
前記メモリセルに書込まれたデータとを比較する論理回
路を設けたことを特徴としている。
【００２２】また、この発明の第２の不揮発性半導体記
憶装置は入力データ「０」または「１」をメモリセルに
書込んだ後、前記入力データと前記メモリセルに書込ま
れたデータとを比較し、前記入力データと前記メモリセ
ルに書込まれたデータとが一致しない場合は再書込みを
行なう不揮発性半導体記憶装置において、前記入力デー
タが「１」であるときのみ前記入力データと前記メモリ
セルに書込まれたデータと比較する論理回路を設けたこ
とを特徴としている。
憶装置は入力データ「０」または「１」をメモリセルに
書込んだ後、前記入力データと前記メモリセルに書込ま
れたデータとを比較し、前記入力データと前記メモリセ
ルに書込まれたデータとが一致しない場合は再書込みを
行なう不揮発性半導体記憶装置において、前記入力デー
タが「１」であるときのみ前記入力データと前記メモリ
セルに書込まれたデータと比較する論理回路を設けたこ
とを特徴としている。
【００２３】
【作用】この発明にかかる不揮発性半導体記憶装置にあ
っては、自動書込みモードにおいて入力データが「０」
または「１」のいずれかのときのみ入力データとメモリ
セルに書込まれたデータとを比較するようにしたので、
入力データが「０」であるか「１」であるかに関係なく
入力データとメモリセルに書込まれたデータとを比較し
ていた従来に比べ、自動書込みモードを行なう論理回路
の構成を簡単化することができる。
っては、自動書込みモードにおいて入力データが「０」
または「１」のいずれかのときのみ入力データとメモリ
セルに書込まれたデータとを比較するようにしたので、
入力データが「０」であるか「１」であるかに関係なく
入力データとメモリセルに書込まれたデータとを比較し
ていた従来に比べ、自動書込みモードを行なう論理回路
の構成を簡単化することができる。
【００２４】
【実施例】以下に、この発明の一実施例によるフラッシ
ュメモリを説明する。このフラッシュメモリにおいては
一括消去されたメモリトランジスタ３０のデータが
「１」として扱われ、書込まれたメモリトランジスタ３
０のデータが「０」として扱われる。
ュメモリを説明する。このフラッシュメモリにおいては
一括消去されたメモリトランジスタ３０のデータが
「１」として扱われ、書込まれたメモリトランジスタ３
０のデータが「０」として扱われる。
【００２５】図１はこのフラッシュメモリの自動書込み
モードにおいて用いられる比較回路１の電気回路図であ
る。この比較回路１はＮＯＲ回路３と２つのインバータ
２，４を含む。インバータ２の出力ノードはＮＯＲ回路
３の一方入力ノード３ｂに接続されており、ＮＯＲ回路
３の出力ノードはインバータ４の入力ノードに接続され
ている。ＮＯＲ回路３の他方入力ノード３ａは入力デー
タラッチ回路４７に接続され、インバータ２の入力ノー
ドはセンスアンプ４９に接続され、インバータ４の出力
ノードは制御回路５４に接続される。
モードにおいて用いられる比較回路１の電気回路図であ
る。この比較回路１はＮＯＲ回路３と２つのインバータ
２，４を含む。インバータ２の出力ノードはＮＯＲ回路
３の一方入力ノード３ｂに接続されており、ＮＯＲ回路
３の出力ノードはインバータ４の入力ノードに接続され
ている。ＮＯＲ回路３の他方入力ノード３ａは入力デー
タラッチ回路４７に接続され、インバータ２の入力ノー
ドはセンスアンプ４９に接続され、インバータ４の出力
ノードは制御回路５４に接続される。
【００２６】しかして、入力データが「０」である場
合、入力データラッチ回路４７からの信号は「Ｌ」レベ
ルとなり、ＮＯＲ回路３の出力はセンスアンプ４９から
の信号と同相になる。すなわち、十分な書込みが行なわ
れておらずメモリトランジスタ３０のデータが「１」で
ありセンスアンプ４９からの出力が「Ｈ」レベルであれ
ばＮＯＲ回路３の出力は「Ｈ」レベルとなる。したがっ
て、比較回路１の出力は「Ｌ」レベルとなり、再度の書
込みが制御回路５４に指令される。また、十分な書込み
が行なわれ、メモリトランジスタ３０のデータが「０」
でありセンスアンプ４９からの出力が「Ｌ」レベルであ
ればＮＯＲ回路３の出力は「Ｌ」レベルとなる。したが
って、比較回路１の出力は「Ｈ」レベルとなり、自動書
込みの完了が制御回路５４に指令される。一方、入力デ
ータが「１」である場合は、入力データラッチ回路４６
からの信号は「Ｈ」レベルであるので、センスアンプ４
８からの出力の如何にかかわらず比較回路１の出力は
「Ｈ」レベルとなり、常に書込みの完了が制御回路５４
に指令される。
合、入力データラッチ回路４７からの信号は「Ｌ」レベ
ルとなり、ＮＯＲ回路３の出力はセンスアンプ４９から
の信号と同相になる。すなわち、十分な書込みが行なわ
れておらずメモリトランジスタ３０のデータが「１」で
ありセンスアンプ４９からの出力が「Ｈ」レベルであれ
ばＮＯＲ回路３の出力は「Ｈ」レベルとなる。したがっ
て、比較回路１の出力は「Ｌ」レベルとなり、再度の書
込みが制御回路５４に指令される。また、十分な書込み
が行なわれ、メモリトランジスタ３０のデータが「０」
でありセンスアンプ４９からの出力が「Ｌ」レベルであ
ればＮＯＲ回路３の出力は「Ｌ」レベルとなる。したが
って、比較回路１の出力は「Ｈ」レベルとなり、自動書
込みの完了が制御回路５４に指令される。一方、入力デ
ータが「１」である場合は、入力データラッチ回路４６
からの信号は「Ｈ」レベルであるので、センスアンプ４
８からの出力の如何にかかわらず比較回路１の出力は
「Ｈ」レベルとなり、常に書込みの完了が制御回路５４
に指令される。
【００２７】なお、この実施例では一括消去されたメモ
リトランジスタ３０のデータを「１」としているので、
入力データが「１」である場合にはメモリトランジスタ
３０へのデータの書込みは行なわれれず、データの書込
みが不充分であると判断されることはあり得ない。した
がって、入力データが「１」である場合に常に書込みを
完了することとしても何ら問題はない。
リトランジスタ３０のデータを「１」としているので、
入力データが「１」である場合にはメモリトランジスタ
３０へのデータの書込みは行なわれれず、データの書込
みが不充分であると判断されることはあり得ない。した
がって、入力データが「１」である場合に常に書込みを
完了することとしても何ら問題はない。
【００２８】次に、この発明の他の実施例によるフラッ
シュメモリについて説明する。このフラッシュメモリに
あっては、一括消去されたメモリトランジスタ３０のデ
ータが「０」として扱われ、書込まれたメモリトランジ
スタ３０のデータが「１」として扱われる。
シュメモリについて説明する。このフラッシュメモリに
あっては、一括消去されたメモリトランジスタ３０のデ
ータが「０」として扱われ、書込まれたメモリトランジ
スタ３０のデータが「１」として扱われる。
【００２９】図２はこの自動書込みモードにおいて用い
られる比較回路５の電気回路図である。この比較回路５
はインバータ６とＮＡＮＤ回路７とを含み、インバータ
６の出力ノードはＮＡＮＤ回路７の一方入力ノード７ｂ
に接続されている。ＮＡＮＤ回路７の他方入力ノード７
ａは入力データラッチ回路４７に接続され、インバータ
６の入力ノードはセンスアンプ４９に接続され、ＮＡＮ
Ｄ回路７の出力ノードは制御回路５４に接続される。
られる比較回路５の電気回路図である。この比較回路５
はインバータ６とＮＡＮＤ回路７とを含み、インバータ
６の出力ノードはＮＡＮＤ回路７の一方入力ノード７ｂ
に接続されている。ＮＡＮＤ回路７の他方入力ノード７
ａは入力データラッチ回路４７に接続され、インバータ
６の入力ノードはセンスアンプ４９に接続され、ＮＡＮ
Ｄ回路７の出力ノードは制御回路５４に接続される。
【００３０】しかして、入力データが「１」である場
合、入力データラッチ回路４７からの信号は「Ｈ」レベ
ルとなり、ＮＡＮＤ回路７の出力はセンスアンプ４９か
らの信号と同相となる。すなわち、データの書込みが不
充分でありセンスアンプ４９からの出力が「Ｌ」レベル
であれば、ＮＡＮＤ回路７の出力は「Ｌ」レベルとな
る。したがって、比較回路５の出力は「Ｌ」レベルとな
り、再度の書込みが制御回路５４に指令される。また、
十分にデータが書込まれセンスアンプ４９からの出力が
「Ｈ」レベルであれば、ＮＡＮＤ回路７の出力は「Ｈ」
レベルとなる。したがって、比較回路５の出力は「Ｈ」
レベルとなり、書込みの完了が制御回路５４に指令され
る。一方、入力データが「０」である場合には、入力デ
ータラッチ回路４７からの信号は「Ｌ」レベルでありセ
ンスアンプ４９の出力に関係なく比較回路５の出力は
「Ｈ」レベルとなる。したがって、入力データが「０」
である場合には、常に書込みの完了が制御回路５４に指
令される。
合、入力データラッチ回路４７からの信号は「Ｈ」レベ
ルとなり、ＮＡＮＤ回路７の出力はセンスアンプ４９か
らの信号と同相となる。すなわち、データの書込みが不
充分でありセンスアンプ４９からの出力が「Ｌ」レベル
であれば、ＮＡＮＤ回路７の出力は「Ｌ」レベルとな
る。したがって、比較回路５の出力は「Ｌ」レベルとな
り、再度の書込みが制御回路５４に指令される。また、
十分にデータが書込まれセンスアンプ４９からの出力が
「Ｈ」レベルであれば、ＮＡＮＤ回路７の出力は「Ｈ」
レベルとなる。したがって、比較回路５の出力は「Ｈ」
レベルとなり、書込みの完了が制御回路５４に指令され
る。一方、入力データが「０」である場合には、入力デ
ータラッチ回路４７からの信号は「Ｌ」レベルでありセ
ンスアンプ４９の出力に関係なく比較回路５の出力は
「Ｈ」レベルとなる。したがって、入力データが「０」
である場合には、常に書込みの完了が制御回路５４に指
令される。
【００３１】なお、この実施例では一括消去されたメモ
リトランジスタ３０のデータを「０」としているので、
入力データが「０」である場合にはメモリトランジスタ
３０へのデータの書込みは行なわれず、データの書込み
が不充分であると判断されることはあり得ない。したが
って、入力データが「０」である場合に常に書込みが完
了することとしても何ら問題はない。
リトランジスタ３０のデータを「０」としているので、
入力データが「０」である場合にはメモリトランジスタ
３０へのデータの書込みは行なわれず、データの書込み
が不充分であると判断されることはあり得ない。したが
って、入力データが「０」である場合に常に書込みが完
了することとしても何ら問題はない。
【００３２】
【発明の効果】以上のように、この発明によれば、自動
書込みモードにおいて入力データが「０」または「１」
のいずれか一方のときのみ入力データとメモリセルのデ
ータを比較するようにしたので、入力データが「０」で
あるか「１」であるかに関係なく入力データとメモリセ
ルのデータを比較していた従来に比べ、自動書込みモー
ドを行なう論理回路の回路構成を簡単化することができ
る。
書込みモードにおいて入力データが「０」または「１」
のいずれか一方のときのみ入力データとメモリセルのデ
ータを比較するようにしたので、入力データが「０」で
あるか「１」であるかに関係なく入力データとメモリセ
ルのデータを比較していた従来に比べ、自動書込みモー
ドを行なう論理回路の回路構成を簡単化することができ
る。
【図１】この発明の一実施例によるフラッシュメモリの
自動書込みモードにおいて用いられる比較回路の電気回
路図である。
自動書込みモードにおいて用いられる比較回路の電気回
路図である。
【図２】この発明の他の実施例によるフラッシュメモリ
の自動書込みモードにおいて用いられる比較回路の電気
回路図である。
の自動書込みモードにおいて用いられる比較回路の電気
回路図である。
【図３】フラッシュメモリのメモリトランジスタの構造
を示す一部破断した断面図である。
を示す一部破断した断面図である。
【図４】図３に示したメモリトランジスタのＶG −ＩD
特性を示す図である。
特性を示す図である。
【図５】フラッシュメモリの構成を示すブロック図であ
る。
る。
【図６】フラッシュメモリの自動書込みモードのフロー
チャートである。
チャートである。
【図７】従来のフラッシュメモリの自動書込みモードに
おいて用いられる比較回路の電気回路図である。
おいて用いられる比較回路の電気回路図である。
１，５ 比較回路 ２，４，６ インバータ ３ ＮＯＲ回路 ７ ＮＡＮＤ回路
Claims (2)
- 【請求項１】 入力データ「０」または「１」をメモリ
セルに書込んだ後、前記入力データと前記メモリセルに
書込まれたデータとを比較し、前記入力データと前記メ
モリセルに書込まれたデータとが一致しない場合は再書
込を行なう不揮発性半導体記憶装置において、 前記入力データが「０」であるときのみ前記入力データ
と前記メモリセルに書込まれたデータとを比較する論理
回路を設けたことを特徴とする、不揮発性半導体記憶装
置。 - 【請求項２】 入力データ「０」または「１」をメモリ
セルに書込んだ後、前記入力データと前記メモリセルに
書込まれたデータとを比較し、前記入力データと前記メ
モリセルに書込まれたデータとが一致しない場合は再書
込を行なう不揮発性半導体記憶装置において、 前記入力データが「１」であるときのみ前記入力データ
と前記メモリセルに書込まれたデータとを比較する論理
回路を設けたことを特徴とする、不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13746893A JPH06349285A (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13746893A JPH06349285A (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349285A true JPH06349285A (ja) | 1994-12-22 |
Family
ID=15199317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13746893A Withdrawn JPH06349285A (ja) | 1993-06-08 | 1993-06-08 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349285A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080063A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置、アドレス割り付け方法及びベリファイ方法 |
| KR100912518B1 (ko) * | 2007-08-01 | 2009-08-18 | 스펜션 엘엘씨 | 반도체 장치, 어드레스 할당 방법 및 검증 방법 |
| JP2011170971A (ja) * | 2011-06-10 | 2011-09-01 | Spansion Llc | 半導体装置およびベリファイ方法 |
-
1993
- 1993-06-08 JP JP13746893A patent/JPH06349285A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080063A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置、アドレス割り付け方法及びベリファイ方法 |
| GB2436272A (en) * | 2005-01-27 | 2007-09-19 | Spansion Llc | Semiconductor device, address assignment method, and verify method |
| US7433219B2 (en) | 2005-01-27 | 2008-10-07 | Spansion Llc | Method and apparatus for address allotting and verification in a semiconductor device |
| US7813154B2 (en) | 2005-01-27 | 2010-10-12 | Spansion Llc | Method and apparatus for address allotting and verification in a semiconductor device |
| GB2436272B (en) * | 2005-01-27 | 2011-01-19 | Spansion Llc | Semiconductor device, address assignment method, and verify method |
| US8023341B2 (en) | 2005-01-27 | 2011-09-20 | Spansion Llc | Method and apparatus for address allotting and verification in a semiconductor device |
| TWI407440B (zh) * | 2005-01-27 | 2013-09-01 | Spansion Llc | 於半導體裝置中位址分配與驗證之方法及裝置 |
| KR100912518B1 (ko) * | 2007-08-01 | 2009-08-18 | 스펜션 엘엘씨 | 반도체 장치, 어드레스 할당 방법 및 검증 방법 |
| JP2011170971A (ja) * | 2011-06-10 | 2011-09-01 | Spansion Llc | 半導体装置およびベリファイ方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |