JP4346482B2 - 不揮発性記憶装置及び不揮発性記憶装置の検証方法 - Google Patents

Description

本発明は、不揮発性記憶装置及び不揮発性記憶装置の検証方法に関し、特にメモリセルの検証をより適切に実行可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法に関する。

一度記憶された情報は電源を切っても、消去や書き込みをしない限りそのデータが消えないという不揮発性の特性を有する不揮発性メモリ又はフラッシュメモリ（以下、単に「メモリセル」という）が知られている。メモリセルにデータを書き込む場合、メモリセルの各端子に所定の電圧を加えて書き込みを行う方法と、メモリセルのソース−ドレイン間に一定の電流を流して書き込みを行う方法とがある。

メモリセルのソース−ドレイン間に一定の電流を流して書き込みを行う方法について更に説明する。
図１は、従来の不揮発性記憶装置の構成の一部を示す回路図である。不揮発性記憶装置は、電流源回路１０６、電流源回路１０７（スイッチ１２４を含む）、複数のメモリセル１１５−１及び１１５−２（図中２個のみ記載）、複数のビット線１１７（図中１本のみ記載）、複数のワード線１１８−１及び１１８−２（図中２本のみ記載）、複数のソース線１１９（図中１本のみ記載）を備える。ここでは、２つのメモリセル１１５−１及び１１５−２が、ソース線１１９を共用しているメモリセルアレイ１１２で説明する。しかし、更に多くのメモリセル１１５がソース線１１９を共用していても良いし、ソース線１１９を共用していなくても良い。

ビット線１１７は、Ｙ（第１）方向に延伸する。ワード線１１８−１及び１１８−２は、Ｙ方向（第１）と実質的に垂直なＸ方向（第２）に延伸する。実質的とは、誤差の範囲内での意味である（以下同じ）。ソース線１１９は、Ｘ方向に延伸する。

メモリセル１１５−１及び１１５−２は、複数のビット線１１７と複数のワード線１１８−１及び１１８−２とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をソース−ドレイン間に流し、その際に発生するチャネルホットエレクトロンで書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。メモリセル１１５−１は、コントロールゲートをワード線１１８−１に、ソースをソース線１１９に、ドレインをビット線１１７にそれぞれ接続している。メモリセル１１５−２は、コントロールゲートをワード線１１８−２に、ソースをソース線１１９に、ドレインをビット線１１７にそれぞれ接続している。

電流源回路１０６は、書き込みを行うメモリセル（ここでは、メモリセル１１５−１又は１１５−２）及び対応するビット線１１７に実質的に一定である定電流を供給可能である。電流源回路１０７は、スイッチ１２４を介してビット線１１７に電流を供給する。

このメモリセル１１５−１へのデータの書き込み動作は、以下のようにして行う。
まず、複数のビット線１１７から選択ビット線１１７ｓを、複数のワード線１１８から選択ワード線１１８−１ｓを、複数のソース線から選択ソース線１１９ｓをそれそれ選択する。この選択ビット線１１７ｓ及び選択ワード線１１８−１ｓにより、複数のメモリセルから選択セル１１５−１ｓが選択される。次に、選択ソース線１１９ｓに電圧Ｖ_ＳＷ（ソース電圧）を、選択ワード線１１８−１ｓに電圧Ｖ_ＷＷ（ゲート電圧）をそれぞれ印加し、電流源回路１０６により選択ソース線１１９ｓ−選択セル１１５−１ｓのソース−選択セル１１５−１ｓのドレイン−選択ビット線１１７ｓの経路で予め設定された定電流を流す。このとき、選択ビット線１１７ｓの電圧Ｖ_ＢＷ（ドレイン電圧）は、Ｖ_ＷＷ−Ｖ_ｔｈとなる。ただし、Ｖ_ｔｈは、選択メモリセル１１５−１ｓの閾値電圧である。このとき、選択メモリセル１１５−１ｓに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル１１５−１ｓにデータが書き込まれる。

このメモリセル１１５−１へのデータの読み出しは、以下のようにして行う。
まず、複数のビット線１１７から選択ビット線１１７ｓを、複数のワード線１１８から選択ワード線１１８−１ｓをそれぞれ選択する。複数のソース線１１９は、０Ｖに固定され選択されない。この選択ビット線１１７ｓ及び選択ワード線１１８−１ｓにより、複数のメモリセルから選択セル１１５−１ｓが選択される。次に、選択ワード線１１８−１に電圧Ｖ_ＷＲ（ゲート電圧）を、選択ビット線１１７ｓに電圧Ｖ_ＢＲ（ドレイン電圧）をそれぞれ印加する。センスアンプ（図示されず）により、選択ビット線１１７ｓ−選択セル１１５−１ｓのドレイン−選択セル１１５−１ｓのソース−対応するソース線１１９（０Ｖ）の経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷（格納されたデータ）により電流の大きさが変動するので、データを読み出すことができる。

上記の場合、選択セル１１５−１ｓにおいて書き込み動作を行うとき、電流制御（選択セル１１５−１ｓに定電流を流す）で行うので、ビット線１１７の電圧は定電圧ではない。選択セル１１５−１ｓの閾値電圧Ｖ_ｔｈが大きい場合、そのドレイン電圧（＝ビット線１１７の電圧Ｖ_ＢＷ＝Ｖ_ＷＷ−Ｖ_ｔｈ）は小さくなる。その場合、選択ビット線１１７ｓ上の選択セル１１５−１ｓとソース線１１９を共通にするメモリセル１１５−２（以下、非選択セル１１５−２）においても、そのドレイン電圧とソース電圧（固定値）との差が大きくなる。そのため、非選択セル１１５−２でもチャネルホットエレクトロンが発生し易くなる。その結果、非選択セルへのデータの誤書き込み（書き込みディスターブ）が発生することが考えられる。

一方、上記のような閾値電圧Ｖ_ｔｈの大きいメモリセル１１５−１ｓがあっても、電流制御の書き込みでは、そのメモリセルに対する書き込みが正しく行われる。そのため、閾値電圧Ｖ_ｔｈの大きいメモリセル１１５を書き込みができるか出来ないかでスクリーニングすることが出来ない。

メモリセルに書き込み動作を行うとき、ビット線及びソース線を共通にする他のメモリセルにディスターブを与えるメモリセルをスクリーニングすることが可能な技術が望まれる。メモリセルの書き込み動作による評価の信頼性を向上する技術が望まれる。メモリセルの信頼性を向上する技術が望まれる。

関連する技術として、特開平１１−８６５７２号公報に半導体不揮発性メモリの技術が開示されている。この半導体不揮発性メモリは、メモリセルアレイと、複数のワード線と、複数のビット線と、行選択回路と、列選択回路とを備える。但し、メモリセルアレイは、複数のメモリセルがマトリックス状に配置されている。複数のワード線は、各行のメモリセルのゲートに共通に接続されている。複数のビット線は、各列のメモリセルのドレインに共通に接続されている。行選択回路は、ワード線を選択する。列選択回路は、ビット線を選択する。そして、複数のワード線及びビット線のなかから１つのワード線及びビット線を選択して１つのメモリセルを選択し、選択メモリセルに対するデータの記録及び消去を行う。この半導体不揮発性メモリは、第１電位印加手段と、第２電位印加手段と、零電位印加手段とを備えたことを特徴とする。ただし、第１電位印加手段は、前記選択メモリセルに選択ワード線及び選択ビット線の何れかを介して接続される非選択メモリセルに対し第１の電位を印加する。第２電位印加手段は、第１電位印加手段により第１の電位の印加後、第１の時間が経過すると前記選択メモリセルに前記第１の電位のほぼ倍電圧を有する第２の電位を第２の時間の間印加する。零電位印加手段は、前記第２の時間が経過すると前記選択メモリセルに印加されている第２の電位を零電位にし、第２の電位が零電位後に前記第１の時間が経過すると前記非選択メモリセルに印加されている第１の電位を零電位にするとを備えたことを特徴とする。

特開２００４−１４０５２号公報

従って、本発明の目的は、メモリセルに書き込み動作を行うとき、ビット線及びソース線を共通にする他のメモリセルにディスターブを与えるメモリセルをスクリーニングすることが可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。

また、本発明の他の目的は、メモリセルの書き込み動作に関する評価の信頼性を向上することができる不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。

本発明の更に他の目的は、メモリセルの信頼性を向上する不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明の不揮発性記憶装置は、複数のビット線（１７）と、複数のワード線（１８）と、複数のメモリセル（１５）と、複数のソース線（１９）と、電流源（６）と、電圧制御部（１４）とを具備する。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である。複数のソース線（１９）は、複数のメモリセル（１５）のうちビット線（１７）を共通にする複数のメモリセル（１５）の組ごとに一本づつ設けられている。電流源（６）は、メモリセル（１５）及び対応するビット線（１７）に定電流を供給可能である。電圧制御部（１４）は、ビット線（１７）を所定の電圧以上に保持する。複数のビット線（１７）から選択される選択ビット線（１７ｓ）と、複数のワード線（１８）から選択される選択ワード線（１８ｓ）とにより複数のメモリセル（１５）から選択される選択セル（１５ｓ）への書き込み動作時、電圧制御部（１４）は、選択ビット線（１７ｓ）を所定の電圧以上に保持する。所定の電圧は、選択ビット線（１７ｓ）の電圧が当該所定の電圧以上の場合、選択ビット線（１７ｓ）上の選択セル（１５ｓ）とソース線（１９）を共通にする非選択セル（１５）に対して誤書き込みが発生しない電圧である。
本発明では、選択セル（１５ｓ）とソース線（１９）を共通にする選択ビット線（１７ｓ）上の非選択セル（１５）に誤書き込みを発生させる電圧が、選択ビット線（１７ｓ）に発生しないようにできる。それにより、閾値電圧の大きい選択セル（１５ｓ）に対する書き込みを無くし、同時に、非選択セル（１５）に誤書き込みを起こさないようにすることができる。

上記の不揮発性記憶装置において、電圧制御部（１４）は、メモリセル（１５）の書き込みテストの際の書き込み動作時に選択ビット線（１７ｓ）を所定の電圧以上に保持する。
本発明では、電圧制御部（１４）をメモリセル（１５）の書き込みテストの際の書き込み動作時に用いることで、閾値電圧の大きい選択セル（１５ｓ）に対する書き込みを無くし、当該選択セル（１５ｓ）を書き込みテストで検出することが可能となる。同時に、非選択セル（１５）に誤書き込みを起こさないようにすることができる。

上記の不揮発性記憶装置において、電圧制御部（１４）は、クランプ回路（２６＋２７）を含む。
クランプ回路（２６＋２７）は、簡単な構成で実現できる点で好ましい。

上記課題を解決するために本発明の不揮発性記憶装置の検証方法は、（ａ）複数のワード線（１８）から選択ワード線（１８ｓ）を選択するステップと、（ｂ）複数のビット線（１７）から選択ビット線（１７ｓ）を選択するステップと、（ｃ）選択ビット線（１７ｓ）を所定の電圧以上に保持しながら、選択ワード線（１８ｓ）と選択ビット線（１７ｓ）とで選択される選択セル（１５ｓ）と選択ビット線（１７ｓ）とに定電流を流してデータの書き込み動作を行うステップと、（ｄ）選択セル（１５ｓ）に書き込みが行われているか否かを判定するステップとを具備する。所定の電圧は、選択ビット線（１７ｓ）の電圧が所定の電圧以上の場合、選択ビット線（１７ｓ）上の選択セル（１５ｓ）とソース線（１９）を共通にする非選択セル（１５）に対して誤書き込みが発生しない電圧である。ここで、不揮発性記憶装置（１）は、複数のビット線（１７）と、複数のワード線（１８）と、複数のメモリセル（１５）と、複数のソース線（１９）と、電流源（６）と、電圧制御部（１４）とを具備する。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である。複数のソース線（１９）は、複数のメモリセル（１５）のうちビット線（１７）を共通にする複数のメモリセル（１５）の組ごとに一本づつ設けられている。電流源（６）は、メモリセル（１５）及び対応するビット線（１７）に定電流を供給可能である。電圧制御部（１４）は、ビット線（１７）を所定の電圧以上に保持する。

上記の不揮発性記憶装置の検証方法において、（ｄ）ステップは、（ｄ１）選択セル（１５ｓ）に書き込みが行われていない場合、選択セル（１５ｓ）を不合格と判定する。

上記の不揮発性記憶装置の検証方法において、電圧制御部（１４）は、クランプ回路（２６＋２７）を含む。

上記課題を解決するために本発明の不揮発性記憶装置の検証方法を実行するためのプログラムは、（ａ）複数のワード線（１８）から選択ワード線（１８ｓ）を選択するステップと、（ｂ）複数のビット線（１７）から選択ビット線（１７ｓ）を選択するステップと、（ｃ）選択ビット線（１７ｓ）を所定の電圧以上に保持しながら、選択ワード線（１８ｓ）と選択ビット線（１７ｓ）とで選択される選択セル（１５ｓ）と選択ビット線（１７ｓ）とに定電流を流してデータの書き込み動作を行うステップと、（ｄ）選択セル（１５ｓ）に書き込みが行われているか否かを判定するステップとを具備する。所定の電圧は、選択ビット線（１７ｓ）の電圧が所定の電圧以上の場合、選択ビット線（１７ｓ）上の選択セル（１５ｓ）とソース線（１９）を共通にする非選択セル（１５）に対して誤書き込みが発生しない電圧である。ここで、不揮発性記憶装置（１）は、複数のビット線（１７）と、複数のワード線（１８）と、複数のメモリセル（１５）と、複数のソース線（１９）と、電流源（６）と、電圧制御部（１４）とを具備する。複数のビット線（１７）は、第１方向（Ｙ）に延伸する。複数のワード線（１８）は、第１方向（Ｙ）と実質的に垂直な第２方向（Ｘ）に延伸する。複数のメモリセル（１５）は、複数のビット線（１７）と複数のワード線（１８）とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である。複数のソース線（１９）は、複数のメモリセル（１５）のうちビット線（１７）を共通にする複数のメモリセル（１５）の組ごとに一本づつ設けられている。電流源（６）は、メモリセル（１５）及び対応するビット線（１７）に定電流を供給可能である。電圧制御部（１４）は、ビット線（１７）を所定の電圧以上に保持する。

上記のプログラムにおいて、（ｄ）ステップは、（ｄ１）選択セル（１５ｓ）に書き込みが行われていない場合、選択セル（１５ｓ）を不合格と判定する。

上記のプログラムにおいて、電圧制御部（１４）は、クランプ回路（２６＋２７）を含む。

本発明により、メモリセルに書き込み動作を行うとき、ビット線及びソース線を共通にする他のメモリセルにディスターブを与えるメモリセルをスクリーニングすることができ、書き込み動作に関するメモリセルの評価の信頼性を向上させることができる。

以下、本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の実施の形態に関して、添付図面を参照して説明する。

本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の実施の形態に関して、添付図面を参照して説明する。
図２は、本発明の不揮発性記憶装置の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置１は、第１Ｘデコーダ２、第２Ｘデコーダ３、Ｙデコーダ４、Ｙセレクタ５、スイッチ１３、電圧制御回路１４、複数のビット線１７（図中、２本のみ記載）、複数のワード線１８（図中、１８−１及び１８−２の一組を記載）、複数のソース線１９（図中、１本のみ記載）、複数のメモリセル１５（図中、１５−１及び１５−２の一組を記載）、電流源回路６、電流源回路７、電圧源回路８、電圧源回路９、制御回路１０、センスアンプ１１を具備する。メモリアレイ１２は、行列状に配列された複数のメモリセル１５を備える。

ビット線１７は、Ｙ（第１）方向に延伸する。一端をＹセレクタ５に、他端を電流源回路７にそれぞれ接続されている。ワード線１８（１８−１及び１８−２）は、Ｙ方向（第１）と実質的に垂直なＸ方向（第２）に延伸する。実質的とは、誤差の範囲内での意味である（以下同じ）。一端を第１Ｘデコーダ２に接続されている。ソース線１９は、Ｘ方向に延伸する。一端を第２Ｘデコーダ３に接続されている。ソース線１９は、複数のメモリセル１５のうちビット線１７を共通にする複数のメモリセル１５−１及び１５−２の組ごとに一本づつ設けられている。

ここでは、２つのメモリセル１５−１及び１５−２がソース線１９を共用している。しかし、更に多くのメモリセル１５が組をなし、一本のソース線１９を共用していても良い。

メモリセル１５（１５−１及び１５−２）は、複数のビット線１７と複数のワード線１８とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をソース−ドレイン間に流し、その際に発生するチャネルホットエレクトロンがフローティングゲートへ注入されることでデータが書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。

メモリセル１５−１は、コントロールゲートをワード線１８−１に、ソースをソース線１９に、ドレインをビット線１７にそれぞれ接続している。メモリセル１５−２は、コントロールゲートをワード線１８−２に、ソースをソース線１９に、ドレインをビット線１７にそれぞれ接続している。

第１Ｘデコーダ２は、制御回路１０からの制御信号に基づいて、複数のワード線１８（１８−１及び１８−２）から一つのワード線１８（１８−１又は１８−２）を選択ワード線１８（１８−１又は１８−２）ｓとして選択する（活性化する）。第２Ｘデコーダ３は、制御回路１０からの制御信号に基づいて、複数のソース線１９から一つのソース線１９を選択ソース線１９ｓとして選択する（活性化する）。又は、複数のソース線１９を一括して選択する。Ｙデコーダ４は、制御回路１０からの制御信号に基づいて、制御信号に含まれるアドレス信号をデコードしてＹセレクタ５に出力する。Ｙセレクタ５は、制御回路１０からの制御信号及びＹデコーダ４からのアドレス信号に基づいて、複数のビット線１７から一つのビット線１７を選択ビット線１７ｓとして選択する（活性化する）。スイッチ１３は、制御回路１０からの制御信号に基づいて、Ｙデコーダ４で選択された選択ビット線１７ｓを選択する。又は、複数のビット線１７を一括して選択する。

選択ビット線１７ｓと選択ワード線１８ｓと（選択ソース線１９ｓ）とで複数のメモリセル１５（１５−１及び１５−２）から一つのメモリセル１５（１５−１又は１５−２）が選択セル１５（１５−１又は１５−２）ｓとして選択される。なお、複数のビット線１７が一括して選択された場合、選択ワード線１８ｓ上のメモリセル１５（１５−１又は１５−２）が選択セル１５（１５−１又は１５−２）ｓとして選択される。

電流源回路６は、制御回路１０からの制御信号に基づいて、Ｙセレクタ５を介して、ビット線１７−メモリセル１５（１５−１又は１５−２）−ソース線１９の経路に実質的に一定である定電流を供給可能である。電流源回路７は、制御回路１０からの制御信号に基づいて、ビット線１７に所定の電流を供給可能である。

電圧制御回路１４は、制御回路１０からの制御信号に基づいて、スイッチ１３を介してビット線１７を所定の電圧以上に保持可能である。図３は、本発明の不揮発性記憶装置の実施の形態における構成の概略を示す回路ブロック図である。符番の示す構成は図２と同じである。電圧制御回路１４は、ビット線１７に対して電流源回路６と並列に接続されている。Ｎチャネルのトランジスタ２６と電源ＶＤＤ２７とを備えるクランプ回路に例示される。

電圧制御回路１４は、トランジスタ２６のゲートに外部から任意の電圧Ｖｄｐを印加され、接続されたビット線１７の電圧をＶｄｐ−Ｖｔｎにクランプする。ここで、Ｖｔｎは、トランジスタ２６の閾値電圧である。従って、Ｖｄｐの電圧を制御することで、ビット線１７の電圧を所望の電圧（Ｖｄｐ−Ｖｔｎ）よりも小さくならないように制御することができる。所定の電圧（Ｖｄｐ−Ｖｔｎ）とは、選択ビット線１７ｓの電圧が当該電圧（Ｖｄｐ−Ｖｔｎ）以上の場合、選択ビット線１７ｓ上の選択セル１５−１ｓとソース線１９を共通にする非選択セル（ここでは、メモリセル１５−２）に対して誤書き込みが発生しない電圧である。

図２を参照して、電圧源回路８は、制御回路１０からの制御信号に基づいて、第１Ｘデコーダ２を介してワード線１８（１８−１及び１８−２）に所定の電圧を印加可能である。電圧源回路９は、制御回路１０からの制御信号に基づいて、第２Ｘデコーダ３を介してソース線１９に所定の電圧を印加可能である。

センスアンプ１１は、読み出し動作時に、選択セル１５（１５−１又は１５−２）ｓに流れる電流の大きさに基づいて、選択セル１５ｓに格納されたデータを読み出す。

制御回路１０は、第１Ｘデコーダ２、第２Ｘデコーダ３、Ｙデコーダ４、Ｙセレクタ５、スイッチ１３、電圧制御回路１４、電流源回路６、電流源回路７、電圧源回路８、電圧源回路９、センスアンプ１１の動作を制御する。制御回路１０は、ＣＰＵに例示される。制御回路１０の制御により、書き込み動作、読み出し動作、消去動作及びスクリーニングテストが行われる。制御回路１０の制御は、所定のプログラムに従って行っても良い。そのようなプログラムは、ＲＯＭのような記憶装置（図示されず）に格納されている。

次に、不揮発性記憶装置１における書き込み動作及び読み出し動作について、以下に説明する。

図２を参照して、メモリセル１５（１５−１及び１５−２）へのデータの書き込み動作は、以下のようにして行う。ここでは、メモリセル１５−１を例にして説明するが、メモリセル１５−２の場合も同様である。
まず、第１Ｘデコーダ２により、複数のワード線１８（１８−１及び１８−２）から選択ワード線１８−１ｓが選択される。第２Ｘデコーダ３により、複数のソース線１９から選択ソース線１９ｓが選択される。Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。この選択ビット線１７ｓ及び選択ワード線１８ｓにより複数のメモリセル１５（１５−１又は１５−２）から選択セル１５−１ｓが選択される。

次に、電圧電源回路９により、選択ソース線１９ｓに電圧Ｖ_ＳＷ（ソース電圧、例示：７．５Ｖ）が印加される。電圧電源回路８により、選択ワード線１８−１ｓに電圧Ｖ_ＷＷ（ゲート電圧、例示：１．５Ｖ）が印加される。電流源回路６により、選択ソース線１９ｓ−選択セル１５−１ｓのソース−選択セル１５−１ｓのドレイン−選択ビット線１７ｓの経路で予め設定された定電流が流される。このとき、選択ビット線１７ｓの電圧Ｖ_ＢＷ（ドレイン電圧）は、Ｖ_ＷＷ−Ｖ_ｔｈとなる。ただし、Ｖ_ｔｈは、選択メモリセル１５−１ｓの閾値電圧である。このとき、選択メモリセル１５−１ｓに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル１５−１ｓにデータが書き込まれる。

なお、非選択のソース線１９、ワード線１８（１８−１及び１８−２）及びビット線１７については、上記例示の電圧の場合、それぞれフローティング状態、０Ｖ、３．２Ｖに設定される。

図２を参照して、このメモリセル１５（１５−１及び１５−２）へのデータの読み出し動作は、以下のようにして行う。ここでは、メモリセル１５−１を例にして説明するが、メモリセル１５−２の場合も同様である。
まず、第１Ｘデコーダ２により、複数のワード線１８（１８−１及び１８−２）から選択ワード線１８−１ｓが選択される。Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。複数のソース線は、全て０Ｖに固定され選択されない。この選択ビット線１７ｓ及び選択ワード線１８−１ｓにより、複数のメモリセル（１５−１及び１５−２）から選択セル１５−１ｓが選択される。

次に、電圧電源回路９により、電圧源回路８により選択ワード線１８−１ｓに電圧Ｖ_ＷＲ（ゲート電圧、例示：２．５Ｖ）が印加される。電流源回路７により選択ビット線１７ｓに電圧Ｖ_ＢＲ（ドレイン電圧、例示：０．５Ｖ）が印加される。そして、センスアンプ１１により、選択ビット線１７ｓ−選択セル１５−１ｓのドレイン−選択セル１５−１ｓのソース−選択ソース線１９ｓの経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷（格納されたデータ）により電流の大きさが変動するので、データを読み出すことができる。

なお、非選択のワード線１８（１８−１及び１８−２）及びビット線１７については、上記例示の電圧の場合、それぞれ０Ｖ、０Ｖに設定される。

図２を参照して、メモリセル１５（１５−１及び１５−２）へのデータの消去動作は、以下のようにして行う。ここでは、メモリセル１５−１を例にして説明するが、メモリセル１５−２の場合も同様である。
まず、第１Ｘデコーダ２により、複数のワード線１８（１８−１及び１８−２）から選択ワード線１８−１ｓが選択される。複数のソース線１９及び複数のビット線１７は、全て０Ｖに固定され選択されない。これにより、この選択ワード線１８ｓ上の全てのメモリセル１５が選択セル１５ｓとして選択される。

次に、電圧源回路８により選択ワード線１８−１ｓに電圧Ｖ_ＷＲ（ゲート電圧、例示：１２Ｖ）が印加される。それにより、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによってフローティングゲートから電子が取り出されて、データを消去することができる。

次に、本発明の不揮発性記憶装置の検証方法の実施の形態について、図面を参照して説明する。図４は、本発明の不揮発性記憶装置の検証方法の実施の形態を示すフロー図である。

（１）ステップＳ０１
Ｙセレクタ５により、複数のビット線１７から選択ビット線１７ｓが選択される。スイッチ１３により上記選択ビット線１７ｓが選択され、電圧制御回路１４が選択ビット線１７ｓへ接続される。このとき、電圧制御回路１４のトランジスタ２６に、所定の電圧Ｖｄｐが印加される。

（２）ステップＳ０２
第１Ｘデコーダ２により、複数のワード線１８（１８−１及び１８−２、ここでは１８−１、以下同じ）から選択ワード線１８（１８−１又は１８−２、ここでは１８−１、以下同じ）ｓが選択される。第２Ｘデコーダ３により、複数のソース線１９から選択ソース線１９ｓが選択される。選択ビット線１７ｓは、ステップＳ０１で既に選択されている。この選択ビット線１７ｓ及び選択ワード線１８−１ｓにより、複数のメモリセル１５（１５−１及び１５−２、以下同じ）から選択セル１５（１５−１又は１５−２、ここでは１５−１、以下同じ）ｓが選択される。そして、電圧電源回路９により、選択ソース線１９ｓに電圧Ｖ_ＳＷ（ソース電圧、例示：７．５Ｖ）が印加される。電圧電源回路８により、選択ワード線１８−１ｓに電圧Ｖ_ＷＷ（ゲート電圧、例示：１．５Ｖ）が印加される。電流源回路６により、選択ソース線１９ｓ−選択セル１５−１ｓのソース−選択セル１５−１ｓのドレイン−選択ビット線１７ｓの経路で予め設定された定電流が流れるように選択ビット線１７ｓの電圧Ｖ_ＢＷ（ドレイン電圧＝Ｖ_ＷＷ−Ｖ_ｔｈ）が変化する。ここで、Ｖ_ｔｈは、選択セル１５−１ｓの閾値電圧である。

選択ビット線１７ｓの電圧Ｖ_ＢＷがＶｄｐ−Ｖｔｎ（例示：０．４Ｖ）よりも低くなる場合、電圧制御回路１４のトランジスタ２６がオンとなる。その場合、選択ビット線１７ｓの電圧は、Ｖｄｐ−Ｖｔｎにクランプされるため、定電流が電源ＶＤＤ２７−トランジスタ２６−電流源回路６の経路で流れ、選択セル１５−１ｓに流れ込まない。すなわち、選択セル１５−１ｓにデータは書き込まれない。ただし、選択ビット線１７ｓの電圧Ｖ_ＢＷがＶｄｐ−Ｖｔｎより低いとは、Ｖ_ＢＷ＝Ｖ_ＷＷ−Ｖ_ｔｈ＜Ｖｄｐ−Ｖｔｎ、であり、Ｖ_ＷＷ−（Ｖｄｐ−Ｖｔｎ）＜Ｖ_ｔｈ、（例示：１．５−０．４＝１．１＜Ｖ_ｔｈ）、であるから、選択セル１５−１ｓの閾値電圧Ｖ_ｔｈが大きいことを意味する。大きいとは、設計で設定された閾値電圧よりも大きいという意味である。

一方、選択ビット線１７ｓの電圧Ｖ_ＢＷがＶｄｐ−Ｖｔｎよりも高くなる場合、トランジスタ２６がオフとなる。その場合、選択ビット線１７ｓは電圧制御回路１４の影響を受けない。定電流が選択セル１５−１ｓに流れ込み、選択セル１５−１ｓにデータが書き込まれる。

このように、電圧制御回路１４の働きにより、選択セル１５−１ｓの実際の閾値電圧Ｖ_ｔｈが設計で設定された値よりも大きい場合、その選択セル１５−１ｓにはデータが書き込まれない。すなわち、書き込み不良となる。

（３）ステップＳ０３
制御回路１０は、同一の選択ビット線１７ｓ上の全てのメモリセル１５において、データの書き込み動作を行ったか否かを判定する。行っていない場合（ステップＳ０３：Ｎｏ）、ステップＳ０１へ戻り、同一の選択ビット線１７ｓ上の全てのメモリセル１５で書き込み動作を実行する。

（４）ステップＳ０４
第１Ｘデコーダ２により、複数のワード線１８から選択ワード線１８−１ｓが選択される。複数のソース線１９は、全て０Ｖに固定され選択されない。選択ビット線１７ｓは、ステップＳ０１で既に選択されている。この選択ビット線１７ｓ及び選択ワード線１８−１ｓにより、複数のメモリセルから選択セル１５−１ｓが選択される。この選択セル１５−１ｓに対して、上述の読み出し動作を行い、データを読み出す。

（５）ステップＳ０５
制御回路１０は、読み出されたデータに基づいて、選択セル１５−１ｓにデータが書き込まれたか否かを判定する。すなわち、ステップＳ０２の選択セル１５−１ｓへのデータの書き込み動作により、その選択セル１５−１ｓにデータが書き込まれたか否か（書き込み不良が発生していないか否か）を判定する。

（６）ステップＳ０６
選択セル１５ｓにデータが書き込まれていた場合（ステップＳ０４：Ｙｅｓ）、その選択セル１５−１ｓがスクリーニングテストに合格したとして、制御回路１０は合格を示す信号を出力（図示しない記憶部へ格納）する。

（７）ステップＳ０７
選択セル１５ｓにデータが書き込まれていない場合（ステップＳ０５：Ｎｏ）、その選択セル１５−１ｓがスクリーニングテストに合格しなかったとして、制御回路１０は不合格を示す信号を出力（図示しない記憶部へ格納）する。

（８）ステップＳ０８
制御回路１０は、ステップＳ０１で選択された選択ビット線１７ｓ上の全てのメモリセル１５について、ステップＳ０４〜Ｓ０７の検証が終了したか否かを判定する。終了していない場合（ステップＳ０８：Ｎｏ）には、ステップＳ０４へ戻り、残りのメモリセル１５について検証を継続する。

（９）ステップＳ０９
制御回路１０は、検証対象のメモリセルアレイ１２に関する全てのビット線１７について、ステップＳ０１〜Ｓ０８の検証が終了したか否かを判定する。終了していない場合（ステップＳ０９：Ｎｏ）には、ステップＳ０１へ戻り、残りのビット線１７上のメモリセル１５について検証を継続する。

上記のステップＳ０１〜Ｓ０９により、本発明の不揮発性記憶装置の検証方法が行われる。

選択セル１５−１ｓの閾値電圧Ｖ_ｔｈが大きい場合、選択ビット線１７ｓ上の選択セル１５ｓと前記ソース線を共通にする非選択セル１５では、そのドレイン電圧とソース電圧との差が大きくなり、非選択セル１５にデータの誤書き込み（書き込みディスターブ）が発生することが考えられる。しかも、閾値電圧Ｖ_ｔｈが大きいメモリセル１５は、書き込みが容易に行われるので、書き込み不良をチェックするスクリーニングテストでは見つけ出すことが出来ない。しかし、上記本発明の不揮発性記憶装置の検証方法（ステップＳ０１〜Ｓ０９）では選択セル１５−１ｓの閾値電圧Ｖ_ｔｈが大きい場合、不合格として検出することができる。すなわち、従来スクリーニングテストで不良と判定することが出来なかった閾値電圧の大きいメモリセル１５を適切に不良と判定することが可能となる。

本発明により、メモリセルに書き込み動作を行うとき、ビット線及びソース線を共通にする他のメモリセルにディスターブを与えるメモリセルをスクリーニングすることができる。書き込み動作に関するメモリセルの評価の信頼性を向上させることができる書き込みを行うとき他のメモリセルにディスターブを与えるメモリセルをスクリーニングすることができる。そして、メモリセルの信頼性を向上させることが可能となる。

図１は、従来の不揮発性記憶装置の構成の一部を示す回路図である 図２は、本発明の不揮発性記憶装置の実施の形態における構成を示す回路ブロック図である。 図３は、本発明の不揮発性記憶装置の実施の形態における構成の概略を示す回路ブロック図である。 図４は、本発明の不揮発性記憶装置の検証方法の実施の形態を示すフロー図である。

符号の説明

１ 不揮発性記憶装置
２ 第１Ｘデコーダ
３ 第２Ｘデコーダ
４ Ｙデコーダ
５ Ｙセレクタ
６ 電流源回路
７ 電圧源回路
８ 電圧源回路
９ 電圧源回路
１０ 制御回路
１１ センスアンプ
１２ メモリアレイ
１３ スイッチ
１４ 電圧制御回路
１５、１５−１、１５−２ メモリセル
１７ ビット線
１８、１８−１、１８−２ ワード線
１９ ソース線
１０６ 電流源回路
１０７ 電圧源回路
１１５、１１５−１、１１５−２ メモリセル
１１７ ビット線
１１８、１１８−１、１１８−２ ワード線
１１９ ソース線
１２４ スイッチ

Claims (9)

1. 第１方向に延伸する複数のビット線と、
   前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
   前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
   前記複数のメモリセルのうち前記ビット線を共通にする前記複数のメモリセルの組ごとに一本ずつ設けられた複数のソース線と、
   前記メモリセル及び対応する前記ビット線に前記定電流を供給可能な電流源と、
   前記ビット線を所定の電圧以上に保持する電圧制御部と
   を具備し、
   前記複数のビット線から選択される選択ビット線と、前記複数のワード線から選択される選択ワード線とにより前記複数のメモリセルから選択される選択セルへの書き込み動作時、前記電圧制御部は、前記選択ビット線が前記所定の電圧を下回った場合に、前記定電流を自身に流すことで、前記選択ビット線を前記所定の電圧以上に保持し、
   前記所定の電圧は、前記選択ビット線の電圧が当該所定の電圧以上の場合、前記選択ビット線上の前記選択セルと前記ソース線を共通にする非選択セルに対して誤書き込みが発生しない電圧である
   不揮発性記憶装置。
2. 請求項１に記載の不揮発性記憶装置において、
   前記電圧制御部は、前記メモリセルの書き込みテストの際の書き込み動作時に前記選択ビット線を前記所定の電圧以上に保持する
   不揮発性記憶装置。
3. 請求項１又は２に記載の不揮発性記憶装置において、
   前記電圧制御部は、クランプ回路を含む
   不揮発性記憶装置。
4. 不揮発性記憶装置の検証方法であって、
   前記不揮発性記憶装置は、
   第１方向に延伸する複数のビット線と、
   前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
   前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
   前記複数のメモリセルのうち前記ビット線を共通にする前記複数のメモリセルの組ごとに一本ずつ設けられた複数のソース線と、
   前記メモリセル及び対応する前記ビット線に前記定電流を流す電流源と、
   前記ビット線を所定の電圧以上に保持する電圧制御部と
   を備え、
   （ａ）前記複数のワード線から選択ワード線を選択するステップと、
   （ｂ）前記複数のビット線から選択ビット線を選択するステップと、
   （ｃ）前記電圧制御部は、前記選択ビット線が前記所定の電圧を下回った場合に、前記定電流を自身に流すことで、前記選択ビット線を前記所定の電圧以上に保持しながら、前記選択ワード線と前記選択ビット線とで選択される選択セルと前記選択ビット線とに前記定電流を流してデータの書き込み動作を行うステップと、
   （ｄ）前記選択セルに書き込みが行われているか否かを判定するステップと
   を具備し、
   前記所定の電圧は、前記選択ビット線の電圧が前記所定の電圧以上の場合、前記選択ビット線上の前記選択セルと前記ソース線を共通にする非選択セルに対して誤書き込みが発生しない電圧である
   不揮発性記憶装置の検証方法。
5. 請求項４に記載の不揮発性記憶装置の検証方法において、
   前記（ｄ）ステップは、
   （ｄ１）前記選択セルに書き込みが行われていない場合、前記選択セルを不合格と判定する
   不揮発性記憶装置の検証方法。
6. 請求項４又は５に記載の不揮発性記憶装置の検証方法において、
   前記電圧制御部は、クランプ回路を含む
   不揮発性記憶装置の検証方法。
7. 不揮発性記憶装置の検証方法を実行するためのプログラムであって、
   前記不揮発性記憶装置は、
   第１方向に延伸する複数のビット線と、
   前記第１方向と実質的に垂直な第２方向に延伸する複数のワード線と、
   前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
   前記複数のメモリセルのうち前記ビット線を共通にする前記複数のメモリセルの組ごとに一本ずつ設けられた複数のソース線と、
   前記メモリセル及び対応する前記ビット線に前記定電流を流す電流源と、
   前記ビット線を所定の電圧以上に保持する電圧制御部と
   を備え、
   （ａ）前記複数のワード線から選択ワード線を選択するステップと、
   （ｂ）前記複数のビット線から選択ビット線を選択するステップと、
   （ｃ）前記電圧制御部は、前記選択ビット線が前記所定の電圧を下回った場合に、前記定電流を自身に流すことで、前記選択ビット線を前記所定の電圧以上に保持しながら、前記選択ワード線と前記選択ビット線とで選択される選択セルと前記選択ビット線とに前記定電流を流してデータの書き込み動作を行うステップと、
   （ｄ）前記選択セルに書き込みが行われているか否かを判定するステップと
   を具備し、
   前記所定の電圧は、前記選択ビット線の電圧が前記所定の電圧以上の場合、前記選択ビット線上の前記選択セルと前記ソース線を共通にする非選択セルに対して誤書き込みが発生しない電圧である不揮発性記憶装置の検証方法を
   コンピュータに実行させるためのプログラム。
8. 請求項７に記載のプログラムにおいて、
   前記（ｄ）ステップは、
   （ｄ１）前記選択セルに書き込みが行われていない場合、前記選択セルを不合格と判定する
   プログラム。
9. 請求項７又は８に記載のプログラムにおいて、
   前記電圧制御部は、クランプ回路を含む
   プログラム。

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