JP4263068B2

JP4263068B2 - 定電圧回路

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Description

本発明は、定電圧回路に関し、出力抵抗によって生じた出力電圧の低下を補償する回路を設けることで、低ＥＳＲのコンデンサを用いて位相補償を行うことができるようにした定電圧回路に関する。

従来、２本のリモートセンシング線を使用することなく、負荷側の電圧の配線による電圧降下を補い、コストの低減を図ることができる電源装置があった（例えば、特許文献１参照。）。
一方、定電圧電源の位相補償を行うために、従来、図３に示すように、定電圧回路の出力端子に負荷と並列にコンデンサを接続する方法がよく行われていた。これは、コンデンサＣ１０１の容量とコンデンサＣ１０１の内部インピーダンスＥＳＲによって、定電圧回路の周波数特性におけるポールの移動とゼロを生成することにより周波数特性を改善し位相補償を行うことができる。このような方法は、定電圧回路に位相補償用の端子を設けなくてもよいため、電源ＩＣの端子の数が少なくて済むというメリットがあった。このような方式の位相補償には、通常、内部インピーダンスＥＳＲの大きいタンタルコンデンサが使用されていた。

図４で示すように、タンタルコンデンサの内部インピーダンスＥＳＲは、２.２μＦのもので１Ω〜１０Ω程度であり、位相補償に適した周波数帯に定電圧回路の周波数特性におけるゼロができ、良好な位相補償を行うことができた。しかし、最近では、セラミックコンデンサの大容量化が進み、セラミックコンデンサがタンタルコンデンサよりも小型で軽量、かつ近年は安価で供給が安定しており、位相補償用コンデンサにもセラミックコンデンサを使用する必要性が高まってきた。

セラミックコンデンサの内部インピーダンスＥＳＲは、図５に示すようにタンタルコンデンサと比較して、２桁から３桁小さい１０ｍΩ〜３０ｍΩ程度であるため、セラミックコンデンサを前記位相補償に使用すると、内部インピーダンスＥＳＲが小さいため、ゼロのできる周波数が極めて高い周波数に移動してしまい適切な位相補償ができなくなる。
定電圧回路の周波数特性におけるゼロができる周波数を低下させるには、セラミックコンデンサに直列に抵抗を接続すればよいが、定電圧ＩＣの外で抵抗を追加するのはスペース及びコストで不利になるため、ＩＣ内部に抵抗を設ける必要性があった。

図６と図７はＩＣ内部に抵抗を設けた場合の回路例を示した図である。
図６は、セラミックコンデンサを接続するための専用端子ＰｉｎＶｏｕｔ２を設け、ＩＣチップのパッドＩＣＰ２とＩＣパッケージ端子ＰｉｎＶｏｕｔ２との間に位相補償用の１００ｍΩ程度の固定抵抗Ｒ１０３を設けており、電圧出力用の出力端子ＰｉｎＶｏｕｔ１を別に設けた場合の例を示している。このような場合、固定抵抗Ｒ１０３には出力電流ｉｏが流れないため、出力電圧の安定度は良好である。

図７は、ＩＣチップのパッドＩＣＰとＩＣの出力端子ＰｉｎＶｏｕｔとの間に、位相補償用の１００ｍΩ〜１０Ωの固定抵抗Ｒ１０３を設けた例を示した図である。
図７のような場合、ＩＣ端子の数は増えないが、出力電流ｉｏが大きくなると固定抵抗Ｒ１０３による電圧降下Ｖｄｒｏｐ（＝ｉｏ×Ｒ１０３の抵抗値）が無視できなくなる。このような電圧降下Ｖｄｒｏｐを補償するために、基準電圧Ｖｒｅｆと接地電圧との間に固定抵抗Ｒ１０４を設け、出力端子ＰｉｎＶｏｕｔと抵抗Ｒ１０４との間に負荷を接続し、出力電流ｉｏと同じ負荷に流れる電流を固定抵抗Ｒ１０４に流れるようにした。

出力電流ｉｏが増加すると、固定抵抗Ｒ１０４の両端電圧が上昇するため、基準電圧Ｖｒｅｆが入力されている誤差増幅回路ＡＭＰの非反転入力端の電圧が上昇する。このため、定電圧回路の内部出力電圧Ｖｏが上昇し、固定抵抗Ｒ１０３による電圧降下Ｖｄｒｏｐを補うことができる。固定抵抗Ｒ１０３の影響を完全に取り除くには、出力電圧検出用抵抗Ｒ１０１及びＲ１０２、並びに固定抵抗Ｒ１０３及びＲ１０４の関係を、（Ｒ１０１の抵抗値）／（Ｒ１０２の抵抗値）＝（Ｒ１０３の抵抗値）／（Ｒ１０４の抵抗値）にすればよい。
しかし、（Ｒ１０１の抵抗値）／（Ｒ１０２の抵抗値）＜（Ｒ１０３の抵抗値）／（Ｒ１０４の抵抗値）になると、正帰還がかかり出力電圧が上昇するため、通常は（Ｒ１０１の抵抗値）／（Ｒ１０２の抵抗値）≧（Ｒ１０３の抵抗値）／（Ｒ１０４の抵抗値）になるようにしている。
特開平１０−２５７７６４号公報

しかしながら、図６の場合は、ＩＣ端子が１つ増え、ＩＣ端子に制限のある場合には使用することができないという問題があった。また、図７では、負荷と接地電圧との間に固定抵抗Ｒ１０４が入るため、負荷と抵抗Ｒ１０４との接続部の電圧が上昇し、別の電源に接続された負荷との信号の授受に問題が生じる等の問題があった。

本発明は、前記のような問題を解決するためになされたものであり、出力電圧検出用抵抗の一部に、出力電流に比例した電流を追加することで、定電圧回路の内部出力電圧を上昇させるようにして、位相補償のために設けた抵抗による電圧降下を補償することができると共にセラミックコンデンサのような内部インピーダンスの小さいコンデンサを位相補償に使用することができ、また、負荷の負側の電源電圧が接地電圧から上昇することがないため、他の電源回路に接続された負荷との信号の授受の影響を小さくすることができる定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換し負荷に供給する定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記変換した電圧を検出し、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
入力された制御信号に応じた前記入力端子からの電流を前記負荷に出力する出力トランジスタと、
前記比例電圧が前記基準電圧になるように該出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力された電流を検出し、該検出した電流に比例した比例電流を生成して出力する出力電流検出回路部と、
前記出力電圧検出回路部に接続された第１の抵抗と、
前記出力電流検出回路部からの出力電流に比例した電流を、該第１の抵抗に供給する比例電流供給回路部と、
前記出力トランジスタと前記負荷との間に接続された第２の抵抗と、
該第２の抵抗と負荷との接続部に接続されたコンデンサと、
を備え、
前記第２の抵抗とコンデンサは、前記誤差増幅回路部の位相補償を行う位相補償回路部を形成し、前記第１の抵抗は、該抵抗値と出力電流検出回路部からの前記比例電流との積が、前記第２の抵抗による電圧降下以下になるような抵抗値を有するものである。

また、前記出力電流検出回路部は、前記誤差増幅回路部からの制御信号に応じて、前記出力トランジスタから出力される電流値に比例した前記入力端子からの電流を出力する出力電流検出用トランジスタからなるようにした。

また、前記比例電流供給回路部は、前記出力電流検出用トランジスタから出力される電流を入力電流とするカレントミラー回路で構成されるようにした。

具体的には、前記比例電流供給回路部は、スタック型カレントミラー回路で構成されるようにした。

また、前記比例電流供給回路部は、２つのカレントミラー回路をカスコード接続して形成されるようにしてもよい。

また、前記比例電流供給回路部は、ウィルソン型カレントミラー回路で構成されるようにしてもよい。

一方、前記比例電流供給回路部は、
前記出力トランジスタの出力端と前記出力電流検出用トランジスタの出力端が対応する入力端にそれぞれ接続された演算増幅回路と、
該演算増幅回路からの出力信号に応じて、前記出力電流検出用トランジスタから出力された電流の出力制御を行う電流制御トランジスタと、
該電流制御トランジスタから出力される電流を入力電流とし、該入力電流に比例した電流を前記第１の抵抗に供給するカレントミラー回路と、
を備えるようにしてもよい。

また、この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換し負荷に供給する定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記変換した電圧を検出し、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
入力された制御信号に応じた前記入力端子からの電流を前記負荷に出力する出力トランジスタと、
前記比例電圧が前記基準電圧になるように該出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力された電流を検出し、該検出した電流に比例した比例電流を生成して出力する出力電流検出回路部と、
前記出力電圧検出回路部に接続された第１の抵抗と、
前記出力電流検出回路部からの出力電流に比例した電流を、該第１の抵抗に供給する比例電流供給回路部と、
前記出力トランジスタと前記負荷との間に接続された第２の抵抗と、
該第２の抵抗と負荷との接続部に接続されたコンデンサと、
を備え、
前記第２の抵抗とコンデンサは、前記誤差増幅回路部の位相補償を行う位相補償回路部を形成し、前記出力電流検出回路部は、前記誤差増幅回路部からの制御信号に応じて、前記出力トランジスタから出力される電流値に比例した前記入力端子からの電流を出力する出力電流検出用トランジスタからなり、
前記比例電流供給回路部は、
前記出力トランジスタの出力端と前記出力電流検出用トランジスタの出力端が対応する入力端にそれぞれ接続された演算増幅回路と、
該演算増幅回路からの出力信号に応じて、前記出力電流検出用トランジスタから出力された電流の出力制御を行う電流制御トランジスタと、
該電流制御トランジスタから出力される電流を入力電流とし、該入力電流に比例した電流を前記第１の抵抗に供給するカレントミラー回路と、
を備えるものである。

前記コンデンサに、内部抵抗の小さいコンデンサ、例えばセラミックコンデンサを使用するようにした。

また、具体的には、前記第２の抵抗は、抵抗値が５０ｍΩから１０Ωの抵抗をなすようにした。

前記第２の抵抗は、配線抵抗で形成されるようにしてもよい。

前記基準電圧発生回路部、出力電圧検出回路部、出力トランジスタ、誤差増幅回路部、出力電流検出回路部、第１の抵抗及び比例電流供給回路部は、１つのＩＣに集積されるようにした。

前記基準電圧発生回路部、出力電圧検出回路部、出力トランジスタ、誤差増幅回路部、出力電流検出回路部、第１の抵抗、比例電流供給回路部及び第２の抵抗は、１つのＩＣに集積されるようにしてもよい。

また、前記第１の抵抗は、前記出力トランジスタと出力電圧検出回路部との間に接続されるようにしてもよい。

本発明の定電圧回路によれば、出力電圧検出抵抗の一部に、出力電流に比例した電流を追加して定電圧回路の内部出力電圧を上昇させるようにしたことから、位相補償のために設けた抵抗による電圧降下を補償することができるため、セラミックコンデンサのような内部インピーダンスの小さいコンデンサを位相補償に使用することができると同時に、電圧降下を補償するために、負荷の負側の電圧が接地電圧から上昇することがないため、他の電源回路に接続された負荷との信号の授受に対する影響を小さくすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、定電圧回路部２と、位相補償回路部３とで構成されている。定電圧回路部２は、電源電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏとして出力する。位相補償回路部３は、抵抗Ｒ３及びコンデンサＣ１で構成され、定電圧回路部２に対して位相補償を行う。

定電圧回路部２は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、該基準電圧Ｖｒｅｆが非反転入力端に入力された誤差増幅回路ＡＭＰ１と、該誤差増幅回路ＡＭＰ１の出力信号に応じて位相補償回路部３に出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧Ｖｏの電圧を検出する出力電圧検出用抵抗Ｒ１，Ｒ２，Ｒ４とを備えている。更に、定電圧回路部２は、出力電流ｉｏの検出を行うためのＰＭＯＳトランジスタである出力電流検出用トランジスタＭ２と、カレントミラー回路１２とで構成されている。カレントミラー回路１２は、ＰＭＯＳトランジスタＭ３，Ｍ４及びＮＭＯＳトランジスタＭ５，Ｍ６で構成されている。

なお、基準電圧発生回路１１は基準電圧発生回路部を、誤差増幅回路ＡＭＰ１は誤差増幅回路部を、抵抗Ｒ１及びＲ２は出力電圧検出回路部をそれぞれなす。また、出力電流検出用トランジスタＭ２は出力電流検出回路部を、抵抗Ｒ４は第１の抵抗を、カレントミラー回路１２は比例電流供給回路部を、抵抗Ｒ３は第２の抵抗をそれぞれなす。また、抵抗Ｒ３は、抵抗値が５０ｍΩから１０Ωであるようにしてもよく、配線抵抗で形成されるようにしてもよい。また、基準電圧発生回路１１、抵抗Ｒ１，Ｒ２、出力トランジスタＭ１、誤差増幅回路ＡＭＰ１、出力電流検出用トランジスタＭ２、抵抗Ｒ４及びカレントミラー回路１２が、１つのＩＣに集積されるようにしてもよく、基準電圧発生回路１１、抵抗Ｒ１，Ｒ２、出力トランジスタＭ１、誤差増幅回路ＡＭＰ１、出力電流検出用トランジスタＭ２、抵抗Ｒ４、カレントミラー回路１２及び抵抗Ｒ３が、１つのＩＣに集積されるようにしてもよい。

誤差増幅回路ＡＭＰ１は、反転入力端が抵抗Ｒ１とＲ２との接続部に接続され、出力端が出力トランジスタＭ１のゲートに接続されている。出力トランジスタＭ１は、入力電圧である電源電圧Ｖｄｄと定電圧回路部２の出力端子であるＩＣの出力パッド（以下、ＩＣパッドと呼ぶ）１５との間に接続され、出力トランジスタＭ１のドレインと接地電圧との間に抵抗Ｒ４、Ｒ１及びＲ２が直列に接続されている。出力電流検出用トランジスタＭ２は、ゲートが誤差増幅回路ＡＭＰ１の出力端に接続され、ソースが電源電圧Ｖｄｄに接続されている。

出力電流検出用トランジスタＭ２のドレインと接地電圧との間には、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ６が直列に接続され、抵抗Ｒ４とＲ１との接続部と接地電圧との間にＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ５が直列に接続されている。ＰＭＯＳトランジスタＭ３及びＭ４のゲートは接続され、該接続部はＰＭＯＳトランジスタＭ３のドレインに接続されている。また、ＮＭＯＳトランジスタＭ５及びＭ６のゲートは接続され、該接続部はＮＭＯＳトランジスタＭ６のドレインに接続されている。

このような構成において、誤差増幅回路ＡＭＰ１は、各入力端の電圧が等しくなるように、出力トランジスタＭ１のゲート電圧を制御するため、出力電流ｉｏが０である場合の定電圧回路部２の出力電圧Ｖｏは、下記（１）式のようになる。なお、（１）式では、Ｒ１，Ｒ２，Ｒ４は、抵抗Ｒ１，Ｒ２，Ｒ４の抵抗値を示している。
Ｖｏ＝Ｖｒｅｆ×（Ｒ４＋Ｒ１＋Ｒ２)／Ｒ２………………（１）

出力電圧Ｖｏは、ＩＣパッド１５と位相補償用固定抵抗Ｒ３を介して、ＩＣの出力端子Ｐｏｕｔから出力される。ＩＣの出力端子Ｐｏｕｔと接地電圧との間には、位相補償用のコンデンサＣ１と負荷１０が並列に接続されている。
位相補償用固定抵抗Ｒ３はＩＣに内蔵されているため、コンデンサＣ１は直列等価抵抗ＥＳＲの小さいセラミックコンデンサを使用することができる。
しかし、出力電流ｉｏが増加すると位相補償用固定抵抗Ｒ３の両端に電圧降下Ｖｄｒｏｐが発生し、出力端子Ｐｏｕｔの電圧Ｖｏｕｔが低下する。出力電流検出用トランジスタＭ２、カレントミラー回路１２及び抵抗Ｒ４は、このような電圧低下を補うための回路である。

出力電流検出用トランジスタＭ２は、出力トランジスタＭ１とソース及びゲートを共通接続してカレントミラー回路を構成している。出力電流検出用トランジスタＭ２のドレイン電流は、例えば、出力トランジスタＭ１のドレイン電流の１／１０００から１／１００００に設定されている。
出力電流検出用トランジスタＭ２のドレイン電流は、２つのＰＭＯＳトランジスタＭ３，Ｍ４と２つのＮＭＯＳトランジスタＭ５，Ｍ６とで構成されたチャネル長変調効果を改善したカレントミラー回路１２に入力される。カレントミラー回路１２は、図１のようなスタック型回路の他に、カスコード電流源やウィルソン型カレントミラー回路等を使用してもよい。

カレントミラー回路１２の出力電流ｉ３は、ＰＭＯＳトランジスタＭ３のソース電流として取り出される。カレントミラー回路１２のミラー電流比を１：１にすると、ＰＭＯＳトランジスタＭ３のソース電流ｉ３は、出力電流検出用トランジスタＭ２のドレイン電流と等しくなる。
ＰＭＯＳトランジスタＭ３のソースは，抵抗Ｒ４と抵抗Ｒ１との接続部に接続されているため、ＰＭＯＳトランジスタＭ３のソース電流ｉ３は抵抗Ｒ４を流れ、抵抗Ｒ４の両端には電圧（Ｒ４の抵抗値×ｉ３）の電圧降下が発生する。

この結果、出力電流ｉｏが増えるほど抵抗Ｒ４の両端の電圧降下が大きくなるため、定電圧回路部２の出力電圧Ｖｏが上昇し、位相補償用の抵抗Ｒ３で生じた電圧降下を補うことができる。
この様子を、数式を用いてもう少し詳しく説明する。なお、以下、各数式において、Ｒ１〜Ｒ４は、抵抗Ｒ１〜Ｒ４の抵抗値をそれぞれ示している。
定電圧回路部２の出力電圧Ｖｏは下記（２）式で表される。
Ｖｏ＝Ｖｒｅｆ×（Ｒ４＋Ｒ１＋Ｒ２)／Ｒ２＋Ｒ４×ｉ３…………（２）

また、出力端子Ｐｏｕｔの電圧Ｖｏｕｔは、下記（３）式のようになり、
Ｖｏｕｔ＝Ｖｏ−Ｒ３×ｉｏ……………（３）
前記(２)式を該（３)式に代入すると、下記（４）式のようになる。
Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒ４＋Ｒ１＋Ｒ２)／Ｒ２＋Ｒ４×ｉ３−Ｒ３×ｉｏ……………（４）
前記（４）式において、Ｒ４×ｉ３−Ｒ３×ｉｏ＝０になるような条件が理想的な電圧補償になる。

したがって、
Ｒ４×ｉ３＝Ｒ３×ｉｏ
となり、
ｉｏ／ｉ３＝Ａ（Ａは比例定数）とすると、
Ｒ４＝Ａ×Ｒ３となり、抵抗Ｒ４の抵抗値を、位相補償用の抵抗Ｒ３のＡ倍にすればよいことが分かる。しかし、Ｒ４×ｉ３＞Ｒ３×ｉｏになると、定電圧回路に正帰還がかかるので、前記Ａの値は、通常Ａ≦ｉｏ／ｉ３に設定する。

図２は、本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１のカレントミラー回路１２において、ＮＭＯＳトランジスタＭ５，Ｍ６の１段構成にすると共に、ＰＭＯＳトランジスタＭ３を削除して、演算増幅回路ＡＭＰ２を追加したことにある。これに伴って、図１のカレントミラー回路１２をカレントミラー回路１２ａにし、図１の定電圧回路部２を定電圧回路部２ａに、定電圧回路１を定電圧回路１ａにした。

図２において、定電圧回路１ａは、定電圧回路部２ａと、位相補償回路部３とで構成されている。定電圧回路部２ａは、入力電圧である電源電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏとして出力する。位相補償回路部３は、定電圧回路部２ａから出力される出力電圧Ｖｏの信号に対して位相補償を行い負荷１０に供給する。

定電圧回路部２ａは、基準電圧発生回路１１と、誤差増幅回路ＡＭＰ１と、出力トランジスタＭ１と、出力電圧検出用抵抗Ｒ１，Ｒ２，Ｒ４と、出力電流検出用トランジスタＭ２と、カレントミラー回路１２ａとで構成されている。カレントミラー回路１２ａは、演算増幅回路ＡＭＰ２、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５，Ｍ６で構成されている。なお、カレントミラー回路１２ａは比例電流供給回路部をなし、ＰＭＯＳトランジスタＭ４は電流制御トランジスタをなす。

出力電流検出用トランジスタＭ２のドレインと接地電圧との間には、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ６が直列に接続され、抵抗Ｒ４とＲ１との接続部と接地電圧との間にＮＭＯＳトランジスタＭ５が接続されている。ＰＭＯＳトランジスタＭ４のゲートは演算増幅回路ＡＭＰ２の出力端に接続され、演算増幅回路ＡＭＰ２の反転入力端は、ＰＭＯＳトランジスタＭ４のソースに、演算増幅回路ＡＭＰ２の非反転入力端には、出力電圧Ｖｏが入力されている。また、ＮＭＯＳトランジスタＭ５及びＭ６のゲートは接続され、該接続部はＮＭＯＳトランジスタＭ６のドレインに接続されている。

このような構成において、ＰＭＯＳトランジスタＭ４のドレイン電流がＮＭＯＳトランジスタＭ５及びＭ６で構成されたカレントミラー回路の入力電流となり、該カレントミラー回路の出力はＮＭＯＳトランジスタＭ５のドレイン電流として出力され、抵抗Ｒ４に供給される。
このように、ＮＭＯＳトランジスタＭ５，Ｍ６で構成されたカレントミラー回路は、演算増幅回路ＡＭＰ２の帰還ループに入った構成になっているため、カレントミラー回路１２は、出力トランジスタＭ１のドレイン電圧と、出力電流検出用トランジスタＭ２のドレイン電圧が等しくなるように、ＰＭＯＳトランジスタＭ４のゲート電圧を制御する。このため、カレントミラー回路１２の電流精度を図１の場合よりも更に向上させることができる。

このように、本第１の実施の形態における定電圧回路は、ＩＣパッド１５に接続された位相補償用の抵抗Ｒ３による電圧降下を補償することができると共に、誤差増幅回路ＡＭＰ１の利得低下や、定電圧回路部２から負荷１０までの配線抵抗による電圧降下の補償をも行うことができる。

図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。従来の定電圧回路の例を示した図である。タンタルコンデンサの等価回路例を示した図である。セラミックコンデンサの等価回路例を示した図である。従来の定電圧回路の回路例を示した図である。従来の定電圧回路の他の回路例を示した図である。

符号の説明

１，１ａ定電圧回路
２，２ａ定電圧回路部
３位相補償回路部
１０負荷
１１基準電圧発生回路
１２，１２ａカレントミラー回路
ＡＭＰ１誤差増幅回路
Ｒ１，Ｒ２，Ｒ４出力電圧検出用抵抗
Ｒ３位相補償用の抵抗
Ｍ１出力トランジスタ
Ｍ２出力電流検出用トランジスタ
Ｍ３，Ｍ４ＰＭＯＳトランジスタ
Ｍ５，Ｍ６ＮＭＯＳトランジスタ
Ｃ１コンデンサ
ＡＭＰ２演算増幅回路

Claims

入力端子に入力された入力電圧を所定の定電圧に変換し負荷に供給する定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記変換した電圧を検出し、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
入力された制御信号に応じた前記入力端子からの電流を前記負荷に出力する出力トランジスタと、
前記比例電圧が前記基準電圧になるように該出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力された電流を検出し、該検出した電流に比例した比例電流を生成して出力する出力電流検出回路部と、
前記出力電圧検出回路部に接続された第１の抵抗と、
前記出力電流検出回路部からの出力電流に比例した電流を、該第１の抵抗に供給する比例電流供給回路部と、
前記出力トランジスタと前記負荷との間に接続された第２の抵抗と、
該第２の抵抗と負荷との接続部に接続されたコンデンサと、
を備え、
前記第２の抵抗とコンデンサは、前記誤差増幅回路部の位相補償を行う位相補償回路部を形成し、前記第１の抵抗は、該抵抗値と出力電流検出回路部からの前記比例電流との積が、前記第２の抵抗による電圧降下以下になるような抵抗値を有することを特徴とする定電圧回路。
前記出力電流検出回路部は、前記誤差増幅回路部からの制御信号に応じて、前記出力トランジスタから出力される電流値に比例した前記入力端子からの電流を出力する出力電流検出用トランジスタからなることを特徴する請求項１記載の定電圧回路。
前記比例電流供給回路部は、前記出力電流検出用トランジスタから出力される電流を入力電流とするカレントミラー回路で構成されることを特徴とする請求項２記載の定電圧回路。
前記比例電流供給回路部は、スタック型カレントミラー回路で構成されることを特徴とする請求項３記載の定電圧回路。
前記比例電流供給回路部は、２つのカレントミラー回路をカスコード接続して形成されることを特徴とする請求項３記載の定電圧回路。
前記比例電流供給回路部は、ウィルソン型カレントミラー回路で構成されることを特徴とする請求項３記載の定電圧回路。
前記比例電流供給回路部は、
前記出力トランジスタの出力端と前記出力電流検出用トランジスタの出力端が対応する入力端にそれぞれ接続された演算増幅回路と、
該演算増幅回路からの出力信号に応じて、前記出力電流検出用トランジスタから出力された電流の出力制御を行う電流制御トランジスタと、
該電流制御トランジスタから出力される電流を入力電流とし、該入力電流に比例した電流を前記第１の抵抗に供給するカレントミラー回路と、
を備えることを特徴とする請求項３記載の定電圧回路。
入力端子に入力された入力電圧を所定の定電圧に変換し負荷に供給する定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記変換した電圧を検出し、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
入力された制御信号に応じた前記入力端子からの電流を前記負荷に出力する出力トランジスタと、
前記比例電圧が前記基準電圧になるように該出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力された電流を検出し、該検出した電流に比例した比例電流を生成して出力する出力電流検出回路部と、
前記出力電圧検出回路部に接続された第１の抵抗と、
前記出力電流検出回路部からの出力電流に比例した電流を、該第１の抵抗に供給する比例電流供給回路部と、
前記出力トランジスタと前記負荷との間に接続された第２の抵抗と、
該第２の抵抗と負荷との接続部に接続されたコンデンサと、
を備え、
前記第２の抵抗とコンデンサは、前記誤差増幅回路部の位相補償を行う位相補償回路部を形成し、前記出力電流検出回路部は、前記誤差増幅回路部からの制御信号に応じて、前記出力トランジスタから出力される電流値に比例した前記入力端子からの電流を出力する出力電流検出用トランジスタからなり、
前記比例電流供給回路部は、
前記出力トランジスタの出力端と前記出力電流検出用トランジスタの出力端が対応する入力端にそれぞれ接続された演算増幅回路と、
該演算増幅回路からの出力信号に応じて、前記出力電流検出用トランジスタから出力された電流の出力制御を行う電流制御トランジスタと、
該電流制御トランジスタから出力される電流を入力電流とし、該入力電流に比例した電流を前記第１の抵抗に供給するカレントミラー回路と、
を備えることを特徴とする定電圧回路。
前記コンデンサは、内部抵抗の小さいコンデンサであることを特徴とする請求項１又は８記載の定電圧回路。
前記コンデンサは、セラミックコンデンサであることを特徴とする請求項９記載の定電圧回路。
前記第２の抵抗は、抵抗値が５０ｍΩから１０Ωの抵抗であることを特徴とする請求項１、６、７又は８記載の定電圧回路。
前記第２の抵抗は、配線抵抗で形成されることを特徴とする請求項１又は８記載の定電圧回路。
前記基準電圧発生回路部、出力電圧検出回路部、出力トランジスタ、誤差増幅回路部、出力電流検出回路部、第１の抵抗及び比例電流供給回路部は、１つのＩＣに集積されることを特徴とする請求項１又は８記載の定電圧回路。
前記基準電圧発生回路部、出力電圧検出回路部、出力トランジスタ、誤差増幅回路部、出力電流検出回路部、第１の抵抗、比例電流供給回路部及び第２の抵抗は、１つのＩＣに集積されることを特徴とする請求項１又は８記載の定電圧回路。
前記第１の抵抗は、前記出力トランジスタと出力電圧検出回路部との間に接続されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３又は１４記載の定電圧回路。