JP4344646B2 - 電源回路 - Google Patents

Description

本発明は、電源回路に係り、特に、安定化された電圧を出力するよう構成された電源回路において、出力電圧安定化用のコンデンサとして低等価直列抵抗のコンデンサの使用を可能としたものに関する。

この種の電源回路としては、例えば、低飽和動作(ＬＤＯ)が可能で安定化電圧を出力するよう構成されてなる電源回路（以下「ＬＤＯレギュレータ回路」という）が公知・周知となっており（例えば、特許文献１参照）、図７には、かかるＬＤＯレギュレータ回路の一回路構成例が示されている。
このＬＤＯレギュレータ回路は、内部に基準電圧ＶREFを出力する基準電圧源４０を有し、この基準電圧ＶREFと、抵抗器Ｒ３，Ｒ４により出力電圧が抵抗分圧されて得られた帰還信号電圧との差が差誤増幅器ＯＰにより増幅されて、出力用トランジスタＴr1へ印加されることで、出力電圧が所定値となるように構成されたものとなっている。
ここで、出力端子４１における出力電圧Ｖoutは、下記する式により表される。

Ｖｏｕｔ＝ＶREF｛（Ｒ３＋Ｒ４）／Ｒ４｝・・・式１

この式１において、便宜的に、Ｒ３は抵抗器Ｒ３の抵抗値、Ｒ４は抵抗器Ｒ４の抵抗値とする。
このような従来のＬＤＯレギュレータ回路においては、出力端子４１とグランドとの間に、出力電圧の安定化用コンデンサＣLを設け、それにより出力端子４１において発生する極を利用して出力電圧の安定化と共に、急激な負荷変動に対する出力電圧の平滑化が図られるようにしてある。なお、図７において、ＥＳＲは、安定化用コンデンサＣLの等価直列抵抗である。

ところが、この出力端子４１において発生する極は、負荷となる負荷抵抗器ＲLの抵抗値によりその周波数が変化する。
ここで、出力用トランジスタＴr1の出力インピーダンスが、負荷となる負荷抵抗器ＲLのインピーダンスに対して充分大きいとすると、安定化用コンデンサＣLと負荷抵抗器ＲLにより発生する極の周波数ｆp1は下記する式２により表されるものとなる。

ｆp1＝１／（２π×ＣL×ＲL）・・・式２

なお、式２において、便宜的に、ＣLは安定化用コンデンサＣLの容量値、ＲLは負荷抵抗器ＲLの抵抗値とする。
式２によれば、極の周波数は、負荷抵抗の値により変化し、抵抗値が大きい場合には、低い周波数側に移動することが解る。
一方、誤差増幅器ＯＰと出力用トランジスタＴr1とにより発生する極があるため、負荷抵抗の抵抗値が大きい場合には、これら２つの極の周波数が非常に接近し、低い周波数において、帰還信号電圧の位相が１８０°遅れ、そのため、ＬＤＯレギュレータ回路が発振する場合がある。

この現象は、特に、安定化用コンデンサＣLに等価直列抵抗が低いセラミックコンデンサを使用した場合に問題となる。
すなわち、通常、コンデンサは、等価直列抵抗を有しており、この抵抗成分とコンデンサの容量とにより定まる周波数でゼロ点が生ずる。例えば、図７の構成例における等価抵抗ＥＳＲの抵抗値をＲESR、安定化用コンデンサＣLの容量値をＣLとすると、ゼロ点の周波数ｆz1は下記する式３により表される。

ｆz1＝１／（２π×ＣL×ＲESR）・・・式３

したがって、等価直列抵抗の成分が大きいと、ゼロ点の周波数が低くなるため、安定化用コンデンサＣLにより生ずる先に述べたような極が打ち消されて、出力電圧Ｖoutは安定化するが、等価直列抵抗が小さいときは、このゼロ点による極の打ち消し効果は得られず、特に、負荷抵抗器ＲLの抵抗値が大きい場合には、出力電圧Ｖoutは不安定になり易い。

特開２００２−３２１３３号公報（第３−５頁、図１乃至図５）

ところで、携帯電話機等の通信機器の小型化、高性能化に伴い、これまで以上に電源回路部分にも小型化、高性能化が要求されつつあり、先に説明したように、出力電圧の安定化用のコンデンサとしては、等価直列抵抗が大きいものが望まれるところ、等価直列抵抗は小さいものの小型という点で他に優る積層セラミックコンデンサの使用の要求が高まりつつある。
本発明は、上記実状に鑑みてなされたもので、出力電圧の安定化用コンデンサとして低等価直列抵抗のセラミックコンデンサを用いることができ、しかも、出力電圧の安定化を確保できる電源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る電源回路は、
基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧が得られるよう構成されてなる電源回路であって、
前記出力電圧を得る出力用の第１のＭＯＳトランジスタが設けられると共に、ゲート、ソースが前記出力用の第１のＭＯＳトランジスタのゲート、ソースとそれぞれ相互に接続された位相補償用の第２のＭＯＳトランジスタが設けられ、当該第２のＭＯＳトランジスタのドレインとグランドの間には、位相補償用の第１の抵抗器が設けられ、当該第１の抵抗器の電圧がコンデンサを介して、前記基準電圧と比較される出力電圧を分圧した電圧に重畳されるよう構成されてなるものである。

本発明によれば、出力電圧の安定化のために基準電圧と比較される出力電圧を分圧した帰還信号電圧に、位相補償用の電圧を印加するように構成することで、帰還信号電圧の位相遅れが補償され、出力電圧の安定化のために低等価直列抵抗のセラミックコンデンサを用いても、従来と異なり、低い周波数で１８０°の位相遅れが生ずることがなく、安定した出力電圧を得ることができるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電源回路の第１の構成例について、図１を参照しつつ説明する。
この電源回路は、基準電圧ＶREFを出力する基準電圧源１を有し、この基準電圧ＶREFと、後述するように出力電圧の抵抗分圧より得られた帰還信号電圧との差が誤差増幅器（図１においては「ＯＰ」と表記）２により増幅され、出力用トランジスタ（図１においては「Ｔr1」と表記）３へ印加されることで出力電圧が所定値となるように構成されたいわゆる低飽和動作(ＬＤＯ)の安定化電源回路（ＬＤＯレギュレータ回路）となっているものである。

以下、具体的に回路構成を説明する。
まず、基準電圧ＶREFを出力する基準電圧源１が設けられており、その基準電圧ＶREFは、演算増幅器を用いてなる誤差増幅器２の反転端子に印加されるようになっている。
誤差増幅器２の出力端子は、出力用トランジスタ３のゲート及び位相補償用トランジスタ（図１においては「Ｔr2」と表記）４のゲートに接続されている。本発明の実施の形態においては、出力用トランジスタ３及び位相補償用トランジスタ４は、いずれもＰチャンネルＭＯＳ電界効果トランジスタが用いられたものとなっている。

出力用トランジスタ３及び位相補償用トランジスタ４は、各々のソースが共に電源端子３２に接続されており、電源電圧Ｖｃｃが印加されるようになっている。
そして、出力用トランジスタ３のドレインは、出力端子３１に接続されると共に、このドレインとグランドとの間には、第３及び第４の抵抗器（図１においては、それぞれ「Ｒ３」、「Ｒ４」と表記）１３，１４が直列接続されている。

一方、位相補償用トランジスタ４のドレインは、位相補償用の第１の抵抗器（図１においては「Ｒ１」と表記）１１を介してグランドに接続されると共に、ドレインと第１の抵抗器１１との接続点と、先の第３及び第４の抵抗器１３，１４の接続点との間には、第１のコンデンサ（図１においては「Ｃ１」と表記）２１が接続されている。
そして、第３及び第４の抵抗器１３，１４と第１のコンデンサ２１との接続点は、先の誤差増幅器２の非反転入力端子に接続されている。

また、出力端子３１とグランドとの間には、安定化用コンデンサ（図１においては「ＣL」と表記）２２が接続されている。なお、この安定化用コンデンサ２２は、等価直列抵抗（図１においては「ＥＳＲ」と表記）２２ａを有するものとなっている。
そして、出力端子３１には、負荷抵抗器（図１においては「ＲL」と表記）１６が接続されて、出力電圧Ｖoutが出力されるようになっている。

次に、かかる構成における動作について説明すれば、まず、出力電圧Ｖoutが第３及び第４の抵抗器１３，１４により抵抗分圧されて、帰還信号電圧として誤差増幅器２の非反転入力端子へ印加され、反転入力端子の基準電圧ＶREFとの差が誤差増幅器２により出力されて、出力用トランジスタ３のゲートへ印加されることで、出力電圧Ｖoutが所定値となるように制御される基本的な動作は、従来回路と同様である。
本発明の実施の形態における電源回路においては、従来と異なり、第３及び第４の抵抗器１３，１４の接続点に、第１のコンデンサ２１を介して位相補償用の第１の抵抗器１１により発生された位相補償信号が加わることとなる。

ここで、位相補償用トランジスタ４と位相補償用の第１の抵抗器１１との関係は、出力用トランジスタ３と負荷抵抗器１６との関係と基本的に同じとなるが、負荷抵抗器１６には、並列に容量が大きな安定化用コンデンサ２２が設けられるのに対して、第１の抵抗器１１に接続された第１のコンデンサ２１は、安定化用コンデンサ２２に比して充分小さな値のものが選択される点が異なる。これは、出力端子３１においては、従来回路の出力端子におけると同様に負荷抵抗器１６と安定化用コンデンサ２２の値から、先に従来回路の説明において記述したように、式２によりｆp1＝１／（２π×ＣL×ＲL）で表される周波数で極が生じる。

これに対して、位相補償用の第１の抵抗器１１と第１のコンデンサ２１とからは、第１のコンデンサ２１の容量を安定化用コンデンサ２２に比して充分小さな値としたことで、出力端子３１におけるような上述の極は生ぜず、高い周波数まで位相遅れの発生が回避されることとなる。そして、このような第１の抵抗器１１における電圧が第１のコンデンサ２１を介して第３及び第４の抵抗器１３，１４の接続点、すなわち、換言すれば、誤差増幅器２の非反転入力端子に印加されることで、誤差増幅器２の非反転入力端子における周波数特性において、位相の遅れを打ち消しゼロとするよう作用し、出力端子３１に接続された安定化用コンデンサ２２により発生する先の極を打ち消すよう作用する。

その結果、誤差増幅器２の非反転入力端子→誤差増幅器２の出力→出力用トランジスタ３→出力端子３１→第３の抵抗器１３という経路を経て再び誤差増幅器２の非反転入力端子に到るループにおける周波数特性は、従来と異なり、低い周波数で位相が１８０°遅れることが無くなり、安定化用コンデンサ２２の等価抵抗が小さいものであっても出力電圧Ｖoutが安定化されることとなる。
なお、第１のコンデンサ２１、第１の抵抗器１１、第３及び第４の抵抗器１３，１４の値は、安定した出力電圧が得られるように適切な値に設定する必要がある。

次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、特に、先の図１に示された構成例における位相補償用の第１の抵抗器１１を、半導体能動素子、すなわち、具体的には、バイポーラトランジスタ、ダイオード、ＭＯＳトランジスタなどに置き換える構成を示すもので、この図２に示された構成例においては、能動素子として、ＮチャンネルＭＯＳ電界効果トランジスタを用いたものとなっている。

すなわち、第３のトランジスタ（図２においては「Ｔr3」と表記）５は、ＮチャンネルＭＯＳ電界効果トランジスタが用いられており、そのドレインが位相補償用トランジスタ４のドレインに接続される一方、ソースは、グランドに接続されている。また、第３のトランジスタ５のゲートは、ドレインに接続されており、この第３のトランジスタ５は、いわゆるダイオード接続状態とされている。
なお、かかる構成においても、先に図１に示された構成例で説明したように、第１のコンデンサ２１を介して帰還される位相補償用の信号により、低い周波数における１８０°の位相遅れが無くなるのは図１に示された第１の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。

次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例も、第２の構成例と同様、先の図１に示された構成例における位相補償用の第１の抵抗器１１を半導体能動素子に代えた例であり、能動素子としてダイオード（図３においては「Ｄ1」と表記）７を用いた例である。
すなわち、ダイオード７は、そのアノードが位相補償用トランジスタ４のドレインに接続される一方、カソードがグランドに接続されたものとなっている。そして、このダイオード７で生ずる電圧降下が、位相補償信号として第１のコンデンサ２１を介して誤差増幅器２の非反転入力端子へ印加され、低い周波数における１８０°の位相遅れが無くなる点は図１に示された第１の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。

次に、第４の構成例について、図４を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、位相補償用トランジスタ４のソースと出力用トランジスタ３のソースの間に第２の抵抗器（図１においては「Ｒ2」と表記）１２を接続すると共に、位相補償用トランジスタ４のサブストレートが出力用トランジスタ３のソースに接続された構成となっている。

かかる構成においては、出力用トランジスタ３の出力電流値によって、出力用トランジスタ３と位相補償用トランジスタ４のドレイン電流の比が変化するものとなっている。そのため、第１のコンデンサ２１を介して誤差増幅器２の非反転入力端子へ印加される位相補償信号の大きさは、そのドレイン電流比に応じたものとなる。
なお、かかる点を除けば、低い周波数における１８０°の位相遅れが無くなる点は図１に示された第１の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。

次に、第５の構成例について、図５を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の構成例は、先の図１に示された構成例における第１のコンデンサ２１を、第５の抵抗器（図５においては「Ｒ５」と表記）１５と第１のコンデンサ２１の直列接続に代えた構成となっている。

すなわち、位相補償用トランジスタ４と第１の抵抗器１１との接続点には、第５の抵抗器１５の一端が接続され、この第５の抵抗器１５の他端は第１のコンデンサ２１の一端に接続されたものとなっている。そして、第１のコンデンサ２１の他端は、第３及び第４の抵抗器１３，１４の接続点に接続されている。
かかる構成においては、第５の抵抗器１５及び第１のコンデンサ２１を介して誤差増幅器２の非反転入力端子へ位相補償信号が印加される点を除けば、低い周波数における１８０°の位相遅れが無くなる点は図１に示された第１の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。

最後に、第６の構成例について、図６を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の構成例は、先の図１に示された構成例に出力用トランジスタ３の電流制限のための電流制限回路１０１が付加された構成を有してなるものである。
以下、具体的に説明すれば、この構成例における電流制限回路１０１は、演算増幅器（図６においては「ＯＰ２」と表記）８と第４のトランジスタ（図６においては「Ｔr4」と表記）６とを有してなるもので、第４のトランジスタ６として、ＰチャンネルＭＯＳ電界効果トランジスタが用いられたものとなっている。

第４のトランジスタ６のソースは、出力用トランジスタ３及び位相補償用トランジスタ４のソースと相互に接続される一方、ドレインは、出力用トランジスタ３及び位相補償用トランジスタ４のゲートと相互に接続されたものとなっている。そして、第４のトランジスタ６のゲートには、演算増幅器８の出力端子が接続されている。
この演算増幅器８の反転入力端子は、位相補償用トランジスタ４と第１の抵抗器１１の接続点に接続される一方、非反転入力端子には、基準電圧源１の基準電圧ＶREFが印加されるようになっている。

かかる構成においては、位相補償用トランジスタ４のドレイン電流が、第１の抵抗器１１の電圧降下として検出されて演算増幅器８の反転入力端子へ印加されることで、第１の抵抗器１１の電圧降下が基準電圧ＶREFを越える（換言すれば、位相補償用トランジスタ４のドレイン電流が所定値以上となる）と、第４のトランジスタ６が導通状態へ遷移し、それによって出力用トランジスタ３のドレイン電流が制限されるようになっている。
なお、かかる点を除けば、低い周波数における１８０°の位相遅れが無くなる点は図１に示された第１の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。

なお、上述の構成例においては、トランジスタとしてＭＯＳ電界効果トランジスタを用いたが、勿論これに限定される必要は無く、バイポーラトランジスタであっても良い。

本発明の実施の形態における電源回路の第１の構成例を示す回路図である。 本発明の実施の形態における電源回路の第２の構成例を示す回路図である。 本発明の実施の形態における電源回路の第３の構成例を示す回路図である。 本発明の実施の形態における電源回路の第４の構成例を示す回路図である。 本発明の実施の形態における電源回路の第５の構成例を示す回路図である。 本発明の実施の形態における電源回路の第６の構成例を示す回路図である。 従来回路の一例を示す回路図である。

符号の説明

１…基準電圧源
２…誤差増幅器
３…出力用トランジスタ
４…位相補償用トランジスタ
１１…第１の抵抗器
１２…第２の抵抗器
１３…第３の抵抗器
１４…第４の抵抗器
１５…第５の抵抗器
１６…負荷抵抗器
２２…安定化用コンデンサ

Claims (6)

1. 基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧が得られるよう構成されてなる電源回路であって、
   前記出力電圧を得る出力用の第１のＭＯＳトランジスタが設けられると共に、ゲート、ソースが前記出力用の第１のＭＯＳトランジスタのゲート、ソースとそれぞれ相互に接続された位相補償用の第２のＭＯＳトランジスタが設けられ、当該第２のＭＯＳトランジスタのドレインとグランドの間には、位相補償用の第１の抵抗器が設けられ、当該第１の抵抗器の電圧がコンデンサを介して、前記基準電圧と比較される出力電圧を分圧した電圧に重畳されるよう構成されてなることを特徴とする電源回路。
2. 前記位相補償用の第１の抵抗器に代えて、半導体能動素子を設けたことを特徴とする請求項１記載の電源回路。
3. 前記出力用の第１のＭＯＳトランジスタのソースと、前記位相補償用の第２のＭＯＳトランジスタのソースとの間に第２の抵抗器を設け、前記出力用の第１のＭＯＳトランジスタのドレイン電流と前記位相補償用の第２のＭＯＳトランジスタのドレイン電流の比が、前記出力用の第１のＭＯＳトランジスタのドレイン電流の変化に伴い変化可能に構成されてなることを特徴とする請求項１記載の電源回路。
4. 前記コンデンサに代えて、抵抗器とコンデンサの直列接続を設けたことを特徴とする請求項１、請求項２又は請求項３いずれか記載の電源回路。
5. 前記位相補償用の第２のＭＯＳトランジスタのドレイン電流に対応した電圧と基準電圧との比較結果に応じて、出力用の第１のＭＯＳトランジスタのドレイン電流が制限されるよう構成されてなることを特徴とする請求項１、請求項２、請求項３又は請求項４いずれか記載の電源回路。
6. 前記第１及び第２のＭＯＳトランジスタに代えて、バイポーラトランジスタを用いたことを特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５いずれか記載の電源回路。

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