JP2003177828A

JP2003177828A - 定電流回路

Info

Publication number: JP2003177828A
Application number: JP2001375444A
Authority: JP
Inventors: Keiji Fukumura; 慶二福村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-12-10
Filing date: 2001-12-10
Publication date: 2003-06-27

Abstract

(57)【要約】【課題】出力電流検出用抵抗を挿入することによって
出力電圧の低下や熱損失が発生することなく、出力電圧
に関係なく出力電流Ｉｏと出力電流検出用電流Ｉｓとの
電流比を一定に保つことができると共に、要求仕様に応
じて定電流Ｉａとピーク電流Ｉｐとの比を最適化するこ
とができ、温度依存性が小さく出力電流の検出精度のよ
い電流検出回路を有する定電流回路を得る。【解決手段】抵抗Ｒ１〜Ｒ４とＰＭＯＳトランジスタ
Ｑ１〜Ｑ４がそれぞれ対応して直列に接続された各直列
回路が、電源電圧ＶＤＤと出力端子ＯＵＴとの間にそれ
ぞれ並列に接続され、演算増幅器２が、抵抗Ｒ１とＰＭ
ＯＳトランジスタＱ１との接続部の電圧Ｖｓが基準電圧
ＶｒｅｆになるようにＰＭＯＳトランジスタＱ１〜Ｑ４
の動作制御を行って、出力端子ＯＵＴから所定の定電流
Ｉａが出力されるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流検出機能を備
えた定電流回路に関し、特に出力短絡時においても所定
の定電流を供給する定電流回路に関する。

【０００２】

【従来の技術】図７は、従来の定電流回路の例を示した
回路図である。図７の定電流回路１００において、負荷
回路１１０へ供給す出力電流Ｉｏの大部分はＰＭＯＳト
ランジスタであるドライバトランジスタ１０１から供給
され、該ドライバトランジスタ１０１と並列に電流検出
回路が接続されている。電流検出回路は、ドライバトラ
ンジスタ１０１と並列に接続された出力電流検出用抵抗
１０５とＰＭＯＳトランジスタである出力電流検出用ト
ランジスタ１０６との直列回路、所定の基準電圧Ｖｒｅ
ｆを生成して出力する基準電圧発生回路１０７、及び演
算増幅器１０８で構成されている。

【０００３】演算増幅器１０８は、出力電流検出用抵抗
１０５と出力電流検出用トランジスタ１０６との接続部
の電圧Ｖｓが基準電圧Ｖｒｅｆになるようにドライバト
ランジスタ１０１及び出力電流検出用トランジスタ１０
６の動作制御を行い、出力端子ＯＵＴから所定の電流値
Ｉａをなす出力電流Ｉｏが出力されるようにする。この
とき、ドライバトランジスタ１０１及び出力電流検出用
トランジスタ１０６の各ゲートには、それぞれ同じ信号
が入力される。このように、定電流回路１００では、出
力電流検出用抵抗１０５の電圧降下分で出力電流Ｉｏの
電流値の検出を行う。このような定電流回路１００は、
米国特許第４５５３０８４号明細書で開示されている。

【０００４】

【発明が解決しようとする課題】ここで、定電流回路１
００は、出力電流検出用抵抗１０５と出力電流検出用ト
ランジスタ１０６との接続部から得られる電圧Ｖｓと基
準電圧Ｖｒｅｆとを比較した結果である演算増幅器１０
８の出力信号をドライバトランジスタ１０１のゲートに
フィードバックする構成をなしている。このような定電
流回路１００において、負荷回路１１０の抵抗値を無限
大からゼロまで変えた場合、すなわち出力端子ＯＵＴか
らの出力電圧Ｖｏを電源電圧ＶＤＤから０Ｖまで変えた
場合の出力電流Ｉｏの変化について考える。

【０００５】ドライバトランジスタ１０１のドレイン・
ソース間電圧から出力電流検出用抵抗１０５の電圧降下
分を引いた値が出力電流検出用トランジスタ１０６のド
レイン・ソース間電圧となる。出力電圧Ｖｏが電源電圧
ＶＤＤからあまり低下していない場合、すなわちドライ
バトランジスタ１０１のソース・ドレイン間電圧が小さ
い場合は、ドライバトランジスタ１０１と出力電流検出
用トランジスタ１０６とのドレイン・ソース間電圧の差
を無視することができない。これに対して、出力電圧Ｖ
ｏが０Ｖの場合、ドライバトランジスタ１０１と出力電
流検出用トランジスタ１０６の各ドレイン・ソース間電
圧が共にほぼ電源電圧ＶＤＤとなって等しいと考えられ
ることから、出力電流検出用抵抗１０５に流れる電流Ｉ
ｓと出力電流Ｉｏとの比が出力電圧Ｖｏに応じて変わる
という問題があった。

【０００６】図７の定電流回路１００における出力電圧
Ｖｏと出力電流Ｉｏとの関係例を図８に示す。なお、図
８（ａ）は、電圧Ｖｓと出力電圧Ｖｏとの関係例を、図
８（ｂ）は、出力電圧Ｖｏに対する電流Ｉｓ及び出力電
流Ｉｏの特性例を示している。図８において、Ｖｏ＝Ｖ
ＤＤのときは、Ｉｏ＝０であり、出力電圧Ｖｏが低下す
るのに伴って、出力電流Ｉｏが増加する。出力電流Ｉｏ
の増加と共に出力電流検出用抵抗１０５と出力電流検出
用トランジスタ１０６との接続部の電圧Ｖｓも増加す
る。

【０００７】Ｖｓ＝Ｖｒｅｆになると、演算増幅器１０
８は、ドライバトランジスタ１０１及び出力電流検出用
トランジスタ１０６に対してドレイン電流を減少させる
ように制御する。出力電流検出用トランジスタ１０６の
ドレイン電流が低下することによって、電圧Ｖｓが一定
に、すなわち電流Ｉｓが一定になり、ドライバトランジ
スタ１０１と出力電流検出用トランジスタ１０６のゲー
トサイズの比から出力電流Ｉｏが決まる。

【０００８】しかし、図８で示すように、出力電圧Ｖｏ
が低下して電圧Ｖａになると出力電流Ｉｏはピーク電流
Ｉｐという大きな値になる。出力電流検出用抵抗１０
５、基準電圧Ｖｒｅｆ、及びドライバトランジスタ１０
１と出力電流検出用トランジスタ１０６とのゲート幅比
を決めることで定電流Ｉａとピーク電流Ｉｐが決まって
しまうというように自由度が少ないという問題があっ
た。例えば、Ｉａ＝０.７Ａ、Ｉｐ＝０.９Ａになるよう
な仕様にするには、図７の定電流回路１００では、出力
電流検出用抵抗１０５、基準電圧Ｖｒｅｆ、及びドライ
バトランジスタ１０１と出力電流検出用トランジスタ１
０６とのゲート幅比を調整するだけでは定電流Ｉａとピ
ーク電流Ｉｐとの比を決めることが非常に困難であっ
た。

【０００９】また、出力電流検出用抵抗１０５のチップ
面積を小さくするためには拡散、ポリシリコン等の半導
体材料を使う必要があり、このような材料を使用すると
出力電流検出用抵抗１０５は抵抗値の温度依存性が大き
くなり、その結果、出力電流検出用の電圧Ｖｓも温度依
存性が大きくなるという問題があった。

【００１０】これに対して、図９で示すように、電源電
圧ＶＤＤとドライバトランジスタ１２１のソースとの間
に出力電流検出用抵抗１２２を設けた定電流回路１２０
がある。定電流回路１２０において、演算増幅器１２３
は、ドライバトランジスタ１２１と出力電流検出用抵抗
１２２との接続部の電圧が基準電圧発生回路１２４から
の基準電圧Ｖｒｅｆになるようにドライバトランジスタ
１２１の動作制御を行う。しかし、このような構成で
は、出力電流検出用に挿入した抵抗１２２によって出力
電圧Ｖｏの低下や熱損失が発生するという問題があっ
た。

【００１１】本発明は、上記のような問題を解決するた
めになされたものであり、出力電流検出用抵抗を挿入す
ることによって出力電圧の低下や熱損失が発生すること
なく、出力電圧に関係なく出力電流Ｉｏと出力電流検出
用電流Ｉｓとの電流比を一定に保つことができると共
に、要求仕様に応じて定電流Ｉａとピーク電流Ｉｐとの
比を最適化することができ、温度依存性が小さく出力電
流の検出精度のよい電流検出回路を有する定電流回路を
得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る定電流回
路は、負荷に対して所定の定電流を供給する定電流回路
において、前記負荷に電流を供給する、抵抗とトランジ
スタが直列に接続された複数の直列回路が並列に接続さ
れてなる出力回路部と、所定の基準電圧を生成して出力
する基準電圧発生回路部と、前記出力回路部の所定の１
つの直列回路における抵抗とトランジスタとの接続部の
電圧が前記基準電圧発生回路部からの基準電圧になるよ
うに、前記出力回路部の各直列回路におけるそれぞれの
トランジスタの動作制御を行う制御回路部とを備えるも
のである。

【００１３】具体的には、前記出力回路部における各直
列回路のそれぞれのトランジスタには、同一のトランジ
スタを使用するようにした。

【００１４】また、前記出力回路部における各直列回路
のそれぞれの抵抗は、同じ抵抗値になるようにした。

【００１５】前記出力回路部の所定の１つの直列回路に
おける抵抗は、他の直列回路の抵抗よりも抵抗値が大き
く、該他の各直列回路の抵抗は、それぞれ同じ抵抗値に
なるようにしてもよい。

【００１６】一方、前記出力回路部における各直列回路
のそれぞれの抵抗は、金属材料からなる配線抵抗で形成
されるようにした。

【００１７】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の第
１の実施の形態における定電流回路の例を示した図であ
る。図１において、定電流回路１は、同じトランジスタ
サイズのＰＭＯＳトランジスタＱ１〜Ｑ４、抵抗Ｒ１〜
Ｒ４、演算増幅器２及び所定の基準電圧Ｖｒｅｆを生成
して出力する基準電圧発生回路３を備えている。なお、
ＰＭＯＳトランジスタＱ１〜Ｑ４及び抵抗Ｒ１〜Ｒ４が
出力回路部をなし、演算増幅器２が制御回路部をなす。

【００１８】抵抗Ｒ１〜Ｒ４とＰＭＯＳトランジスタＱ
１〜Ｑ４がそれぞれ対応して直列に接続され、該各直列
回路は、電源電圧ＶＤＤと出力端子ＯＵＴとの間にそれ
ぞれ並列に接続されている。演算増幅器２は、非反転入
力端に基準電圧Ｖｒｅｆが入力されており、反転入力端
に抵抗Ｒ１とＰＭＯＳトランジスタＱ１との接続部から
出力電流検出用電圧Ｖｓが入力され、出力端はＰＭＯＳ
トランジスタＱ１〜Ｑ４の各ゲートにそれぞれ接続され
ている。出力端子ＯＵＴと接地電圧との間に負荷回路１
０が接続され、定電流回路１は、出力電流Ｉｏを負荷電
流として該負荷回路１０に出力する。

【００１９】このような構成において、抵抗Ｒ１は出力
電流Ｉｏを検出するための抵抗をなし、ＰＭＯＳトラン
ジスタＱ１は、出力電流Ｉｏを検出するためのトランジ
スタをなす。演算増幅器２は、出力電流検出用抵抗Ｒ１
と出力電流検出用トランジスタＱ１との接続部の電圧Ｖ
ｓが基準電圧ＶｒｅｆになるようにＰＭＯＳトランジス
タＱ１〜Ｑ４の動作制御を行い、出力端子ＯＵＴから所
定の定電流Ｉａが出力されるようにする。

【００２０】ここで、抵抗Ｒ１〜Ｒ４が同じ抵抗値であ
る場合について説明する。抵抗Ｒ１〜Ｒ４の各抵抗値が
等しいことから、出力電流Ｉｏを４等分した電流が各Ｐ
ＭＯＳトランジスタＱ１〜Ｑ４にそれぞれ流れ、各ＰＭ
ＯＳトランジスタＱ１〜Ｑ４のソース電圧はそれぞれ等
しい。ＰＭＯＳトランジスタＱ１のソース電圧が出力電
流検出用電圧Ｖｓとなり、演算増幅器２は、該出力電流
検出用電圧Ｖｓが基準電圧ＶｒｅｆになるようにＰＭＯ
ＳトランジスタＱ１〜Ｑ４の動作制御をそれぞれ行い、
出力端子ＯＵＴから所定の定電流Ｉａが出力されるよう
にする。このとき、ＰＭＯＳトランジスタＱ１〜Ｑ４の
各ゲートには、それぞれ同じ信号が入力される。このよ
うに、定電流回路１では、抵抗Ｒ１の電圧降下分で出力
電流Ｉｏの電流値の検出を行う。

【００２１】図１の定電流回路１における出力電流Ｉｏ
と出力電流検出用電流Ｉｓの特性例を図２に示す。図２
において、Ｖｏ＝ＶＤＤのときは、Ｉｏ＝０であり、出
力電圧Ｖｏが低下するのに伴って、負荷電流Ｉｏが増加
する。負荷電流Ｉｏの増加と共に出力電流検出用電流Ｉ
ｓも増加し、出力電流検出用電圧Ｖｓも増加する。Ｖｓ
＝Ｖｒｅｆになると、演算増幅器２は、ＰＭＯＳトラン
ジスタＱ１〜Ｑ４に対してドレイン電流を減少させるよ
うに制御する。ＰＭＯＳトランジスタＱ１〜Ｑ４の各ド
レイン電流が低下することによって、出力電流検出用電
圧Ｖｓが一定に、すなわち出力電流検出用電流Ｉｓが一
定になり、(４×Ｉｓ)の定電流Ｉａが出力電流Ｉｏとし
て出力される。このようにして、定電流回路１は、図３
で示すように、出力電圧Ｖｏに対して定電流Ｉａとなる
出力電流Ｉｏの特性を得ることができる。

【００２２】ここで、図１で示した定電流回路１の集積
化を行う上でのレイアウトについて説明する。抵抗Ｒ１
〜Ｒ４は、配線抵抗で形成され、該配線抵抗のレイアウ
ト形状を同一にすることによって、抵抗値を同一にする
ことができる。例えば、ＰＭＯＳトランジスタＱ１〜Ｑ
４において、最小単位のトランジスタをセルとしてアレ
イ状に並べることで可能である。使用される配線として
はポリシリコン、拡散、アルミ配線等があるが、トラン
ジスタのソース・ドレイン部の接続にはアルミ配線を使
用することができる。セル構造をしたＰＭＯＳトランジ
スタＱ１〜Ｑ４をアレイ状に並べることによって、アル
ミ配線を使用しながら抵抗Ｒ１〜Ｒ４のマッチングを行
うことができる。出力電流検出用電圧Ｖｓは、ＰＭＯＳ
トランジスタＱ１のドレインにおける出力端子ＯＵＴに
最も近い所から取り出すようにすればよい。

【００２３】次に、抵抗Ｒ１の抵抗値が抵抗Ｒ２〜Ｒ４
の抵抗値よりも大きい場合について説明する。なお、抵
抗Ｒ２〜Ｒ４の抵抗値は同じものとする。図４は、この
ようにした場合の定電流回路１における出力電圧Ｖｏと
ＰＭＯＳトランジスタＱ１，Ｑ２の各ドレイン電流との
特性例を示した図である。図４において、Ｉｄ１は、Ｐ
ＭＯＳトランジスタＱ１のドレイン電流を示し、Ｉｄ２
は、ＰＭＯＳトランジスタＱ２のドレイン電流を示して
いる。なお、ＰＭＯＳトランジスタＱ３及びＱ４の各ド
レイン電流は、ＰＭＯＳトランジスタＱ２と同じである
ことから、ＰＭＯＳトランジスタＱ２を例にして説明す
る。

【００２４】Ｖｏ＝Ｖａで出力電流検出用電圧Ｖｓが基
準電圧Ｖｒｅｆに達し、Ｖｏ＜ＶａではＶｓ＝Ｉｄ１×
Ｒ１(抵抗Ｒ１の抵抗値)で一定となり、すなわちドレイ
ン電流Ｉｄ１が定電流となるように演算増幅器２の出力
電圧が変化する。次に、Ｖｏ＞Ｖａの領域では、ＰＭＯ
ＳトランジスタＱ１及びＱ２の各ゲートＶｇはそれぞれ
０Ｖになる。出力電圧Ｖｏが電源電圧ＶＤＤから電圧Ｖ
ａまで低下するのに伴ってドレイン電流Ｉｄ１及びＩｄ
２はそれぞれ直線的に増加する。このときのドレイン電
流Ｉｄ１及びＩｄ２といった各ドレイン電流Ｉｄは、下
記（１）式で示したリニア領域におけるＭＯＳトランジ
スタの式で表される。

【００２５】Ｉｄ＝(β／２)×{２×(Ｖｇｓ−Ｖｔｈ)×Ｖｄｓ−Ｖｄｓ^２}…………（１）但し、（１）式において、Ｖｇｓはゲート・ソース間電
圧を、Ｖｄｓはドレイン・ソース間電圧を、Ｖｔｈはし
きい値電圧をそれぞれ示し、βは、下記（２）式で表さ
れる定数である。 β＝μｐ×Ｃｏｘ×Ｗ／Ｌ………………（２）（２）式において、μｐはＰＭＯＳトランジスタにおけ
る移動度を、Ｃｏｘはゲート絶縁膜の単位面積当たりの
容量を、ＷはＭＯＳトランジスタのゲート幅を、ＬはＭ
ＯＳトランジスタのゲート長をそれぞれ示している。

【００２６】前記（１）式から、ＭＯＳトランジスタに
おけるリニア領域でのソース・ドレイン間抵抗Ｒｄを求
めると下記（３）式のようになる。Ｒｄ＝１／(Ｉｄ／Ｖｄｓ)＝１／{β×(Ｖｇｓ−Ｖｔｈ−Ｖｄｓ)}…………… …（３）

【００２７】ここで、例えばＶＤＤ＝５Ｖ、Ｒｄ＝０.
１Ω、Ｉａ＝０.５Ａとした場合に、Ｖｏ−Ｖａ＝０.１
Ｖ、Ｖｒｅｆ＝０.０５Ｖであるとき、前記（３）式に
おいてＶｄｓは最大０.０５Ｖ程度である。Ｖｏ＞Ｖａ
において、ＰＭＯＳトランジスタＱ１のソース・ドレイ
ン間抵抗Ｒｄ１とＰＭＯＳトランジスタＱ２のソース・
ドレイン間抵抗Ｒｄ２とを比較すると、前記（３）式で
Ｖｇｓ＝５Ｖ、Ｖｔｈは例えば１Ｖであるとすると、前
記（３）式における(Ｖｇｓ−Ｖｔｈ−Ｖｄｓ)は、５−
１−０.０５＝３.９５となり、ドレイン・ソース間電圧
Ｖｄｓの影響が微小であることから、Ｒｄ１≒Ｒｄ２と
することができる。

【００２８】次に、図４で、ＰＭＯＳトランジスタＱ２
のドレイン電流Ｉｄ２が、Ｖｏ＝Ｖａでピーク値Ｉｐを
示すことについて説明する。図５は、Ｖｏ＝Ｖａ付近に
おけるＰＭＯＳトランジスタＱ１のドレインＩｄ１を示
した図である。図５では、実線がドレイン電流Ｉｄ１
を、破線がＰＭＯＳトランジスタＱ１のゲート電圧Ｖｇ
が常時０Ｖになって電流制限が行われない場合に示す出
力電圧Ｖｏとドレイン電流Ｉｄ１との関係例をそれぞれ
示している。

【００２９】図５において、抵抗Ｒ１の抵抗値をＲ１と
すると、Ｖｏ＜ＶａでＩｄ１＝Ｉ１＝(ＶＤＤ−Ｖｓ)／
Ｒ１＝(ＶＤＤ−Ｖｒｅｆ)／Ｒ１となるために、ＰＭＯ
ＳトランジスタＱ１のゲート電圧Ｖｇが減少するが、そ
のようすを４本の破線で示している。図５の破線はドレ
イン電流Ｉｄ１を示すものであるが、ＰＭＯＳトランジ
スタＱ１のドレイン・ソース間電圧Ｖｄｓ、例えば図５
のＡ点に、ＰＭＯＳトランジスタＱ１とＱ２とのドレイ
ン・ソース間電圧の差ΔＶｄを加えたＥ点でドレイン電
流Ｉｄ２を読み取ることができる。

【００３０】ＰＭＯＳトランジスタＱ１のゲート電圧Ｖ
ｇが減少するに伴ってドレイン電流Ｉｄ１がＡ点、Ｂ
点、Ｃ点、Ｄ点と移動するのに対応して、ＰＭＯＳトラ
ンジスタＱ２のゲート電圧Ｖｇも同様に減少し、ドレイ
ン電流Ｉｄ２はＥ点、Ｆ点、Ｇ点、Ｈ点と移動する。Ｐ
ＭＯＳトランジスタＱ１のドレイン・ソース間電圧Ｖｄ
ｓが大きくなってもΔＶｄの最大値が基準電圧Ｖｒｅｆ
であるためである。なお、ドレイン電流Ｉｄ２におい
て、Ｅ点の値になるときは、ドレイン電流Ｉｄ１がＡ点
の値を示す出力電圧Ｖｏのときであり、同様にＦ〜Ｈ点
の値になるときは、ドレイン電流Ｉｄ１が対応するＢ〜
Ｄ点の値を示す出力電圧Ｖｏのときである。

【００３１】ドレイン電流Ｉｄ２の値がＥ点からＨ点に
低下するようすが、図４におけるピーク電流Ｉｐから電
流Ｉ２に低下する変化を示している。ピーク電流Ｉｐと
定電流値Ｉ１との差は図５のＡ点とＥ点の電流差である
が、これはΔＶｄに比例する。図６は、抵抗Ｒ１，Ｒ２
及びＰＭＯＳトランジスタＱ１，Ｑ２の等価回路を示し
た図であり、図６を用いてΔＶｄについて説明する。

【００３２】図６において、Ｒｄ１はＰＭＯＳトランジ
スタＱ１の等価抵抗を、Ｒｄ２はＰＭＯＳトランジスタ
Ｑ２の等価抵抗を示し、ＶＲ１は抵抗Ｒ１の両端電圧
を、ＶＲ２は抵抗Ｒ２の両端電圧をそれぞれ示してい
る。等価抵抗Ｒｄ１の両端電圧をＶ１とし、等価抵抗Ｒ
ｄ２の両端電圧をＶ２とすると、電圧Ｖ１及びＶ２は下
記（４）及び（５）式のようになる。Ｖ１＝ＶＳＷ×{Ｒｄ／(Ｒｄ＋Ｒ１)}………………（４）Ｖ２＝ＶＳＷ×{Ｒｄ／(Ｒｄ＋Ｒ２)}………………（５）但し、Ｒ２は抵抗Ｒ２の抵抗値を示し、ＶＳＷ＝ＶＲ１
＋Ｖ１＝ＶＲ２＋Ｖ２である。なお、前記（４）及び
（５）式において、ＰＭＯＳトランジスタＱ１及びＱ２
の各等価抵抗Ｒｄ１，Ｒｄ２は等しいことから、該各等
価抵抗をＲｄとしている。

【００３３】前記（４）及び（５）式から、Ｖ２−Ｖ１
＝ΔＶｄは、下記（６）式のようになる。 ΔＶｄ＝ＶＳＷ×(Ｒ１−Ｒ２)／(Ｒｄ＋Ｒ１＋Ｒ２＋Ｒ１×Ｒ２／Ｒｄ)…… …………（６）また、Ｒ１＞Ｒ２であることから、０＜ΔＶｄ＜Ｖｒｅ
ｆである。このように、ピーク電流Ｉｐと電流Ｉ１との
差はΔＶｄに比例し、ΔＶｄは前記（６）式から抵抗Ｒ
１及びＲ２の抵抗値によって設定することができる。

【００３４】次に、電流Ｉ１とＩ２との差について説明
する。ＭＯＳトランジスタにおける飽和領域でのドレイ
ン電流Ｉｄ１及びＩｄ２は、下記（７）及び（８）式の
ようになる。Ｉｄ１＝β（Ｖｇ−ＶＲ１−Ｖｔｈ）^２／２………………（７）Ｉｄ２＝β（Ｖｇ−ＶＲ２−Ｖｔｈ）^２／２………………（８）なお、前記（７）及び（８）式において、ＰＭＯＳトラ
ンジスタＱ１及びＱ２の各ゲート電圧は等しいことか
ら、それぞれのゲート電圧をＶｇとしている。

【００３５】ゲート電圧Ｖｇは、ドレイン電流Ｉｄ１が
一定であるという条件から決まるため、前記（７）式か
らゲート電圧Ｖｇを求めて前記（８）式に代入すると、
ドレイン電流Ｉｄ２は、下記（９）式のようになる。Ｉｄ２＝{Ｉｄ１^１／２＋(β／２)^１／２×(ＶＲ１−Ｉｄ２×Ｒ２)}^２……… ………（９）

【００３６】前記（９）式より、下記（１０）式が成り
立つ。Ｉｄ２−Ｉｄ１＝ΔＶＲ×(２×β×Ｉｄ１)^１／２＋β×(ΔＶＲ)^２／２…… …………（１０）但し、ΔＶＲ＝ＶＲ１−ＶＲ２である。電圧ＶＲ１は
（ＶＤＤ−Ｖｓ）＝（ＶＤＤ−Ｖｒｅｆ）で一定であ
り、ＶＲ２＝Ｒ２×Ｉｄ２であるから、（Ｉｄ２−Ｉｄ
１）は前記（１０）式からＲ２によって決定される。

【００３７】このように、ピーク電流Ｉｐと定電流Ｉ１
との差、及び定電流Ｉ１と定電流Ｉ２との差は、抵抗Ｒ
１及びＲ２の各抵抗値で決めることができるため、出力
電流Ｉｏは定電流Ｉ１と定電流Ｉ２で表すことができ、
ピーク電流Ｉｐと定電流Ｉ１との差を抵抗Ｒ１及びＲ２
の各抵抗値で決めることができる。実際の定電流回路で
は、ＰＭＯＳトランジスタＱ２〜Ｑ４に相当するトラン
ジスタを必要に応じて増やすことができ、この場合にお
いてもピーク電流Ｉｐとドレイン電流Ｉｄ１との差を抵
抗Ｒ１及びＲ２の各抵抗値で決めることできる。

【００３８】一方、ピーク電流Ｉｐは、図５のＥ点の電
流値であり、Ａ点の電流値に比例することから、下記
（１１）式のようになる。Ｉｐ＝(Ｉ１／ＶＳＷ)×(ＶＳＷ＋ΔＶｄ) ＝Ｉ１×(１＋ΔＶｄ／ＶＳＷ)………………（１１）

【００３９】前記（１１）式に前記（６）式のΔＶｄを
代入すると、下記（１２）式のようになる。Ｉｐ＝Ｉ１×{１＋(Ｒ１−Ｒ２)／(Ｒｄ＋Ｒ１＋Ｒ２＋Ｒ１×Ｒ２／Ｒｄ)}… ……………（１２）

【００４０】ここで、従来の場合、例えば図７で示した
定電流回路１００の場合、ピーク電流Ｉｐは、前記（１
２）式においてＲ２＝０とすればよく、下記（１３）式
のように示すことができる。Ｉｐ＝Ｉ１×{１＋Ｒ１／(Ｒｄ＋Ｒ１)}………………（１３）

【００４１】Ｒ１＞Ｒ２、Ｒ１＞０及びＲ２＞０である
ため、前記（１２）式と（１３）式の右辺中のカッコ内
第２項を比較すると、（１２）式の(Ｒ１−Ｒ２)は、
（１３）式のＲ１よりも小さく、（１２）式の(Ｒｄ＋
Ｒ１＋Ｒ２＋Ｒ１×Ｒ２／Ｒｄ)は、（１３）式の(Ｒｄ
＋Ｒ１)よりも大きい。したがって、図４のピーク電流
Ｉｐは、図７で示した従来の定電流回路１００よりも小
さいことが分かる。

【００４２】このように、本第１の実施の形態における
定電流回路は、抵抗Ｒ１〜Ｒ４とＰＭＯＳトランジスタ
Ｑ１〜Ｑ４がそれぞれ対応して直列に接続された各直列
回路が、電源電圧ＶＤＤと出力端子ＯＵＴとの間にそれ
ぞれ並列に接続され、演算増幅器２が、抵抗Ｒ１とＰＭ
ＯＳトランジスタＱ１との接続部の電圧Ｖｓが基準電圧
ＶｒｅｆになるようにＰＭＯＳトランジスタＱ１〜Ｑ４
の動作制御を行って、出力端子ＯＵＴから所定の定電流
Ｉａが出力されるようにした。このことから、出力電流
検出用抵抗を挿入することによって出力電圧Ｖｏの低下
や熱損失が発生することなく、出力電圧Ｖｏに関係なく
出力電流Ｉｏと出力電流検出用電流Ｉｓとの電流比を一
定に保つことができると共にピーク電流Ｉｐを小さくす
ることができ、更に温度依存性を小さくすることができ
出力電流の検出精度を向上させることができるため、所
定の定電流を精度よく供給することができる。

【００４３】

【発明の効果】上記の説明から明らかなように、本発明
の定電流回路によれば、制御回路部は、出力回路部の所
定の１つの直列回路における抵抗とトランジスタとの接
続部の電圧が基準電圧発生回路部からの基準電圧になる
ように各直列回路におけるトランジスタの動作制御をそ
れぞれ行って、負荷に対して所定の定電流を出力するよ
うにした。このことから、出力電流を検出するための抵
抗を挿入することによって出力電圧の低下や熱損失が発
生することなく、出力電流と該出力電流を検出するため
の抵抗を流れる電流との電流比を出力電圧に関係なく一
定に保つことができると共に、出力電流のピーク値を小
さくすることができ、温度依存性を小さくすることがで
き出力電流の検出精度を向上させることができるため、
所定の定電流を精度よく供給することができる。

【００４４】また、出力回路部の所定の１つの直列回路
における抵抗は、他の直列回路の抵抗よりも抵抗値が大
きく、該他の各直列回路の抵抗は、それぞれ同じ抵抗値
になるようにしたことから、該２種類の抵抗値を設定す
ることにより、要求された仕様に応じて出力電流におけ
る定電流値とピーク電流値との比を最適にすることがで
きる。

【００４５】具体的には、出力回路部における各直列回
路のそれぞれの抵抗は、金属材料からなる配線抵抗で形
成されるようにした。このことから、出力回路部におけ
る各直列回路のそれぞれの抵抗において、抵抗値の温度
係数を一定にすることができるため、出力電流検出値の
温度特性を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における定電流回
路の例を示した図である。

【図２】図１の定電流回路１における出力電圧Ｖｏに
対する出力電流Ｉｏと出力電流検出用電流Ｉｓの各特性
例を示した図である。

【図３】図１の定電流回路１における出力電流Ｉｏと
出力電圧Ｖｏとの関係例を示した図である。

【図４】図１の定電流回路１における出力電圧Ｖｏに
対する各ドレイン電流Ｉｄ１，Ｉｄ２のそれぞれの特性
例を示した図である。

【図５】Ｖｏ＝Ｖａ付近におけるドレインＩｄ１の特
性例を示した図である。

【図６】抵抗Ｒ１，Ｒ２及びＰＭＯＳトランジスタＱ
１，Ｑ２の等価回路を示した図である。

【図７】従来の定電流回路の例を示した回路図であ
る。

【図８】図７の定電流回路１００の出力電圧Ｖｏに対
する電圧Ｖｓ、出力電流Ｉｏ及び電流Ｉｓの各特性例を
示した図である。

【図９】従来の定電流回路の他の例を示した回路図で
ある。

【符号の説明】

１定電流回路２演算増幅器３基準電圧発生回路１０負荷回路Ｒ１〜Ｒ４抵抗Ｑ１〜Ｑ４ＰＭＯＳトランジスタＯＵＴ出力端子

Claims

【特許請求の範囲】

【請求項１】負荷に対して所定の定電流を供給する定
電流回路において、前記負荷に電流を供給する、抵抗とトランジスタが直列
に接続された複数の直列回路が並列に接続されてなる出
力回路部と、所定の基準電圧を生成して出力する基準電圧発生回路部
と、前記出力回路部の所定の１つの直列回路における抵抗と
トランジスタとの接続部の電圧が前記基準電圧発生回路
部からの基準電圧になるように、前記出力回路部の各直
列回路におけるそれぞれのトランジスタの動作制御を行
う制御回路部と、を備えることを特徴とする定電流回
路。
【請求項２】前記出力回路部における各直列回路のそ
れぞれのトランジスタは、同一のトランジスタであるこ
とを特徴する請求項１記載の定電流回路。
【請求項３】前記出力回路部における各直列回路のそ
れぞれの抵抗は、同じ抵抗値であることを特徴する請求
項２記載の定電流回路。
【請求項４】前記出力回路部の所定の１つの直列回路
における抵抗は、他の各直列回路の抵抗よりも抵抗値が
大きく、該他の各直列回路の抵抗は、それぞれ同じ抵抗
値であることを特徴とする請求項２記載の定電流回路。
【請求項５】前記出力回路部における各直列回路のそ
れぞれの抵抗は、金属材料からなる配線抵抗で形成され
ることを特徴とする請求項１、２、３又は４記載の定電
流回路。