KR20170044342A - 전압 레귤레이터 및 그의 동작 방법 - Google Patents

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Abstract

본 기술은 전압 레귤레이터에 관한 것으로서, 외부 전원전압을 레귤레이션하여 내부 전압으로서 출력하기 위한 전압 레귤레이션부 및 트레이닝 인에이블 신호에 응답하여 상기 전압 레귤레이션부의 바이어스 전류, 구동력 및 출력 캐패시턴스를 조절하여 상기 내부 전압을 예정된 값으로 최적화시키기 위한 최적화 제어부가 제공된다.

Description

전압 레귤레이터 및 그의 동작 방법{VOLTAGE REGULATOR AND OPERATING METHOD THEREOF}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로 스스로 최적화를 제어하기 위한 전압 레귤레이터 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치와 같은 집적회로는 많은 전자회로 소자가 하나의 기판 위 또는 기판 자체에 분리가 불가능한 상태로 결합되어 있는 초소형 구조의 기능적인 복합적 전자소자 또는 시스템이다. 이러한 집적회로 내의 전자회로 소자가 초소형이기 때문에, 집적회로의 동작을 위해 공급되는 전압의 크기나 전류의 변화는 집적회로의 오동작에 크게 영향을 미친다.
따라서 집적회로에 공급되는 전압을 일정하게 유지시키기 위해 전압 공급 회로의 출력을 일정하게 제어하는 레귤레이터 회로가 필요하다.
일반적으로 레귤레이터 회로는 출력하고자 하는 전압 레벨에 따라 입력되는 디지털 코드에 의해서 결정되는 전압을 일정하게 유지시킨다. 따라서 하나의 집적회로 내에서 동시에 복수개의 동작 전압을 사용해야 하는 경우에는 각각의 동작 전압에 대한 레귤레이터 회로가 필요하다.
예컨대, 반도체 메모리 장치는 데이터를 프로그램할 때, 프로그램 전압, 패스 전압을 포함한 여러 개의 동작 전압이 동시에 필요하다. 따라서 각각의 동작 전압을 레귤레이팅하기 위한 레귤레이터 회로가 구비되어야 한다.
본 발명의 실시예들이 해결하고자 하는 과제는, 출력 전압의 특성을 최적화할 수 있는 전압 레귤레이션 및 그의 동작 방법을 제공하고자 한다.
본 발명의 실시예에 따른 전압 레귤레이터는, 외부 전원전압을 레귤레이션하여 내부 전압으로서 출력하기 위한 전압 레귤레이션부; 및 트레이닝 인에이블 신호에 응답하여 상기 전압 레귤레이션부의 바이어스 전류, 구동력 및 출력 캐패시턴스를 조절하여 상기 내부 전압을 예정된 값으로 최적화시키기 위한 최적화 제어부를 포함할 수 있다.
바람직하게, 상기 전압 레귤레이션부는, 기준전압과 피드백 전압을 비교하여 구동신호를 출력하되, 상기 바이어스 전류에 기초하여 동작하는 비교기; 제1 제어신호에 응답하여 상기 비교기로 공급되는 상기 바이어스 전류의 전류량을 조절하기 위한 바이어스 전류 조절부; 상기 구동신호에 따라 상기 외부 전원전압을 상기 내부 전압으로서 출력단에 출력하되, 제2 제어신호에 응답하여 상기 구동력을 조절하기 위한 패스 디바이스 조절부; 제3 제어신호에 응답하여 상기 출력 캐패시턴스를 조절하기 위한 캐패시터 조절부; 및 상기 출력 전압을 분배하여 상기 피드백 전압으로서 상기 비교기의 입력단으로 출력하기 위한 전압 분배부를 포함할 수 있다.
바람직하게, 상기 최적화 제어부는, 상기 트레이닝 인에이블 신호에 응답하여 제1 모드 또는 제2 모드에 대응하는 상기 내부 전압의 평균 값을 검출하기 위한 평균 디텍팅부; 및 상기 내부 전압의 평균 값과 타겟 값을 비교하여 상기 제1 내지 제3 제어신호를 생성하기 위한 제어신호 생성부를 포함할 수 있다.
바람직하게, 상기 평균 디텍팅부는, 상기 내부 전압의 언더슈트 피크 전압을 검출하기 위한 언더슈트 디텍팅부; 모드 선택신호에 응답하여 상기 언더슈트 디텍팅부의 출력 신호 또는 상기 내부 전원 전압을 선택적으로 출력하기 위한 모드 선택부; 상기 모드 선택부의 출력 신호를 디지털 코드 값으로 변환하기 위한 아날로그 디지털 컨버터; 및 상기 아날로그 디지털 컨버터로부터 출력된 상기 디지털 코드 값의 평균 값을 출력하기 위한 평균 연산부를 포함할 수 있다.
바람직하게, 상기 평균 디텍팅부는, 상기 내부 전압의 언더슈트 피크 전압을 검출하기 위한 언더슈트 디텍팅부; 모드 선택신호에 응답하여 상기 언더슈트 디텍팅부의 출력 신호 또는 상기 내부 전압을 선택적으로 출력하기 위한 모드 선택부; 상기 모드 선택부의 출력 신호를 적분하여 출력하기 위한 게인 적분기; 및 상기 게인 적분기의 출력 신호를 디지털 코드 값으로 변환하기 위한 아날로그 디지털 컨버팅부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 전압 레귤레이터의 동작 방법은, 전압 레귤레이터의 출력 전압의 언더슈트를 디텍팅하는 단계; 모드 선택신호에 응답하여 제1 모드시 상기 전압 레귤레이터의 출력 전압을 선택하고, 제2 모드시 상기 언더슈트를 선택하는 단계; 상기 출력 전압 또는 상기 언더슈트를 디지털 코드를 변환하는 단계; 상기 디지털 코드의 평균 값을 연산하는 단계; 상기 평균 값과 레지스터에 저장된 타겟 값을 비교하여 상기 전압 레귤레이터를 제어하기 위한 제어신호를 생성하는 단계; 및 상기 제어신호에 응답하여 전압 레귤레이팅 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의한 전압 레귤레이터에 의하면, 실시간으로 전압 레귤레이터의 최적화 동작을 회로 내부에서 스스로 수행할 수 있으므로, 시간 및 비용을 절감할 수 있다.
또한, 전압 레귤레이터는 디지털 출력을 제공하므로 고가의 아날로그 측정 장비가 아닌 디지털 측정장비를 사용할 수 있게 되며, 측정에 많은 어려움이 있는 언더슈트 및 오버슈트 값을 손쉽게 평가할 수 있다.
도 1은 본 발명의 실시예에 따른 전압 레귤레이터를 도시한 구성도이다.
도 2는 도 1에 도시된 바이어스 전류 조절부를 도시한 회로도이다.
도 3은 도 1에 도시된 패스 디바이스 조절부를 도시한 회로도이다.
도 4는 도 1에 도시된 캐패시터 조절부를 도시한 회로도이다.
도 5는 도 1에 도시된 언더슈트 디텍팅부를 도시한 회로도이다.
도 6은 도 1에 도시된 모드 선택부의 출력 신호를 나타낸 그래프이다.
도 7은 도 1에 도시된 아날로그 디지털 컨버터의 출력 신호를 나타낸 그래프이다.
도 8은 도 1에 도시된 평균 연산부의 출력 신호를 나타낸 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 전압 레귤레이터를 도시한 구성도이다.
도 10은 도 9에 도시된 게인 적분기의 출력 신호를 나타낸 그래프이다.
도 11은 도 9에 도시된 아날로그 디지털 컨버터의 출력 신호를 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 전압 레귤레이터를 도시한 구성도이다.
도 1을 참조하면, 전압 레귤레이터는 전압 레귤레이션부(10a) 및 최적화 제어부(10b)를 포함할 수 있다. 여기서 전압 레귤레이션부(10a)는 비교기(110), 바이어스 전류 조절부(120), 패스 디바이스 조절부(130), 주파수 보상부(140), 전압 분배부(150), 캐패시터 조절부(160)를 포함할 수 있다.
비교기(110)는 기준전압(VREF)과 피드백 전압(VFB)을 비교하여 구동신호(VDRV)를 출력하며, 바이어스 전류(ISS)에 기초하여 동작할 수 있다.
바이어스 전류 조절부(120)는 제1 제어신호(SEL1<0:N>)에 응답하여 비교기(110)로 공급되는 바이어스 전류(ISS)의 전류량을 조절할 수 있다. 여기서 제1 제어신호(SEL1<0:N>)는 추후 설명될 최적화 제어부(10b)로부터 수신받을 수 있다. 바이어스 전류 조절부(120)의 동작은 도 2에서 상세히 설명될 것이다.
패스 디바이스 조절부(130)는 비교기(110)로부터 구동신호(VDRV)를 수신하여 외부 전원 전압(VIN)을 출력 전압(VOUT)으로서 출력단으로 출력하되, 제2 제어신호(SEL2<0:N>)에 응답하여 구동력을 조절할 수 있다. 패스 디바이스 조절부(130)는 패스 디바이스 선택부(131) 및 패스 디바이스 어레이부(132)를 포함할 수 있다. 한편, 여기서 출력 전압(VOUT)은 내부 동작을 수행하기 위한 내부 전압일 수 있다.
패스 디바이스 선택부(131)는 제2 제어신호(SEL2<0:N>)에 응답하여 다수의 패스 디바이스 중 적어도 한 개 이상의 패스 디바이스가 구동되도록 제어할 수 있다. 여기서 제2 제어신호(SEL2<0:N>)는 추후 설명될 최적화 제어부(10b)로부터 수신받을 수 있다.
패스 디바이스 어레이부(132)는 패스 디바이스 선택부(131)의 출력신호에 응답하여 선택된 패스 디바이스를 구동할 수 있다. 패스 디바이스 조절부(130)의 동작은 도 3에서 상세히 설명될 것이다.
주파수 보상부(140)는 전압 레귤레이션의 주파수 안정성을 위해 페이즈 마진(phase margin)을 확보할 수 있다. 여기서 주파수 보상부(140)는 비교기(110)와 출력단 사이에 밀러 캐패시터(미도시)를 포함하여 연결함으로써 주파수를 보상하여 페이즈 마진을 개선시킬 수 있다.
전압 분배부(150)는 출력 전압(VOUT)을 분배하여 피드백 전압(VFB)으로서 비교기(110)의 입력단으로 출력할 수 있다. 전압 분배부(150)는 두 개의 저항(미도시)을 포함하여 출력 전압(VOUT)을 분배할 수 있다.
캐패시터 조절부(160)는 제3 제어신호(SEL3<0:N>)에 응답하여 출력 캐패시턴스를 조절할 수 있다. 여기서 제3 제어신호(SEL3<0:N>)는 추후 설명될 최적화 제어부(10b)로부터 수신받을 수 있다. 캐패시터 조절부(160)는 도 4에서 상세히 설명될 것이다.
최적화 제어부(10b)는 트레이닝 인에이블 신호(EN_TRAINING)에 응답하여 출력 전압(VOUT)의 로드 레귤레이션 특성 또는 트랜션트 레귤레이션 특성을 평가하여 전압 레귤레이션 동작을 최적화할 수 있다. 여기서 로드 레귤레이션 특성은 구동력, 즉, 출력 전압(VOUT)의 DC 특성일 수 있으며, 트랜션트 레귤레이션 특성은 일시적으로 발생하는 전압 강하, 즉, 출력 전압(VOUT)의 AC 특성일 수 있다.
최적화 제어부(10b)는 평균 디텍팅부(11) 및 제어신호 생성부(12)를 포함할 수 있으며, 여기서 평균 디텍팅부(11)는 언더슈트 디텍팅부(171), 모드 선택부(172), 아날로그 디지털 컨버터(173), 평균 연산부(174)를 포함할 수 있고, 제어신호 생성부(12)는 레지스터(176) 및 동작 제어부(177)를 포함할 수 있다. 또한, 최적화 제어부(10b)는 출력부(175)를 더 포함할 수 있다.
언더슈트 디텍팅부(171)는 출력 전압(VOUT)이 일시적으로 강하하는 현상인 언더슈트가 발생하는 경우를 검출할 수 있다. 다시 말하면, 언더슈트 디텍팅부(971)는 출력 전압(VOUT)의 강하시 가장 낮은 전압 레벨을 갖는 전압인 피크(peak) 전압을 검출할 수 있다. 언더슈트 디텍팅부(171)의 동작은 도 5에서 상세히 설명될 것이다.
모드 선택부(172)는 모드 선택신호(MODE_SEL)에 응답하여 언더슈트 디텍팅부(171)를 거친 출력 전압 또는 언더슈트 디텍팅부(171)를 거치지 않은 출력 전압(VOUT)을 선택적으로 출력할 수 있다. 여기서 모드 선택신호(MODE_SEL)는 외부로부터 입력되는 신호일 수 있으며, 출력 전압(VOUT)의 로드 레귤레이션 특성, 즉, DC 특성을 최적화할지, 트랜션트 레귤레이션 특성, 즉, AC 특성을 최적화할지에 따라서 외부에서 임의로 제어될 수 있다. 설명의 편의를 위해 DC 특성을 최적화하기 위한 모드를 제1 모드, AC 특성을 최적화하기 위한 모드를 제2 모드라 칭하기로 한다.
아날로그 디지털 컨버터(173)는 모드 선택부(172)로부터 출력된 전압의 아날로그 코드값을 디지털 코드값(D<n>)으로 변환할 수 있다.
평균 연산부(174)는 아날로그 디지털 컨버터(173)로부터 출력된 디지털 코드값(D<n>)의 평균 값(Q<n>)을 구할 수 있다. 평균 연산부(174)는 아래의 수식을 통해 디지털 코드 값(D<n>)의 평균 값(Q<n>)을 구하는 것이 가능하다.
Figure pat00001
상기 수식에서 'n'은 현재까지 출력된 데이터의 개수를 의미한다. 예컨대, n=5일 경우, 5개의 데이터의 평균 값(Q<5>)을 구할 수 있다. 이와 같은 경우, 데이터가 5개 입력되었으며 4개까지의 평균 값(Q<4>)에 4를 곱한 이후, 현재 값(D<5>)을 더하여 5로 나누어줄 수 있다. 따라서, 이와 같은 수식을 통해 현재까지 출력된 데이터의 평균 값(Q<n>)을 구하는 것이 가능하다.
출력부(175)는 평균 연산부(174)로부터 출력된 평균 값(Q<n>)을 출력 패드를 통해 출력할 수 있다.
레지스터(176)는 전압 레귤레이션의 최적화를 위한 타겟 값(T<n>)을 저장할 수 있다. 여기서 최적화를 위한 타겟 값(T<n>)은 제1 모드 또는 제2 모드에 따라서 서로 다를 수 있다. 제1 모드시 최적화를 위한 타겟 값(T<n>)은 언더슈트 디텍팅부(171)를 거치지 않은 경우, 즉, 출력 전압(VOUT)의 DC 특성을 최적화하기 위해 필요한 값일 수 있으며, 제2 모드시 최적화를 위한 타겟 값(T<n>O)은 언더슈트 디텍팅부(171)를 거친 경우, 즉, 출력 전압(VOUT)의 AC 특성을 최적화하기 위해 필요한 피크 전압 값일 수 있다.
동작 제어부(177)는 평균 연산부(174)로부터 출력된 평균값(Q<n>)과 레지스터(176)에 저장된 타겟 값(T<n>)을 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)을 출력할 수 있다. 여기서 제1 제어신호(SEL1<0:N>)는 바이어스 전류 제어부(120)의 전류량을 제어하기 위한 신호이고, 제2 제어신호(SEL2<0:N>)는 패스 디바이스 조절부(130)의 구동력을 제어하기 위한 신호이며, 제3 제어신호(SEL3<0:N>)는 캐패시터 조절부(160)의 캐패시턴스 양을 제어하기 위한 신호일 수 있다. 동작 제어부(177)는 제1 모드 및 제2 모드에 따라서 다른 동작을 수행할 수 있다.
이하, 본 발명의 실시예에 따른 전압 레귤레이터의 동작을 설명하기로 한다.
먼저, 제1 모드시, 모드 선택부(172)는 모드 선택신호(MODE_SEL)에 응답하여 언더슈트 디텍팅부(171)를 거치지 않은 출력 전압(VOUT)을 선택하고, 아날로그 디지털 컨버터(173)는 아날로그 신호로 출력되는 출력 전압(VOUT)을 디지털 코드 값으로 변환할 수 있다. 이후, 평균 연산부(174)는 출력 전압(VOUT)의 디지털 코드 값(D<n>)의 평균 값(Q<n>)을 구할 수 있고, 동작 제어부(177)는 레지스터(176) 내에 저장된 타겟 값(T<n>)과 평균 연산부(174)를 통해 출력된 평균 값(Q<n>)을 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)를 생성할 수 있다.
이때, 평균 값(Q<n>)이 타겟 값(T<n>)보다 큰 경우, 즉, 출력 전압(VOUT)의 평균 값이 타겟 값(Q<n>)보다 높을 경우, 전압 레귤레이터의 공급 능력이 충분하다고 판단되므로, 제2 제어신호(SEL2<0:N>) 값을 조절하여 패스 디바이스 조절부(130)를 통해 턴-온(turn-on)되는 패스 디바이스의 갯수를 줄여줄 수 있다. 따라서, 전압 레귤레이터의 구동력을 낮춰주는 것이 가능하다.
반대로, 평균 값(Q<n>)이 타겟 값(T<n>)보다 작은 경우, 즉, 출력 전압(VOUT)의 평균 값이 타겟 값(Q<n>)보다 작은 경우, 전압 레귤레이터의 공급 능력이 불충분하다고 판단되므로 제2 제어신호(SEL2<0:N>) 값을 조절하여 패스 디바이스 조절부(130)를 통해 턴-온되는 패스 디바이스 갯수를 늘려줄 수 있다. 따라서, 전압 레귤레이터의 구동력을 늘려주는 것이 가능하다.
제2 모드시, 모드 선택부(172)는 모드 선택신호(MODE_SEL)에 응답하여 언더슈트 디텍팅부(171)를 거친 출력 전압을 선택하고, 아날로그 디지털 컨버터(173)는 아날로그 신호로 출력되는 피크 전압을 포함하는 출력 전압을 디지털 코드 값으로 변환할 수 있다. 이후, 평균 연산부(174)는 디지털 코드 값(D<n>)의 평균 값(Q<n>)을 구할 수 있고, 동작 제어부(177)는 레지스터(176) 내에 저장된 타겟 값(T<n>)과 평균 연산부(174)를 통해 출력된 평균 값(Q<n>)을 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)를 생성할 수 있다.
이때, 평균 값(Q<n>)이 타겟 값(T<n>)보다 큰 경우, 즉, 출력 전압(VOUT)의 언더슈트 값인 피크 전압 값이 타겟 값(T<n>)보다 높을 경우, 전압 레귤레이터의 응답 시간(response time) 혹은 슬류(slew)가 충분하다고 판단되므로 제1 제어신호(SEL1<0:N>) 값을 조절하여 비교기(110)에 흐르는 바이어스 전류(ISS)량을 줄여줄 수 있고, 제3 제어신호(SEL3<0:N>) 값을 조절하여 출력 캐패시턴스를 줄여줄 수 있다.
반대로, 평균 값(Q<n>)이 타겟 값(T<n>)보다 작은 경우, 즉, 출력 전압(VOUT)의 피크 전압 값이 타겟 값(T<n>)보다 작은 경우, 전압 레귤레이터의 응답 시간 혹은 슬류가 불충분하다고 판단되므로 제1 제어신호(SEL1<0:N>) 값을 조절하여 비교기(110)에 흐르는 바이어스 전류(ISS)량을 늘려줄 수 있고, 제3 제어신호(SEL3<0:N>) 값을 조절하여 캐패시턴스를 늘려줄 수 있다.
이와 같이 본 발명의 실시예에 따른 전압 레귤레이터는 셀프 트레이닝 동작을 수행함으로써 출력 전압(VOUT)의 DC 특성 및 AC 특성을 회로 내부에서 스스로 검출하고 그를 통해 바이어스 전류량, 구동력 및 캐패시턴즈를 조절하여 최적화하는 것이 가능하다.
도 2는 도 1에 도시된 바이어스 전류 조절부(120)를 도시한 회로도이다.
도 1 및 도 2를 참조하면, 바이어스 전류 조절부(120)는 제1 내지 제8 NMOS 트랜지스터(N1 내지 N8)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)의 소스는 바이어스 전류원(ISS)에 연결되고, 드레인은 제2 NMOS 트랜지스터(N2)의 소스와 서로 연결된다. 제1, 제3, 제5 및 제7 NMOS 트랜지스터의 게이트는 바이어스 전류원(ISS)에 각각 연결되고, 제3, 제5, 제7 NMOS 트랜지스터(N3, N5, N7)의 소스는 비교기(110)의 연결노드(VCOMM)에 연결된다. 그리고 제2, 제4, 제6 및 제8 NMOS 트랜지스터의(N2, N4, N6, N8) 드레인은 접지 전압단과 연결되고, 제4 NMOS 트랜지스터(N4)의 소스는 제3 NMOS 트랜지스터(N3)의 드레인과, 제6 NMOS 트랜지스터(N6)의 소스는 제5 NMOS 트랜지스터(N5)의 드레인과, 제8 NMOS 트랜지스터(N8)의 소스는 제7 NMOS 트랜지스터(N7)의 드레인과 서로 연결된다. 또한, 제2 NMOS 트랜지스터(N2)는 게이트를 통해 'H' 값을 갖는 고정 신호(Tie)를 입력받고, 제4, 제6 및 제8 NMOS 트랜지스터(N4, N6, N8) 각각은 게이트를 통해 제1 제어신호(SEL1<0:N>)를 입력받을 수 있다. 제1 제어신호(SEL1<0:N>)는 제1 모드 또는 제2 모드에 따라서 최적화 제어부(10b)를 통해 생성될 수 있으며, 제1 제어신호(SEL1<0:N>)는 더 많은 트랜지스터를 구동시키거나 더 적은 트랜지스터를 구동시킴으로써 비교기(110)에 흐르는 바이어스 전류원(ISS)의 전류량을 조절하는 것이 가능하다.
예컨대, 제2 모드시 평균 연산부(174)로부터 출력된 평균 값(Q<n>)이 최적화를 위한 타겟 값(T<n>)보다 높거나 낮을 경우, 전압 레귤레이션의 응답 시간이 충분하거나 부충분하다고 판단되므로 제1 제어신호(SEL1<0:N>)의 활성화 갯수를 조절하여 제1 제어신호(SEL1<0:N>)에 응답하여 구동하는 트랜지스터의 활성화를 제어함으로써 비교기(110)에 흐르는 바이어스 전류량을 줄여주거나 늘려주는 것이 가능하다.
도 3은 도 1에 도시된 패스 디바이스 조절부(130)를 도시한 회로도이다.
도 1 및 도 3을 참조하면, 패스 디바이스 조절부(130)는 패스 디바이스 선택부(131) 및 패스 디바이스 어레이부(132)를 포함할 수 있다.
패스 디바이스 선택부(131)는 제1 내지 제3 전달 소자(T1_1, T1_2, T1_3)를 포함할 수 있으며, 제2 제어신호(SEL2<0:N>) 각각에 응답하여 비교기(110)로부터 출력된 구동신호(VDRV)를 패스 디바이스 어레이부(132)로 전달할 수 있다.
패스 디바이스 어레이부(132)는 제1 내지 제3 PMOS 트랜지스터(P1, P2, P3)를 포함할 수 있으며, 제1 내지 제3 PMOS 트랜지스터(P1, P2, P3)는 외부 전원 전압(VIN)과 출력단 사이에 접속되며, 게이트를 통해 제1 내지 제3 전달 소자(T1_1, T1_2, T1_3)로부터 전달받은 구동신호(VDRV)에 응답하여 외부 전원 전압(VIN)을 출력 전압(VOUT)으로써 출력할 수 있다.
제2 제어신호(SEL2<0:N>)는 제1 모드 또는 제2 모드에 따라서 최적화 제어부(10b)를 통해 생성될 수 있으며, 외부 전원 전압(VIN)을 공급받는 다수의 PMOS 트랜지스터를 더 많이 구동시키거나 더 적게 구동시킴으로써 전압 레귤레이터 자체의 구동력을 조절하는 것이 가능하다.
예컨대, 제1 모드시 평균 연산부(174)로부터 출력된 평균 값(Q<n>)이 최적화를 위한 타겟 값(T<n>)보다 높거나 낮을 경우, 전압 레귤레이션의 공급 능력이 충분하거나 불충분하다고 판단되므로 제2 제어신호(SEL2<0:N>)의 활성화 갯수를 조절하여 제2 제어신호(SEL2<0:N>)에 응답하여 턴-온 되는 PMOS 트랜지스터의 갯수를 줄여주거나 늘려주는 것이 가능하다. 다시 말하면, 현재 구동력과 최적화를 위한 구동력을 비교하여 구동력을 늘리거나 줄이는 것이 가능하다.
도 4는 도 1에 도시된 캐패시터 조절부(160)를 도시한 회로도이다.
도 1 및 도 4를 참조하면, 캐패시터 조절부(160)는 캐패시터 전달 제어부(161) 및 캐패시터 어레이부(162)를 포함할 수 있다.
캐패시터 전달 제어부(161)는 제1 내지 제3 전달 소자(T2_1, T2_2, T2_3)를 포함할 수 있으며, 제3 제어신호(SEL3<0:N>) 각각에 응답하여 출력 전압(VOUT)을 캐패시터 어레이부(162)로 전달할 수 있다.
캐패시터 어레이부(162)는 제1 내지 제3 캐패시터(C1, C2, C3)를 포함할 수 있으며, 제1 내지 제3 캐패시터(C1, C2, C3) 각각은 출력 전압(VOUT)을 일정하게 유지할 수 있다. 여기서 제1 내지 제3 캐패시터(C1, C2, C3)는 제3 제어신호(SEL3<0:N>)에 응답하여 제1 내지 제3 전달 소자(T2_1, T2_2, T2_3) 중 활성화 된 전달소자에 따라 출력단과 연결될 수 있으며, 활성화 된 캐패시터를 통해 출력 전압(VOUT)을 일정하게 유지하는 것이 가능하다.
여기서 제3 제어신호(SEL3<0:N>)는 제1 모드 또는 제2 모드에 따라서 최적화 제어부(10b)를 통해 생성될 수 있으며, 출력 전압(VOUT)을 일정하게 유지시키기 위해 출력 전압단에 연결된 캐패시터를 더 많이 활성화 시키거나 더 적게 활성화 시킴으로써 출력 전압(VOUT)의 캐패시턴스를 조절하는 것이 가능하다.
예컨대, 제2 모드시 평균 연산부(174)로부터 출력된 평균 값(Q<n>)이 최적화를 위한 타겟 값(T<n>)보다 높거나 낮을 경우, 전압 레귤레이션의 슬류(Slew)가 충분하거나 불충분하다고 판단되므로 제3 제어신호(SEL3<0:N>)의 활성화 갯수를 조절하여 제3 제어신호(SEL3<0:N>)에 응답하여 활성화되는 제1 내지 제3 전달 소자(T2_1, T2_2, T2_3)를 제어할 수 있다. 그로 인해 출력단에 연결되어 동작하는 캐패시터의 갯수를 줄여주거나 늘려줌으로써 출력 전압(VOUT)의 캐패시턴스를 조절하는 것이 가능하다.
도 5는 도 1에 도시된 언더슈트 디텍팅부(171)를 도시한 회로도이다.
도 1 및 도 5를 참조하면, 언더슈트 디텍팅부(171)는 제1 증폭기(171_1), 다이오드(D1), 캐패시터(C4) 및 제2 증폭기(171_2)를 포함할 수 있다.
제1 증폭기(171_1)는 상호 컨턱턴스 증폭기(Operational Transconductance Amplifier; OTA)일 수 있으며, 출력 전압(VOUT) 및 피크 전압(VPEAK)을 피드백 받아 출력 전압(VOUT)을 센싱하여 출력할 수 있다. 여기서 피크 전압(VPEAK)은 이전에 출력된 전압 중 가장 낮은 전압일 수 있다. 출력 전압(VOUT)이 감소하는 경우, 제1 비교기(171_1)의 출력 신호의 전압 레벨도 낮아지므로 다이오드(D1)를 통해 캐패시터(C4)를 디스차지(Discharge)시킬 수 있다.
이후, 제2 증폭기(171_2)는 낮아진 전압 값을 버퍼링하여 출력하게 되며, 그 출력 값, 즉 피크 전압(VPEAK)은 다시 제1 증폭기(171_2)로 입력될 수 있다.
계속적으로 출력 전압(VOUT)이 낮아지는 경우, 현재의 피크 전압(VPEAK) 값보다 더 낮은 레벨의 전압 값이 출력 전압(VOUT)으로 입력되는 경우에만 제1 비교기(171_1)의 출력 전압이 낮아질 수 있다. 이 때는 이전 동작과 마찬가지로 다이오드를 통해 캐패시터(C4)를 디스차지시킬 수 있다.
이와 같은 동작은 통해 새로 입력되는 출력 전압(VOUT)이 이전의 가장 낮았던 전압인 피크 전압(VPEAK)보다 낮을 경우에만 디스차지 동작을 수행하므로 피크 전압(VPEAK)은 출력 전압(VOUT)의 가장 낮은 전압일 수 있다.
반대로, 출력 전압(VOUT)의 전압 레벨이 증가하는 경우에는 다이오드(D1)가 정류작용을 하게 되어 캐패시터(C4)에 디스차지 또는 차지(charge) 시키는 것은 불가능하다. 그러므로 언더슈트 디텍팅부(171)는 출력 전압(VOUT)의 전압 레벨이 증가하더라도 이전에 입력된 낮은 레벨의 출력 전압(VOUT)을 유지하는 것이 가능하다.
도 6은 도 1에 도시된 모드 선택부(172)의 출력 신호를 나타낸 그래프이다.
도 1 및 도 6을 참조하면, 모드 선택부(172)는 모드 선택신호(MODE_SEL)에 응답하여 언더슈트 디텍팅부(171)를 거치지 않은 출력 전압(VOUT)을 나타내는 'A' 신호 또는 언더슈트 디텍팅부(171)를 거친 출력 전압을 나타내는 'B' 신호를 선택적으로 출력할 수 있다.
모드 선택부(172)는 제1 모드시, 'A' 신호를, 제2 모드시 'B' 신호를 선택하여 출력할 수 있다. 여기서 'B' 신호는 언더슈트 디텍팅부(171)를 통해 출력 전압(VOUT)의 피크 전압을 출력한 신호인 것을 알 수 있다. 다시 말하면, 언더슈트 디텍팅부(171)를 거치지 않은 출력 전압(VOUT)인 'A' 신호의 가장 낮은 전압이 출력된 이후 'B' 신호는 변하지 않는 것을 볼 수 있다.
도 7은 도 1에 도시된 아날로그 디지털 컨버터(173)의 출력 신호를 나타낸 그래프이다.
도 1 및 도 7을 참조하면, 아날로그 디지털 컨버터(173)는 모드 선택부(172)로부터 출력된 아날로그 코드인 'A' 신호 또는 'B' 신호의 변환 시점을 디지털 코드로 변환하여 출력하는 것이 가능하다. 아날로그 디지털 컨버터(173)는 제1 모드시 'A' 신호를 디지털 코드로 변환하여 출력할 수 있으며, 제2 모드시 'B' 신호를 디지털 코드로 변환하여 출력할 수 있다.
도 8은 도 1에 도시된 평균 연산부(174)의 출력 신호를 나타낸 그래프이다.
도 1 및 도 8을 참조하면, 평균 연산부(174)는 아날로그 디지털 컨버터(173)의 출력신호인 'A' 신호 또는 'B' 신호의 디지털 코드 값(D<n>)의 평균 값을 연산하여 출력하는 것이 가능하다. 평균 디텍팅부(174)는 제1 모드시 'A' 신호의 평균 값을 출력할 수 있으며, 제2 모드시 'B' 신호의 평균 값을 출력할 수 있다.
평균 연산부(174)는 아래 수식을 통해 'A' 신호 또는 'B' 신호의 평균 값을 구하는 것이 가능하다.
Figure pat00002
상기 수식에서 'n'은 현재까지 출력된 데이터의 개수를 의미한다. 예컨대, n=5일 경우, 5개의 데이터의 평균 값(Q<5>)을 구할 수 있다. 이와 같은 경우, 데이터가 5개 입력되었으며 4개까지의 평균 값(Q<4>)에 4를 곱한 이후, 현재 값(D<5>)을 더하여 5로 나누어줄 수 있다. 따라서, 이와 같은 수식을 통해 현재까지 출력된 데이터의 평균 값(Q<n>)을 구하는 것이 가능하다.
도 9는 본 발명의 다른 실시예에 따른 전압 레귤레이터를 도시한 구성도이다.
도 9를 참조하면, 전압 레귤레이터는 전압 레귤레이션부(90a) 및 최적화 제어부(90b)를 포함할 수 있다. 여기서 전압 레귤레이션부(90a)는 비교기(910), 바이어스 전류 조절부(920), 패스 디바이스 조절부(930), 주파수 보상부(940), 전압 분배부(950), 캐패시터 조절부(960)를 포함할 수 있다.
비교기(910)는 기준전압(VREF)과 피드백 전압(VFB)을 비교하여 구동신호(VDRV)를 출력하며, 바이어스 전류(ISS)에 기초하여 동작할 수 있다.
바이어스 전류 조절부(920)는 제1 제어신호(SEL1<0:N>)에 응답하여 비교기(910)로 공급되는 바이어스 전류(ISS)의 전류량을 조절할 수 있다. 여기서 제1 제어신호(SEL1<0:N>)는 추후 설명될 최적화 제어부(90b)로부터 수신받을 수 있으며, 도 1의 바이어스 전류 조절부(120)의 구성 및 동작이 동일하므로 상세한 설명한 생략하기로 한다.
패스 디스바이스 조절부(930)는 비교기(910)로부터 구동신호(VDRV)를 수신하여 외부 전원 전압(VIN)을 출력 전압(VOUT)으로써 출력단으로 출력하되, 제2 제어신호(SEL2<0:N>)에 응답하여 구동력을 조절할 수 있다. 패스 디바이스 조절부(930)는 패스 디바이스 선택부(931) 및 패스 디바이스 어레이부(932)를 포함할 수 있다.
패스 디바이스 선택부(931)는 제2 제어신호(SEL2<0:N>)에 응답하여 다수의 패스 디바이스 중 적어도 한 개 이상의 패스 디바이스가 구동되도록 제어할 수 있다. 여기서 제2 제어신호(SEL2<0:N>)는 추후 설명될 최적화 제어부(90b)로부터 수신받을 수 있다.
패스 디바이스 어레이부(932)는 패스 디바이스 선택부(931)의 출력신호에 응답하여 선택된 패스 디바이스를 구동할 수 있다.
또한, 패스 디바이스 조절부(930)는 도 1에 도시된 패스 디바이스 조절부(130)의 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.
주파수 보상부(940)는 전압 레귤레이션 동작시 주파수 안정성을 위해 페이즈 마진을 확보할 수 있다. 여기서 주파수 보상부(940)는 비교기(910)와 출력단 사이에 밀러 캐패시터(미도시)를 포함하여 연결함으로써 주파수를 보상하여 페이즈 마진을 개선시킬 수 있다.
전압 분배부(950)는 출력 전압(VOUT)을 분배하여 피드백 전압(VFB)으로써 비교기(910)의 입력단으로 출력할 수 있으며, 도 1의 전압 분배부(150)의 동작 및 구성이 동일하므로 상세한 설명은 생략하기로 한다.
캐패시터 조절부(960)는 제3 제어신호(SEL3<0:3>)에 응답하여 출력 전압(VOUT)의 캐패시턴스를 조절할 수 있따. 여기서 제3 제어신호(SEL3<0:N>)는 추후 설명될 최적화 제어부(90b)로부터 수신받을 수 있으며, 도 1에 도시된 캐패시터 조절부(160)의 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.
최적화 제어부(90b)는 트레이닝 인에이블 신호(EN_TRAINING)에 응답하여 출력 전압(VOUT)의 로드 레귤레이션 특성 또는 트랜션트 레귤레이션 특성을 평가하여 전압 레귤레이션 동작을 최적화할 수 있다. 여기서 로드 레귤레이션 특성은 구동력, 즉, 출력 전압(VOUT)의 DC 특성일 수 있으며, 트랜션트 레귤레이션 특성은 일시적으로 발생하는 전압 강하, 즉, 출력 전압(VOUT)의 AC 특성일 수 있다.
최적화 제어부(90b)는 평균 디텍팅부(91) 및 제어신호 생성부(92)를 포함할 수 있으며, 여기서 평균 디텍팅부(91)는 언더슈트 디텍팅부(971), 모드 선택부(972), 카운터(973), 게인 적분기(974), 아날로그 디지털 컨버터(975)를 포함할 수 있고, 제어신호 생성부(92)는 레지스터(977) 및 동작 제어부(978)를 포함할 수 있다. 또한, 최적화 제어부(90b)는 출력부(976)를 더 포함할 수 있다.
언더슈트 디텍팅부(971)는 출력 전압(VOUT)이 일시적으로 강하하는 현상인 언더슈트가 발생하는 경우를 검출할 수 있다. 다시 말하면, 언더슈트 디텍팅부(971)는 출력 전압(VOUT)의 강하시 가장 낮은 전압 레벨을 갖는 전압인 피크 전압을 검출할 수 있으며, 이는 도 1의 언더슈트 디텍팅부(171)의 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.
모드 선택부(972)는 모드 선택신호(MODE_SEL)에 응답하여 언더슈트 디텍팅부(971)를 거친 출력 전압 또는 언더슈트 디텍팅부(971)를 거치지 않은 출력 전압(VOUT)을 선택적으로 출력할 수 있다. 여기서 모드 선택신호(MODE_SEL)는 외부로부터 입력되는 신호일 수 있으며, 출력 전압(VOUT)의 로드 레귤레이션 특성, 즉, DC 특성을 최적화할지, 트랜션트 레귤레이션 특성, 즉, AC 특성을 최적화할지에 따라서 외부에서 임의로 제어될 수 있다. 설명의 편의를 위해 DC 특성을 최적화하기 위한 모드를 제1 모드, AC 특성을 최적화하기 위한 모드를 제2 모드라 칭하기로 한다.
게인 적분기(974)는 카운터(973)의 출력값을 기준으로 모드 선택부(972)로부터 출력된 출력 전압 신호(D<t>)를 적분하여 그 값을 출력할 수 있다. 게인 적분기(974)는 아래 수식을 통해 아날로그 신호인 출력 전압 신호(D<t>)를 적분하는 것이 가능하다.
Figure pat00003
게인 적분기(974)는 상기 수식을 통해 게인(gain)을 1/N에서 N/N까지 카운터(973)의 출력값(n<t>)을 기준으로 바꾸게 된다.
카운터(973) 및 게인 적분기(974)는 도 1에 도시된 평균 연산부(174)의 동일한 작업을 수행할 수 있다. 단지, 게인 적분기(974)는 아날로그 신호인 출력 전압 신호(D<t>)를 적분함으로써 평균 값(Q<t>)을 구하는 반면에 평균 연산부(174)는 디지털 코드 값으로 변환된 신호의 평균 값을 구한다는 점에서 서로 차이가 있다.
아날로그 디지털 컨버터(975)는 게인 적분기(974)로부터 출력된 아날로그 신호인 평균 값(Q<t>)을 디지털 코드 값으로 변환할 수 있다.
출력부(976)는 아날로그 디지털 컨버터(975)로부터 출력된 신호를 출력 패드를 통해 출력할 수 있다.
레지스터(977)는 전압 레귤레이션 동작의 최적화를 위한 타겟 값(T<n>)을 저장할 수 있다. 여기서 최적화를 위한 타겟 값(T<n>)은 제1 모드 또는 제2 모드에 따라서 서로 다를 수 있다. 제1 모드시 최적화를 위한 타겟 값(T<n>)은 언더슈트 디텍팅부(971)를 거치지 않은 경우, 즉, 출력 전압(VOUT)의 DC 특성을 최적화하기 위해 필요한 값일 수 있으며, 제2 모드시 최적화를 위한 타겟 값(T<n>O)은 언더슈트 디텍팅부(971)를 거친 경우, 즉, 출력 전압(VOUT)의 AC 특성을 최적화하기 위해 필요한 피크 전압 값일 수 있다.
동작 제어부(978)는 아날로그 디지털 컨버터(976)로부터 출력된 신호와 레지스터(977)에 저장된 타겟 값(T<n>)을 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)을 출력할 수 있다. 여기서 제1 제어신호(SEL1<0:N>)는 바이어스 전류 제어부(920)의 바이어스 전류(ISS)량을 제어하기 위한 신호이고, 제2 제어신호(SEL2<0:N>)는 패스 디바이스 조절부(930)의 구동력을 제어하기 위한 신호이며, 제3 제어신호(SEL3<0:N>)는 캐패시터 조절부(960)의 출력 전압의 캐패시턴스 양을 제어하기 위한 신호일 수 있다. 동작 제어부(978)는 도 1의 동작 제어부(177)의 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.
이하, 본 발명의 다른 실시예에 따른 전압 레귤레이터의 동작을 설명하기로 한다.
먼저, 제1 모드시, 모드 선택부(972)는 언더슈트 디텍팅부(971)를 거치지 않은 출력 전압(VOUT)을 선택하고, 게인 적분기(973)를 통해 출력 전압(VOUT)의 평균 값을 구하는 것이 가능하다. 평균 값은 아날로그 신호이므로 아날로그 디지털 컨버터(975)를 통해 디지털 값으로 변환할 수 있다. 이후, 동작 제어부(978)는 레지스터(977) 내에 저장된 최적화를 위한 타겟 값(T<n>)과 아날로그 디지털 컨버터(975)를 통해 디지털 값으로 변환된 출력 전압(VOUT)의 평균 값과 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)를 생성할 수 있다.
이때, 평균 값이 타겟 값(T<n>)보다 큰 경우, 전압 레귤레이터의 공급 능력은 충분하다고 판단되어 패스 디바이스 조절부(930)의 패스 디바이스 개수를 조절하는 제2 제어신호(SEL2<0:N>)의 활성화 수를 줄여줄 수 있다. 따라서, 구동력을 낮춰주는 것이 가능하다.
반대로 평균 값이 타겟 값(T<n>)보다 작은 경우, 전압 레귤레이터의 공급 능력, 즉, 구동력이 불충분하다고 판단되어 제2 제어신호(SEL2<0:N>)의 활성화 수를 늘려줄 수 있다. 따라서, 구동력을 늘려주는 것이 가능하다.
제2 모드시, 모드 선택부(972)는 언더슈트 디텍팅부(971)를 거친 출력 전압을 선택하고, 게인 적분기(973)는 피크 전압을 포함하는 출력 전압의 평균 값을 구하는 것이 가능하다. 평균 값은 아날로그 신호이므로 아날로그 디지털 컨버터(975)를 통해 디지털 값으로 변환할 수 있다. 이후, 동작 제어부(978)는 레지스터(977) 내에 저장된 최적화를 위한 타겟 값(T<n>)과 아날로그 디지털 컨버터(975)를 통해 디지털 값으로 변환된 출력 전압(VOUT)의 평균 값과 비교하여 제1 내지 제3 제어신호(SEL1<0:N>, SEL2<0:N>, SEL3<0:N>)를 생성할 수 있다.
이때, 평균 값이 타겟 값(T<n>)보다 큰 경우, 즉, 출력 전압(VOUT)의 언더슈트 값인 피크 전압 값이 타겟 값(T<n>)보다 높을 경우, 전압 레귤레이터의 응답 시간 혹은 슬류가 충분하다고 판단되어 바이스 전류 조절부(920)의 바이어스 전류(ISS)량을 조절하기 위한 제1 제어신호(SEL1<0:N>)와 캐패시터 조절부(960)의 캐패시턴스를 조절하기 위한 제3 제어신호(SEL3<0:N>)의 활성화 수를 줄여줄 수 있다. 따라서, 바이어스 전류량 및 출력 전압(VOUT)의 캐패시턴스를 줄여줄 수 있다.
반대로, 평균 값이 타겟 값(T<n>)보다 작은 경우, 즉, 출력 전압(VOUT)의 피크 전압 값이 타겟 값(T<n>)보다 작을 경우, 전압 레귤레이터의 응답 시간 혹은 슬류가 불충분하다고 판단되어 제1 제어신호(SEL1<0:N>)와 제3 제어신호(SEL3<0:N>)의 활성화 수를 늘려줄 수 있으므로 바이어스 전류(ISS)량 및 출력 전압(VOUT)의 캐패시턴스를 증가시킬 수 있다.
이와 같이 본 발명의 다른 실시예에 따른 전압 레귤레이터는 셀프 트레이닝 동작을 수행함으로써 출력 전압(VOUT)의 DC 특성 및 AC 특성을 회로 내부에서 스스로 검출하고 그를 통해 바이어스 전류량, 구동력 및 캐패시턴즈를 조절하여 최적화하는 것이 가능하다.
도 10은 도 9에 도시된 게인 적분기(973)의 출력 신호를 나타낸 그래프이다.
도 9 및 도 10을 참조하면, 게인 적분기(974)는 카운터 값(n<t>)에 응답하여 모드 선택부(972)를 통해 입력된 언더슈트 디텍팅부(971)를 거친 피크 전압을 포함하는 출력 전압인 'A' 신호 또는 언더슈트 디텍팅부(972)를 거치지 않은 출력 전압(VOUT)인 'B' 신호를 적분하여 신호 각각의 평균 값을 출력할 수 있다.
게인 적분기(974)는 아래 수식을 통해 'A' 신호 또는 'B' 신호를 적분하는 것이 가능하다.
Figure pat00004
게인 적분기(974)는 상기 수식을 통해 게인(gain)을 1/N에서 N/N까지 카운터(973)의 출력값(n<t>)을 기준으로 바꾸어 현재까지 출력된 데이터의 평균 값(Q<t>)을 구하는 것이 가능하다.
도 11은 도 9에 도시된 아날로그 디지털 컨버터(975)의 출력 신호를 나타낸 그래프이다.
도 9 및 도 11을 참조하면, 아날로그 디지털 컨버터(975)는 게인 적분기(974)를 통해 적분되어 출력된 아날로그 코드인 'A' 신호 또는 'B' 신호의 변환 시점을 디지털 코드로 변환하여 출력하는 것이 가능하다. 아날로그 디지털 컨버터(975)는 제1 모드시 'A' 신호를 디지털 코드로 변환하여 출력할 수 있으며, 제2 모드시 'B' 신호를 디지털 코드로 변환하여 출력할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
10a : 전압 레귤레이션부 10b : 최적화 제어부
110 : 비교기 120 : 바이어스 전류 조절부
130 : 패스 바이어스 조절부 131 : 패스 바이어스 선택부
132 : 패스 바이어스 어레이부 140 : 주파수 보상부
150 : 전압 분배부 160 : 캐패시터 조절부
11 : 평균 디텍팅부 12 : 제어신호 생성부
171 : 언더슈트 디텍팅부 172 : 모드 선택부
173 : 아날로그 디지털 컨버터 174 : 평균 연산부
175 : 출력부 176 : 레지스터
177 : 동작 제어부

Claims (23)

  1. 외부 전원전압을 레귤레이션하여 내부 전압으로서 출력하기 위한 전압 레귤레이션부; 및
    트레이닝 인에이블 신호에 응답하여 상기 전압 레귤레이션부의 바이어스 전류, 구동력 및 출력 캐패시턴스를 조절하여 상기 내부 전압을 예정된 값으로 최적화시키기 위한 최적화 제어부
    를 포함하는 전압 레귤레이터.
  2. 제1항에 있어서,
    상기 전압 레귤레이션부는,
    기준전압과 피드백 전압을 비교하여 구동신호를 출력하되, 상기 바이어스 전류에 기초하여 동작하는 비교기;
    제1 제어신호에 응답하여 상기 비교기로 공급되는 상기 바이어스 전류의 전류량을 조절하기 위한 바이어스 전류 조절부;
    상기 구동신호에 따라 상기 외부 전원전압을 상기 내부 전압으로서 출력단에 출력하되, 제2 제어신호에 응답하여 상기 구동력을 조절하기 위한 패스 디바이스 조절부;
    제3 제어신호에 응답하여 상기 출력 캐패시턴스를 조절하기 위한 캐패시터 조절부; 및
    상기 출력 전압을 분배하여 상기 피드백 전압으로서 상기 비교기의 입력단으로 출력하기 위한 전압 분배부
    를 포함하는 전압 레귤레이터.
  3. 제2항에 있어서,
    상기 최적화 제어부는,
    상기 트레이닝 인에이블 신호에 응답하여 제1 모드 또는 제2 모드에 대응하는 상기 내부 전압의 평균 값을 검출하기 위한 평균 디텍팅부; 및
    상기 내부 전압의 평균 값과 타겟 값을 비교하여 상기 제1 내지 제3 제어신호를 생성하기 위한 제어신호 생성부
    를 포함하는 전압 레귤레이터.
  4. 제3항에 있어서,
    상기 평균 디텍팅부는,
    상기 내부 전압의 언더슈트 피크 전압을 검출하기 위한 언더슈트 디텍팅부;
    모드 선택신호에 응답하여 상기 언더슈트 디텍팅부의 출력 신호 또는 상기 내부 전원 전압을 선택적으로 출력하기 위한 모드 선택부;
    상기 모드 선택부의 출력 신호를 디지털 코드 값으로 변환하기 위한 아날로그 디지털 컨버터; 및
    상기 아날로그 디지털 컨버터로부터 출력된 상기 디지털 코드 값의 평균 값을 출력하기 위한 평균 연산부
    를 포함하는 전압 레귤레이터.
  5. 제4항에 있어서,
    상기 모드 선택부는 상기 제1 모드시 상기 내부 전원 전압을 선택하고, 상기 제2 모드시 상기 언더슈트 디텍팅부의 출력 신호를 선택하는 것을 특징으로 하는 전압 레귤레이터.
  6. 제3항에 있어서,
    상기 제어신호 생성부는,
    상기 타겟 값을 저장하기 위한 레지스터; 및
    상기 타겟 값과 상기 평균 값을 비교하여 상기 제1 내지 제3 제어신호 각각을 제어하기 위한 동작 제어부
    를 포함하는 전압 레귤레이터.
  7. 제2항에 있어서,
    상기 제1 내지 제3 제어신호 각각은 다수개인 것을 특징으로 하는 전압 레귤레이터.
  8. 제7항에 있어서,
    상기 패스 디바이스 조절부는,
    상기 다수개의 제2 제어신호에 응답하여 다수개의 패스 디바이스 중 적어도 한 개 이상의 패스 디바이스를 선택하기 위한 패스 디바이스 선택부; 및
    상기 다수개의 패스 디바이스를 포함하며, 상기 구동신호에 응답하여 상기 외부 전원전압을 구동하기 위한 패스 디바이스 어레이부
    를 포함하는 전압 레귤레이터.
  9. 제8항에 있어서,
    상기 패스 디바이스 선택부는,
    상기 제2 제어신호에 응답하여 상기 구동신호를 상기 패스 디바이스 어레이부로 전달하기 위한 다수개의 전달 소자를 포함하는 전압 레귤레이터.
  10. 제7항에 있어서,
    상기 캐패시터 조절부는,
    상기 다수개의 제3 제어신호에 응답하여 다수개의 캐패시터 중 적어도 한 개 이상의 캐패시터를 선택하기 위한 캐패시터 전달 제어부; 및
    상기 다수개의 캐패시터를 포함하며, 상기 내부 전압을 일정하기 유지하기 위한 캐패시터 어레이부
    를 포함하는 전압 레귤레이터.
  11. 제10항에 있어서,
    상기 캐패시터 전달 제어부는,
    상기 내부 전압을 상기 캐패시터 어레이부로 전달하기 위한 다수개의 전달 소자를 포함하는 전압 레귤레이터.
  12. 제1항에 있어서,
    상기 내부 전압의 페이즈 마진을 확보하기 위한 주파수 보상부
    를 더 포함하는 전압 레귤레이터.
  13. 제3항에 있어서,
    상기 평균 디텍팅부는,
    상기 내부 전압의 언더슈트 피크 전압을 검출하기 위한 언더슈트 디텍팅부;
    모드 선택신호에 응답하여 상기 언더슈트 디텍팅부의 출력 신호 또는 상기 내부 전압을 선택적으로 출력하기 위한 모드 선택부;
    상기 모드 선택부의 출력 신호를 적분하여 출력하기 위한 게인 적분기; 및
    상기 게인 적분기의 출력 신호를 디지털 코드 값으로 변환하기 위한 아날로그 디지털 컨버팅부
    를 포함하는 전압 레귤레이터.
  14. 제13항에 있어서,
    상기 모드 선택부는 상기 제1 모드시 상기 내부 전압을 선택하고, 상기 제2 모드시 상기 언더슈트 디텍팅부의 출력 신호를 선택하는 것을 특징으로 하는 전압 레귤레이터.
  15. 전압 레귤레이터의 출력 전압의 언더슈트를 디텍팅하는 단계;
    모드 선택신호에 응답하여 제1 모드시 상기 전압 레귤레이터의 출력 전압을 선택하고, 제2 모드시 상기 언더슈트를 선택하는 단계;
    상기 출력 전압 또는 상기 언더슈트를 디지털 코드를 변환하는 단계;
    상기 디지털 코드의 평균 값을 연산하는 단계;
    상기 평균 값과 레지스터에 저장된 타겟 값을 비교하여 상기 전압 레귤레이터를 제어하기 위한 제어신호를 생성하는 단계; 및
    상기 제어신호에 응답하여 전압 레귤레이팅 동작을 수행하는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  16. 제15항에 있어서,
    상기 제어신호를 생성하는 단계는,
    상기 타겟 값과 상기 평균 값을 비교하여 상기 전압 레귤레이터의 바이어스 전류의 전류량을 조절하기 위한 제1 제어신호를 생성하는 단계;
    상기 타겟 값과 상기 평균 값을 비교하여 상기 전압 레귤레이터의 패스 디바이스 갯수를 조절하기 위한 제2 제어신호를 생성하는 단계; 및
    상기 타겟 값과 상기 평균 값을 비교하여 상기 전압 레귤레이터의 출력 캐패시턴스를 조절하기 위한 제3 제어신호를 생성하는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 내지 제3 제어신호는 다수개인 것을 특징으로 하는 전압 레귤레이터의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 제어신호를 생성하는 단계는,
    상기 제2 모드시 상기 타겟 값이 상기 평균 값보다 큰 경우, 상기 다수개의 제1 제어신호의 활성화 갯수를 줄여주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  19. 제17항에 있어서,
    상기 제1 제어신호를 생성하는 단계는,
    상기 제2 모드시 상기 타겟 값이 상기 평균 값보다 작은 경우, 상기 다수 개의 제1 제어신호의 활성화 갯수를 늘려주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  20. 제17항에 있어서,
    상기 제2 제어신호를 생성하는 단계는,
    상기 제1 모드시 상기 타겟 값이 상기 평균 값보다 큰 경우, 상기 다수개의 제2 제어신호의 활성화 개수를 줄여주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  21. 제17항에 있어서,
    상기 제2 제어신호를 생성하는 단계는,
    상기 제1 모드시 상게 타겟 값이 상기 평균 값보다 작은 경우, 상기 다수개의 제2 제어신호의 활성화 개수를 늘려주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  22. 제17항에 있어서,
    상기 제3 제어신호를 생성하는 단계는,
    상기 제2 모드시 상기 타겟 값이 상기 평균 값보다 큰 경우, 상기 다수개의 제3 제어신호의 활성화 개수를 줄여주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
  23. 제17항에 있어서,
    상기 제3 제어신호를 생성하는 단계는,
    상기 제2 모드시 상기 타겟 값이 상기 평균 값보다 작은 경우, 상기 다수개의 제3 제어신호의 활성화 개수를 늘려주는 단계
    를 포함하는 전압 레귤레이터의 동작 방법.
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