KR20050074516A

KR20050074516A - 정전압 회로

Info

Publication number: KR20050074516A
Application number: KR1020057007629A
Authority: KR
Inventors: 고조 이토
Original assignee: 가부시키가이샤 리코
Priority date: 2003-08-29
Filing date: 2004-08-27
Publication date: 2005-07-18
Also published as: EP1658544A1; EP1658544A4; US20050248391A1; US7030686B2; WO2005022283A1; KR100733439B1; JP2005100296A; JP4263068B2

Abstract

개시한 정전압 회로는 세라믹 커패시터와 같이 ESR(등가 직렬 저항)이 낮은 커패시터를 위상 보상에 사용하는데, 커런트 미러 회로를 통해 출력 전압 검출용 저항에 출력 전류에 비례하는 전류를 공급하여, 위상 보상을 최적화하기 위한 저항으로 인한 출력 전압의 전압 강하를 보상함으로써, 출력 전압의 전압 강하를 보상한다.

Description

정전압 회로{A CONSTANT-VOLTAGE CIRCUIT}

본 발명은 정전압 회로에 관한 것으로, 특히 출력 저항에 의해 생긴 출력 전압의 전압 강하를 보상하는 회로를 설치함으로써, 저 ESR(등가 직렬 저항) 커패시터를 이용하여 위상 보상을 행할 수 있도록 한 정전압 회로에 관한 것이다.

종래에, 예컨대 특허 문헌 1에 개시된 바와 같이, 2개의 원격 감지선을 사용하지 않고서 배선으로 인한 부하측의 전압 강하를 보상할 수 있는 저비용의 전원 장치가 있었다.

한편, 정전압 회로의 위상 보상을 행하기 위해서, 종래에, 도 3에 도시한 바와 같이, 대개 정전압 회로의 출력 단자에 부하와 병렬로 커패시터를 설치하였다. ESR의 내부 인피던스와 커패시터(C101)의 용량에 의해, 위상 보상을 행하고, 정전압 회로의 주파수 특성에서 폴(pole)을 이동시키고 제로 포인트를 생성함으로써 주파수 특성을 개선할 수 있다. 이 방법은 정전압 회로에 위상 보상용 단자를 설치하지 않아도 된다는 이점을 가지고 있기 때문에, 전원 IC의 단자의 수를 적게 할 수 있다. 이러한 위상 보상 방법에는, 일반적으로 ESR이 큰 탄탈 커패시터가 사용되고 있다.

도 4에 도시한 바와 같이, 용량이 2.2 ㎌인 탄탈 커패시터의 통상의 ESR은 그 범위가 1 Ω ~ 10 Ω이며, 이 ESR은 위상 보상에 적합한 주파수대에 정전압 회로의 주파수 특성에서의 제로 포인트를 제공함으로써, 양호한 위상 보상을 행할 수 있다. 그럼에도 불구하고, 최근에는 탄탈 커패시터보다 소형 및 경량이고 용량이 큰 세라믹 커패시터가 저비용으로 안정적으로 공급됨으로써, 위상 보상용 커패시터로서 세라믹 커패시터를 사용할 필요성이 높아지고 있다.

여기서, 세라믹 커패시터의 ESR은 도 5에 도시한 바와 같이 그 범위가 탄탈 커패시터보다 100 ~ 1000배 작은 10 mΩ ~ 30 mΩ이다. 따라서, 세라믹 커패시터를 위상 보상에 사용한다면, 제로 포인트를 얻을 수 있는 주파수가 초고주파수로 이동해 버려, 적절한 위상 보상을 달성할 수 없게 된다.

제로 포인트를 얻을 수 있는 주파수를 낮추기 위해서는 세라믹 커패시터에 직렬로 저항을 삽입하면 되는데, 이 경우 저항은 전원 IC(정전압 IC)의 외부에 설치된다. 그러나, 그것은 공간 및 비용면에서 불리하다. 따라서, 저항을 전원 IC의 내부에 설치하는 것이 바람직하다.

도 6 및 도 7은 저항을 전원 IC의 내부에 설치한 회로의 일례를 보여준다.

도 6에 도시한 예는 세라믹 커패시터를 접속하기 위한 IC 패키지 단자인 단자 PinVout2와, IC 칩의 패드 ICP2와 단자 PinVout2 사이에 설치되고 저항값이 약 100 mΩ인 위상 보상용 고정 저항 R103과, 전압을 출력하기 위한 출력 단자 PinVout1을 포함한다. 이와 같은 경우에, 고정 저항 R103에는 출력 전류 io가 흐르지 않기 때문에, 안정한 출력 전압을 얻을 수 있다.

도 7에 도시한 예의 경우에는, 위상 보상용 고정 저항 R103은 그 저항값의 범위가 100 mΩ ~ 10 Ω이며, IC 칩의 패드 ICP와 IC의 출력 단자 PinVout 사이에 설치된다.

도 7에 도시한 예의 경우에, IC 단자의 수가 도 6의 예의 것보다 적지만, 고정 저항 R103에는 출력 전류 io가 흐른다. 출력 전류 io가 커지면, 고정 저항 R103 양단의 전압 강하 Vdrop(= io × R103의 저항)를 무시할 수 없게 된다. 전압 강하 Vdrop를 보상하기 위해서, 기준 전압원 Vref와 접지 전압 사이에 고정 저항값을 갖는 저항 R104를 삽입하고, 출력 단자 PinVout와 저항 R104 사이에 부하를 접속하여, 고정 저항 R104와 부하에 동일한 출력 전류 io가 흐르게 한다.

이러한 구성에 따라, 출력 전류 io가 증가하면, 고정 저항 R104 양단의 전압 강하가 증가하여, 기준 전압 Vref가 입력되는 오차 증폭 회로 AMP의 비반전 입력 단자의 전압이 상승한다. 이 때문에, 정전압 회로의 내부 출력 전압 Vo가 상승하여, 고정 저항 R103으로 인한 전압 강하 Vdrop를 보상한다. 고정 저항 R103의 영향을 완전히 제거하기 위해서는, 출력 전압 검출용 저항 R101 및 R102와 고정 저항 R103 및 R104의 관계를 (R101의 저항)/(R102의 저항) = (R103의 저항)/(R104의 저항)으로 설정한다. 그러나, (R101의 저항)/(R102의 저항) < (R103의 저항)/(R104의 저항)이면, 정귀환이 걸려 출력 전압이 상승한다. 따라서, 통상은 그 관계를 (R101의 저항)/(R102의 저항) ≥ (R103의 저항)/(R104의 저항)으로 한다.

[특허 문헌 1] JPA 10-257764

전술한 바와 같이, 도 6에 도시한 예는 도 7에 도시한 예에 비해서 추가의 IC 단자를 필요로 하기 때문에, IC 단자수에 제한이 있는 경우에는 실제로 문제가 된다. 도 7에 도시한 예에 있어서, 부하와 접지 전압 사이에 고정 저항 R104가 삽입되기 때문에, 저항 R104에 접속되는 부하의 하측 전압이 접지 전압과 같지 않아, 다른 전원에 접속되는 부하에/로부터 신호를 송신/수신할 때에 문제가 생긴다.

도 1은 본 발명의 제1 실시예에 따른 정전압 회로의 일례를 도시한 회로도이다.

도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 다른 일례를 도시한 회로도이다.

도 3은 종래의 정전압 회로의 일례를 도시한 회로도이다.

도 4는 탄탈 커패시터의 등가 회로의 일례를 도시한 도면이다.

도 5는 세라믹 커패시터의 등가 회로의 일례를 도시한 도면이다.

도 6은 종래의 정전압 회로의 일례를 도시한 회로도이다.

도 7은 종래의 정전압 회로의 다른 일례를 도시한 회로도이다.

따라서, 본 발명은 전술한 문제를 해결하기 위한 것으로, 다른 전원에 접속되는 부하에/로부터 신호를 송신/수신할 때에 문제를 일으키지 않고 정전압을 제공할 수 있는 정전압 회로를 제공하기 위한 것이다. 요약하자면, 본 발명에 따라, 출력 전압 검출용 저항의 일부에 출력 전류에 비례하는 전류를 공급함으로써, 정전압 회로의 내부 출력 전압을 상승시킨다. 이와 같이, 위상 보상용 저항에 의한 전압 강하를 보상함과 동시에, 세라믹 커패시터와 같이 ESR이 작은 소형 커패시터를 위상 보상에 사용할 수 있다. 또한, 부하의 하측 전압을 접지 전압과 같게 할 수 있다.

입력 단자에 공급되는 입력 전압을 소정의 정전압으로 변환하여 상기 정전압을 부하에 공급하는 본 발명의 정전압 회로는,

소정의 기준 전압을 생성하여 출력하는 기준 전압 생성 회로부와;

상기 정전압을 검출하고, 상기 검출한 전압에 비례하는 비례 전압을 생성하여 출력하는 출력 전압 검출부와;

제어 신호에 따라 상기 입력 단자로부터 공급되는 전류를 상기 부하에 출력하는 출력 트랜지스터와;

상기 제어 신호를 공급하고, 상기 비례 전압이 상기 기준 전압과 같게 되도록 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로부와;

상기 출력 트랜지스터로부터 출력된 상기 전류를 검출하고, 상기 검출한 전류에 비례하는 비례 전류를 생성하여 출력하는 출력 전류 검출부와;

상기 출력 전압 검출부에 접속되는 제1 저항과;

상기 출력 전류 검출부로부터의 출력 전류에 비례하는 상기 비례 전류를 상기 제1 저항에 공급하는 비례 전류 공급 회로부와;

상기 출력 트랜지스터와 상기 부하 사이에 접속되는 제2 저항과;

상기 제2 저항과 상기 부하가 접속된 접속점에 접속되는 커패시터

를 포함하며,

상기 제2 저항과 상기 커패시터는 상기 오차 증폭 회로부에 대한 위상 보상을 행하는 위상 보상 회로부를 구성한다.

본 발명의 정전압 회로에 따라, 상기 제1 저항의 저항값은 상기 저항값과 출력 전류 검출부로부터 공급된 상기 비례 전류와의 곱이 상기 제2 저항에 의한 전압 강하 이하가 되도록 설정된다.

상기 정전압 회로는 상기 출력 전류 검출부가 상기 오차 증폭 회로부로부터의 제어 신호에 따라 상기 출력 트랜지스터로부터 출력되는 전류값에 비례하는 상기 입력 단자로부터의 전류를 출력하는 출력 전류 검출용 트랜지스터를 포함하도록 구성된다.

상기 정전압 회로는 상기 비례 전류 공급 회로부가 상기 출력 전류 검출용 트랜지스터로부터 출력되는 전류가 공급되는 커런트 미러 회로를 포함하도록 구성된다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 비례 전류 공급 회로부는 스택형 커런트 미러 회로를 포함한다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 비례 전류 공급 회로부는 캐스케이드 접속되는 2개의 커런트 미러 회로를 포함한다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 비례 전류 공급 회로부는 윌슨형 커런트 미러 회로를 포함한다.

본 발명의 일형태에 따라, 상기 비례 전류 공급 회로부는,

한 입력 단자에는 상기 출력 트랜지스터의 출력이 공급되고, 다른 입력 단자에는 상기 출력 전류 검출용 트랜지스터의 출력이 공급되는 연산 증폭 회로와;

상기 연산 증폭 회로의 출력에 응답하여 상기 출력 전류 검출용 트랜지스터로부터 출력되는 전류를 제어하여, 제어 전류를 출력하는 전류 제어 트랜지스터와;

상기 전류 제어 트랜지스터로부터 출력된 상기 제어 전류를 입력하여, 상기 제어 전류에 비례하는 전류를 상기 제1 저항에 출력하는 커런트 미러 회로를 포함한다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 커패시터는 작고, 예컨대 세라믹 커패시터가 사용된다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 제2 저항의 저항값은 50 mΩ ~ 10 Ω으로 설정된다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 제2 저항은 배선 저항에 의해 형성된다.

본 발명의 일형태에 따라, 상기 기준 전압 생성 회로부, 상기 출력 전압 검출부, 상기 출력 트랜지스터, 상기 오차 증폭 회로부, 상기 출력 전류 검출부, 상기 제1 저항 및 상기 비례 전류 공급 회로부는 IC로서 집적된다.

본 발명의 일형태에 따라, 상기 기준 전압 생성 회로부, 상기 출력 전압 검출부, 상기 출력 트랜지스터, 상기 오차 증폭 회로부, 상기 출력 전류 검출부, 상기 제1 저항, 상기 비례 전류 공급 회로부 및 상기 제2 저항은 IC로서 집적된다.

본 발명의 일형태에 따라, 상기 정전압 회로의 상기 제1 저항은 상기 출력 트랜지스터와 상기 출력 전압 검출부 사이에 접속될 수 있다.

전술한 바와 같이, 본 발명의 정전압 회로에 의하면, 출력 전압 검출용 저항의 일부에 출력 전류에 비례하는 전류를 공급함으로써, 정전압 회로의 내부 출력 전압을 상승시킨다. 이와 같이, 위상 보상용 저항에 의한 전압 강하를 보상함과 동시에, 세라믹 커패시터와 같이 내부 저항이 작은 커패시터를 위상 보상에 사용할 수 있다. 또한, 부하의 하측 전압을 접지 전압과 같게 하여, 부하에 대한 안정한 신호 전송을 제공할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 정전압 회로(1)의 일례를 도시한 회로도이다.

정전압 회로(1)는 정전압 회로부(2)와, 위상 보상 회로부(3)를 포함한다. 정전압 회로부(2)는 공급 전압 Vdd로부터 소정의 정전압을 생성하여, 그 정전압을 내부 출력 전압 Vo로서 출력한다. 위상 보상 회로부(3)는 저항 R3과 커패시터 C1을 포함하며, 정전압 회로부(2)에 대한 위상 보상을 행한다.

정전압 회로부(2)는 오차 증폭 회로 AMP1과, 이 오차 증폭 회로 AMP1의 비반전 입력 단자에 공급되는 소정의 기준 전압 Vref를 생성하여 출력하는 기준 전압 생성 회로(11)와, 오차 증폭 회로 AMP1로부터 출력되는 신호에 따라 위상 보상 회로부(3)에 공급되는 출력 전류 io를 제어하는 PMOS 트랜지스터인 출력 트랜지스터 M1과, 내부 출력 전압 Vo를 검출하는 저항 R1, R2 및 R4를 더 포함한다. 게다가, 정전압 회로부(2)는 출력 전류 io를 검출하는 PMOS 트랜지스터인 트랜지스터 M2와, 커런트 미러 회로(12)를 포함한다. 커런트 미러 회로(12)는 PMOS 트랜지스터 M3 및 M4와, NMOS 트랜지스터 M5 및 M6을 포함한다.

또한, 기준 전압 생성 회로(11)는 기준 전압 생성 회로부로서 기능하고, 오차 증폭 회로 AMP1은 오차 증폭 회로부로서 기능하며, 저항 R1 및 R2는 출력 전압 검출부로서 기능한다. 게다가, 트랜지스터 M2는 출력 전류 검출부로서 기능하고, 저항 R4는 제1 저항으로서 기능하며, 커런트 미러 회로(12)는 비례 전류 공급 회로부로서 기능하고, 저항 R3은 제2 저항으로서 기능한다.

오차 증폭 회로 AMP1의 반전 입력 단자는 저항 R1과 R2가 접속된 접속점에 접속되며, 오차 증폭 회로 AMP1의 출력 단자는 출력 트랜지스터 M1의 게이트에 접속된다. 출력 트랜지스터 M1은 입력 전압인 공급 전압 Vdd와, 정전압 회로부(2)의 출력 단자인 IC의 출력 패드(15)(IC 패드(15)라고 함) 사이에 접속된다. 저항 R4, R1 및 R2는 출력 트랜지스터 M1의 드레인과 접지 전압 사이에 직렬로 접속된다. 출력 트랜지스터 M1의 게이트는 오차 증폭 회로 AMP1의 출력 단자에 접속된다. 출력 전류 검출용 트랜지스터 M2는 그 소스가 공급 전압 Vdd에 접속된다.

출력 전류 검출용 트랜지스터 M2의 드레인과 접지 전압 사이에는 PMOS 트랜지스터 M4와 NMOS 트랜지스터 M6이 직렬로 접속되고, 저항 R4와 R1의 접속점과 접지 전압 사이에는 PMOS 트랜지스터 M3과 NMOS 트랜지스터 M5가 직렬로 접속된다. PMOS 트랜지스터 M3의 게이트는 PMOS 트랜지스터 M4의 게이트에 접속되고, 그 접속점은 PMOS 트랜지스터 M3의 드레인에 접속된다. 게다가, NMOS 트랜지스터 M5의 게이트는 NMOS 트랜지스터 M6의 게이트에 접속되고, 그 접속점은 NMOS 트랜지스터 M6의 드레인에 접속된다.

전술한 구성에 있어서, 오차 증폭 회로 AMP1은 오차 증폭 회로 AMP1의 입력 단자들의 전압들이 서로 같게 되도록 출력 트랜지스터 M1의 게이트 전압을 제어한다. 따라서, 출력 전류가 제로인 경우의 정전압 회로부(2)의 내부 출력 전압 Vo는 다음의 수학식 1로 표현된다. 수학식 1에서, R1, R2 및 R4는 각각 저항 R1, R2 및 R4의 저항값을 나타낸다.

Vo = Vref × (R4 + R1 + R2)/R2

출력 전압 Vo는 IC 패드(15)와 위상 보상용 고정 저항 R3을 통해 IC의 출력 단자 Pout로부터 공급된다. IC의 출력 단자 Pout와 접지 전압 사이에는 부하(10)가 위상 보상용 커패시터 C1과 병렬로 접속된다.

위상 보상용 고정 저항 R3이 IC에 설치되기 때문에, ESR이 작은 세라믹 커패시터가 커패시터 C1로서 기능할 수 있다.

그러나, 출력 전류 io가 증가하면, 위상 보상용 고정 저항 R3 양단에 전압 강하 Vdrop가 발생하고, 따라서 출력 단자 Pout의 전압 Vout가 감소한다. 출력 전류 검출용 트랜지스터 M2, 커런트 미러 회로(12) 및 저항 R4는 전압 강하 Vdrop를 보상하기 위한 회로를 구성한다.

트랜지스터 M2의 게이트와 트랜지스터 M1의 게이트가 접속되고, 트랜지스터 M2의 소스와 트랜지스터 M1의 소스가 접속되어, 커런트 미러 회로를 구성한다. 트랜지스터 M2의 드레인 전류는 예컨대 트랜지스터 M1의 드레인 전류의 1/10000 내지 1/1000 사이에 설정된다.

트랜지스터 M2의 드레인 전류는 채널 길이 변조 효과를 개선한 커런트 미러 회로(12)에 공급된다. 도 1에 도시한 커런트 미러 회로(12)는 스택형 회로에 의해 구성되지만, 캐스케이드 전류원이나 윌슨형 커런트 미러 회로 등을 사용해도 좋다.

커런트 미러 회로(12)의 출력 전류 i3은 PMOS 트랜지스터 M3의 소스 전류로서 취출된다. 커런트 미러 회로(12)의 미러 전류비를 1:1로 설정하면, PMOS 트랜지스터 M3의 소스 전류 i3은 출력 전류 검출용 트랜지스터 M2의 트레인 전류와 같게 된다. (여기서, 출력 전류 i3은 트랜지스터 M1의 입장에서는 출력이나, 트랜지스터 M3의 입장에서는 입력이 된다.)

PMOS 트랜지스터 M3의 소스가 저항 R4와 저항 R1의 접속점에 접속되기 때문에, PMOS 트랜지스터 M3의 소스 전류 i3은 저항 R4를 통해 흘러, 전압 강하가 R4의 저항값 × i3과 같게 된다. (여기서, i2 = i3 + i1이 정확한 것이지만, i3은 변화하는 부분이다.)

그 결과, 저항 R4 양단에서의 전압 강하가 출력 전류 io가 증가할수록 커지기 때문에, 정전압 회로부(2)의 내부 출력 전압 Vo가 상승하여, 위상 보상용 저항 R3에 의해 발생한 전압 강하 Vdrop를 보상할 수 있다.

이러한 상황을 다음의 수학식들을 이용하여 상세하게 설명한다. 각 수학식에서, R1 내지 R4는 각각 저항 R1 내지 R4의 저항값을 나타낸다.

정전압 회로부(2)의 내부 출력 전압 Vo는 다음의 수학식 2로 표현된다.

Vo = Vref × (R4 + R1 + R2)/R2 + R4 × i3

또한, 출력 단자 Pout의 전압 Vout는 다음의 수학식 3으로 표현된다.

Vout = Vo - R3 × io

수학식 2를 수학식 3에 대입하면, 다음의 수학식 4와 같이 된다.

Vout = Vref × (R4 + R1 + R2)/R2 + R4 × i3 - R3 × io

수학식 4에 있어서, R4 × i3 - R3 × io = 0이 되는 조건이 이상적인 전압 보상을 제공한다.

따라서, 그 조건은 R4 × i3 = R3 × io가 된다.

io/i3 = A(A는 상수)라고 하면, 그 조건은 R4 = A × R3이 된다. 즉, 그 조건은 저항 R4의 저항값이 저항 R3의 저항값의 A배가 된다. 그러나, R4 × i3이 R3 × io보다 크게 되면, 정귀환이 걸린다. 따라서, 상수 A의 값은 일반적으로 io/i3보다 작거나 같게 설정된다.

도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 다른 회로예(1a)를 도시한다. 도 2에서, 도 1과 동일한 구성 요소에는 동일한 참조 번호를 부여하고, 그 설명을 생략하며, 그러나 상이한 점에 대해서는 이하 설명한다.

상이한 점은 도 1의 커런트 미러 회로(12)가 커런트 미러 회로(12a)로 대체된다는 점이다. 또한, 커런트 미러 회로(12a)에서는 커런트 미러 회로(12)의 PMOS 트랜지스터 M3이 사용되지 않고, 연산 증폭 회로 AMP2가 부가되며, 트랜지스터 M5와 M6이 단일 단의 커런트 미러 회로를 구성한다. 이러한 접속에서, 정전압 회로부는 정전압 회로부(2a)에 참조되고, 정전압 회로는 도 2의 정전압 회로(1a)에 참조된다.

도 2를 참조하면, 정전압 회로(1a)는 정전압 회로부(2a)와, 위상 보상 회로부(3)를 포함한다. 정전압 회로부(2a)는 입력 전압인 공급 전압 Vdd로부터 소정의 정전압을 생성하여, 그 정전압을 내부 출력 전압 Vo로서 출력한다. 위상 보상 회로부(3)는 정전압 회로부(2a)로부터 출력된 내부 출력 전압 Vo에 대한 위상 보상을 행하여, 그 위상 보상된 전압을 부하(10)에 공급한다.

정전압 회로부(2a)는 기준 전압 생성 회로(11)와, 오차 증폭 회로 AMP1과, 출력 트랜지스터 M1과, 출력 전압 검출용 저항 R1, R2 및 R4와, 출력 전류 검출용 트랜지스터 M2와, 커런트 미러 회로(12a)를 포함한다. 커런트 미러 회로(12a)는 연산 증폭 회로 AMP2와, PMOS 트랜지스터 M4와, NMOS 트랜지스터 M5 및 M6을 포함한다. 게다가, 커런트 미러 회로(12a)는 비례 전류 공급 회로부로서 기능하고, PMOS 트랜지스터 M4는 전류 제어 트랜지스터로서 기능한다.

출력 전류 검출용 트랜지스터 M2의 드레인과 접지 전압 사이에는 PMOS 트랜지스터 M4와 NMOS 트랜지스터 M6이 직렬로 접속되고, 저항 R4와 R1의 접속점과 접지 전압 사이에는 NMOS 트랜지스터 M5가 접속된다. PMOS 트랜지스터 M4의 게이트는 연산 증폭 회로 AMP2의 출력 단자에 접속되고, 내부 출력 전압 Vo는 연산 증폭 회로 AMP2의 비반전 입력 단자에 공급되며, PMOS 트랜지스터 M4의 소스는 연산 증폭 회로 AMP2의 반전 입력 단자에 접속된다. 게다가, NMOS 트랜지스터 M5의 게이트는 NMOS 트랜지스터 M6의 게이트에 접속되고, 그 접속점은 NMOS 트랜지스터 M6의 드레인에 접속된다.

그러한 구성에 있어서, PMOS 트랜지스터 M4의 드레인 전류는 NMOS 트랜지스터 M5와 M6으로 구성되는 커런트 미러 회로에 대한 입력 전류로서 기능하고, 커런트 미러 회로는 NMOS 트랜지스터 M5의 드레인 전류를 저항 R4에 공급한다.

이와 같이, NMOS 트랜지스터 M5와 M6으로 구성되는 커런트 미러 회로는 연산 증폭 회로 AMP2의 귀환 루프에 삽입된다. 따라서, 커런트 미러 회로(12a)는 출력 트랜지스터 M1의 드레인 전압과 출력 전류 검출용 트랜지스터 M2의 드레인 전압이 같게 되도록 PMOS 트랜지스터 M4의 게이트 전압을 제어한다. 이러한 이유로, 커런트 미러 회로(12)의 전류의 정확도를 도 1에 도시한 것보다 더 향상시킬 수 있다.

전술한 바와 같이, 본 발명의 제1 실시예에 따른 정전압 회로는 IC 패드(15)에 접속된 위상 보상용 저항 R3 양단에서의 전압 강하에 대한 보상뿐만 아니라, 오차 증폭 회로 AMP1의 이득 저하와, 정전압 회로부(2)로부터 부하(10)까지의 배선 저항에 의한 전압 강하에 대한 보상도 행할 수 있다.

게다가, 본 발명은 이들 실시예에 한정되지 않고, 본 발명의 범위 내에서 여러 가지 변형 및 변경이 가능하다.

Claims

입력 단자에 공급되는 입력 전압을 소정의 정전압으로 변환하여 상기 정전압을 부하에 공급하는 정전압 회로에 있어서,

소정의 기준 전압을 생성하여 출력하는 기준 전압 생성 회로부와;

상기 정전압을 검출하고, 상기 검출한 전압에 비례하는 비례 전압을 생성하여 출력하는 출력 전압 검출부와;

제어 신호에 따라 상기 입력 단자로부터 공급되는 전류를 상기 부하에 출력하는 출력 트랜지스터와;

상기 제어 신호를 공급하고, 상기 비례 전압이 상기 기준 전압과 같게 되도록 상기 출력 트랜지스터의 동작을 제어하는 오차 증폭 회로부와;

상기 출력 트랜지스터로부터 출력된 상기 전류를 검출하고, 상기 검출한 전류에 비례하는 비례 전류를 생성하여 출력하는 출력 전류 검출부와;

상기 출력 전압 검출부에 접속되는 제1 저항과;

상기 출력 전류 검출부로부터의 출력 전류에 비례하는 상기 비례 전류를 상기 제1 저항에 공급하는 비례 전류 공급 회로부와;

상기 출력 트랜지스터와 상기 부하 사이에 접속되는 제2 저항과;

상기 제2 저항과 상기 부하가 접속된 접속점에 접속되는 커패시터

를 포함하며,

상기 제2 저항과 상기 커패시터는 상기 오차 증폭 회로부에 대한 위상 보상을 행하는 위상 보상 회로부를 구성하는 것인 정전압 회로.
제1항에 있어서, 상기 제1 저항의 저항값은 상기 저항값과 출력 전류 검출부로부터 공급된 상기 비례 전류와의 곱이 상기 제2 저항에 의한 전압 강하 이하가 되도록 설정되는 것인 정전압 회로.
제1항에 있어서, 상기 출력 전류 검출부는 상기 입력 단자에 공급되는 전류를 이용하여 상기 오차 증폭 회로부로부터의 제어 신호에 따라 상기 출력 트랜지스터로부터 출력되는 전류에 비례하는 상기 비례 전류를 출력하는 출력 전류 검출용 트랜지스터를 포함하는 것인 정전압 회로.
제3항에 있어서, 상기 비례 전류 공급 회로부는 상기 출력 전류 검출용 트랜지스터로부터 출력되는 전류가 공급되는 커런트 미러 회로를 포함하는 것인 정전압 회로.
제4항에 있어서, 상기 비례 전류 공급 회로부는 스택형 커런트 미러 회로를 포함하는 것인 정전압 회로.
제4항에 있어서, 상기 비례 전류 공급 회로부는 캐스케이드 접속되는 2개의 커런트 미러 회로를 포함하는 것인 정전압 회로.
제4항에 있어서, 상기 비례 전류 공급 회로부는 윌슨형 커런트 미러 회로를 포함하는 것인 정전압 회로.
제4항에 있어서, 상기 비례 전류 공급 회로부는,

한 입력 단자에는 상기 출력 트랜지스터의 출력이 공급되고, 다른 입력 단자에는 상기 출력 전류 검출용 트랜지스터의 출력이 공급되는 연산 증폭 회로와;

상기 연산 증폭 회로의 출력에 응답하여 상기 출력 전류 검출용 트랜지스터로부터 출력되는 전류를 제어하여, 제어 전류를 출력하는 전류 제어 트랜지스터와;

상기 전류 제어 트랜지스터로부터 출력된 상기 제어 전류를 입력하여, 상기 제어 전류에 비례하는 전류를 상기 제1 저항에 출력하는 커런트 미러 회로를 포함하는 것인 정전압 회로.
제1항에 있어서, 상기 커패시터의 내부 저항은 작은 것인 정전압 회로.
제7항에 있어서, 상기 커패시터는 세라믹 커패시터인 것인 정전압 회로.
제1항에 있어서, 상기 제2 저항의 저항값은 50 mΩ ~ 10 Ω인 것인 정전압 회로.
제1항에 있어서, 상기 제2 저항은 배선 저항에 의해 형성되는 것인 정전압 회로.
제1항에 있어서, 상기 기준 전압 생성 회로부, 상기 출력 전압 검출부, 상기 출력 트랜지스터, 상기 오차 증폭 회로부, 상기 출력 전류 검출부, 상기 제1 저항 및 상기 비례 전류 공급 회로부는 IC로서 집적되는 것인 정전압 회로.
제1항에 있어서, 상기 기준 전압 생성 회로부, 상기 출력 전압 검출부, 상기 출력 트랜지스터, 상기 오차 증폭 회로부, 상기 출력 전류 검출부, 상기 제1 저항, 상기 비례 전류 공급 회로부 및 상기 제2 저항은 IC로서 집적되는 것인 정전압 회로.
제1항에 있어서, 상기 제1 저항은 상기 출력 트랜지스터와 상기 출력 전압 검출부 사이에 접속되는 것인 정전압 회로.