JP4245124B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、複数の所望の電流比を出力する定電流素子を用いた定電流回路において、各チャネルの電流値を均一に制御する回路構成に関するものである。
【0002】
【従来の技術】
図3に、従来の同一電流を出力する定電流回路のN個の定電流素子の配列を示す構成図を示す。従来、複数の所望の電流比を出力する定電流素子であるP型若しくはN型のMOSトランジスタを用いた定電流回路において、図3に示すように各チャネルの定電流素子は、素子ごとにレイアウトが完結する構成となっている。そして、ゲート端子1とソース端子2は、各定電流素子で共通である。又、ゲート端子1及びソース端子2の一方の端から順に、第1の出力端子チャネル3に対応する第1のドレイン端子6、第2の出力端子チャネル4に対応する第2のドレイン端子7、第Nの出力端子チャネル5に対応する第Nのドレイン端子8が各々分岐して配置されている。12は、配線のためのコンタクトホールである。
【0003】
図4は、従来のN個の同一電流を出力する定電流回路の概略構成を示す図である。図4においては、配置図をよりわかり易くするために、図3の構成図からゲート端子1とソース端子2を削除してドレイン端子の接続だけを示している。この様に、第1の出力端子チャネル3、第1のドレイン端子6を有する定電流素子のレイアウトが完結した隣に、第2の出力端子チャネル4、第2の出力端子チャネル5を有する定電流素子を配置し、以下、第N番目の定電流素子まで同様に配置されている。
【0004】
また、従来の構成の例としては、ドレイン端子が分岐していない定電流素子を並列に並べている。(特許文献1参照)
【0005】
【特許文献1】
特開平9−73331(第6図)
【0006】
【発明が解決しようとする課題】
しかし、上記の様な従来の構成において、ゲート端子1及びソース端子2に対応する部分に、各定電流素子の配置による定電流源からの距離の差があるために配線抵抗値に差が生じる。これにより、ゲート端子1、ソース端子2から供給される電流、電圧が、定電流素子ごとに異なるという問題が生じ得る。更に、他の構成要素等による温度の影響が、定電流素子が配置された場所によって異なるため、この配線抵抗値と温度による影響で各チャネルの電流値に差異が生じ、正確な電流値の制御が困難となる問題がある。
【0007】
【課題を解決するための手段】
上記課題を解決するために、この発明は定電流回路の定電流素子であるP型もしくはN型のMOSトランジスタの分岐した各ドレイン端子が、レイアウトパターンの両端より複数個分交互に配置されるようにレイアウトする。即ち、定電流回路においてN個の定電流素子がある場合には、一方の端より1チャネル目のドレイン端子、2チャネル目のドレイン端子の順でNチャネル目まで配置し、左端においても1チャネル目のドレイン端子、2チャネル目のドレイン端子の順でNチャネル目まで配置して、Nチャネル目の分岐したドレイン端子が中央で隣り合わせになるように配置する。
【0008】
また、もう一方の手段として、定電流回路の定電流素子であるP型もしくはN型のMOSトランジスタの分岐した各ドレイン端子が、レイアウトパターンの一方の端より複数個分交互に配置されるようにレイアウトする。即ち、定電流回路においてN個の定電流素子がある場合には、一方の端より1チャネル目のドレイン端子、2チャネル目のドレイン端子の順でNチャネル目まで配置し、Nチャネル目の次に再び1チャネル目のドレイン端子、2チャネル目のドレイン端子の順でNチャネル目まで配置して、分岐した各ドレイン端子の数がM個であった場合、M個分繰り返し交互となるように配置する。
【0009】
このような配置にすることで、各定電流素子であるP型もしくはN型のMOSトランジスタの素子単位で、ソース端子及びゲート端子に付加される配線抵抗の影響の均一化を図ることができる。更に、温度変化による電流値の影響を均等にすることができる。従って、複数個の所望の電流比を出力する定電流回路において、各チャネルの電流値制御の精度を向上する事ができる。
【0010】
【発明の実施の形態】
以下に、本発明の実施の形態を図に基づいて説明する。図1は本実施の形態に係る定電流回路の定電流素子の配列を示す構成図である。N型MOSトランジスタ若しくはP型MOSトランジスタである定電流素子におけるゲート端子1とソース端子2が、全てのチャネルで共通となっている。分岐した各ドレイン端子が、ゲート端子1及びソース端子2の左端と右端よりそれぞれ、第1のドレイン端子6、第2のドレイン端子7、そして第nのドレイン端子の順で中央に向かって順番に並べられている。この様にして、中央で第N番目のチャネルに対応した分岐した第Nのドレイン端子8が隣り合わせとなる。そして、各チャネルの出力端子である、第1の出力端子チャネル3、第2の出力端子チャネル4及び第Nの出力端子チャネル5に接続されるように構成されている。
【0011】
この配置図を簡略化して示したものが図2に示す構成図となる。図2は、図1の構成図からソース端子1とゲート端子2とを削除しドレイン端子の接続だけを示したものである。
【0012】
共通化されたソース端子1の及びゲート端子2の配線抵抗等による各定電流素子に印加される電流、電圧の値のばらつきが生じている場合であっても、各々の定電流素子において、ソース端子1及びゲート端子2の電流値、電圧値のばらつきの影響の均一化を図る事ができる。本実施の形態においては、理想的には第Nのドレイン端子8にソース端子1及びゲート端子2から印加される電流、電圧の値に均一化される。このようにして、チャネル間の電流値のバラツキを抑制することができる。又、各定電流素子の配置の違いによる他の構成要素によって発生した温度の影響のばらつきをも低減することができる。即ち、温度変化によるチャネル間の電流値のバラツキをも抑制することができる。
【0013】
図7は本実施の形態に係る定電流回路の定電流素子の配列を示す構成図である。N型MOSトランジスタ若しくはP型MOSトランジスタである定電流素子におけるゲート端子1とソース端子2が、全てのチャネルで共通となっている。M個に分岐した各ドレイン端子が、ゲート端子1及びソース端子2の左端よりそれぞれ、第1のドレイン端子14、第2のドレイン端子15、そして第nのドレイン端子の順で右端に向かって順番に並べられている。この様にして、第N番目のチャネルに対応した第1の分岐した第Nのドレイン端子16と第2の分岐した第1のドレイン端子14が隣り合わせになるようにして、第Mの分岐した各ドレイン端子まで順番に並べられる。そして、各チャネルの出力端子である、第1の出力端子チャネル3、第2の出力端子チャネル4及び第Nの出力端子チャネル5に接続されるように構成されている。
【0014】
この配置図を簡略化して示したものが図8に示す構成図となる。図8は、図7の構成図からソース端子1とゲート端子2とを削除しドレイン端子の接続だけを示したものである。
【0015】
共通化されたソース端子1の及びゲート端子2の配線抵抗等による各定電流素子に印加される電流、電圧の値のばらつきが生じている場合であっても、各々の定電流素子において、ソース端子1及びゲート端子2の電流値、電圧値のばらつきの影響の均一化を図る事ができる。本実施の形態においては、理想的には第Nのドレイン端子8にソース端子1及びゲート端子2から印加される電流、電圧の値に均一化される。このようにして、チャネル間の電流値のバラツキを抑制することができる。又、各定電流素子の配置の違いによる他の構成要素によって発生した温度の影響のばらつきをも低減することができる。即ち、温度変化によるチャネル間の電流値のバラツキをも抑制することができる。
【0016】
上記の様にして構成された定電流素子を用いた定電流回路の実施例を図5、図6に示す。図5は、定電流素子にP型MOSトランジスタを用いた定電流回路の実施例である。図6は、N型MOSトランジスタを用いた定電流回路の実施例である。
【0017】
図5及び図6において、9は定電流源であり、10は定電流素子P型MOSトランジスタであり、11は定電流素子N型MOSトランジスタである。更に、12は配線を行う為のコンタクトホールであり、13は配線を行う為のビアホールである。図に示すように、定電流回路の定電流素子を構成することにより、高精度な定電流回路を備えた半導体装置を提供することができる。
【0018】
【発明の効果】
本発明によれば、各定電流素子であるP型もしくはN型のMOSトランジスタの素子単位でのソース端子に付加される配線抵抗値とゲート端子に付加される配線抵抗値の分布による電流、電圧値の均一化を図ることができる。更に、温度変化による電流値の影響を均一化することもできる。従って、各チャネルの電流値をより正確に制御することができ、高精度なチャネル間のマッチングの有する一定電流の供給をすることが可能となる。
【図面の簡単な説明】
【図1】本実施の形態に係る定電流回路の定電流素子の配列を示す構成図である。
【図2】本実施の形態に係る定電流回路の概略構成を示す図である。
【図3】従来の定電流回路の配列を示す構成図である。
【図4】従来の定電流回路の概略構成を示す図である。
【図5】本発明の実施の形態の定電流素子を用いた定電流回路の回路構成図である。
【図6】本発明の実施の形態の定電流素子を用いた定電流回路の回路構成図である。
【図7】本実施の形態に係る定電流回路の定電流素子の配列を示す構成図である。
【図8】本実施の形態に係る定電流回路の概略構成を示す図である。
【符号の説明】
1 ゲート端子
2 ソース端子
3 第1の出力端子チャネル
4 第2の出力端子チャネル
5 第Nの出力端子チャネル
6 第1のドレイン端子
7 第2のドレイン端子
8 第Nのドレイン端子
9 定電流源
10 定電流素子P型MOSトランジスタ
11 定電流素子N型MOSトランジスタ
12 コンタクトホール
13 ビアホール
14 M個の分岐を有する第1のドレイン端子
15 M個の分岐を有する第2のドレイン端子
16 M個の分岐を有する第Nのドレイン端子
Claims (3)
- 複数に分岐したドレイン端子と、複数に分岐したゲート端子と、複数に分岐したソース端子とを有する、前記ゲート端子及び前記ソース端子を共通とする複数の定電流素子が一列に同じ向きで配置され、かつ該列の方向において上記分岐したドレイン端子、上記分岐したソース端子が左右対称に配置された定電流回路を有し、
前記ドレイン端子は前記ゲート端子及び前記ソース端子に対応して各々平行に偶数個配置されており、前記ドレイン端子は左右の一番外側に位置する対から順番に一番内側の隣り合う位置に配置された対までそれぞれ2つを一組として接続されることで前記複数の定電流素子の各々における前記ドレイン端子および前記ゲート端子に付加された配線抵抗値の差異が均一化されていることを特徴とする半導体集積回路。 - 分岐したゲート端子と、前記ゲート端子に対応するように分岐したソース端子と、前記ゲート端子及びソース端子を共通とし、分岐した前記ゲート端子と前記ソース端子に対応して配置された分岐したそれぞれ2個のドレイン端子を有するN(2≦N)個の定電流素子からなる定電流回路を有し、
第n(1≦n≦N)番目に配置された前記定電流素子の前記ドレイン端子は、複数のドレイン端子が配列された両端からそれぞれ第n番目の位置にあり接続されることで前記N個の定電流素子の各々における前記ドレイン端子および前記ゲート端子に付加された配線抵抗値の差異が均一化されていることを特徴とする半導体集積回路。 - 分岐したゲート端子と、前記ゲート端子に対応するように分岐したソース端子と、前記ゲート端子及びソース端子を共通とし、分岐した前記ゲート端子と前記ソース端子に対応して配置された分岐したそれぞれがM個のドレイン端子を有するN(2≦N)個の定電流素子を有し、
第n(1≦n≦N)番目に配置された前記定電流素子のドレイン端子は、N個ずつ束ねられた同一の配列を有するM個のグループの中でそれぞれ前記第n番目の位置にあり接続されることで前記N個の定電流素子の各々における前記ドレイン端子および前記ゲート端子に付加された配線抵抗値の差異が均一化されていることを特徴とする半導体集積回路。
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